TWI457926B - 具有增強記憶體單元之隔離之記憶體裝置，包括該記憶體裝置之系統及形成該記憶體裝置之方法 - Google Patents

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Description

具有增強記憶體單元之隔離之記憶體裝置，包括該記憶體裝置之系統及形成該記憶體裝置之方法
本發明係關於供在非揮發性記憶體裝置(舉例而言，包含電阻記憶體裝置及相變記憶體裝置)中使用具有增強記憶體單元之隔離之記憶體單元結構及形成該等記憶體單元結構之方法、藉由此等方法形成之記憶體裝置及包括此等記憶體裝置之系統。
優先權主張
此申請案主張2009年9月21日提出申請針對「MEMORY DEVICES WITH ENHANCED ISOLATION OF MEMORY CELLS,SYSTEMS INCLUDING SAME AND METHODS OF FORMING SAME」之第12/563,277號美國專利申請案之申請日期之權益。
各種類型之非揮發性記憶體裝置採用可被致使選擇性地展現多於一個穩定電阻率值之材料。為形成一單個記憶體單元(亦即，一個位元)，可在兩個電極之間提供大量此一材料。可在該等電極之間施加一選定電壓(或電流)，且其之間的所得電流(或電壓)將至少部分地取決於由該等電極之間的材料所展現之特定電阻率值。一相對較高電阻率可用於表示二進制碼中之「1」，且一相對低電阻率可用於表示二進制碼中之「0」，或反之亦然。藉由選擇性地致使該等電極之間的材料展現相對高及低的電阻率值，可選擇性地將該記憶體單元表徵為展現1或0值。
此等非揮發性記憶體裝置之一種特定類型係一相變記憶體裝置。在一相變記憶體單元中，提供於該等電極之間的材料能夠展現至少兩個微結構相或狀態，其中每一者展現一不同的電阻率值。舉例而言，所謂的「相變材料」可能夠以一晶體相(亦即，該材料之原子展現相對長程有序)及一非晶相(亦即，該材料之原子不展現任何長程有序或展現相對小的長程有序)存在。通常，藉由將該相變材料之至少一部分加熱至高於其熔點之一溫度且然後快速冷卻該相變材料以致使該材料在其原子可呈現任何長程有序之前凝固來形成該非晶相。為將該相變材料自該非晶相變換為一晶體相，通常將該相變材料加熱至低於該熔點但高於一結晶溫度之一升高溫度達足以允許該材料之原子呈現與晶體相相關聯之相對長程有序之一時間。舉例而言，Ge2 Sb2 Te5 (經常稱作「GST」)經常用作一相變材料。此材料具有約600℃之一熔點，且能夠以非晶態及晶體態存在。為形成該非晶(高電阻率)相，藉由施加一相對高電流通過該等電極之間的該材料達僅10毫微秒至100毫微秒來將該材料之至少一部分加熱至高於其熔點之一溫度(熱係由於該相變材料具有電阻而產生)。由於該GST材料在電流被中斷時快速冷卻，因而該GST之原子不具有形成一有序晶體態之充足時間，且形成該GST材料之非晶相。為形成該晶體(低電阻率)相，可藉由施加一相對較低電流通過電極之間的GST材料達允許該GST材料之原子呈現與晶體相相關聯之長程有序之一充足時間量(例如，僅約30毫微秒)來將該材料之至少一部分加熱至高於該GST材料之結晶溫度且接近但低於其熔點之高於400℃之一溫度，此後可中斷流過該材料之電流。穿過該相變材料以致使其中發生一相變之電流可稱作「程式化電流」。
此項技術中已知具有包含可變電阻材料之記憶體單元之各種記憶體裝置以及用於形成此等記憶體裝置及使用此等記憶體裝置之方法。舉例而言，包含可變電阻材料之記憶體單元及形成此等記憶體單元之方法揭示於頒發給Doan等人之美國專利第6,150,253號、美國專利第6,294,452號、頒發給Furkay等人之美國專利第7,057,923號、頒發給Seo等人之美國專利第7,518,007號、頒發給Lam等人之美國專利申請公開案第2006/0034116 A1號及頒發給Suh等人之美國專利申請公開案第2006/0151186 A1號。此外，可用於形成包含具有一可變電阻材料之記憶體單元之一記憶體裝置之支援電路以及操作此等記憶體裝置之方法揭示於(舉例而言)頒發給Cho等人之美國專利第6,885,602號、頒發給Khouri等人之美國專利第7,050,128號及頒發給Lee之美國專利第7,130,214號。
儘管說明書以特定指出且明確主張被認為係本發明之實施例之內容之申請專利範圍結束，但當結合附圖閱讀時可自對本發明之實施例之闡述更容易地斷定此發明之實施例之優點。
本文中所呈現圖解說明並非意指任一特定記憶體裝置、記憶體單元、工件或系統之實際視圖，而僅僅係用於闡述本發明之實施例之理想化表示。另外，圖之間的共同元件可保持相同數字標號。
如本文中所使用，術語「可變電阻材料」意指能夠展現多於一個穩定電阻率(且因此導電率)值之任一材料。可變電阻材料可包括(舉例而言)相變材料(例如，硫族化物，諸如Ge2 Sb2 Te5 、Te81 Ge15 Sb2 S2 及Sb2 Te3 )；巨磁電阻膜(例如，Pr(1-x) Cax MnO3 (PCMO)、La(1-x) Cax MnO3 (LCMO)及Ba(1-x) Srx TiO3 )；氧化物材料(例如，經摻雜或未經摻雜的二元或三元氧化物，諸如Al2 O3 、BaTiO3 、SrTiO3 、Nb2 O5 、SrZrO3 、TiO2 、Ta2 O5 、NiO、ZrOx 、HfOx 及Cu2 O)，其可具有一鈣鈦礦結構；及具有通式Ax By 之材料，其中B係選自硫(S)、硒(Se)及碲(Te)及其混合物，且其中A包括來自III-B族(B、Al、Ga、In、Tl)、IV-B族(C、Si、Ge、Sn、Pb)、V-B族(N、P、As、Sb、Bi)或VII-B族(F、Cl、Br、I、At)之至少一種元素，其中一種或多種摻雜劑選自貴金屬及過渡金屬元素，諸如Au、Ag、Pt、Cu、Cd、In、Ru、Co、Cr、Ni、Mn及Mo。
如本文中所使用，術語「遠處的」及「近處的」闡述記憶體裝置之元件相對於該記憶體裝置形成於其上之一基板之位置。舉例而言，術語「遠處的」係指距該基板相對較遠之一位置，且術語「近處的」係指相對更接近於該基板之一位置。
如本文中所使用，術語「III-V型半導體材料」意指主要由來自週期表之IIIB族之一種或多種元素(B、Al、Ga、In及Ti)及來自週期表之VB族之一種或多種元素(N、P、As、Sb及Bi)構成之任一半導體材料。
如本文中所使用，術語「II-VI型半導體材料」意指主要由來自週期表之IIB族之一種或多種元素(Zn、Cd及Hg)及來自週期表之VIB族之一種或多種元素(O、S、Se、Te及Po)構成之任一半導體材料。
如本文中所使用，術語「晶圓」意指包括一半導體材料之任一大體平面結構，該半導體材料諸如矽、鍺、砷化鎵、磷化銦及其他III-V或II-VI型半導體材料。晶圓不僅包括(舉例而言)習用晶圓而且包括其他體半導體基板，例如(以非限制性舉例之方式)絕緣體上矽(SOI)型基板、藍寶石上矽(SOS)型基板及由一基底材料層支撐之矽壘晶層。半導體型材料可經摻雜或未經摻雜。此外，當在以下闡述中提及一「晶圓」時，可能已利用先前製程步驟在該晶圓之一表面中或上方至少部分地形成一電路或裝置之元件或組件。
圖1係本發明之一記憶體裝置100之一實施例之一部分之一示意剖視圖。記憶體裝置100可包括包含複數個記憶體單元(例如，一第一記憶體單元102及一第二記憶體單元104)之一積體電路。可將記憶體單元102、104在一基板上或其中配置成一陣列。舉例而言，可將記憶體單元102、104配置成複數個列及行。該基板可包含(舉例而言)例如玻璃或藍寶石等材料，或該基板可包含一整個或部分晶圓，此可促進使用習用半導體製作製程之處理。在某些實施例中，該基板可包含一電介質材料118。藉由舉例而非限制之方式，本文中所論述該等電介質材料可包含氧化物材料(例如，SiO2 、Al2 O3 等)、氮化物材料(例如，Si3 N4 、AlN等)或氧化物與氮化物材料之一組合，諸如氮氧化物材料、再氧化氮氧化物材料或一所謂的「氧化物-氮化物-氧化物」(ONO)結構。記憶體單元102、104可具有自記憶體單元102、104之近端延伸至記憶體單元102、104之遠端之一縱向軸。
如圖1中所示，記憶體單元102、104中之每一者可進一步包括一第一電極106、一第二電極108及設置在第一電極106與第二電極108之間的大量可變電阻材料110。在某些實施例中，可變電阻材料110可包含一相變材料。舉例而言，可變電阻材料110可包含一相變材料，例如硫族化物材料。典型的硫族化物材料係主要包含碲(Te)、鍺(Ge)及銻(Sb)之合金，且包括(舉例而言)Ge2 Sb2 Te5 、Te81 Ge15 Sb2 S2 及Sb2 Te3 。硫族化物材料可由化學通式Tea Geb Sb100-(a+b) 表徵，其中a小於約八十五(85)且b大於約八(8)。
在額外實施例中，可變電阻材料110可包含本文中先前提及之其他可變電阻材料中之任一者。
在某些實施例中，電極106、108可包含一材料，諸如W、Ni、氮化鉭(TaN)、Pt、氮化鎢(WN)、Au、氮化鈦(TiN)、氮化鈦鋁(TiAlN)或氮化鉭矽(TaSiN)。
記憶體單元102、104中之每一者之第一電極106可設置在另一導電材料120上方且與該導電材料電連通。導電材料120可部分地設置在一電介質材料118中且可與導電線、額外記憶體單元等電連通。導電材料120亦可包含一材料，諸如除其他材料外之W、Ni、氮化鉭(TaN)、Pt、氮化鎢(WN)、Au、氮化鈦(TiN)或氮化鈦鋁(TiAlN)。第一電極106可自導電材料120延伸至該大量可變電阻材料110。在某些實施例中，第一電極106可藉由另一電介質材料114區與周圍結構電隔離。在某些實施例中，記憶體單元102、104中之每一者之第一電極106可大致類似於導電材料120且可包含離散、橫向隔離之大量導電材料，例如一金屬。
第二電極108可設置在該大量可變電阻材料110上方且與該大量可變電阻材料電連通。每一記憶體單元102、104之第二電極108可大致類似於導電材料120且可包含大量離散、橫向隔離之導電材料，例如一金屬。在某些實施例中，第二電極108可僅包含一伸長的橫向延伸導電跡線之一區域或區。在某些實施例中，第二電極108可包含在兩個或多個記憶體單元102、104之間延伸之一離散結構。在某些實施例中，第一電極106可包含奈米線。此等包括奈米線之記憶體單元揭示於(舉例而言)頒發給Liu等人之美國專利申請公開案第2008/0247226 A1號中。
如下文參照圖6所論述，在某些實施例中，每一第二電極108皆可藉由電觸點621與一導電線(未顯示)電連通，且每一第一電極106亦皆可藉由導電材料120與另一導電線(未顯示)電連通。在額外實施例中，記憶體單元102、104中之每一者之第二電極108可僅包含一導電線之一區或部分，且記憶體單元102、104不需要包括一單獨導電線及電觸點621。
儘管未在圖1中顯示，但記憶體單元102、104中之每一者亦可包括一存取電晶體，以用於針對讀取及寫入操作選擇性地存取該記憶體單元，如此項技術中已知。
下文參照圖1簡要闡述可使用或表徵記憶體單元102、104以便表示二進制碼中之「0」或「1」之方式。記憶體單元102、104之可變電阻材料110可以一第一狀態或相(亦即，原子可設置成一特定微結構)存在，此可藉由在第一電極106與第二電極108之間提供一相對低電壓且量測在第一電極106與第二電極108之間穿過可變電阻材料110之所得電流之量值(例如，安培)來偵測。藉由舉例而非限制之方式，此第一狀態或相(且因此電流量值)可經選擇以表示二進制碼中之「1」。
為改變可變電阻材料110之狀態或相，可在第一電極106與第二電極108之間提供一相對高電壓以誘發一相對高電流通過可變電阻材料110。此流過可變電阻材料110之相對高電流可稱為程式化電流且用於將該大量可變電阻材料110之一部分112加熱至一充足溫度以致使可變電阻材料110之部分112之狀態或相之一改變，如圖1中所示。可變電阻材料110之部分112接著可展現第二狀態或相中之一電阻率(且，相反地，一導電率)，該電阻率不同於第一狀態或相中之電阻率。因此，可藉由再次在第一電極106與第二電極108之間提供一相對低電壓且量測在第一電極106與第二電極108之間穿過之所得電流之量值(例如，安培)來偵測該第二狀態或相之存在，該量值將不同於當可變電阻材料110之部分112處於第一狀態或相時所量測電流之量值。藉由舉例而非限制之方式，此第二狀態或相(且，因此，該第二電流量值)可經選擇以表示二進制碼中之「0」。
當程式化電流藉由電極106、108穿過可變電阻材料110時其中所產生之熱係由於可變電阻材料110之電阻所致。此外，在可變電阻材料110之部分112中所產生熱之量至少部分地取決於可變電阻材料110之部分112中之電流密度。對於在第一電極106與第二電極108之間穿過可變電阻材料110之一既定電流，可變電阻材料110中之電流密度至少部分地取決於電極106、108中之較小者之大小(例如，剖面面積)。藉由使用具有一相對小大小之一第一電極106，可增加可變電阻材料110之部分112中之電流密度，且可減小致使可變電阻材料110之部分112中之一相變所需之程式化電流。藉由降低所需程式化電流，可降低操作記憶體裝置100所需之能量。因此，可使用相對於具有一相對較大第一電極之記憶體裝置較小之電力來操作具有一相對較小第一電極之記憶體裝置100。
仍參照圖1，記憶體單元102、104可包括又一電介質材料區，其在本文中稱為一鈍化材料116。如本文中所使用，術語「鈍化材料」意指且包括用於在電方面、實體方面或在電及實體方面保護或隔離另一材料之任一電介質材料。類似於上文所論述電介質材料，鈍化材料116可包含(舉例而言)氧化物材料(例如，SiO2 、Al2 O3 等)、氮化物材料(例如，Si3 N4 、AlN等)或氧化物及氮化物材料之一組合。鈍化材料116可設置在記憶體單元102、104之一部分上方。舉例而言，鈍化材料116可設置在第一電極106之一部分、第二電極108之一部分及環繞該大量可變電阻材料110之電介質材料114之一部分上方。如圖1中所示，在某些實施例中，鈍化材料116在第一電極106、第二電極108及環繞該大量可變電阻材料110之電介質材料114之曝露部分上可係大致保形且大致環繞該等曝露部分。鈍化材料116可於記憶體單元102、104之一部分上形成為具有在約二奈米(2 nm)與約一千奈米(1,000 nm)之間之一平均厚度之一至少大致可保形層。
在某些實施例中，鈍化材料116可將記憶體單元102、104彼此電隔離且與額外周圍記憶體單元電隔離。在某些實施例中，鈍化材料116可在記憶體單元102、104周圍形成一障壁物以保護記憶體單元102、104之材料。舉例而言，鈍化材料116可在相對低溫度(例如，200℃)下形成於記憶體單元102、104上。鈍化材料116可藉由防止該大量可變電阻材料110由隨後可在相對較高溫度(例如，約300℃或更高)下之處理而導致之蒸發或昇華來保護記憶體單元102、104。在某些實施例中，鈍化材料116亦可部分地抑制雜質(例如，氧)擴散至記憶體單元102、104之該大量可變電阻材料110中。
記憶體裝置100可包括設置在記憶體單元102、104之間的一空腔122。如本文中所使用，一「空腔」意指大致沒有固體材料之一區域或區。舉例而言，空腔122可包含分離毗鄰記憶體單元102、104之一區域。舉例而言，空腔122可含有一真空(亦即，一真空空腔)、一氣體、一液體等。如本文中所使用，術語「真空」意指大致沒有物質且具有500托或更小之一壓力之空腔122內的一空間。應注意，儘管圖1之實施例圖解說明空腔122之一剖視圖在第一記憶體單元102與第二記憶體單元102之間延伸，但該(或該等)空腔122可設置在該等記憶體單元中之每一者之多個側上方且在某些實施例中，可大致環繞該等記憶體單元。舉例而言，當複數個記憶體單元配置成複數個列及行時，一空腔或多個空腔可設置在該等記憶體單元之多個側上方，從而在該等記憶體單元中之每一者周圍、在每一記憶體單元與和其毗鄰之記憶體單元之間延伸。
空腔122可提供增強記憶體單元102、104之隔離。舉例而言，如上文所論述，在包括大量可變電阻材料110之記憶體單元102、104中，使用一相對高電壓來改變可變電阻材料110之狀態或相。空腔122可將一第一記憶體單元102之可變電阻材料110與一毗鄰第二記憶體單元104中所產生熱進行熱絕緣。舉例而言，設置在毗鄰記憶體單元102、104之間的空腔122可橫向隔離在第一記憶體單元102及第二記憶體單元104中之每一者中所產生的熱。在某些實施例中，空腔122可包含具有比空氣或一習用電介質材料之導熱性相對低之導熱性之一真空。真空之該相對較低導熱性可藉由降低在記憶體單元102、104之間所傳送熱之量而增加記憶體單元102、104之橫向熱隔離。在某些實施例中，空腔122可含有具有相對於一習用電介質材料之導熱性較低之一導熱性之一流體(例如，一液體或氣體)。該空腔可至少大致沒有固體物質。
空腔122可具有在記憶體單元102、104之第二電極108之間及在記憶體單元102、104之該等大量可變電阻材料110之間的一第一尺寸D11 。在某些實施例中，空腔122可具有大於第一尺寸D11 之一第二尺寸D12 。舉例而言，空腔122可在該等大量可變電阻材料110之下面延伸(亦即，空腔122沿該大量可變電阻材料110之一近側朝向環繞第一電極106之電介質材料114延伸)。藉由在環繞記憶體單元102、104中之每一者之第一電極106之電介質材料114之間延伸，空腔122之第二尺寸D12 大於第一尺寸D11 。額外距離(亦即，第二尺寸D12 )可在記憶體單元102、104之第一電極106之間提供一較大體積之空腔122。該較大體積可降低在毗鄰記憶體單元102、104之第一電極106之間所傳送熱之量。
如在圖1中所示，在某些實施例中，空腔122可由鈍化材料116至少部分地定界。空腔122可在設置在第一記憶體單元102上方之鈍化材料116與設置在第二記憶體單元104上方之鈍化材料116之間延伸。類似地，空腔122之第一尺寸D11 可界定於設置在記憶體單元102、104中之每一者之第二電極108及該大量可變電阻材料110上方之鈍化材料116之間。第二尺寸D12 可在設置在環繞記憶體單元102、104中之每一者之第一電極106之電介質材料114上方之鈍化材料116之間延伸。
記憶體裝置100可進一步包括設置在記憶體單元102、104之遠端部分上方(例如，上)及之間的一電介質材料。舉例而言，一非保形電介質材料128(例如，一非保形鈍化材料)可設置在記憶體單元102、104之第二電極108中之每一者上方。在某些實施例中，非保形電介質材料128可設置在上覆記憶體單元102、104中之每一者之第二電極108之鈍化材料116上方。非保形電介質材料128可部分地定界空腔122，且在某些實施例中，氣密性密封空腔122。舉例而言，非保形電介質材料128可在記憶體單元102、104之間延伸以形成空腔122之一遠處邊界且密封一真空於該空腔內。經密封空腔122可將記憶體單元102、104彼此熱絕緣。
如下文進一步詳細論述，非保形電介質材料128在該材料趨於具有拙劣階梯覆蓋率之意義上可係非保形(例如，非保形電介質材料128可延伸跨越通向空腔122之一開口而不大致填充空腔122)。舉例而言，非保形電介質材料128可沿記憶體單元102、104中之每一者之第二電極108延伸。非保形電介質材料128亦可延伸於空腔122上方橫跨第一記憶體單元102之第二電極108與第二記憶體單元104之第二電極108之間的間隙，該間隙可具有(舉例而言)0.005微米至0.1微米之一寬度。
非保形電介質材料128可設置在記憶體單元102、104中之每一者之第二電極108上方且延伸橫跨設置於記憶體單元102、104之間的該空腔122(或該等空腔)以部分地形成空腔122之一遠處邊界。舉例而言，鈍化材料116可形成空腔122之邊界之一部分且非保形電介質材料128可形成空腔122之另一部分。在某些實施例中，空腔122可係大致被包封。舉例而言，鈍化材料116及非保形電介質材料128之形成空腔122之部分可包封空腔122(亦即，空腔122之內部空間可經密封而與空腔122外部之空間隔絕)。如上文所論述，在某些實施例中，經密封空腔122可包括包含一真空之一內部空間(亦即，空腔122內所含有之空間大致沒有物質)。
空腔122亦可具有(舉例而言)在非保形電介質材料128與電介質材料118之間延伸之一高度(例如，尺寸D13 )。如圖1中所示，在某些實施例中，空腔122可沿記憶體單元102、104中之每一者之環繞第一電極106之電介質材料114、第二電極108及該大量可變電阻材料110中每一者之橫向側(亦即，橫向於記憶體單元102、104之自記憶體單元102、104之近端延伸至其等之遠端之縱向軸之側)延伸。在某些實施例中，空腔122之尺寸D13 可自設置在記憶體單元102、104中之一者之遠端上方之第二電極108朝向記憶體單元102、104之近端延伸至設置在每一記憶體單元102、104之導電材料120之間的電介質材料118上方之鈍化材料116。在某些實施例中，空腔122可經過導電材料120之遠端朝向記憶體單元102、104之近端延伸。舉例而言，空腔122可沿環繞記憶體單元102、104中之每一者之環繞第一電極106之電介質材料114、第二電極108及該大量可變電阻材料110之橫向側之鈍化材料116延伸，且可部分地沿環繞導電材料120之橫向側之鈍化材料116延伸。
圖2係本發明之一記憶體裝置200之另一實施例之一部分之一示意剖視圖。記憶體裝置200可類似於參照圖1圖解說明及闡述之記憶體裝置100，且可包括如本文中先前所闡述之一第一記憶體單元102及一第二記憶體單元104。
在某些實施例中，記憶體裝置200可不包括環繞第一電極106之一單獨電介質材料(例如，圖1中所示電介質材料114)；而是電介質材料118可環繞導電材料120及第一電極106。記憶體單元102、104可包括設置在記憶體單元102、104之一部分上方之鈍化材料216。一非保形電介質材料128可設置在於第二電極108周圍延伸之鈍化材料216上方且可自第一記憶體單元102之第二電極108延伸至第二記憶體單元104之第二電極108。
記憶體裝置200可包含設置在記憶體單元102、104之間的一空腔222。鈍化材料216及非保形電介質材料218之若干部分可形成設置在記憶體單元102、104之間的空腔222之一邊界。鈍化材料216可沿環繞第一電極106之電介質材料118、第二電極108及該大量可變電阻材料110延伸。如圖2中所示，在某些實施例中，空腔222可具有在記憶體單元102、104之間延伸之一尺寸D21 。在某些實施例中，尺寸D21 在記憶體單元102、104之間且沿平行於記憶體單元102、104之縱向軸之一軸可係大致恆定。空腔222可自設置在環繞第一記憶體單元102之第一電極106之電介質材料118、第一記憶體單元102之第二電極108及該大量可變電阻材料110上方之鈍化材料216延伸至設置在環繞第二記憶體單元104之第一電極106之電介質材料118、第二記憶體單元104之第二電極108及該大量可變電阻材料110上方之鈍化材料216。在某些實施例中，空腔222可自記憶體單元102、104中之每一者之第二電極108朝向記憶體單元102、104之近端延伸至接近導電材料120之電介質材料118。
類似於上文參照圖1所闡述之空腔122，空腔222可係大致被包封且在某些實施例中，可包括包含一真空之一內部空間。
圖3係本發明之一記憶體裝置300之又一實施例之一示意剖視圖。記憶體裝置300可類似於分別參照圖1及2圖解說明及闡述之記憶體裝置100及200，且可包括一第一記憶體單元302及一第二記憶體單元304。記憶體單元302、304可設置在一導電材料120上方且與該導電材料電連通，該導電材料設置在一電介質材料118上方或其中。記憶體單元302、304可包括一電極306及大量可變電阻材料310。該大量可變電阻材料310可自導電材料120延伸至電極306。該大量可變電阻材料310可由大量電介質材料114環繞。電極306可部分地設置在該大量可變電阻材料310上且與該大量可變電阻材料電連通。為改變可變電阻材料310之一部分312之狀態或相，可在電極306與導電材料120之間提供一相對高電壓以誘發一相對高電流通過可變電阻材料310。
在某些實施例中，導電材料120及該大量可變電阻材料310可包含一相交組態。舉例而言，導電材料120可在一第一方向上延伸且該大量可變電阻材料310可在大致垂直於該第一方向之一第二方向上延伸。導電材料120及該大量可變電阻材料310可在該兩種材料之一相交點處形成一電觸點。此等記憶體單元之實例揭示於(舉例而言)頒發給Liu之美國專利申請公開案第2008/0014733 A1號中。
記憶體裝置300可包括設置在記憶體單元302、304中之每一者之電極306上方之一非保形電介質材料128。非保形電介質材料128可自第一記憶體單元302之電極306延伸至第二記憶體單元304之電極306。
記憶體裝置300可進一步包括設置在記憶體單元302、304之間的一空腔322。記憶體單元302、304中之每一者之電極306、環繞該大量可變電阻材料310之電介質材料114、電介質材料118、非保形電介質材料128及在某些實施例中導電材料120可給記憶體單元302、304之間的空腔322定界。如圖3中所示，空腔322可類似於圖1中所示空腔122。空腔322可具有在記憶體單元302、304中之每一者之電極306及該大量可變電阻材料310之間延伸之一第一尺寸D31 。在某些實施例中，空腔322可具有大於第一尺寸D31 之一第二尺寸D32 。舉例而言，空腔322可沿該大量可變電阻材料310之一近側朝向環繞該大量可變電阻材料310之電介質材料114延伸。在某些實施例中，空腔322可在記憶體單元302、304中之每一者之導電材料120之間延伸。在某些實施例中，空腔322可自設置在記憶體單元302、304中之一者之遠端上方之電極306朝向記憶體單元302、304之近端延伸至導電材料120及在記憶體單元302、304中之每一者之導電材料120之間延伸之電介質材料118。
在某些實施例中，空腔322可係大致被包封。舉例而言，電極306、環繞該大量可變電阻材料310之電介質材料114、電介質材料118、非保形電介質材料128及在某些實施例中導電材料120之形成空腔322之部分可包封空腔322。在某些實施例中，經密封空腔322可包括包含一真空之一內部空間。
圖4係本發明之一記憶體裝置400之又一實施例之一示意剖視圖。記憶體裝置400可類似於分別參照圖1、2及3圖解說明及闡述之記憶體裝置100、200及300，且可包括如本文中先前所闡述一第一記憶體單元302及一第二記憶體單元304。
記憶體裝置400可進一步包括設置在記憶體單元302、304之間的一空腔422。記憶體單元302、304中之每一者之電極306、非保形電介質材料128及電介質材料118可形成設置在記憶體單元302、304之間的空腔422之一邊界。如圖4中所示，在某些實施例中，空腔422可具有在記憶體單元302、304之間延伸之一尺寸D41 。在某些實施例中，尺寸D41 在記憶體單元302、304之間且沿平行於記憶體單元302、304之縱向軸之一軸可係大致恆定。在某些實施例中，空腔422可自環繞第一記憶體單元302之該大量可變電阻材料310之電介質材料118延伸至環繞第二記憶體單元304之該大量可變電阻材料310之電介質材料118。在某些實施例中，空腔422可在環繞記憶體單元302、304中之每一者之導電材料120之電介質材料118之間延伸。在某些實施例中，空腔422可自設置在記憶體單元302、304中之每一者之遠端上方之電極306朝向記憶體單元302、304之近端延伸至接近導電材料120之電介質材料118。
類似於上文參照圖3所闡述之空腔322，空腔422可係大致被包封且在某些實施例中可包括包含一真空之一內部空間。
圖5A係一記憶體裝置500之又一實施例之一示意剖視圖且圖5B係圖5A中之記憶體裝置500沿剖面線5B-5B截取之一示意剖視圖。參照圖5A及5B，記憶體裝置500可類似於分別參照圖1、2、3及4所圖解說明及闡述之記憶體裝置100、200、300及400，且可包括一第一記憶體單元502及一第二記憶體單元504。記憶體單元502、504中之每一者可包括一第一電極506及一第二電極508。電極506、508可包含設置在一電介質材料518上方或其中之一導電材料。大量可變電阻材料510可自第一電極506延伸至第二電極508。第一電極506及第二電極508可設置在可變電阻材料510之一共同側上方，例如可變電阻材料510之接近電介質材料518之一側。該大量可變電阻材料510可由一電介質材料516環繞。為改變可變電阻材料510之一部分512之狀態或相，可在第一電極506與第二電極508之間提供一相對高電壓以誘發一相對高電流通過可變電阻材料510。
導電材料526可設置在記憶體單元502、504之電介質材料516上方。舉例而言，由導電材料526形成之結構可設置在電介質材料516上方接近於電極506、508中之每一者之兩個或多個離散位置處。一電介質材料514亦可設置在導電材料526上方且可由該導電材料支撐。電介質材料514可在經設置接近於電極506、508中之每一者之導電材料526之間延伸。
記憶體裝置500可包括設置在記憶體單元502、504之間且在某些實施例中在記憶體單元502、504中之每一者之電極506、508之間的一空腔522。電極506、508、電介質材料516及導電材料526可形成一空腔522之邊界之一部分。如圖5B中所示，空腔522可在記憶體單元502、504中之每一者之間且在電介質材料514與電介質材料518之間延伸。空腔522可具有在第一記憶體單元502與第二記憶體單元504之間延伸之一尺寸D51 。舉例而言，空腔522可自環繞第一記憶體單元502之該大量可變電阻材料510之電介質材料516延伸至環繞第二記憶體單元504之該大量可變電阻材料510之電介質材料516。在某些實施例中，空腔522可自電介質材料514延伸至電介質材料518。舉例而言，空腔522可沿導電材料526、環繞該大量可變電阻材料510之電介質材料516及電極506、508之橫向側延伸。在某些實施例中，空腔522可形成於環繞該大量可變電阻材料510之電介質材料516之整體周圍，該大量可變電阻材料510不接觸導電材料526及電極506、508。
在某些實施例中，空腔522可係大致被包封。舉例而言，經密封空腔522可包括包含一真空之一內部空間。
圖6係本發明之一記憶體裝置之一實施例之一示意剖視圖，其圖解說明該記憶體裝置中之記憶體單元，還包括一導電懸垂接觸形成件。如圖6中所示，類似於分別於圖1、2、3、4、5A中所示之記憶體單元102、104、302、304、502及504之記憶體單元可形成包括一懸垂件630之一記憶體裝置600。懸垂件630可自基板(例如，電介質材料118)至記憶體裝置600之與電介質材料118相對之一表面(例如，導電材料634)延伸通過記憶體裝置600。藉由舉例而非限制之方式，記憶體單元102、103、104及105可類似於參照圖2所闡述之彼等記憶體單元。記憶體單元102、103、104及105亦可包括設置在記憶體單元102、103、104及105中之每一者上方之一電觸點621。舉例而言，電觸點621可設置在記憶體單元102、103、104及105中之每一者之第二電極108上方且與該第二電極電連通。在某些實施例中，該電觸點可包括設置在記憶體單元102、103、104及105中之每一者之第二電極108上方且與該第二電極電連通之一導電線及一觸點。每一第二電極108可藉由電觸點621與導電線、額外記憶體單元等電連通。懸垂件630可類似於導電材料120延伸穿過電介質118且亦可與導電線、額外記憶體單元等電連通。
一額外電介質材料628可形成於鈍化材料216上，該鈍化材料上覆記憶體單元102、103、104及105中之每一者之第二電極108。舉例而言，額外電介質材料628可包括一非保形電介質材料。如圖6中所示，額外電介質材料628可設置在鈍化材料216上方且可填充環繞懸垂件630之區域而不填充於設置在記憶體單元102、103、104與105之間的空腔122中。在某些實施例中，額外電介質材料628亦可包括設置在該額外電介質材料628之非保形電介質材料部分上方之一保形電介質材料部分以填充環繞懸垂件630之區域。
下面闡述用於形成根據本發明之記憶體裝置(例如分別於圖1、2、3、4、5A、6中所示之記憶體裝置100、200、300、400、500及600)之實施例之各種方法。為促進闡述，參照一單個或兩個記憶體單元(例如，記憶體單元102及104)闡述該等方法。然而，實務中，可大致同時形成複數個記憶體單元，且該等記憶體單元可構成一個或複數個記憶體裝置之記憶體單元。
在下面所論述實施例中之每一者中，形成記憶體裝置之材料可形成、生長或以其他方式提供於其上。可使用(舉例而言)積體電路製造技術中已知的沈積技術(例如，化學氣相沈積(CVD)、物理氣相沈積(PVD)、原子層沈積(ALD)、濺鍍、熱蒸發或電鍍)及圖案化技術(例如，遮蔽及蝕刻)來形成各種材料。電介質材料包含氧化物或氮化矽，且可藉由化學氣相沈積、藉由分解四乙基原矽酸鹽(TEOS)或藉由積體電路製造技術中已知之任何其他製程來形成。
另外，該等材料或其若干部分可使用(舉例而言)一化學機械拋光(CMP)製程、一蝕刻製程、一提離製程或其一組合來移除。蝕刻製程可包括(舉例而言)使用一遮罩及一各向異性活性離子(亦即，電漿)蝕刻製程來移除該材料之若干部分及使用一遮罩及一各向同性濕化學蝕刻製程來移除該材料。應注意，用於產生該等活性離子之氣體之特定組成、化學蝕刻劑之特定組成及蝕刻製程之操作參數可係基於遮罩、欲蝕刻之材料及周圍材料之組成來選擇。
參照圖7A至7B闡述可用於形成(例如)圖1中所示記憶體裝置100之一方法之一實施例。參照圖7A，可在一導電材料120上且與該導電材料電連通地形成記憶體單元102、104，該導電材料形成於一電介質材料118上或其中。記憶體單元102、104可包括一第一電極106、一第二電極108及設置於第一電極106與第二電極108之間的大量可變電阻材料110。可在導電材料120上形成第一電極106且該第一電極自該導電材料延伸至該大量可變電阻材料110。可在導電材料120上形成一電介質材料114且該電介質材料可環繞第一電極106。一額外電介質材料118(例如，氧化物材料)可環繞電介質材料114及導電材料120。可在第一電極106及環繞第一電極106之電介質材料114上形成該大量可變電阻材料110。可在該大量可變電阻材料110上且與該大量可變電阻材料電連通地形成第二電極108。
如圖7A中所示，可移除第二電極108及該大量可變電阻材料110之一部分。舉例而言，可移除第二電極108及該大量可變電阻材料110之一部分以形成一線條帶結構(亦即，第二電極108及該大量可變電阻材料110可在兩個或多個記憶體單元102、104之間延伸)。另一選擇為，可移除第二電極108及該大量可變電阻材料110之一部分以形成一臺面結構(亦即，移除第二電極108及該大量可變電阻材料110之若干部分以在記憶體單元102、104中之每一者上形成一離散結構)。可藉由(例如)光微影圖案化及蝕刻等製程移除第二電極108及該大量可變電阻材料110之該部分。藉由舉例而非限制之方式，該等部分可藉由圖案化一遮罩以在其中於期望移除第二電極108及該大量可變電阻材料110之部分之位置處形成一孔來形成。第二電極108及該大量可變電阻材料110可使用(舉例而言)一各向異性活性離子蝕刻製程透過該遮罩中之該孔來蝕刻，從而曝露下伏電介質材料118。
如圖7B中所示，亦可使用一遮罩及蝕刻製程移除電介質材料118之一部分以形成空腔122。藉由舉例而非限制之方式，可使用一各向同性濕化學蝕刻製程來移除電介質材料118之一部分。在某些實施例中，電介質材料118可包含氧化物材料(例如，SiO2 )且電介質材料114可包含氮化物材料(例如，Si3 N4 )。如圖7B中所示，可使用對氧化物具有選擇性之一蝕刻劑(亦即，具有經組態以與其他材料之移除速率相比更快之一速率移除氧化物材料之一特定組成之一蝕刻劑)來移除氧化物且暴露電介質材料114，且在某些實施例中，導電材料120之一部分。舉例而言，可保持該蝕刻劑達大約八分鐘以在記憶體單元102、104之近端之一方向上蝕刻大約80奈米之該氧化物材料。在額外實施例中，可使用一單個各向同性濕化學蝕刻製程代替一單獨各向異性活性離子蝕刻製程後跟一各向同性濕化學蝕刻製程來形成空腔122。在某些實施例中，可蝕刻電介質材料118以使得空腔122自記憶體單元102、104中之每一者之第二電極108之遠端延伸至導電材料120之遠端。
返回參照圖1，在蝕刻電介質材料118之後，可在第一電極106、第二電極108及環繞該大量可變電阻材料110之電介質材料114之曝露部分上形成(例如，藉由一CVD或ALD製程)一鈍化材料116。可在上覆記憶體單元102、104之第二電極108之鈍化材料116上形成(例如，藉由一CVD或PVD製程)一非保形電介質材料128(例如，氧化物材料)且該保形電介質材料在該鈍化材料之間延伸。如上文所論述，非保形電介質材料128可係非保形，此乃因該材料趨於具有拙劣階梯覆蓋率(例如，該材料將趨於以一線性或平面方式形成且不沈積或填充凹坑或空腔)。如熟悉此項技術者所瞭解，將「階梯覆蓋率」定義為在沈積於一間隙(例如一通孔或空腔)上方之背景下場覆蓋率對側壁覆蓋率之一比。舉例而言，當非保形電介質材料128形成於記憶體單元102、104之第二電極108上時，非保形電介質材料128可自第一記憶體單元102之第二電極108至第二記憶體單元104之第二電極108延伸橫跨空腔122之一部分。換言之，非保形電介質材料128將延伸於空腔122之一部分上方於第一記憶體單元102之第二電極108與第二記憶體單元104之第二電解108之間的間隙中且將不趨於填充空腔122。應注意，儘管參照圖1所示及闡述之實施例圖解說明在形成於兩個記憶體單元102、104之間的空腔122上方形成非保形電介質材料128，但非保形電介質材料128可形成於一記憶體單元陣列上方，從而覆蓋形成於該記憶體單元陣列之中之空腔122或複數個空腔。
非保形電介質材料128可密封空腔122且在某些實施例中，可在空腔122內形成一真空。舉例而言，記憶體單元100可在一大致真空環境中形成。在某些實施例中，非保形電介質材料128可在一相對低壓力(例如，低於100毫托)下形成於記憶體單元102、104上。非保形電介質材料128可密封空腔122及空腔122中所含有之真空空間，藉此，在空腔122內形成一真空。
參照圖8A及8B闡述可用於形成(例如)圖2中所示之記憶體裝置200之一方法之一實施例。記憶體裝置200可藉由與上文參照圖1、7A及7B闡述之記憶體裝置100類似之製程形成，且可包括如本文中先前所闡述之一第一記憶體單元102及一第二記憶體單元104。參照圖8A，可在第一電極106及電介質材料118上形成大量可變電阻材料110且該大量可變電阻材料可在記憶體單元102、104中之每一者之第一電極106之間延伸。可在該大量可變電阻材料110上且與該大量可變電阻材料電連通地形成第二電極108。
如圖8B中所示且類似於圖7A中所示之記憶體裝置100，可藉由一圖案化及蝕刻製程移除第二電極108、該大量可變電阻材料110及電介質材料118之一部分以形成記憶體單元102、104及空腔222。舉例而言，可使用一各向異性活性離子蝕刻製程來蝕刻穿過第二電極108、該大量可變電阻材料110及電介質材料118之一部分。在某些實施例中，可在一單個蝕刻製程步驟中移除第二電極108、該大量可變電阻材料110及電介質材料118之部分。在某些實施例中，可蝕刻電介質材料118以使得空腔222自記憶體單元102、104中之每一者之第二電極108之遠端朝向記憶體單元102、104之近端延伸至接近導電材料120之遠端之一深度。
返回參照圖2，在蝕刻第二電極108、該大量可變電阻材料110及電介質材料118之後，可在第二電極108、電介質材料118及該大量可變電阻材料110之曝露部分上(例如，藉由一CVD或ALD製程)形成一鈍化材料216。可在上覆記憶體單元102、104中之每一者之第二電極108之鈍化材料216上形成(例如，藉由一CVD或PVD製程)一非保形電介質材料128(例如，氧化物材料)且該非保形電介質材料在該等鈍化材料之間延伸。非保形電介質材料128可密封空腔222且在某些實施例中，可在空腔222內形成一真空。
參照圖9A及9B闡述可用於形成(例如)圖3中所示之記憶體裝置300之一方法之一實施例。參照圖9A，可在一導電材料120上且與該導電材料電連通地形成記憶體單元302、304，該導電材料形成於一電介質材料118(例如，氧化物材料)上或其中。記憶體單元302、304可包括一電極306，及大量可變電阻材料310。可在導電材料120上形成該大量可變電阻材料310且該大量可變電阻材料自該導電材料延伸至電極306。可在導電材料120上形成一電介質材料114且該電介質材料可環繞電極306。一額外電介質材料118可環繞電介質材料114及導電材料120。可在該大量可變電阻材料310、電介質材料118及電介質材料114上形成電極306。電極306可與該大量可變電阻材料310電連通。
如圖9A中所示且類似於圖7A中所示記憶體裝置100，可移除(例如，藉由一光微影圖案化及蝕刻製程)電極306之一部分。舉例而言，可蝕刻電極306以曝露下伏電介質材料118。
如圖9B中所示，亦可使用一遮罩及蝕刻製程移除電介質材料118之一部分以形成一空腔322。藉由舉例而非限制之方式，一各向同性濕化學蝕刻製程可用於移除電介質材料118之一部分。在某些實施例中，電介質材料118可包含氧化物材料(例如，SiO2 )且電介質材料114可包含氮化物材料(例如，Si3 N4 )。如圖9B中所示，可使用對氧化物材料具有選擇性之一蝕刻劑來移除該氧化物且曝露電介質材料114且在某些實施例中，曝露導電材料120之一部分。在額外實施例中，可移除電極306之一部分且可使用一單個各向同性濕化學蝕刻製程代替一單獨蝕刻製程來形成空腔322。在某些實施例中，可蝕刻電介質材料118以使得空腔322自記憶體單元302、304中之每一者之電極306之遠端延伸至導電材料120之遠端。
返回參照圖3，在蝕刻電介質材料118之後，可在記憶體單元302、304中之每一者之電極306上形成(例如，藉由一CVD或PVD製程)一非保形電介質材料128(例如，氧化物材料)且該保形電介質材料在該等電極之間延伸。非保形電介質材料128可密封空腔322且在某些實施例中，可在空腔322內形成一真空。
參照圖10A及10B闡述可用於形成(例如)圖4中所示之記憶體裝置400之一方法之一實施例。記憶體裝置400可藉由與參照圖3、9A及9B所闡述之記憶體裝置300類似之製程形成且可包括如本文中先前所述一第一記憶體單元302及一第二記憶體單元304。如圖10A中所示且類似於圖7A中所示記憶體裝置100，可移除(例如，藉由一光微影圖案化及蝕刻製程)電極306之一部分。舉例而言，電極306可經蝕刻以曝露下伏電介質材料118。
如圖10B中所示，可藉由一圖案化及蝕刻製程移除電介質材料118之一部分以形成空腔422。舉例而言，可使用一各向異性活性離子蝕刻製程來蝕刻穿過電介質材料118之一部分。在某些實施例中，可在一單個蝕刻製程步驟中移除電極306及電介質材料118之若干部分。在某些實施例中，電介質材料118可經蝕刻以使得空腔422自記憶體單元302、304中之每一者之電極306之遠端朝向記憶體單元302、304之近端延伸至接近導電材料120之遠端之一深度。
返回參照圖4，在蝕刻電極306及電介質材料118之後，可在記憶體單元302、304中之每一者之電極306上形成(例如，藉由一CVD或PVD製程)一非保形電介質材料128(例如，氧化物材料)且該非保形電介質材料在該等電極之間延伸。非保形電介質材料128可密封空腔422且在某些實施例中，可在空腔422內形成一真空。
參照圖11A及11B闡述可用於形成圖5A及5B中所示記憶體裝置500之一方法之一實施例。參照圖11A，記憶體裝置500之每一記憶體單元(例如，記憶體單元502)可分別包括形成於一電介質材料518(例如，氮化物材料)中之一第一電極506及一第二電極508。可在電極506、508周圍形成一第二電介質材料519A(例如，氧化物材料)。可在電極506、508周圍形成一第三電介質材料516A(例如，氮化物材料)且該第三電介質材料可與電極506、508之遠端大致齊平。在某些實施例中，可在於電極506、508周圍形成第三電介質材料516A之後使用(例如)一化學-機械拋光(CMP)製程、一選擇蝕刻製程或一提離製程來移除該第三電介質材料之一部分以曝露電極506、508之一遠處部分。可在電介質材料516A上形成該大量可變電阻材料510且該大量可變電阻材料可自第一電極506延伸至第二電極508。可在該大量可變電阻材料510上形成一第四電介質材料516B。在某些實施例中，該第三及第四電介質516A、516B材料可包含一類似材料(例如，氮化物材料)且可形成部分環繞該大量可變電阻材料510之電介質材料516。
現在參照圖11B，可(例如，藉由一光微影圖案化及蝕刻製程)移除電介質材料516及該大量可變電阻材料510之部分。舉例而言，電介質材料516及該大量可變電阻材料510可經蝕刻以曝露電極506、508之一部分及下伏第二電介質材料519A之一部分。電介質材料516及該大量可變電阻材料510可經移除以形成一線條帶結構(亦即，如圖5B中所示，電介質材料516及該大量可變電阻材料510可在電極506、508之間延伸)。
可在電介質材料516、電極506、508、該大量可變電阻材料510及第二電介質材料519A上形成一額外電介質材料(例如，大致類似於電介質材料516之氮化物材料)以覆蓋該大量可變電阻材料510之藉由先前蝕刻製程形成的曝露端。可移除(例如，藉由一間隔件蝕刻製程)電介質材料516之一部分以形成圖11C中所示之一線條帶結構，該結構包含由電介質材料516環繞之該大量可變電阻材料510。
如圖11D中所示，可在電介質材料516、電介質材料519A及電極506、508上形成額外電介質材料519B(例如，大致類似於第二電介質材料519A之氧化物材料)。在某些實施例中，第二電介質材料519A、519B可包含類似材料(例如，氧化物材料)且可形成電介質材料519。在形成電介質材料519之後，可移除電介質材料519之一部分，舉例而言，使用一化學-機械拋光(CMP)平坦化電介質材料516。可在電介質材料516上形成將電介質材料514(例如，氮化物材料)。可在記憶體單元502之電介質材料516上形成導電材料526且該導電材料可延伸穿過電介質材料514及電介質材料519。舉例而言，可移除(例如，藉由一圖案化及蝕刻製程)電介質材料519、528之一部分且導電材料526可經形成以自電介質材料516延伸至記憶體單元502之一遠端(例如，電介質材料514之遠側)。
返回參照圖5A及5B，可藉由(舉例而言)一圖案化及蝕刻製程移除電介質材料519之一部分以形成空腔522。在某些實施例中，可移除全部電介質材料519。舉例而言，可使用一各向同性濕化學蝕刻製程藉由在電介質材料514中形成一小開口以使電介質材料519曝露於該各向同性濕化學蝕刻製程來移除電介質材料519之一部分。在移除電介質材料519之後，可藉由導電材料526支撐形成於導電材料526上之電介質材料514。藉由移除電介質材料519而形成之空腔522可形成一真空且可在記憶體單元502、504之間且在某些實施例中，在記憶體單元502、504中之每一者之電極506、508之間延伸。
再參照圖6，在某些實施例中，類似於分別於圖1、2、3、4及5A中所示之記憶體單元102、104、302、304及502之記憶體單元可形成包括一懸垂件630之一記憶體裝置600。記憶體單元102、103、104及105可以類似於上文所述方法之一方式形成。記憶體單元102、103、104及105亦可包括形成於記憶體單元102、103、104及105中之每一者上之一電觸點621。舉例而言，電觸點621可形成於記憶體單元102、103、104及105中之每一者之第二電極108上且與其電連通。一額外電介質材料628可形成於上覆記憶體單元102、103、104及105中之每一者之第二電極108之鈍化材料216上。在某些實施例中，額外電介質材料628可包括一非保形電介質材料。電介質材料628之非保形部分可填充於環繞懸垂件630之區域中而不填充於設置在記憶體單元102、103、194與105之間的空腔222中。在某些實施例中，電介質材料628可包括一非保形部分及一電介質材料。該非保形部分可經形成而接近於記憶體單元102、103、104及105以密封空腔222之一遠處部分而不填充於空腔222中。該電介質材料可形成於額外電介質材料628之非保形部分上及鈍化材料216上以填充於環繞懸垂件630之區域中且形成電介質材料628。
像圖1至6中所示之記憶體裝置的記憶體裝置可用於本發明之電子系統之實施例中。舉例而言，圖12係根據本發明之一說明性電子系統700之一方塊圖。電子系統700可包含(舉例而言)一電腦或電腦硬體組件、一伺服器或其他聯網硬體組件、一蜂巢式電話、一數位相機、一個人數位助理(PDA)、一可攜式媒體(例如，音樂)播放器等。電子系統700包括本發明之至少一個記憶體裝置，例如圖1至6中所示記憶體裝置100、200、300、400、500及600之實施例之一者。電子系統700可進一步包括至少一個電子信號處理器裝置702(經常稱作一「微處理器」)。電子系統700可視情況進一步包括用於由一使用者向電子系統700中輸入資訊之一個或多個輸入裝置704，例如一滑鼠或其他指向裝置、一鍵盤、一觸摸墊、一按鈕或一控制面板。電子系統700可進一步包括用於向一使用者輸出資訊(例如，視訊或音訊輸出)之一個或多個輸出裝置706，例如一監視器、顯示器、列印機、揚聲器等。該一個或多個輸入裝置704及輸出裝置706可與記憶體裝置100、200、300、400、500及600以及電子信號處理器裝置702中之至少一者電連通。
鑒於以上闡述，本發明之某些實施例包括具有包括在記憶體單元之間延伸之一空腔之記憶體單元之記憶體裝置。在某些實施例中，該等記憶體裝置可包括設置在兩個電極之間的大量可變電阻材料。該等記憶體單元及形成於該等記憶體單元上方之一鈍化材料之一部分可部分地形成在兩個記憶體單元之間延伸之空腔。在額外實施例中，本發明包含包括一個或多個此等記憶體裝置之電子系統。該一個或多個此等記憶體裝置可與一電子信號處理器電連通。在其他實施例中，本發明包括形成此等記憶體裝置之方法。此等方法可包括移除設置在一記憶體裝置中之記憶體單元之間的一選定量電介質材料以形成一空腔。
本發明之實施例可在形成供在一記憶體裝置中使用包括增強記憶體單元之隔離之記憶體單元結構中尤其有用。特定而言，藉由在該等記憶體單元之間形成之一真空空腔提供增強記憶體單元之隔離可允許增強記憶體單元之熱隔離。記憶體裝置，特定而言包括一相變記憶體單元之記憶體裝置可經受高溫改變以更改記憶體單元之狀態。施加至該相變材料之電壓可自一個記憶體單元滲透至記毗鄰憶體單元且在一個記憶體單元中產生之熱亦可滲透至毗鄰記憶體單元。單元之間的此熱及電串擾可致使記憶體單元之狀態之無意改變。另外，在高溫改變期間由記憶體單元結構之熱膨脹及收縮致使之力可給該等結構引入應力。在記憶體單元之間提供一真空空腔可允許減少該等單元之間的熱及電串擾且減少記憶體單元之無意狀態改變及不期望資料丟失。此外，在記憶體單元之間提供一空腔可允許該單元自由膨脹及鬆弛，藉此減少由熱膨脹及收縮所致使之應力且改良該等單元之結構整體性。
下面闡述本發明之額外非限制實例性實施例。
實施例1：一記憶體裝置，其包含：一基板上之至少一第一記憶體單元及一第二記憶體單元，每一記憶體單元皆包含：一第一電極；一第二電極；及該第一電極與該第二電極之間的大量可變電阻材料；一空腔，其設置在該至少一第一記憶體單元與該第二記憶體單元之間；及一電介質材料，該電介質材料於該至少一第一記憶體單元及該第二記憶體單元之與該基板相對之一側上在其等上方及之間延伸，該電介質材料至少部分地界定該空腔之一邊界。
實施例2：實施例1之記憶體裝置，其中該電介質材料包含一非保形電介質材料。
實施例3：實施例2之記憶體裝置，其進一步包含該至少一第一記憶體單元及該第二記憶體單元中之每一者之該大量可變電阻材料之至少一部分上之一鈍化材料，該鈍化材料部分地界定該空腔之該邊界。
實施例4：實施例3之記憶體裝置，其中該非保形電介質材料設置在該鈍化材料之一部分上。
實施例5：實施例3之記憶體裝置，其中該空腔自該至少一第一記憶體單元之該大量可變電阻材料之至少一部分上之鈍化材料之一部分延伸至形成於該第二記憶體單元之該大量可變電阻材料之至少一部分上之鈍化材料之一部分。
實施例6：實施例2之記憶體裝置，其中該至少一第一記憶體單元之一部分、該第二記憶體單元之一部分及非保形電介質材料之一部分至少部分地包封該空腔。
實施例7：實施例6之記憶體裝置，其中該經包封空腔包含一真空。
實施例8：實施例1之記憶體裝置，其中該第一電極及該第二電極各自包含大量離散導電材料。
實施例9：實施例1之記憶體裝置，其中該大量可變電阻材料包含一相變材料。
實施例10：實施例1之記憶體裝置，其進一步包含環繞該至少一第一記憶體單元及該第二記憶體單元中之每一者之該大量可變電阻材料之一部分之一第二電介質材料。
實施例11：實施例10之記憶體裝置，其中該空腔自環繞該至少一第一記憶體單元之該大量可變電阻材料之該部分之該第二電介質材料延伸至環繞該第二記憶體單元之該大量可變電阻材料之該部分之該第二電介質材料。
實施例12：實施例10之記憶體裝置，其中該至少一第一記憶體單元及該第二記憶體單元中之每一者之該第一電極及該第二電極設置在該大量可變電阻材料之接近該基板之一側上。
實施例13：實施例12之記憶體裝置，其中該至少一第一記憶體單元及該第二記憶體單元中之每一者包含：於該大量可變電阻材料之與該基板相對之一側上設置在該第二電介質材料上之至少兩個離散導電材料；及設置在該至少兩個離散導電材料結構上且在其等之間延伸之一第三電介質材料。
實施例14：一記憶體裝置，其包含：一真空空腔，其設置在一第一記憶體單元之大量可變電阻材料與一第二記憶體單元之大量可變電阻材料之間；及一非保形電介質材料，其在該第一記憶體單元及該第二記憶體單元中之每一者之一端上方及其之間延伸，該真空空腔由該非保形電介質材料至少部分地定界。
實施例15：實施例14之記憶體裝置，其中該真空空腔之一第一部分直接設置在該第一記憶體單元之該大量可變電阻材料與該第二記憶體單元之該大量可變電阻材料之間，且該真空空腔之一第二部分直接設置在該第一記憶體單元之一電極與該第二記憶體單元之一電極之間。
實施例16：一記憶體裝置，其包含：一基板；複數個記憶體單元，該複數個記憶體單元中之至少兩個毗鄰記憶體單元各自包含：設置在該基板上方之一第一電極；一第二電極；及設置在該第一電極與該第二電極之間的大量可變電阻材料；一非保形電介質材料，其在該至少兩個毗鄰記憶體單元中之每一者之一遠端上方及其之間延伸；及一真空空腔，其設置在該至少兩個毗鄰記憶體單元之間及該基板與該非保形電介質材料之間。
實施例17：實施例16之記憶體裝置，其進一步包含環繞該複數個記憶體單元中之該至少兩個毗鄰記憶體單元中之每一者之該第一電極之一電介質材料。
實施例18：實施例16之記憶體裝置，其進一步包含環繞該複數個記憶體單元中之該至少兩個毗鄰記憶體單元中之每一者之該大量可變電阻材料之一電介質材料。
實施例19：實施例17之記憶體裝置，其中該真空空腔自環繞該複數個記憶體單元中之該至少兩個毗鄰記憶體單元中之一個記憶體單元之該第一電極之該電介質材料延伸至環繞該至少兩個毗鄰記憶體單元中之另一記憶體單元之該第一電極之該電介質材料。
實施例20：實施例18之記憶體裝置，其中該真空空腔自環繞該複數個記憶體單元中之該至少兩個毗鄰記憶體單元中之一個記憶體單元之該大量可變電阻材料之該電介質材料延伸至環繞該複數個記憶體單元中之該至少兩個毗鄰記憶體單元中之另一記憶體單元之該大量可變電阻材料之該電介質材料。
實施例21：一電子系統，其包含：至少一個電子信號處理器；至少一個記憶體裝置，其經組態以與該至少一個電子信號處理器電連通，該至少一個記憶體裝置包含：複數個記憶體單元，該複數個記憶體單元中之每一記憶體單元皆包含：一第一電極；一第二電極；及設置在該第一電極與該第二電極之間的大量可變電阻材料；及一真空空腔，其設置在該複數個記憶體單元中之一第一記憶體單元之該大量可變電阻材料與該複數個記憶體單元中之一第二記憶體單元之該大量可變電阻材料之間；及一輸入裝置及一輸出裝置中之至少一者，其經組態以與該至少一個電子信號處理器電連通。
實施例22：形成一記憶體裝置之一方法，該方法包含：移除設置在一第一記憶體單元與一第二記憶體單元之間的材料以在該第一記憶體單元與該第二記憶體單元之間形成一空腔；及形成一電介質材料，該電介質材料在該第一記憶體單元及該第二記憶體單元上方且在其等之間延伸以至少大致包封該第一記憶體單元與該第二記憶體單元之間的該空腔。
實施例23：實施例22之方法，其進一步包含將該第一記憶體單元及該第二記憶體單元中之每一者形成為包含一相變材料。
實施例24：實施例23之方法，其中移除設置在該第一記憶體單元與該第二記憶體單元之間的材料包含曝露該第一記憶體單元之一電極之一部分及曝露該第二記憶體單元之一電極之一部分。
實施例25：實施例24之方法，其中移除設置在該第一記憶體單元與該第二記憶體單元之間的材料包含曝露該第一記憶體單元之該相變材料之一部分及曝露該第二記憶體單元之該相變材料之一部分。
實施例26：實施例25之方法，其進一步包含在該第一記憶體單元之該電極及該相變材料之一曝露部分上及該第二記憶體單元之該電極及該相變材料之一曝露部分上形成一鈍化材料。
實施例27：實施例24之方法，其中移除設置在該第一記憶體單元與該第二記憶體單元之間的材料進一步包含曝露環繞該第一記憶體單元之該相變材料之一電介質材料及環繞該第二記憶體單元之該相變材料之一電介質材料。
實施例28：形成一記憶體裝置之一方法，該方法包含：用一電介質材料至少部分地環繞一第一記憶體單元及一第二記憶體單元中之每一者之大量可變電阻材料且用該電介質材料至少大致填充該第一記憶體單元之該大量可變電阻材料與該第二記憶體單元之該大量可變電阻材料之間的一空間；在該第一記憶體單元與該第二記憶體單元之間的該電介質材料中形成一空腔；及藉由在至該第一記憶體單元與該第二記憶體單元之間的該空腔之一開口上方提供另一電介質材料來包封該空腔。
實施例29：實施例28之方法，其中用電介質材料至少部分地環繞該第一記憶體單元及該第二記憶體單元中之每一者之該大量可變電阻材料包含：在該第一記憶體單元及該第二記憶體單元中之每一者之該大量可變電阻材料上方形成一第一電介質材料；及將一第二電介質材料設置在該第一記憶體單元之該大量可變電阻材料上方之該第一電介質材料與該第二記憶體單元之該大量可變電阻材料上方之該第一電介質材料之間。
實施例30：實施例29之方法，其中在該電介質材料中形成該空腔包含移除該第二電介質材料之一部分。
實施例31：實施例28之方法，其中包封該空腔包含將一非保形電介質材料層沈積在該第一記憶體單元及該第二記憶體單元中之每一者上方及其等之間。
實施例32：實施例28之方法，其中在該電介質材料中形成該空腔包含蝕刻該電介質材料之一部分。
實施例33：實施例31之方法，其中包封該空腔包含在1,000毫托或更少之一壓力下包封該空腔。
實施例34：實施例32之方法，其中蝕刻該電介質材料之一部分包含各向異性蝕刻該電介質材料之該部分。
儘管本文已相對於某些較佳實施例闡述本發明，但熟悉此項技術者將認識且瞭解本發明並不限於此。相反，可在不背離後文所主張本發明範圍及法律等效內容之條件下做出對該等較佳實施例之眾多添加、刪除及修改。另外，可將來自一個實施例之特徵與另一實施例之特徵組合，而此仍囊括於由發明者所預期之本發明範圍內。
100．．．記憶體裝置
102．．．第一記憶體單元
103．．．記憶體單元
104．．．第二記憶體單元
105．．．記憶體單元
106．．．第一電極
108．．．第二電極
110．．．大量可變電阻材料
112．．．大量可變電阻材料之一部分
114．．．電介質材料
116．．．鈍化材料
118．．．電介質材料
120．．．導電材料
122．．．空腔
128．．．非保形電介質材料
200．．．記憶體裝置
222．．．空腔
216．．．鈍化材料
300．．．記憶體裝置
302．．．第一記憶體單元
304．．．第二記憶體單元
306．．．電極
310．．．大量可變電阻材料
312．．．可變電阻材料之一部分
322．．．空腔
400．．．記憶體裝置
422．．．空腔
500．．．記憶體裝置
502．．．第一記憶體單元
504．．．第二記憶體單元
506．．．第一電極
508．．．第二電極
510．．．大量可變電阻材料
512．．．可變電阻材料之一部分
514．．．電介質材料
516．．．電介質材料
518．．．電介質材料
522．．．空腔
526．．．導電材料
600．．．記憶體裝置
621．．．電觸點
628．．．額外電介質材料
630．．．懸垂件
634．．．導電材料
519．．．電介質材料
519A．．．第二電介質材料
519B．．．額外電介質材料
516A．．．第三電介質材料
516B．．．第四電介質材料
700．．．電子系統
702．．．電子信號處理器裝置
704．．．輸入裝置
706．．．輸出裝置
圖1係本發明之一記憶體裝置之一實施例之一部分之一示意剖視圖，其圖解說明其中之兩個記憶體單元；
圖2係本發明之一記憶體裝置之另一實施例之一部分之一示意剖視圖，其圖解說明其中之兩個記憶體單元；
圖3係本發明之一記憶體裝置之又一實施例之一部分之一示意剖視圖，其圖解說明其中之兩個記憶體單元；
圖4係本發明之一記憶體裝置之又一實施例之一部分之一示意剖視圖，其圖解說明其中之兩個記憶體單元；
圖5A係本發明之一記憶體裝置之又一實施例之一部分之一示意剖視圖；
圖5B係圖5A中所示記憶體裝置之該部分沿其中之剖面線5B-5B截取之一示意剖視圖；
圖6係本發明之一記憶體裝置之一實施例之一示意剖視圖，其圖解說明其中之四個記憶體單元，還包括一懸垂接觸形成件；
圖7A及7B係一工件之側剖視圖且圖解說明可用於形成像圖1中所示一記憶體裝置之本發明一方法之一實施例；
圖8A及8B係一工件之剖面側視圖且圖解說明可用於形成像圖2中所示一記憶體裝置之本發明一方法之另一實施例；
圖9A及9B係一工件之剖面側視圖且圖解說明可用於形成像圖3中所示一記憶體裝置之本發明一方法之又一實施例；
圖10A及10B係一工件之剖面側視圖且圖解說明可用於形成像圖4中所示一記憶體裝置之本發明一方法之又一實施例；
圖11A至11D係一工件之剖面側視圖且圖解說明可用於形成像圖5A及5B中所示一記憶體裝置之本發明一方法之又一實施例；及
圖12係圖解說明包括像圖1至6中所示記憶體裝置之一記憶體裝置之本發明一電子系統之一個實施例之一示意方塊圖。
100．．．記憶體裝置
102．．．第一記憶體單元
104．．．第二記憶體單元
106．．．第一電極
108．．．第二電極
110．．．大量可變電阻材料
112．．．大量可變電阻材料之一部分
114．．．電介質材料
116．．．鈍化材料
118．．．電介質材料
120．．．導電材料
122．．．空腔
128．．．非保形電介質材料

Claims (18)

  1. 一種記憶體裝置，其包含：至少一第一記憶體單元及一第二記憶體單元，其等位於一基板上，每一記憶體單元包含：一第一電極；一第二電極；及該第一電極與該第二電極之間的大量可變電阻材料；一空腔，其設置在該至少一第一記憶體單元與該第二記憶體單元之間；一電介質材料，其於該至少一第一記憶體單元及該第二記憶體單元之與該基板相對之一側上在其等上方及之間延伸，該電介質材料界定該空腔之一邊界之一部份；及一鈍化材料，其在該至少一第一記憶體單元及該第二記憶體單元中之每一者之該大量可變電阻材料之至少一部分上，該鈍化材料界定該空腔之該邊界之另一部份。
  2. 如請求項1之記憶體裝置，其中該電介質材料包含一非保形電介質材料。
  3. 如請求項1之記憶體裝置，其中該非保形電介質材料設置在該鈍化材料之一部分上。
  4. 如請求項1之記憶體裝置，其中該空腔自該至少一第一記憶體單元之該大量可變電阻材料之該至少一部分上之該鈍化材料之一部分延伸至形成於該第二記憶體單元之 該大量可變電阻材料之該至少一部分上之該鈍化材料之一部分。
  5. 如請求項2之記憶體裝置，其中該至少一第一記憶體單元之一部分、該第二記憶體單元之一部分及該非保形電介質材料之一部分至少部分地包封該空腔。
  6. 如請求項5之記憶體裝置，其中該經包封空腔包含一真空。
  7. 如請求項1之記憶體裝置，其中該第一電極及該第二電極各自包含大量離散導電材料。
  8. 如請求項1之記憶體裝置，其中該大量可變電阻材料包含一相變材料。
  9. 如請求項1之記憶體裝置，其進一步包含環繞該至少一第一記憶體單元及該第二記憶體單元中之每一者之該大量可變電阻材料之一部分之一第二電介質材料。
  10. 如請求項9之記憶體裝置，其中該空腔自環繞該至少一第一記憶體單元之該大量可變電阻材料之該部分之該第二電介質材料延伸至環繞該第二記憶體單元之該大量可變電阻材料之該部分之該第二電介質材料。
  11. 如請求項9之記憶體裝置，其中該至少一第一記憶體單元及該第二記憶體單元中之每一者之該第一電極及該第二電極設置在該大量可變電阻材料之接近該基板之一側上。
  12. 如請求項11之記憶體裝置，其中該至少一第一記憶體單元及該第二記憶體單元中之每一者包含： 至少兩個離散導電材料結構，其等在該大量可變電阻材料之與該基板相對之一側上設置在該第二電介質材料上；及一第三電介質材料，其設置在該至少兩個離散導電材料結構上且在其等之間延伸。
  13. 一種記憶體裝置，其包含：一真空空腔，其自一第一記憶體單元之大量可變電阻材料延伸至一第二記憶體單元之大量可變電阻材料；及一非保形電介質材料，其在該第一記憶體單元及該第二記憶體單元中之每一者之一端上方及其等之間延伸，該真空空腔由該非保形電介質材料至少部分地定界。
  14. 如請求項13之記憶體裝置，其中該真空空腔之一第一部分直接設置在該第一記憶體單元之該大量可變電阻材料與該第二記憶體單元之該大量可變電阻材料之間，且該真空空腔之一第二部分直接設置在該第一記憶體單元之一電極與該第二記憶體單元之一電極之間。
  15. 一種記憶體裝置，其包含：一基板；複數個記憶體單元，該複數個記憶體單元中之至少兩個毗鄰記憶體單元各自包含：設置在該基板上方之一第一電極；一第二電極；及設置在該第一電極與該第二電極之間的大量可變電阻材料； 一非保形電介質材料，其在該至少兩個毗鄰記憶體單元中之每一者之一遠端上方及其等之間延伸；一真空空腔，其設置在該至少兩個毗鄰記憶體單元之間及該基板與該非保形電介質材料之間；及環繞該複數個記憶體單元中之該至少兩個毗鄰記憶體單元中之每一者之該第一電極之一電介質材料，其中該真空空腔自環繞該複數個記憶體單元中之該至少兩個毗鄰記憶體單元中之一個記憶體單元之該第一電極之該電介質材料延伸至環繞該至少兩個毗鄰記憶體單元中之另一記憶體單元之該第一電極之該電介質材料。
  16. 如請求項15之記憶體裝置，其進一步包含環繞該複數個記憶體單元中之該至少兩個毗鄰記憶體單元中之每一者之該大量可變電阻材料之一電介質材料。
  17. 如請求項16之記憶體裝置，其中該真空空腔自環繞該複數個記憶體單元中之該至少兩個毗鄰記憶體單元中之一個記憶體單元之該大量可變電阻材料之該電介質材料延伸至環繞該複數個記憶體單元中之該至少兩個毗鄰記憶體單元中之另一記憶體單元之該大量可變電阻材料之該電介質材料。
  18. 一種電子系統，其包含：至少一個電子信號處理器；至少一個記憶體裝置，其經組態以與該至少一個電子信號處理器電連通，該至少一個記憶體裝置包含：複數個記憶體單元，該複數個記憶體單元中之每一 記憶體單元包含：一第一電極；一第二電極；及設置在該第一電極與該第二電極之間的大量可變電阻材料；及一真空空腔，其自在該複數個記憶體單元中之一第一記憶體單元之該大量可變電阻材料延伸至該複數個記憶體單元中之一第二記憶體單元之該大量可變電阻材料；及一輸入裝置及一輸出裝置中之至少一者，其經組態以與該至少一個電子信號處理器電連通。
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