KR100657944B1 - 상전이 램 동작 방법 - Google Patents

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Abstract

상전이 램(PRAM)의 동작 방법에 관해 개시되어 있다. 여기서, 본 발명은 스위칭 소자를 포함하고, 상전이층이 구비된 스토리지 노드를 포함하는 PRAM의 동작 방법에 있어서, 상기 상전이층을 아래에서 위로 통과하는, 1㎂∼1.6mA의 리세트 전류를 상기 스토리지 노드에 인가하여 상기 상전이층의 일부를 비정질 상태로 바꾸는 단계를 포함하는 것을 특징으로 하는 동작 방법을 제공한다. 이러한 본 발명의 동작 방법을 이용하면, PRAM의 집적도를 높일 수 있다.

Description

상전이 램 동작 방법{Method of operating Phase change Random Access Memory(PRAM)}
도 1은 종래 기술에 의한 상전이 램(PRAM)의 단면도이다.
도 2는 도 1의 상전이 램의 동작 방법을 나타낸 단면도이다.
도 3은 본 발명의 실시예에 의한 상전이 램(PRAM)의 동작 방법에 사용되는 PRAM의 단면도이다.
도 4는 본 발명의 실시예에 의한 PRAM 동작 방법에서 리세트 전류(reset current)가 인가되어 상전이층에 비정질 영역이 형성되는 과정을 보여주는 단면도이다.
도 5는 본 발명의 실시예에 의한 PRAM 동작 방법에서 세트 전류(set current)가 인가되어 상전이층에 형성된 비정질 영역이 결정 영역이 되는 과정을 보여주는 단면도이다.
도 6은 종래 기술에 의한 PRAM 동작 과정에서 전자의 흐름을 나타낸 단면도이다.
도 7은 본 발명의 실시예에 의한 PRAM 동작 과정에서 리세트 전류 및 세트 전류가 인가되었을 때의 전자의 흐름을 나타낸 단면도이다.
도 8은 본 발명의 실시예에 의한 PRAM 동작 과정에서 리세트 전류의 인가와 관련된 전압-전류 특성을 나타낸 그래프이다.
도 9는 본 발명의 실시예에 의한 PRAM 동작 방법을 이용한 인듀어런스 테스트(endurance test) 결과를 나타낸 그래프이다.
*도면의 주요 부분에 대한 부호설명*
40:스토리지 노드 42:스위칭 수단
40a:하부전극 40b:연결수단
40c:상전이층 40d:상부전극
50:비정질 영역 70, 72, 74:제1 내지 제3 화살표
1. 발명의 분야
본 발명은 반도체 메모리 장치의 동작 방법에 관한 것으로써, 보자 자세하게는 상전이 램(Phase change RAM)의 동작 방법에 관한 것이다.
2. 관련기술의 설명
PRAM은 플래시 메모리, 강유전체 램(FeRAM) 및 자기 램(MRAM) 등과 같은 불휘발성 메모리 소자이다. PRAM과 이들 불휘발성 메모리 소자의 구조적 차이점은 스토리지 노드에 있다.
PRAM은 스토리지 노드에 주어진 온도에서 비정질에서 결정질로 상(phase)이 바뀌는 상전이층이 포함되어 있다. 상기 상전이층의 저항은 비정질일 때 높고, 결 정질일 때 낮은데, PRAM은 상전이층의 이러한 저항 특성을 이용하여 비트 데이트를 기록하고 읽는다.
도 1은 종래 기술에 의한 PRAM을 보여준다.
도 1을 참조하면, 종래의 PRAM은 트랜지스터(Tr)와 스토리지 노드(10)로 구성된다. 스토리지 노드(10)는 트랜지스터(Tr)의 드레인에 연결되어 있다. 스토리지 노드(10)는 하부전극(10a), 상전이층(10c), 상부전극(10d) 및 하부전극(10a)과 상부전극(10d)을 연결하는 도전성 플러그(10b)를 포함한다. 스토리지 노드(10) 중에서 하부전극(10a)이 트랜지스터(Tr)의 드레인에 연결된다.
도 2는 이러한 PRAM의 동작 방법을 보여준다.
도 2를 참조하면, 상전이층(10C)의 상이 결정 상태일 때(이때를 비트 데이트 0이 기록된 것으로 간주함), 상부전극(10d)에서 도전성 플러그(10b)를 거쳐 하부 전극(10a)으로 제1 상전이 전류(Irs)를 인가한다. 제1 상전이 전류(Irs)는 리세트(reset) 전류라 한다. 제1 상전이 전류(Irs)는 펄스 전류로써, 지속 시간은 30ns 정도이고, 전류량은 1.6mA 정도이다. 상전이층(10c)에 비해 도전성 플러그(10b)의 폭은 극히 좁은 바, 제1 상전이 전류(Irs)는 상전이층(10c)의 도전성 플러그(10b)와 접촉되는 영역에 집중된다. 이에 따라 상전이층(10c) 중에서 제1 상전이 전류(Irs)가 집중된 영역(A1)의 온도는 순간적으로 상전이 온도 이상으로 높아진다. 그 결과, 상전이층(10c)의 영역(A1)의 상(phase)은 결정에서 비정질으로 바뀌게 된다. 이와 같이, 상전이층(10C)의 영역(A1)이 비정질 상태일 때, PRAM에 비트 데이트 1 이 기록된 것으로 간주된다.
한편, 도 2의 (B)도에 도시된 바와 같이, 상전이층(10C)의 영역(A1)이 비정절 상태일 때, 스토리지 노드(10)에 제1 상전이 전류(Irs)와 같은 방향으로 제2 상전이 전류(Is)를 인가한다. 제2 상전이 전류(Is)는 세트(set) 전류라 한다. 제2 상전이 전류(Is) 역시 펄스 전류이다. 제2 상전이 전류(Is)의 지속 시간은 제1 상전이 전류(Irs)의 지속 시간보다 훨씬 길지만, 전류량은 작다. 예컨대, 제2 상전이 전류(Is)의 지속 시간은 180ns 정도인 긴 반면, 전류량은 제1 상전이 전류(Irs)보다 작다. 이러한 제2 상전이 전류(Is)가 인가되는 동안, 상전이층(10C)의 영역(A1)은 비정질 상태에서 결정 상태로 바뀐다.
상술한 바와 같이, 종래 기술에 의한 PRAM의 경우, 상전이층(10c)의 상태는 상부전극(10d)에서 도전성 플러그(10b)를 거쳐 하부 전극(10a) 방향으로 인가되는 제1 상전이 전류(Irs)와 제2 상전이 전류(Is)에 의해 결정된다. 그런데, 상전이층(10c)의 영역(A1)을 비정질 상태로 바꾸기 위해 상전이층(10c)에 인가되는 제1 상전이 전류(Is), 곧 리세트 전류는 PRAM의 특성 개선에 장애가 되고 있다. 예컨대, 반도체 제조 기술의 발전에 따라 스토리지 노드(10) 및 트랜지스터(Tr)의 사이즈를 줄여 PRAM의 사이즈를 줄이는 것은 기술적으로 어렵지 않다. 그러나 트랜지스터(Tr)의 사이즈가 작아지면서 트랜지스터(Tr)가 수용할 수 있는 전류, 곧 트랜지스터(Tr)에 허용된 전류량도 작아지게 된다. 1.6mA라는 제1 상전이 전류(Irs)는 트랜지스터(Tr)의 사이즈가 작아졌을 때, 트랜지스터(Tr)가 수용하기 어려운 큰 전류가 된다. 이에 따라 제1 상전이 전류(Irs)를 줄이지 않고는 사실상 PRAM의 고집적이 어렵게 된다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래의 문제점을 개선하기 위한 것으로써, 리세트 전류를 크게 줄여 집적도를 높일 수 있는 PRAM의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자를 포함하고, 상전이층이 구비된 스토리지 노드를 포함하는 PRAM의 동작 방법에 있어서,
상기 상전이층을 아래에서 위로 통과하는, 1.6mA보다 작은 리세트 전류를 상기 스토리지 노드에 인가하여 상기 상전이층의 일부를 비정질 상태로 바꾸는 제1 단계를 포함하는 것을 특징으로 하는 PRAM의 동작 방법을 제공한다.
이러한 동작 방법에서, 상기 제1 단계 이후, 상기 리세트 전류와 반대 방향인 세트 전류를 상기 스토리지 노드에 인가하는 제2 단계를 더 포함할 수 있다.
상기 리세트 전류는 1mA 이하일 수 있다.
상기 리세트 및 세트 전류는 직류 또는 펄스일 수 있다.
상기 스토리지 노드는 상기 상전이층 상에 상부전극을 구비하고, 그 아래에 하부전극을 구비하며, 상기 상전이층과 상기 하부전극을 연결하는 연결수단을 포함할 수 있다. 이때, 상기 연결수단은 도전성 플러그 또는 나노 튜브일 수 있다.
이러한 본 발명을 이용하면, PRAM의 집적도를 높일 수 있다.
이하, 본 발명의 실시예에 의한 PRAM의 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서 의 명확성을 위해 과장되게 도시된 것이다.
먼저, 도 3을 참조하여 본 발명의 PRAM 동작 방법에 사용할 PRAM의 구성에 대해 간략히 설명한다.
도 3을 참조하면, 본 발명의 PRAM 동작 방법을 설명하는데 사용될 PRAM은 스토리지 노드(40)과 이에 연결된 스위칭 소자(42)를 포함한다. 스위칭 소자(42)는 전계 효과 트랜지스터인 것이 바람직하나, 다른 스위칭 소자, 예를 들면 트랜지스터나 PN 다이오드 또는 바이폴러 접합 트랜지스터일 수 있다. 스토리지 노드(40)는 스위칭 소자(42)에 연결된 하부전극(40a)을 포함한다. 또한, 하부전극(42a) 위로 주어진 간격만큼 이격된 위치에 상전이층(40c)이 구비되어 있고, 상전이층(40c) 상에 상부전극(40d)이 존재한다. 상전이층(40c)과 하부전극(40a)은 전류가 흐를 수 있는 연결수단(40b)으로 연결되어 있다.
이와 같은 구성을 갖는 스토리지 노드(40)에서 상전이층(40c)은, 예를 들면 Ge2Sb2Te5층일 수 있다. 상기 Ge2Sb2Te5 층에는 질소가 도핑될 수 있다. 도전성 플러그(40b)는 도전층일 수 있고, 탄소 나노 튜브 등과 같은 나노 튜브일 수 있다. 도전성 플러그(40b)의 직경과 리세트 전류 및 세트 전류는 비례 관계에 있다. 따라서 리세트 전류와 세트 전류를 줄이기 위해 도전성 플러그(40b)의 직경은 가능한 작은 것이 바람직하다.
다음에는도 4 및 도 5를 참조하여 이러한 PRAM의 동작 방법에 대해 설명한다. 도 4 및 도 5의 오른쪽 도면은 스토리지 노드에 전류를 인가한 후의 PRAM의 변 화된 상태를 보여주기 위한 것으로써, 편의 상 스토리지 노드만 도시하였다.
<쓰기>
도 4는 PRAM에 비트 데이터 1을 기록하는 과정을 보여준다.
구체적으로, 스위칭 수단(42)을 온(ON) 상태로 두고 , 상전이층(40c) 전체가 결정 상태인 스토리지 노드(40)에 하부전극(40a)에서 연결수단(40b) 및 상전이층을 거쳐 상부전극(40d)으로 흐르는 제1 상전이 전류(I1)를 인가한다. 제1 상전이 전류(I1)는 리세트 전류로써, 1㎂∼1.6mA인 것이 바람직하다. 예컨대 제1 상전이 전류(I1)는 1㎂∼1mA일 수 있다. 이와 같은 제1 상전이 전류(I1)는 직류일 수 있고, 펄스일 수도 있다. 이러한 제1 상전이 전류(I1)에 의해 상전이층(40c) 중 연결수단(40b)과 접촉된 부분과 그 둘레의 소정 영역의 온도는 순간적으로 상전이 온도 이상이 되고, 그 결과 상전이층(40c)의 상기 연결수단(40b)과 접촉된 부분 및 그 둘레의 소정 영역은 비정질 상태로 된다. 도 4의 우측 도면에서 참조번호 50은 상전이층(40c) 중에서 제1 상전이 전류(I1)에 의해 상(phase)이 비정질 상태로 바뀐 영역을 나타낸다. 이와 같이 상전이층(40c)에 비정질 영역(50)이 존재할 때, 상전이층(40c)의 전기적 저항은 높게 되는데, 이러한 상태를 스토리지 노드(40)에 비트 데이트 1이 기록된 것으로 간주한다.
다음, 비트 데이트 0을 기록하는 방법을 설명한다.
상전이층(40C)에 비트 데이터 0을 기록한다는 것은 비트 데이터 1이 기록된 상전이층(40c)의 비정질 영역(50)을 결정 상태로 바꾼다는 것을 의미하는 바, 곧 상전이층(40c) 전부를 결정 상태가 되게 하는 것을 의미한다.
구체적인 과정을 살펴보면, 도 5에 도시한 바와 같이, 스위칭 수단(42)을 온 상태로 두고, 상전이층(40c)에 비정질 영역(50)이 형성된 스토리지 노드(40)에 상부전극(40d)에서 상전이층(40c)과 연결수단(40b)을 거쳐 하부전극(40a)으로 흐르는 제2 상전이 전류(I2)를 인가한다.
제2 상전이 전류(I2)는 세트 전류로써, 제1 상전이 전류(I1)와 마찬가지로 직류일 수 있다. 제2 상전이 전류(I2)는 제1 상전이 전류(I1)보다 긴 시간 동안 인가하고, 펄스 형태로 인가할 수 있다. 제2 상전이 전류(I2)의 전류량은 1.6mA보다 작을 수 있다. 이러한 제2 상전이 전류(I2)가 긴 시간 동안 인가되는 동안, 상전이층(40C)에 형성된 비정질 영역(50)은 결정 상태로 되어, 상전이층(40C) 전체는 도 5의 우측에 도시한 바와 같이, 결정 상태가 된다. 이와 같이 상전이층(40C)에 비정질 영역이 존재하지 않을 때, 상전이층(40C)의 전기적 저항은 도 4에 도시한 바와 같이 상전이층(40C)에 비정질 영역(50)이 존재할 때보다 훨씬 낮게 된다. 상전이층(40C)에 비정질 영역이 존재하지 않을 때, 스토리지 노드(40)에 비트 데이터 0 이 기록된 것으로 간주한다.
<읽기>
읽기는 상전이층(40C)의 상이 바뀌지 않을 정도의 전류를 스토리지 노드(40)에 인가하였을 때, 측정된 저항의 대소를 판단하여 스토리지 노드(40)에 기록된 비트 데이터가 1인지 0인지를 판독한다. 따라서 읽기 과정에서 스토리지 노드(40)에 인가되는 전류는 제1 및 제2 상전이 전류(I1, I2)보다 낮은 전류, 예를 들면 0.1mA를 인가할 수 있다. 또는 낮은 전압, 예를 들면 0.2V를 인가할 수도 있다.
도 6 및 도 7은 PRAM의 동작 과정에서 전자의 흐름을 보여준다. 편의 상, 스위칭 소자는 도시하지 않았다. 도 6은 종래 기술에 의한 PRAM의 경우를, 도 7은 본 발명의 실시예에 의한 PRAM의 경우를 보여준다. 도 6의 (a)와 (b)도는 각각 세트 및 리세트 전류에 해당하는 전자의 흐름을 보인 것으로 전자의 흐름 방향이 동일한 것을 알 수 있다. 도 7의 (a)도는 세트 전류, 곧 제2 상전이 전류(I2)에 해당하는 전자의 흐름을, (b)도는 리세트 전류, 곧 제1 상전이 전류(I1)에 해당하는 전자의 흐름을 보여준다.
도 6과 도 7을 비교하면, 종래 기술에 의한 PRAM의 동작의 경우, 전자는 항상 도전성 플러그(10b)를 통해 상전이층(10c)으로 흐르는 반면, 본 발명의 실시예에 의한 PRAM의 동작의 경우, 동작의 성격에 따라 전자가 흐르는 방향이 바뀌는 것을 알 수 있다. 곧, 본 발명의 실시예에 의한 PRAM의 동작에서 세트 전류는 전자가 연결수단(40b)에서 상전이층(40c)으로 흐르도록 인가되는 것을 알 수 있다. 반면, 리세트 전류는 전자가 상전이층(40c)에서 연결수단(40b)으로 흐르도록 인가되는 것을 알 수 있다. 도 7의 (b)에 도시한 바와 같이, 전자가 상전이층(40c)에서 연결수단(40b)으로 흐르는 경우, 연결수단(40b)의 상단은 병목지점이 되고, 연결수단(40b)의 상단 둘레의 상전이층(40c)의 소정 영역은 다른 곳에 비해 전자의 밀도가 높게된다. 이러한 원인에 의해 리세트 전류가 종래보다 작음에도 불구하고, 상전이층(40c)에 비정질 영역이 형성된다.
도 8은 세트 전류와 반대 방향으로 리세트 전류가 인가됨에 따라 상전이층에 비정질 영역이 형성되는 과정을 보여주는 전압-전류 그래프이다. 도 8에서 제1 내 지 제3 화살표(70, 72, 74)는 전압의 인가에 따른 전류의 변화 추이를 나타낸다.
도 8에서 제1 화살표(70)를 참조하면, 인가 전압에 따라 전류가 증가되다가 인가 전압이 -0.7V와 -0.8V사이에 도달되면서 전류는 1mA 정도가 되는 것을 알 수 있다. 이 전류는 도 8의 (b)에 도시한 상전이층(40c)에서 연결수단(40b)으로 흐르는 전자에 대응된다. 전류가 1mA에 도달된 후, 제2 화살표(72)로 나타낸 바와 같이 전류가 급격이 줄어들고, 제3 화살표(74)로 나타낸 바와 같이 종국에는 전류가 거의 흐르지 않는 것을 볼 수 있다. 이 상황은 상전이층(40c)에서 연결수단(40b)으로 전자가 집중되는 과정에서 연결수단(40b) 둘레의 상전이층(40c)일부가 비정질 영역으로 바뀌는 과정과 그에 따라 상전이층(42c)의 저항이 증가된 것을 의미한다.
도 9는 본 발명의 PRAM 동작 방법을 이용한 인듀어런스 테스트(endurance test)를 보여준다.
본 발명자는 상기 인듀어런스 테스트를 위해, 1mA의 세트 전류를 인가한 후, 0.01mA의 읽기 전류를 인가하여 상전이층의 저항을 측정하고, 1mA의 리세트 전류를 인가한 후, 0.01mA의 읽기 전류를 인가하여 상전이층의 저항을 측정하는 과정을 10,000번 반복하였다. 도 9는 그 결과를 나타낸 것이다. 도 9에서 제1 그래프(G1)는 세트 전류가 인가된 후, 측정된 상전이층의 저항을 나타내고, 제2 그래프(G2)는 리세트 전류가 인가된 후, 측정된 상전이층의 저항을 나타낸다.
도 9의 제1 및 제2 그래프(G1, G2)를 참조하면, 상기 과정을 10,000번 반복한 후에도 상기 세트 전류가 인가된 후에 측정된 상전이층의 저항보다 리세트 전류가 인가된 후에 측정된 상전이층의 저항이 2배 이상 크다는 것을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 PRAM 동작 방법에 사용된 도 3의 PRAM과 다른 구성을 갖는 PRAM의 동작 방법에도 본 발명의 기술 사상을 적용할 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 PRAM 동작 방법은 세트 전류와 리세트 전류를 서로 반대 방향으로 인가한다. 이때, 상기 리세트 전류는 1.6mA보다 작은 값, 예컨대 1mA 혹은 그 이하이다. 이와 같이 리세트 전류를 낮출 수 있음으로, 트랜지스터의 사이즈를 리세트 전류가 1.6mA일 때보다 줄일 수 있는 바, PRAM의 집적도를 높일 수 있다.

Claims (6)

  1. 스위칭 소자를 포함하고, 상전이층이 구비된 스토리지 노드를 포함하는 PRAM의 동작 방법에 있어서,
    상기 상전이층을 아래에서 위로 통과하고 1㎂∼1.6mA의 리세트 전류를 상기 스토리지 노드에 인가하여 상기 상전이층의 일부를 비정질 상태로 바꾸는 제1 단계를 포함하는 것을 특징으로 하는 PRAM의 동작 방법.
  2. 제 1 항에 있어서, 상기 제1 단계 이후, 상기 리세트 전류와 반대 방향인 세트 전류를 상기 스토리지 노드에 인가하는 제2 단계를 더 포함하는 것을 특징으로 하는 PRAM 동작 방법.
  3. 제 1 항에 있어서, 상기 리세트 전류는 1㎂∼1mA인 것을 특징으로 하는 PRAM 동작 방법.
  4. 제 1 항에 있어서, 상기 리세트 및 세트 전류는 직류 또는 펄스인 것을 특징으로 하는 PRAM 동작 방법.
  5. 제 1 항에 있어서, 상기 스토리지 노드는 상기 상전이층 상에 상부전극을 구비하고, 그 아래에 하부전극을 구비하며, 상기 상전이층과 상기 하부전극을 연결하는 연결수단을 포함하는 것을 특징으로 하는 PRAM 동작 방법.
  6. 제 5 항에 있어서, 상기 연결수단은 도전성 플러그 또는 나노 튜브인 것을 특징으로 하는 PRAM 동작 방법.
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