KR102317699B1 - 자기전기 랜덤 액세스 메모리 어레이 및 그 동작 방법 - Google Patents

자기전기 랜덤 액세스 메모리 어레이 및 그 동작 방법 Download PDF

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Abstract

메모리 셀은 VCMA 자기전기 메모리 요소 및 자기전기 메모리 요소에 직렬로 접속된 2-단자 선택기 요소를 포함한다.

Description

자기전기 랜덤 액세스 메모리 어레이 및 그 동작 방법
관련 출원
본 출원은 2017년 7월 24일자로 출원된 미국 가출원 제62/536,283호 및 2017년 10월 10일자로 출원된 미국 정규 출원 제15/728,840호에 대한 우선권의 이익을 주장하며, 상기 출원들의 전체 내용은 본 명세서에 참고로 포함된다.
기술분야
본 발명은 일반적으로 고체 상태 메모리 디바이스(solid state memory device)들의 분야에 관한 것이고, 구체적으로는 자기전기 랜덤 액세스 메모리(magnetoelectric random access memory, MeRAM) 어레이 및 이를 동작시키는 방법에 관한 것이다.
자기전기 메모리 디바이스들은 당업계에 공지되어 있다. 예시적인 별개의 자기-저항성 메모리 디바이스들은, 예를 들어, 문헌[C. Grezes et al., Ultra-low switching energy and scaling in electric-field-controlled nanoscale magnetic tunnel junctions with high resistance-area product, Appl. Phys. Lett. 108, 012403 (2016)]; 및 문헌[S. Kanai, Electric-field-induced magnetization switching in CoFeB/MgO magnetic tunnel junctions with high junction resistance, Appl. Phys. Lett. 108, 192406 (2016)]에 개시되어 있다. 자기전기 메모리 디바이스들의 어레이는, 예를 들어, 문헌[Hochul Lee et al., Source Line Sensing in Magneto-Electric Random-Access Memory to Reduce Read Disturbance and Improve Sensing Margin, IEEE Magnetics Letters, Vol. 7, 3103405(2016)]에 개시되어 있다.
본 발명의 일 태양에 따르면, 메모리 셀은 VCMA 자기전기 메모리 요소 및 자기전기 메모리 요소에 직렬로 접속된 2-단자 선택기 요소를 포함한다.
본 발명의 다른 태양에 따르면, 자기 터널 접합부(magnetic tunnel junction)를 포함하는 자기전기 메모리 요소에 직렬로 접속된 2-단자 선택기 요소를 포함하는 메모리 셀을 동작시키는 방법으로서, 이 방법은 제1 극성의 제1 전압 펄스의 인가에 의해 자기 터널 접합부의 자유 층의 자화를 자기 터널 접합부의 기준 층의 자화에 대하여 평행 상태로부터 역평행 상태로 스위칭하는 단계, 및 제1 극성의 제2 전압 펄스의 인가에 의해 자유 층의 자화를 역평행 상태로부터 평행 상태로 스위칭하는 단계를 포함한다.
본 발명의 다른 태양에 따르면, 메모리 어레이는 복수의 메모리 셀들, 복수의 워드 라인들, 및 복수의 비트 라인들을 포함하고, 각각의 메모리 셀은 2-단자 선택기 요소에 직렬로 접속된 자기전기 메모리 요소를 포함하고, 복수의 메모리 셀들 각각은 복수의 워드 라인들 중 각각의 워드 라인 및 복수의 비트 라인들 중 각각의 비트 라인에 접속되고, 각각의 자기전기 메모리 요소는 자유 층의 자화가 기준 층의 자화에 대하여 평행 상태 또는 역평행 상태에 있는 자기 터널 접합부를 포함한다. 어레이를 동작시키는 방법은 제1 선택된 자기전기 메모리 요소에 접속된 워드 라인과 제1 선택된 자기전기 메모리 요소에 접속된 비트 라인 사이에서의 제1 극성의 제1 전압 펄스의 인가에 의해 제1 선택된 자기전기 메모리 요소 내의 자유 층의 자화를 평행 상태로부터 역평행 상태로 스위칭하는 단계, 및 제1 선택된 자기전기 메모리 요소에 접속된 워드 라인과 제1 선택된 자기전기 메모리 요소에 접속된 비트 라인 사이에 제1 극성에 반대되는 제2 극성의 판독 전압을 인가함으로써 제1 선택된 자기전기 메모리 요소 내의 자유 층의 자화를 판독하는 단계를 포함한다.
도 1은 본 발명의 메모리 셀들을 어레이 구성으로 포함하는 메모리 디바이스의 개략도이다.
도 2a는 본 발명의 일 실시예에 따른 제1 예시적인 메모리 어레이의 개략적 사시도이다.
도 2b는 본 발명의 일 실시예에 따른 제2 예시적인 메모리 어레이의 개략적 사시도이다.
도 2c는 본 발명의 일 실시예에 따른 제3 예시적인 메모리 어레이의 개략적 사시도이다.
도 3은 도 2a 내지 도 2c의 제1, 제2 및 제3 예시적인 메모리 어레이들 중 어느 하나의 메모리 셀 주위의 영역의 사시도이다.
도 4는 본 발명의 일 실시예에 따른 수직 외부 장의 함수로서 본 발명의 메모리 셀 저항의 개략도이다.
도 5는 본 발명의 예시적인 메모리 어레이들의 개략적 회로도이다.
도 6a, 도 6b 및 도 6c는 종래 기술의 STT MRAM(spin transfer torque magneto-resistive random access memory) 디바이스의 선택기의 개략적 전압-전류 플롯이다. 도 6d 및 도 6e는 본 발명의 일 실시예에 따른 예시적인 2-단자 선택기 요소의 개략적 전압-전류 플롯들이다.
도 7은 본 발명의 저항성 메모리 셀의 전압-전류 특성이다.
도 8 및 도 9는 본 발명의 실시예들에 따른, 자유 층에서의 자화의 변화들을 유도하기 위한 제1 및 제2 예시적인 프로그래밍 펄스 패턴들을 예시한다.
위에서 논의된 바와 같이, 본 발명은 2차원 자기전기 랜덤 액세스 메모리(MeRAM) 어레이 및 이를 동작시키는 방법들에 관한 것이며, 그 다양한 태양들이 후술된다. 도면은 축척대로 도시되어 있지 않다. 요소들의 중복의 부재가 명백히 기술되거나 명확하게 달리 지시되지 않는 한, 요소의 단일 인스턴스가 도시되는 경우 요소들의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2", 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 채용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 전반에 걸쳐 채용될 수 있다.
도 1을 참조하면, 본 발명의 비휘발성 메모리 셀들을 어레이 구성으로 포함하는 비휘발성 메모리 디바이스에 대한 개략도가 도시되어 있다. 비휘발성 메모리 디바이스는 자기-저항성 랜덤 액세스 메모리(MRAM) 디바이스, 예컨대 MRAM 디바이스의 유형인 자기전기 랜덤 액세스 메모리(MeRAM) 디바이스로서 구성될 수 있다. 본 명세서에 사용되는 바와 같이, "랜덤 액세스 메모리 디바이스"는 선택된 메모리 셀의 콘텐츠들을 판독하기 위한 명령 시에 랜덤 액세스, 즉 임의의 선택된 메모리 셀에 대한 액세스를 허용하는 메모리 셀들을 포함하는 메모리 디바이스를 지칭한다. 본 명세서에 사용되는 바와 같이, "자기-저항성 랜덤 액세스 메모리 디바이스"는 메모리 셀들이 자기-저항성 메모리 요소를 포함하는 랜덤 액세스 메모리 디바이스를 지칭한다.
본 발명의 자기-저항성 랜덤 액세스 메모리 디바이스(500)는 각각의 워드 라인들(예시된 바와 같이 제1 전기 전도성 라인들(110)로서 또는 대안의 구성에서 제2 전기 전도성 라인들(120)로서 구현될 수도 있음) 및 비트 라인들(예시된 바와 같이 제2 전기 전도성 라인들(120)로서 또는 대안의 구성에서 제1 전기 전도성 라인들(110)로서 구현될 수도 있음)의 교차부에 위치된 각각의 메모리 셀들(180)의 어레이를 포함하는 메모리 어레이 영역(550)을 포함한다. 디바이스(500)는 또한, 워드 라인들에 접속된 로우 디코더(560), 비트 라인들에 접속된 감지 회로부(570)(예를 들어, 감지 증폭기 및 다른 비트 라인 제어 회로부), 비트 라인들에 접속된 컬럼 디코더(580) 및 감지 회로부에 접속된 데이터 버퍼(590)를 포함할 수도 있다. 자기-저항성 메모리 셀들(180)의 다수의 인스턴스들은 랜덤 액세스 메모리 디바이스(500)를 형성하는 어레이 구성으로 제공된다. 요소들의 위치 및 상호접속이 개략적이고 요소들은 상이한 구성으로 배열될 수도 있다는 것에 유의하여야 한다.
각각의 자기-저항성 메모리 셀(180)은 자기전기 메모리 요소 및 2-단자 선택기 요소의 직렬 접속을 포함하는 메모리 셀을 포함한다. 자기-저항성 메모리 요소는 각각의 자기-저항성 메모리 셀(180) 내에서 제1 전극과 제2 전극 사이에 제공된다. 자기-저항성 메모리 셀들(180)의 구성들은 후속 섹션들에서 상세히 설명된다.
감지 회로부(570)는 감지 증폭기 회로부(예를 들어, "감지 증폭기")를 포함한다. 감지 회로부는 각각의 비트 라인들을 통해 자기-저항성 메모리 셀들(180) 각각의 저항 상태를 측정하도록 구성된다. 예를 들어, 감지 증폭기 회로부는 자기-저항성 메모리 셀들(180)의 어레이로의 판독 바이어스 전압의 인가 시에 각각의 자기-저항성 메모리 셀(180)을 통한 전류의 측정에 기초하여 자기-저항성 메모리 셀들의 어레이 내의 각각의 자기-저항성 메모리 셀(180)의 자기-저항성 상태를 검출하도록 구성될 수 있다.
도 2a, 도 2b, 및 도 2c는 본 발명의 실시예들에 따른, 제1, 제2 및 제3 예시적인 메모리 어레이들을 각각 예시한다. 도 3은 도 2a 도 2b 및 도 2c에 도시된 제1, 제2 및 제3 예시적인 메모리 어레이들 중 임의의 것의 영역일 수 있는 메모리 셀(180) 주위의 영역을 예시한다. 도 4는 도 2a 도 2b 및 도 2c에 도시된 제1, 제2 및 제3 예시적인 메모리 어레이들 각각에 포함된 2차원 메모리 어레이의 회로 개략도를 예시한다.
각각의 2차원 메모리 어레이는 십자형(즉, 교차점) 구성으로 배열된 복수의 워드 라인들(110) 및 복수의 비트 라인들(120)을 포함한다. 복수의 워드 라인들(110)은 제1 방향을 따라 연장되는 제1 도체들로서 구현될 수 있다. 복수의 비트 라인들(120)은 제1 방향과는 상이한(예를 들어, 수직인) 제2 방향을 따라 연장되는 제2 도체들로서 구현될 수 있다. 복수의 워드 라인들(110) 및 복수의 비트 라인들(120)은 간격을 한정하기 위해 제1 방향 및 제2 방향에 수직인 방향(예를 들어, 수직 방향)을 따라 오프셋될 수 있다.
메모리 셀(180)은 각각의 교차 영역, 또는 "교차점" 사이에 위치되는데, 여기서 워드 라인(110)과 비트 라인(120) 사이의 이격 거리가 간격이 된다. 간격은 메모리 셀들(180)의 2차원 어레이의 높이이다. 메모리 셀(180)은 실질적으로 동일한 수평 단면 형상을 갖는 다수의 층들이 존재하는 필러(pillar) 구성을 가질 수 있다. 대안적으로, 필러 내의 층들은 상이한 단면 형상들 및/또는 크기들을 가질 수도 있다.
메모리 셀들은, 다수의 층들 각각을 연속적인 비패턴화된 층으로서 침착시키고 다수의 층들의 스택을 필러 구조체들의 어레이로 이방성으로 에칭함으로써 형성될 수 있다. 대안적으로, 메모리 셀들은 절연 층 내의 개구 내에 셀 층들을 침착시킴으로써 다마신 공정에 의해 형성될 수도 있다. 메모리 셀들(180)은 도 2a에 예시된 바와 같이 2차원 어레이로서 제공될 수 있거나, 도 2b 및 도 2c에 예시된 바와 같이 3차원 어레이를 구성하는 2차원 어레이들의 스택으로서 제공될 수 있다. 예를 들어, 도 2b에 도시된 바와 같이, 각각의 수직 디바이스 레벨은 그 자신의 별개의 워드 라인들(110) 및 비트 라인들(120)일 수도 있고, 그 레벨들은 절연 층(명료함을 위해 도시되지 않음)에 의해 분리될 수도 있다. 대안적으로, 도 2c에 도시된 바와 같이, 디바이스 레벨들은 인접한 디바이스 레벨들이 비트 라인들 또는 워드 라인들의 세트를 공유하는 미러링된 구성을 가질 수도 있다.
각각의 메모리 셀(180)은 2차원 메모리 어레이의 각각의 교차 영역에서 복수의 비트 라인들(120) 중 각각의 비트 라인 및 복수의 워드 라인들(110) 중 각각의 워드 라인에 접속된다. 도 3에 도시된 바와 같이, 각각의 메모리 셀(180)은 자기전기 터널 접합부(magnetoelectric tunnel junction, MeTJ)와 같은 자기 터널 접합부(82, 84, 86) 및 2-단자 선택기 요소(92)의 직렬 접속을 포함한다. 각각의 메모리 셀은 또한, 접합부의 고정된 기준 층(82)을 피닝하는(pin) 하나 이상의 자기 피닝 층들을 가질 수도 있다. 피닝 층들은 강자성 피닝 층(72) 및 강자성 피닝 층(72)과 고정된 기준 층(82) 사이에 위치된 선택적 반자성 또는 반강자성 커플링 층(74)을 포함할 수도 있다. 자기 터널 접합부(82, 84, 86), 선택적 커플링 층(74), 및 강자성 피닝 층(72)은 총괄적으로 자기전기 메모리 요소(80)를 구성한다.
강자성 피닝 층(72)은 0.3 내지 0.4 nm의 두께를 갖는 6 내지 10 개의 교번하는 코발트 및 백금 층들의 스택과 같은 층들의 스택을 포함할 수도 있다. 선택적 커플링 층(74)은 0.2 내지 0.3 nm 두께의 탄탈륨 층일 수도 있다. 전술된 것들 대신에 그리고/또는 그에 추가하여 임의의 다른 적합한 층 재료들 및 두께들이 고정된 기준 층(82)을 피닝하는 데 사용될 수도 있다.
각각의 자기 터널 접합부(82, 84, 86)는 무-강자성(비-핀형) 층(86), 절연 터널링 산화물 층(84), 및 강자성 고정 기준(핀형) 층(82)을 포함한다. 기준 층(82)은 고정된 자화 방향을 갖는다. 기준 층(82)의 자화의 방향은, 예를 들어 강자성 층(72), 및 반강자성 커플링 층(74)의 조합에 의해 고정될 수 있다. 예를 들어, 강자성 층(72)은, 필러의 높이 방향에 평행하고, 따라서 자유 층(86)과 절연 터널링 산화물 층(84) 사이의 계면에 수직인 자화 방향을 갖는 영구 자석을 포함할 수 있다. 일 실시예에서, 자유 층(86)의 자화는 기준 층(82)의 자화에 역평행할 수 있다. 반강자성 커플링 층(74)의 두께는 기준 층(82)의 자화가 강자성 층(72)의 자화에 역평행하도록 선택될 수 있다. 따라서, 기준 층(82)의 자화는 자유 층(86)과 절연 터널링 산화물 층(84) 사이의 계면에 수직할 수 있다. 예를 들어, 기준 층(82)은 1 nm 내지 2 nm 범위의 두께를 갖는 CoFeB 층을 포함할 수 있다. 일 실시예에서, 기준 층(82)의 자기 모멘트는, 본질적으로 어떠한 순 수직 자기장도 자유 층(86)에 존재하지 않도록 선택될 수 있다.
절연 터널링 산화물 층(84)은, 예를 들어, 자기 터널 접합부(82, 84, 86)의 저항의 측정, 및 이에 따라 기준 층(82)에 대한 자유 층(86)의 자화의 정렬의 결정을 위해, 그것을 통한 누설 전류의 통과를 허용한다. 자유 층(86)에서의 자기 이방성은 자화 용이축(easy axis of magnetization)을 제공하며, 이는 자유 자기 층(86)에 대한 2개의 안정한 상태들을 가능하게 한다. 자유 층(86)의 자화가 기준 층(82)의 자화에 평행할 때, 낮은 저항(RP)을 갖는 저저항 상태가 생긴다. 자유 층(86)의 자화가 기준 층(82)의 자화에 역평행할 때, 높은 저항(RAP)을 갖는 고저항 상태가 생긴다. (RAP/RP)-1로 정의되는 터널링 자기저항비는 자기 터널 접합부(82, 84, 86)에 대한 성능 메트릭의 척도이며, 감지 마진 및 오류율에 직접적으로 영향을 준다. 본 발명의 일 태양에 따르면, 절연 터널링 산화물 층(84)의 두께는 스핀 토크 전달(STT) 효과가 후술될 인가된 전기 바이어스 전압 하에서 인-플레인(자유 층(86)과 절연 터널링 산화물 층(84) 사이의 계면의 평면 내에서) 축을 중심으로 하는 자유 층(86)의 자화의 세차(precession)에 비해 무의하도록 선택된다. 예를 들어, 절연 터널링 산화물 층(84)은 MgO 층을 포함할 수 있다. MgO 층(84)은 바람직하게는 스위칭 에너지를 감소시키도록 1.2 nm보다 큰 두께, 예컨대 1.3 nm 내지 3 nm 범위 내, 예컨대 1.4 m 내지 1.7 nm의 두께를 갖는다.
자유 층(86)은 수직 자기 이방성을 갖는다. 따라서, 자화 용이축은 자유 층(86)과 터널링 산화물 층(84) 사이의 계면에 수직하다. 자유 층(86)과 터널링 산화물 층(84) 사이의 계면이 수평인 구성들에서, 자유 층(86)의 자화는 "상방" 방향을 따르는 것, 또는 "하방" 방향을 따르는 것, 즉 2개의 수직 방향들 중 하나를 따르는 것일 수도 있다. 자기 터널 접합부(82, 84, 86)는 수직 방향을 따라 내장형 비대칭성으로 형성될 수 있다. 이 경우, 수직 자기 이방성(PMA)은 자유 층(86)과 기준 층(82) 양단에 인가된 전압과는 독립적인 상수 항, 및 자유 층(86)과 기준 층(82) 양단에 인가된 전압에 비례하는 (상수 항에 대하여) 유의한 크기의 홀수 항(odd term)을 포함할 수 있다. 다시 말하면, 수직 자기 이방성은 자유 층(86)과 기준 층(82) 양단에 적합한 극성의 외부 바이어스 전압을 인가함으로써 유의하게 증가되거나 감소될 수 있다. 예시적인 예에서, 자유 층(86)은 CoFeB 층을 포함할 수 있다. 바람직하게, 자유 층(86)은 동작 동안 전기장이 그를 통과하게 하도록 1.4 nm 미만의 두께, 예컨대 0.9 nm 내지 1.3 nm 범위의 두께를 갖지만, 더 작고 더 큰 두께들이 또한 이용될 수 있다.
수직 자기전기 메모리 요소(80)는 예시적이며, 수직 대신에 수평적으로 구성될 수 있다. 대안의 실시예에서, 자유 층(86)은 기준 층(82) 위보다는 그 아래에 위치될 수도 있고, 강자성 피닝 층(72)은 기준 층(82) 위에 위치될 수도 있다. 또한, 대안의 실시예에서, 선택기 요소(92)는 메모리 요소(80) 위보다는 그 아래에 위치될 수도 있다.
자기전기 메모리 요소(80)는 바람직하게, 전압 제어 자기 이방성(voltage controlled magnetic anisotropy, VCMA) 효과에 의해 기입되고, 메모리 셀(180)은 일 방향으로 기입되는 VCMA 메모리 셀이다. 다시 말해, 전압이 선택된 워드 라인과 선택된 비트 라인 사이에 인가되고, VCMA MeRAM 셀(180)은 하나의 방향으로 (예를 들어, 순방향 바이어스 모드에서) 전압을 펄싱함으로써 예컨대, 자유 층(86)에 네거티브 전압 극성을 인가하고 기준 층(82)에 포지티브 전압 극성을 인가함으로써 평행 상태와 역평행 상태 사이에서 전후로 토글링된다. 일 실시예에서, 매우 작은 전류는 기입 단계 동안 자유 층(86)과 기준 층(82) 사이에서 유동할 수도 있다. 그러나, 전류는 전형적으로, STT 효과들이 무시될 수 있을 정도로 작고, 오믹 소산(ohmic dissipation)은 기입 전력을 감소시키는 최소값이어야 한다. 대조적으로, 판독 동작 동안 절연 터널링 산화물 층(84)을 통해 자유 층(86)과 기준 층(82) 사이에서 더 큰 전류가 유동할 수도 있다.
도 4를 참조하면, 외부 바이어스 전압에 대한 수직 자기 이방성의 의존성은 인가된 외부 바이어스 전압의 함수로서 평행 상태와 역평행 상태 간의 보자력(즉, 자유 층의 자화를 변화시키는 데 필요한 수직 방향을 따른 자기장 세기)에서의 변화들에 의해 예시된다. 임계 전압(Vc)은 순방향 바이어스 전압이고, 이 전압 위에서 자유 층(86)의 자화의 세차가 발생할 수 있다. 인가된 외부 전압이 임계 전압(Vc)보다 작은 크기를 갖는 역방향 바이어스 전압 또는 순방향 바이어스 전압인 경우, 자유 층(86)의 자화의 세차는 발생하지 않거나 평행 상태와 역평행 상태 사이의 자화의 트랜지션을 유도하지 않는다. 인가된 외부 전압이 임계 전압(Vc)보다 큰 크기를 갖는 순방향 바이어스 전압인 경우, 자유 층(86)의 자화의 세차는 평행 상태와 역평행 상태 사이 또는 그 반대에서 자화의 트랜지션을 유도한다.
도 4에서, 인가된 외부 전압들은 임계 전압의 1/100의 순방향 바이어스 전압, 임계 전압의 1/2의 순방향 바이어스 전압, 및 임계 전압의 1/2의 크기를 갖는 역방향 바이어스 전압이다. 인가된 외부 전압들에 응답한 보자력에서의 변화는, 순방향 바이어스 컨디션들 하에서 보자력이 감소하여 이에 의해 평행 상태와 역평행 상태 사이의 트랜지션이 더 용이해지게 하고, 역방향 바이어스 컨디션들 하에서 보자력이 증가하여 이에 의해 평행 상태와 역평행 상태 간의 트랜지션이 더 어려워지게 한다는 것을 예시한다.
도 5를 참조하면, 본 발명자들은 순방향 바이어스 컨디션들이 (선택된 워드 라인(SWL)과 선택된 비트 라인(SBL)의 교차부에서 2 차원 어레이 내의 선택된 메모리 셀(180)에 위치되는) 선택된 자기 터널 접합부(80S) 내의 자유 층(86)의 자화 상태의 스위칭(즉, 기입)을 용이하게 하도록 이용될 수 있고, 역방향 바이어스 컨디션들이 선택된 자기 터널 접합부(80S) 내의 자유 층(86)의 자화 상태를 감지(즉, 판독)하도록 이용될 수 있다는 것을 인식하였다. 판독 동작 동안, 2-단자 선택기 요소들(92)은 비선택된 워드 라인(UWL) 및 선택된 또는 비선택된 비트 라인의 교차부에, 또는 비선택된 비트 라인(UBL) 및 선택된 또는 비선택된 워드 라인의 교차부에 위치되는 비선택된 메모리 셀들(180)의 기입 및/또는 교란을 방지한다.
예를 들어, 도 5를 참조하면, 제1 금지 전압이 스위칭 및 감지 동안 비선택된 워드 라인들(UWL)(110) 각각에 인가될 수 있고, 제2 금지 전압이 스위칭 및 감지 동안 비선택된 비트 라인들(UBL)(120) 각각에 인가될 수 있다. 프로그래밍 동안, 제1 금지 전압은 0.4 V 내지 1.2 V의 범위 내, 예컨대 0.6 V일 수 있고, 제2 금지 전압은 0.4 V 내지 1.2 V의 범위, 예컨대 0.6 V일 수 있다. 제2 금지 전압은 제1 금지 전압과 동일하거나, 그보다 높거나, 또는 그보다 낮을 수도 있다. 선택된 워드 라인(SWL) 및 선택된 비트 라인(SBL)은 2-단자 선택기 요소들(92)의 턴-온 전압보다 큰, 최적의 프로그래밍 펄스 전압을 제공하도록 바이어싱될 수도 있다. 예를 들어, 선택된 비트 라인(SBL)은 0 V에서 바이어싱될 수 있고, 선택된 워드 라인(SWL)은 1.0 V 내지 2.5 V 범위, 예컨대 재설정 동작(즉, 평행 대 역평행 자기 상태) 및 설정 동작(즉, 역평행 대 평행 자기 상태) 양자 모두에 대한 1.2 V의 크기의 포지티브 전압 펄스로 바이어싱될 수 있다. 펄스 지속기간은 나노초 정도일 수 있다.
판독 동안, 제1 금지 전압은 0.3 V 내지 1.0 V의 범위 내, 예컨대 0.45 V 내지 5 V일 수 있고, 제2 금지 전압은 0.3 V 내지 1.0 V의 범위, 예컨대 0.45 V 내지 5 V일 수 있다. 제2 금지 전압은 제1 금지 전압과 동일하거나, 그보다 높거나, 또는 그보다 낮을 수도 있다. 감지 동안의 제1 및 제2 금지 전압들은 프로그래밍 동안의 제1 및 제2 금지 전압들과 각각 동일하거나 상이할 수도 있다. 모든 금지 전압들이 동일한 경우, 이는, 기입 이전 판독(read-before-write)이 (기입 펄스를 전송할지 여부를 결정하기 위해) 모든 기입에 대해 사용될 수 있기 때문에 판독에서 기입으로의 스위칭하는 시간을 절약할 것이다. 선택된 워드 라인(SWL) 및 선택된 비트 라인(SBL)은 프로그래밍 펄스들의 경우에서와 같이 시간 제한을 갖지 않는 최적의 판독 전압을 제공하도록 바이어싱될 수 있다. 예를 들어, 선택된 비트 라인(SBL)은 0.7 V 내지 2.0 V의 범위, 예컨대 0.9 V 내지 1 V의 전압으로 바이어싱될 수 있고, 선택된 워드 라인(SWL)은 0 V로 바이어싱될 수 있다.
도 6a는 종래 기술의 스핀 전달 토크("STT") 유형 MRAM 디바이스에 대한 2-단자 선택기의 선택기 전류-전압 플롯을 예시한다. STT MRAM은 바이폴라이므로, 이 MRAM 디바이스에 대해 바이폴라 선택기가 사용된다. 이 유형의 MRAM의 작은 판독 윈도우(RW) 때문에, 낮은 ON 저항을 갖는 임계-유형 선택기가 사용된다. "ON"과 "OFF" 선택기 상태들 사이의 급격한 트랜지션은 선택기를 추가함으로써 RW가 감소되지 않는다는 것을 보장한다. 또한, MRAM의 낮은 스위칭 전압들 때문에, 낮은 스위칭 전압(< 1 V) 선택기가 사용된다.
도 6b에 도시된 바와 같이, 기입하기 위한 총 인가된 전압이 STT MRAM 기입 전압(~0.5 V) 플러스 홀딩 전압(Vh)과 동일하기 때문에 STT 유형 MRAM의 선택기에 대한 큰 히스테리시스가 기입 동작 동안 요망된다. 홀딩 전압을 작게 유지하기 위해, 큰 히스테리시스가 요망된다. 대조적으로, 선택기가 켜진(snap on) 후에 메모리 셀 양단의 전압은 인가된 전압 플러스 홀딩 전압과 동일하기 때문에 판독 동작 동안 작은 히스테리시스가 요망된다. 이 셀 전압은 판독 교란을 최소화하기 위해 가능한 한 작게 유지된다. 홀딩 전압을 크게 유지하기 위해, 작은 히스테리시스가 요망된다. 그러나, 단일 선택기는 기입 동작에 대한 큰 히스테리시스 및 판독 동작에 대한 작은 히스테리시스 양자 모두를 제공할 수 없다. "중간" 히스테리시스를 갖는 선택기는 또한, 이 경우에서 그것이 기입 전압 또는 판독 교란에 대해 최적이 아니기 때문에 그리고 그것이 홀딩 전압을 제어하기 어렵기 때문에 상기의 어려움을 해결하지 않는다.
도 6c에 도시된 바와 같이, STT 유형 MRAM은 2개의 상이한 방향들로 기입되고(예를 들어, 재설정 단계는 포지티브 바이어스를 갖고 순방향으로 기입되고 설정 단계는 네거티브 바이어스를 갖고 역방향으로 기입되고) 하나의 방향으로(예를 들어, 설정 기입 단계보다 더 작은 네거티브 바이어스를 갖고 역방향으로) 판독된다. 네거티브 판독 전압이 STT 유형 MRAM의 네거티브 설정 전압에 가까운 경우, 판독 교란의 가능성이 증가한다.
대조적으로, 도 6d에 도시된 바와 같이, VCMA 유형 MeRAM은 하나의 방향으로만(예를 들어, 기준 층(82) 상의 포지티브 전압 및 자유 층(86) 상의 네거티브 전압을 갖는 순방향 바이어스를 갖고 순방향 방향으로) 기입된다. 낮은 저항(평행) 및 높은 저항(역평행) 상태에 대한 부하 라인들이 또한 도시된다. 본 발명의 일 실시예에서, 판독 전압은 VCMA 유형 MeRAM 메모리 셀로 하여금 더 안정되게 하고 판독 교란을 야기하지 않는 기입 전압과는 반대(예를 들어, 역) 방향으로 인가된다. 따라서, 2-단자 선택기 요소(92)는 판독 교란에 관한 우려 없이 큰 히스테리시스 윈도우와 함께 사용될 수 있다.
2-단자 선택기 요소(92)는 낮은 스위칭 전압(예를 들어, 1 V 미만) 및 큰 히스테리시스를 가질 수 있다. 총 인가된 외부 바이어스 전압은 2-단자 선택기 요소(92)와 자기전기 메모리 요소(80) 사이에 분할된다. 2-단자 선택기 요소들(92)에 대해 큰 히스테리시스를 제공함으로써, 메모리 어레이의 동작 전압이 감소될 수 있고, 비선택된 메모리 셀들을 통한 누설 전류가 최소화될 수 있다. 본 발명의 구성에서 2-단자 선택기 요소들(92)의 히스테리시스에서의 그러한 증가는 기입 동작이 역방향 바이어스 전압을 이용하기 때문에 가능하고, 이는 판독 교란이 존재하지 않거나 최소인 것을 보장한다. 대조적으로, 종래 기술의 스핀 토크 전달 유형 MRAM 디바이스들에서, 자기 터널 접합부 양단에 인가된 고전압이 자유 층의 자화를 방해하고 자유 층의 자화를 플립할 수 있기 때문에 더 큰 히스테리시스의 사용은 실용적이지 않다. 대조적으로, 본 발명의 포지티브 바이어스 전압-보조 프로그래밍 동작 및 자기전기 터널 접합부를 포함하는 자기전기 메모리 요소 및 2-단자 선택기 요소의 직렬 접속은 판독 교란에 대한 우려 없이 자기 터널 접합부 양단에 높은 역방향 바이어스 전압의 인가를 허용한다.
도 6e는 예시적인 2-단자 휘발성 전도성 브리지 선택기 요소(92)의 전압-전류 플롯을 예시한다. 일 실시예에서, 2-단자 선택기 요소(92)는 은 또는 구리를 포함하는 제1 전극, 금속 또는 전도성 금속 질화물(예를 들어, 티타늄 질화물)을 포함하는 제2 전극, 및 제1 전극과 제2 전극 사이에 위치된 휘발성 전도성 브리지 고체 전해질(예를 들어, 약 3 nm 두께의 하프늄 산화물)을 포함할 수 있다. 고체 전해질은 실리콘 또는 실리콘-게르마늄과 같은 하프늄 산화물 이외의 재료를 포함할 수도 있다. 도 6e는 낮은 누설 전류 및 튜닝가능 임계 전압을 갖는 은 전극을 포함하는 전도성 브리지에서의 기입 상태(우측 루프) 동안의 그리고 판독 상태(좌측 루프) 동안의 전체 히스테리시스의 존재를 도시한다. 도 6e의 극 좌측 상의 분기는 디바이스에 인가된 초기 펄스에 대응한다. 다른 실시예에서, 2-단자 선택기 요소(92)는 기입 및 판독 상태들 양자 모두에서의 히스테리시스를 나타내는 칼코게나이드 재료를 포함하는 오보닉 임계 스위치와 같은 다른 임계 유형 선택기를 포함할 수 있다. 칼코게나이드 재료는 결정질 상태로 스위칭되지 않고 비정질 상태로 보유될 수도 있다. 칼코게나이드 재료는 As, N, 및 C로부터 선택된 도펀트로 도핑된 Ge-Se 합금 또는 GeTe 합금일 수도 있다. 대안의 실시예에서, 2-단자 선택기 요소(92)는 다이오드와 같은 히스테리시스를 나타내지 않는 요소를 포함할 수 있다.
자유 층(86)의 자화의 방향의 스위칭은 자유 층(86) 및 기준 층(82) 양단에 적합한 극성의 임계 바이어스 전압 초과의 외부 기입 전압을 인가함으로써 수행될 수 있다. 이 경우에서, 인가된 외부 전압의 극성은 인가된 바이어스 전압에 따라 수직 자기 이방성이 감소하도록 선택될 수 있다.
수평(인-플레인) 자기장의 존재 하에서, 임계 바이어스 전압보다 큰 외부 바이어스 전압의 인가는 당업계에 알려진 LLG(Landau-Lifshitz-Gilbert) 방정식에 따라 인-플레인 자기장의 방향 주위에서 자유 층의 자화의 세차를 유도한다. 이 경우에, 자기 터널 접합부(82, 84, 86) 양단의 임계 전압(Vc) 초과의 순방향 바이어스 전압의 연속적인 인가는 도 7에 예시된 바와 같이 평행 상태와 역평행 상태 사이의 자화의 연속적인 트랜지션을 야기할 수 있다. 따라서, 평행 상태와 역평행 상태 사이의 트랜지션 및 그 반대는 자유 층(86)의 자화의 세차 기간의 약 절반인 지속기간의 순방향 바이어스 전압 펄스를 인가함으로써 이행될 수 있다.
인-플레인 자기장은 (명확히 도시되지 않은) 스택 내 자기 바이어스 층으로부터 제공될 수도 있거나, 또는 자기전기 랜덤 액세스 메모리 셀들의 어레이 주위에 제공되는 (명확히 도시되지 않은) 하드 바이어스 자석으로부터 올 수도 있다. 다른 덜 바람직한 실시예에서, 외부 자기장이 메모리 셀들에 적용될 수 있다. 인-플레인 자기장의 최적 크기는 수직 자기 이방성의 진폭 및 전압 제어 자기 이방성(VCMA)의 계수들에 의존할 수 있다. 인-플레인(수평) 자기장의 크기는 단지 중간 정도일 필요가 있다. 일반적으로, 인-플레인 자기장의 크기는, 순 수평(인-플레인) 자기장이 세차 축을 따라 약 10 mT 내지 약 100 mT의 크기를 갖도록 기준 층(82) 및 임의의 하부 자기 층으로부터의 자기장의 수직 성분들을 실질적으로 0으로 보상하고 기준 층(82) 및 임의의 하부 자기 층으로부터의 자기장의 수평 성분들에 추가의 수평 성분들을 추가하기 위해 0 바이어스에서 수직 보자력 장의 크기보다 수 배 더 작을 수 있다.
그러한 순 인-플레인 자기장 및 자기 터널 접합부의 수직 자기 이방성을 감소시키는 방향을 따라 자유 층(86)과 기준 층(82) 양단의 순방향 바이어스 전압(즉, 수직 자기 이방성의 크기를 감소시키는 바이어스 전압)의 인가 하에서, 자유 층(86)의 자화는 1 ns 정도의 기간에, 또는 1 ㎓ 정도의 주파수로 세차의 축 주위를 세차운동할 수 있다. 세차의 주파수는 외부 수평 자기장의 크기 및 자기 터널 접합부(82, 84, 86) 양단의 외부 바이어스 전압에 의존한다. 따라서, 자유 층(86)의 자화의 세차를 유도하도록 구성된 소정의 자기 터널 접합부(82, 84, 86) 양단에 인가된 전압 펄스의 지속기간 및 크기를 선택함으로써, 자유 층(86)의 자화는 평행 상태로부터 역평행 상태로, 그리고 그 반대로 플립될 수 있다.
순방향 바이어스 전압, 즉, 자기 터널 접합부(82, 84, 86)의 수직 자기 이방성을 감소시키는 바이어스 전압의 방향은 각각의 자기 터널 접합부(82, 84, 86)의 특정 구성에 의해 결정된다. 기준 층(82)이 1.4 nm 두께의 CoFeB 층을 포함하는 예시적인 예에서, 절연 터널링 산화물 층(84)은 1.4 nm 두께의 MgO 층을 포함하고, 자유 층(86)은 1.1 nm 두께의 CoFeB 층을 포함하고, 자기 터널 접합부(82, 84, 86)의 수직 자기 이방성은 네거티브 전압이 기준 층(82)에 대하여 자유 층(86)에 인가되는 경우 감소한다.
수직 자기 이방성은 자유 층 및 기준 층 양단에 인가된 전압에 비례하는 유의한 홀수 항을 갖기 때문에, 역방향 바이어스 전압(즉, 수직 자기 이방성을 증가시키는 외부 바이어스 전압)의 인가는 도 7에 예시된 바와 같이 평행 상태와 역평행 상태 사이의 자화의 트랜지션을 억제할 수 있다. 따라서, 판독 동작은 역방향 바이어스 전압을 인가하고 자기 터널 접합부의 저항을 측정함으로써 수행될 수 있다.
본 발명의 모든 도면을 총괄적으로 참조하면, 2-단자 선택기 요소(92)에 직렬로 접속된 VCMA 자기전기 메모리 요소(80)를 포함하는 메모리 셀(180)이 제공된다.
자기전기 메모리 요소(80)는 강자성 기준 층(82), 강자성 자유 층(86) 및 기준 층과 자유 층 사이에 위치된 절연 터널링 산화물 층(84)을 포함하는 자기전기 터널 접합부를 포함한다.
일 실시예에서, 메모리 셀은 제1 극성의 제1 전압 펄스의 인가에 의해 설정 상태로 기입되고, 제1 극성의 제2 전압 펄스의 인가에 의해 재설정 상태로 기입되도록 구성된다. 자유 층(86)의 자화는, 제1 극성의 제1 전압 펄스의 인가에 의해 기준 층(82)의 자화에 대하여 평행 상태로부터 역평행 상태로 트랜지셔닝하도록 그리고 제1 극성의 제2 전압 펄스의 인가에 의해 역평행 상태로부터 평행 상태로 트랜지셔닝하도록 구성된다.
일 실시예에서, 2-단자 선택기 요소(92)는 양자 모두의 극성들에서 비선형 전압-전류 특성들을 갖는다.
또한, 메모리 셀(180)을 동작시키는 방법이 제공된다. 메모리 셀(180)은 자기 터널 접합부(82, 84, 86)를 포함하는 자기전기 메모리 요소(80)에 접속된 2-단자 선택기 요소(92)를 포함한다. 본 방법은 제1 극성의 제1 전압 펄스의 인가에 의해 자기 터널 접합부(82, 84, 86)의 자유 층(86)의 자화를 자기 터널 접합부의 기준 층(82)의 자화에 대하여 평행 상태로부터 역평행 상태로 스위칭하는 단계; 제1 극성의 제2 전압 펄스의 인가에 의해 자유 층(86)의 자화를 역평행 상태로부터 평행 상태로 스위칭하는 단계, 및 메모리 셀(180)을 통해 제1 극성에 반대되는 제2 극성의 바이어스 전압을 인가함으로써 자유 층(86)의 자화를 판독하는 단계를 포함한다.
자화 스위칭 단계(즉, 기입 단계)는 예를 들어, 전체가 본 명세서에 참고로 포함된 문헌[Wang Kang, et al., IEEE Transactions on Nanotechnology, vol. 16, No. 3, May 2017, page 387]에서 설명된 바와 같이, 세차 VCMA 방법이나 STT-보조 세차 VCMA 방법에 의해 수행될 수도 있다.
세차 VCMA 방법에서, 외부 자기장이 메모리 셀(180)에 인가되고 제1 극성의 전압(예를 들어, 포지티브 전압) 펄스가 인가되어 메모리 셀을 평행(즉, 더 낮은 저항 설정) 상태 또는 역평행(즉, 더 높은 저항 재설정) 상태로 기입하게 한다. 예를 들어, 더 짧은 지속기간 펄스(예를 들어, 0.1 내지 0.5 ns)는 역평행 상태에서 메모리 셀에 인가되어 메모리 셀을 평행 상태로 스위칭할 수 있고, 더 긴 지속기간 펄스(예컨대, 0.8 내지 1.3 ns)는 평행 상태에서 메모리 셀에 인가되어 메모리 셀을 역평행 상태로 스위칭할 수 있다.
STT-보조 세차 VCMA 방법에서, 외부 자기장은 생략될 수도 있다. 이 방법에서, 프로그래밍 펄스 다음에 정지 펄스가 인가되어 평행 상태와 역평행 상태 사이에서의 자유 층 자화의 스피닝을 정지시킨다. 예를 들어, 도 8에 도시된 바와 같이, 제1 극성의 프로그래밍 전압 펄스(191)(예컨대, 포지티브 전압)가 역평행 상태(즉, 더 높은 Mz 값을 가짐)에서 메모리 셀(180)에 인가된다. 이어서, 프로그래밍 전압 펄스와 동일한 제1 극성 및 그보다 더 낮은 크기의 제1 정지 전압 펄스(192)가 메모리 셀(180)에 인가되어, 자유 층 자화의 스피닝을 정지함으로써 메모리 셀들을 역평행 상태로부터 평행 상태(즉, 더 낮은 Mz 값을 가짐)로 스위칭한다.
후속적으로, 제1 극성의 프로그래밍 전압 펄스(191)(예컨대, 포지티브 전압)가 평행 상태에서 메모리 셀(180)에 인가되고 제1 극성에 반대되는 제2 극성 및 프로그래밍 전압 펄스(191)보다 더 낮은 크기의 제2 정지 전압 펄스(193)(예를 들어, 네거티브 전압)가 메모리 셀(180)에 인가되어 메모리 셀들을 평행 상태로부터 역평행 상태로 스위칭한다. 이들 단계들은 메모리 셀(180)을 원하는 상태로 프로그래밍(즉, 기입)하기 위해 필요한 대로 반복될 수도 있다. 판독 단계들은 필요한 대로 프로그래밍 단계들 사이에서 수행될 수도 있다.
정지 펄스들(192, 193)은 프로그래밍 펄스들(191)보다 긴 지속기간을 가질 수도 있다. 예를 들어, 정지 펄스들(192, 193)은 0.3 내지 0.5 ns의 지속기간을 가질 수도 있는 한편, 프로그래밍 펄스들(191)은 0.05 내지 0.2 ns의 지속기간을 가질 수도 있다.
도 8에서 각각의 프로그래밍 및 정지 펄스들은 그들 사이의 시간적 중단 없이 인가된다. 다시 말해, 프로그래밍 전압 펄스의 값은 2개의 펄스들 사이의 유의한(예를 들어, 0.05 ns보다 큰) 기간 없이 정지 펄스의 값으로 감소된다.
도 9는 다른 실시예에 따른 수정된 STT-보조 세차 VCMA 방법을 예시한다. 이 방법에서, 0 바이어스 기간(194)은 각각의 프로그래밍 펄스(191)와 각각의 정지 펄스(192 또는 193) 사이에 제공된다. 적어도 0.5 ns 동안 지속되는 0 바이어스 기간(194) 동안 메모리 셀(180)에 어떠한 외부 전압도 인가되지 않는다.
도 8 및 도 9에 예시된 프로그래밍 펄스들 및 정지 펄스들의 다양한 조합들이 이용될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 제1 프로그래밍 펄스 패턴은 포지티브 프로그래밍 펄스 부분(기입 펄스)(191) 및 포지티브 정지 펄스 부분(정지 펄스)(192)을 이들 간의 시간적 중단 없이 포함하는 연속 포지티브 전압 펄스를 포함할 수도 있다. 제2 프로그래밍 펄스 패턴은 도 9에 도시된 바와 같이, 포지티브 프로그래밍 펄스(191)와 네거티브 전압 정지 펄스(193)의 불연속 쌍을 포함할 수 있으며, 이때 이들 사이에 0 바이어스 기간(194)이 있다. 선택기 요소(92)가 기입 펄스에 의해 온-상태로 트리거링될 수 있고, 제1 프로그래밍 펄스 패턴의 정지 펄스 동안 히스테리시스로 인해 온 상태에서 유지되기 때문에 제1 프로그래밍 펄스 패턴에 대해 연속적인 포지티브 전압 펄스를 이용하는 것이 유리할 수도 있다. 이 옵션은 프로그래밍에서 하나 이상의 자유도, 즉, 선택기 요소(92)의 트리거 전압 초과일 필요가 없는, 정지 펄스의 전압 레벨을 선택하는 능력을 제공한다. 총 기입 시간은 기입 펄스와 정지 펄스 사이의 갭의 제거를 통해 감소될 수도 있다. 제2 프로그래밍 펄스 패턴(191, 193)에 대해, 네거티브 전압 정지 펄스(193)는 극성 및 크기의 관점에서 판독 펄스와 유사할 수도 있다. 선택기 요소(92)는, 셀이 제2 프로그래밍 펄스(191)와 제2 정지 펄스(193) 사이에서 0 볼트 상태를 통과할 것이기 때문에 펄스들(191, 193) 사이에서 턴 오프한다. 따라서, 제2 프로그래밍 펄스(191) 및 제2 정지 펄스(193)는 이 실시예에서 연속적이지 않을 수도 있다.
복수의 메모리 셀들(180), 복수의 워드 라인들(110), 및 복수의 비트 라인들(120)을 포함하는 메모리 어레이를 동작시키는 방법이 또한 제공된다. 각각의 메모리 셀(180)은 2-단자 선택기 요소(92)에 직렬로 접속된 자기전기 메모리 요소(80)를 포함한다. 복수의 메모리 셀들(180) 각각은 복수의 워드 라인들(110) 중 각각의 워드 라인 및 복수의 비트 라인들(120) 중 각각의 비트 라인에 접속된다. 각각의 자기전기 메모리 요소(180)는, 자유 층(86)의 자화가 기준 층(82)의 자화에 대하여 평행 상태 또는 역평행 상태에 있는 자기 터널 접합부(82, 84, 86)를 포함한다. 방법은 제1 선택된 자기전기 메모리 요소(80S)에 접속된 워드 라인(110)과 제1 선택된 자기전기 메모리 요소(80S)에 접속된 비트 라인(120) 사이에서 제1 극성의 전압 펄스의 인가를 통해 제1 선택된 자기전기 메모리 요소(80S) 내의 자유 층(86)의 자화를 평행 상태 및 역평행 상태 중 하나로부터 평행 상태 및 역평행 상태 중 다른 하나로 스위칭하는 단계; 및 제1 선택된 자기전기 메모리 요소(80S)에 접속된 워드 라인(110)과 제1 선택된 자기전기 메모리 요소(80S)에 접속된 비트 라인(120) 사이에 제2 극성의 바이어스 전압을 인가함으로써 제1 선택된 자기전기 메모리 요소(80S) 내의 자유 층(86)의 자화를 판독하는 단계를 포함한다.
본 발명의 다양한 디바이스들 및 방법들은 각각의 메모리 셀의 2-단자 선택기 및 MeRAM 메모리 요소 구성을 제공하며, 이는 3-단자(예를 들어, 트랜지스터) 선택기를 갖는 구성보다 덜 복잡하고 덜 비싸다. 메모리 셀은 저-비용, 고속, 비-휘발성 독립형 메모리를 제공하는 교차점 MeRAM 어레이 내에 있을 수도 있다. VCMA MeRAM 디바이스의 낮은 기입 전력은 또한, 높은 대역폭들(판독 및 기입 단계들 양자 모두에 대해 4 GB/sec 초과)을 제공한다.
전술한 내용이 특정 바람직한 실시예들을 언급하지만, 본 발명은 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 발명의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 특정 구조 및/또는 구성을 채용하는 실시예가 본 개시내용에 예시되어 있는 경우, 본 발명은, 그러한 치환이 명백히 금지되거나 달리 당업자에게 불가능하다고 알려져 있지 않다면, 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있음이 이해된다. 본 명세서에 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (23)

  1. 메모리 셀로서,
    VCMA(voltage controlled magnetic anisotropy) 자기전기 메모리 요소; 및
    상기 자기전기 메모리 요소에 직렬로 접속된 2-단자 선택기 요소를 포함하되,
    상기 자기전기 메모리 요소는 강자성 기준 층, 강자성 자유 층 및 상기 기준 층과 상기 자유 층 사이에 위치된 절연 터널링 산화물 층을 포함하는 자기전기 터널 접합부를 포함하고;
    상기 메모리 셀은 제1 극성의 제1 전압 펄스의 인가에 의해 설정 상태로 기입되도록 그리고 상기 제1 극성의 제2 전압 펄스의 인가에 의해 재설정 상태로 기입되도록 구성되고;
    상기 메모리 셀은 상기 제1 극성에 반대되는 제2 극성의 제3 전압의 인가에 의해 판독되도록 구성되고;
    상기 자유 층의 자화는, 상기 제1 극성의 제1 전압 펄스의 인가 다음에, 상기 제1 극성에 반대되는 상기 제2 극성의 그리고 상기 제1 전압 펄스보다 더 낮은 크기의 정지 전압 펄스의 인가에 의해 상기 기준 층의 자화에 대하여 평행 상태로부터 역평행 상태로 트랜지셔닝하도록 구성되며; 그리고
    상기 자유 층의 자화는, 상기 제1 극성의 제2 전압 펄스의 인가 다음에, 상기 제1 극성의 그리고 상기 제2 전압 펄스보다 더 낮은 크기의 정지 전압 펄스의 인가에 의해 상기 역평행 상태로부터 상기 평행 상태로 트랜지셔닝하도록 구성되는, 메모리 셀.
  2. 제1항에 있어서, 상기 2-단자 선택기 요소는 상기 제1 극성 및 상기 제2 극성 모두에서 비선형 전압-전류 특성들을 가지고 히스테리시스를 나타내는, 메모리 셀.
  3. 제2항에 있어서, 상기 2-단자 선택기 요소는 임계 선택기 요소를 포함하고, 상기 강자성 기준 층은 제1 CoFeB 층을 포함하고, 상기 강자성 자유 층은 제2 CoFeB 층을 포함하며, 상기 절연 터널링 산화물 층은 MgO 층을 포함하는, 메모리 셀.
  4. 제2항에 있어서, 상기 2-단자 선택기 요소는 휘발성 전도성 브리지를 포함하는, 메모리 셀.
  5. 제2항에 있어서, 상기 2-단자 선택기 요소는 칼코게나이드 오보닉 임계 스위치를 포함하는, 메모리 셀.
  6. 교차점 구성으로 배열된 복수의 비트 라인들 및 복수의 워드 라인들을 포함하고, 2차원 메모리 어레이의 각각의 교차 영역에서 상기 복수의 비트 라인들 중 각각의 비트 라인 및 상기 복수의 워드 라인들 중 각각의 워드 라인에 접속된 제1항의 각각의 메모리 셀을 포함하는, 2차원 메모리 어레이.
  7. 메모리 셀로서,
    VCMA(voltage controlled magnetic anisotropy) 자기전기 메모리 요소; 및
    상기 자기전기 메모리 요소에 직렬로 접속된 2-단자 선택기 요소를 포함하되,
    상기 자기전기 메모리 요소는 강자성 기준 층, 강자성 자유 층 및 상기 기준 층과 상기 자유 층 사이에 위치된 절연 터널링 산화물 층을 포함하는 자기전기 터널 접합부를 포함하고;
    상기 메모리 셀은 제1 극성의 제1 전압 펄스의 인가에 의해 설정 상태로 기입되도록 그리고 상기 제1 극성의 제2 전압 펄스의 인가에 의해 재설정 상태로 기입되도록 구성되고;
    상기 메모리 셀은 상기 제1 극성에 반대되는 제2 극성의 제3 전압의 인가에 의해 판독되도록 구성되고;
    상기 자유 층의 자화는, 상기 제1 극성의 제1 전압 펄스의 인가 다음에, 외부 전압이 인가되지 않는 기간 다음에, 상기 제1 극성에 반대되는 상기 제2 극성의 그리고 상기 제1 전압 펄스보다 더 낮은 크기의 정지 전압 펄스의 인가에 의해 상기 기준 층의 자화에 대하여 평행 상태로부터 역평행 상태로 트랜지셔닝하도록 구성되며; 그리고
    상기 자유 층의 자화는, 상기 제1 극성의 제2 전압 펄스의 인가 다음에, 상기 외부 전압이 인가되지 않는 기간 다음에, 상기 제1 극성의 그리고 상기 제2 전압 펄스보다 더 낮은 크기의 정지 전압 펄스의 인가에 의해 상기 역평행 상태로부터 상기 평행 상태로 트랜지셔닝하도록 구성되는, 메모리 셀.
  8. 제7항에 있어서, 상기 2-단자 선택기 요소는 상기 제1 극성 및 상기 제2 극성 모두에서 비선형 전압-전류 특성들을 가지고 히스테리시스를 나타내는, 메모리 셀.
  9. 제8항에 있어서, 상기 2-단자 선택기 요소는 임계 선택기 요소를 포함하고, 상기 강자성 기준 층은 제1 CoFeB 층을 포함하고, 상기 강자성 자유 층은 제2 CoFeB 층을 포함하며, 상기 절연 터널링 산화물 층은 MgO 층을 포함하는, 메모리 셀.
  10. 제8항에 있어서, 상기 2-단자 선택기 요소는 휘발성 전도성 브리지를 포함하는, 메모리 셀.
  11. 제8항에 있어서, 상기 2-단자 선택기 요소는 칼코게나이드 오보닉 임계 스위치를 포함하는, 메모리 셀.
  12. 교차점 구성으로 배열된 복수의 비트 라인들 및 복수의 워드 라인들을 포함하고, 2차원 메모리 어레이의 각각의 교차 영역에서 상기 복수의 비트 라인들 중 각각의 비트 라인 및 상기 복수의 워드 라인들 중 각각의 워드 라인에 접속된 제7항의 각각의 메모리 셀을 포함하는, 2차원 메모리 어레이.
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