WO2010140615A1 - 半導体記憶装置 - Google Patents

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WO2010140615A1
WO2010140615A1 PCT/JP2010/059334 JP2010059334W WO2010140615A1 WO 2010140615 A1 WO2010140615 A1 WO 2010140615A1 JP 2010059334 W JP2010059334 W JP 2010059334W WO 2010140615 A1 WO2010140615 A1 WO 2010140615A1
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WO
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current
magnetoresistive element
memory cell
tunnel magnetoresistive
writing
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Application number
PCT/JP2010/059334
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English (en)
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Inventor
河原　尊之
伊藤　清男
竹村　理一郎
伊藤　顕知
Original Assignee
株式会社日立製作所
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a technique effective when applied to a semiconductor memory device having a memory cell for storing information by utilizing a magnetoresistive change.
  • MRAM Magneticoresistive Random Access Memory
  • SPRAM Spin Transfer ⁇ ⁇ ⁇ Torque RAM, spin injection RAM
  • Patent Documents 1 and 2 There is a possibility of practical use as an infinitely rewritable nonvolatile RAM
  • the SPRAM includes a tunnel magnetoresistive element TMR, a select transistor MCT, a word line WL, a bit line BL, and a source line SL.
  • the tunnel magnetoresistive element TMR has at least two magnetic layers, one is a fixed layer PL in which the spin direction is fixed, and the other is a fixed layer in which the spin direction is fixed.
  • the free layer FL takes two states, a parallel state and an antiparallel state with respect to PL. Between these magnetic layers, there is a tunnel barrier film TB made of MgO or the like.
  • Information is stored in the direction of spin of the free layer FL. That is, in the antiparallel state to the fixed layer PL of FIG. 27A, the electric resistance of the tunnel magnetoresistive element TMR is in a high resistance state, and in the parallel state of FIG. 27B, it is in a low resistance state. Assign to “1”.
  • the magnitude of the resistance of the tunnel magnetoresistive element TMR is read to obtain stored information.
  • the spin direction of the free layer FL is controlled by flowing a current in the vertical direction to the fixed layer PL, the tunnel barrier film TB, and the free layer FL.
  • the magnetization directions of the fixed layer PL and the free layer FL become parallel. That is, in this memory cell, information “0” and “1” are written separately in the direction of current.
  • the current (threshold) required for rewriting is proportional to the size of the tunnel magnetoresistive element TMR, so that the rewriting current can be reduced along with miniaturization, which is excellent in terms of scalability.
  • the SPRAM can be freely rewritten bit by bit, for example, a situation in which only “0” (or “1”) is continuously written in one memory cell occurs. Since information is rewritten in the direction of current, in this case, only a current in one direction flows through the memory cell continuously. This is because only a one-way current flows through the tunnel barrier film TB, the fixed layer PL, and the free layer FL constituting the tunnel magnetoresistive element TMR. For example, unnecessary traps are formed in the tunnel barrier film TB. In addition, the pinned layer PL and the free layer FL cause a change in the structure of magnetization.
  • An object of the present invention is to provide a technique capable of improving the reliability of a nonvolatile semiconductor memory using a magnetoresistive change.
  • a semiconductor memory device includes a plurality of word lines, a plurality of bit lines and a plurality of source lines extending in a direction orthogonal to the plurality of word lines, the plurality of word lines, and the plurality of word lines.
  • a plurality of memory cells arranged at predetermined intersections of the plurality of bit lines and the plurality of source lines, and the memory cell has a selection transistor and a tunnel magnetoresistive resistor having different resistance values according to stored information
  • the tunnel magnetoresistive element has a tunnel barrier film and a fixed layer and a free layer made of a magnetic material disposed on both sides thereof, and the fixed layer has a magnetization direction fixed in a predetermined direction.
  • the free layer has a magnetization direction parallel to or antiparallel to the electron spin direction of the pinned layer, and the tunnel magnetoresistive element has a magnetization direction of the free layer before
  • the selection transistor has a resistance value that is different depending on whether it is parallel or antiparallel to the direction of electron spin of the fixed layer, and the direction of magnetization of the free layer is changed according to the direction of the current flowing through the tunnel magnetoresistive element.
  • the gate electrode is electrically connected to the word line, one of the source and drain regions of the selection transistor is electrically connected to one terminal of the tunnel magnetoresistive element, and the other of the tunnel magnetoresistive element is A terminal is electrically connected to one of the bit line or the source line, and the other of the source and drain regions of the selection transistor is electrically connected to the other of the bit line or the source line.
  • the device supplies a current in a direction opposite to that required for writing to the memory cell. In which it comprises means for supplying the current required for the writing.
  • FIG. 1 It is an equivalent circuit diagram of SPRAM which is Embodiment 1 of the present invention.
  • 2A and 2B are timing charts showing the write operation of the SPRAM according to the first embodiment of the present invention.
  • 4A and 4B are diagrams for explaining the direction of magnetization in the tunnel magnetoresistive element of the SPRAM according to the first embodiment of the present invention
  • FIG. 4C is an enlarged cross-sectional view of the tunnel magnetoresistive element.
  • 5A and 5B are timing charts showing the write operation of the SPRAM according to the second embodiment of the present invention.
  • 6A and 6B are timing charts showing the write operation of the SPRAM according to the third embodiment of the present invention.
  • 7A and 7B are timing charts showing the write operation of the SPRAM according to the fourth embodiment of the present invention.
  • 8A and 8B are timing charts showing the write operation of the SPRAM according to the fifth embodiment of the present invention.
  • 10A and 10B are timing charts showing the write operation of the SPRAM according to the sixth embodiment of the present invention.
  • 11A, 11B, and 11C are diagrams for explaining the effects of the SPRAM according to the sixth embodiment of the present invention.
  • 12A and 12B are diagrams for explaining problems of the conventional SPRAM. It is a circuit diagram which shows the memory cell array of SPRAM which is Embodiment 7 of this invention.
  • FIG. 19 is a cross-sectional view of the memory cell array and peripheral circuits along the line A-A ′ of FIG. 18.
  • FIG. 20A is a cross-sectional view of the memory cell array along the line B-B ′ in FIG. 18, and FIG. 20B is a cross-sectional view of the memory cell array along the line C-C ′ in FIG. 18. It is a top view which shows the memory cell array of SPRAM which is Embodiment 10 of this invention.
  • FIG. 22 is a cross-sectional view of the memory cell array along the line A-A ′ of FIG. 21.
  • FIG. 22 is a cross-sectional view of the memory cell array along the line B-B ′ in FIG. 21. It is sectional drawing which shows the memory cell array of SPRAM which is Embodiment 11 of this invention.
  • FIG. 25A and 25B are diagrams for explaining the magnetization directions in the tunnel magnetoresistive element of the SPRAM according to the twelfth embodiment of the present invention.
  • FIG. 26A is an equivalent circuit diagram of a conventional SPRAM
  • FIG. 26B is a schematic sectional view of the conventional SPRAM.
  • FIG. 27A and FIG. 27B are diagrams for explaining the direction of magnetization in the tunnel magnetoresistive element of the conventional SPRAM.
  • FIG. 1 is an equivalent circuit diagram of the SPRAM of this embodiment.
  • This SPRAM has a memory cell composed of a selection transistor MCT and a tunnel magnetoresistive element TMR having different resistance values according to stored information.
  • the selection transistor MCT and the tunnel magnetoresistive element TMR are arranged connected in series between the bit line BL and the source line SL, and the selection transistor MCT is controlled by the word line WL connected to the gate electrode thereof.
  • Iw current flowing between the bit line BL and the source line SL
  • the direction of the arrow (the direction of flowing from the bit line BL to the source line SL) is defined as the positive (+) direction.
  • the low level is 0 and the high level is V1.
  • the low level of the bit line BL and the source line SL is 0, and the high level is V1.
  • the high level of the word line WL may be higher than the high levels of the bit line BL and the source line SL.
  • the information “0” and “1” are assigned according to the direction of the current (Iw).
  • “1” is written when the direction of the current (Iw) is positive, and “0” when the direction of the current (Iw) is negative. Shall be written.
  • the direction of the current (Iw) corresponding to the original write information is the positive direction.
  • a current ⁇ I1 that is opposite to Iw is supplied, and then a current I1 that is the original write current is supplied. That is, when this memory cell is selected for rewriting, the word line WL changes from the low level 0 to the high level V1. Thereafter, the bit line BL remains at the low level 0, but the source line SL changes from the low level 0 to the high level V1. Therefore, current flows from the source line SL to the bit line BL. If this current is larger than the threshold value, information different from the original rewrite information is written into the memory cell. In addition, writing of information different from the original rewrite information may not be completed here.
  • the writing time for applying a reverse current (-I1) that is, the pulse width is t1.
  • the source line SL returns to the low level 0.
  • the original write current (I1) is supplied.
  • the source line SL remains at the low level 0, but the bit line BL changes from the low level 0 to the high level V1.
  • the pulse width at this time is t2.
  • t1 and t2 are substantially equal (t1 ⁇ t2).
  • This current (I1) is larger than the threshold current for rewriting, and desired information is written in the memory cell.
  • the word line WL returns to the low level 0.
  • FIG. 2B shows a case opposite to the above operation example. That is, the current corresponding to the information to be written is ⁇ I1.
  • the bit line BL is changed from the low level 0 to the high level V1
  • a reverse current (I1) is passed, and then the source line SL is changed from the low level 0 to the high level V1.
  • the original write current (-I1) is passed. In this way, a current (I1) opposite to the original write current ( ⁇ I1) is first supplied, and then the original write current ( ⁇ I1) is supplied.
  • the tunnel magnetoresistive element TMR of this memory cell is paired with a bidirectional current ( ⁇ I1, I1) every time it is rewritten. Since it flows, deterioration of the film constituting the tunnel magnetoresistive element TMR is suppressed.
  • FIG. 3 is a schematic cross-sectional view of the memory cell.
  • a MOSFET constituting a selection transistor of the memory cell is formed on the silicon substrate 100.
  • This MOSFET includes a gate electrode formed integrally with a drain region D, a source region S, and a word line WL, but the electrical operations of the drain region D and the source region S are interchanged as necessary. obtain.
  • a source line SL is connected to the source region S of the MOSFET, and a bit line BL is connected to the drain region D.
  • the source line SL and the bit line BL are configured by metal wiring.
  • a tunnel magnetoresistive element TMR is formed between the source line SL and the bit line BL. As shown in the figure, the tunnel magnetoresistive element TMR is disposed immediately above the metal wiring ML connected to the drain region D of the MOSFET. As described above, by arranging the tunnel magnetoresistive element TMR immediately above the metal wiring ML having a flat surface, the tunnel magnetoresistive element TMR having good characteristics can be realized.
  • the tunnel magnetoresistive element TMR includes at least two magnetic layers. One is the fixed layer PL in which the spin direction is fixed, and the other is the two states in which the spin direction is parallel to the fixed layer PL in FIG. 4A or anti-parallel in FIG. 4B. It is a free layer FL. A tunnel barrier film TB made of an insulating material is provided between the fixed layer PL and the free layer FL.
  • FIG. 4C is an enlarged cross-sectional view of the tunnel magnetoresistive element TMR arranged between the metal wiring ML and the bit line BL shown in FIG.
  • a metal layer 108 is disposed on the metal wiring ML.
  • the fixed layer PL is disposed above the metal layer 108.
  • the fixed layer PL has a two-layer structure of an antiferromagnetic film 103 and a ferromagnetic film 102.
  • the initially determined magnetization direction is firmly fixed, so that the magnetization changes due to the current at the time of rewriting.
  • a stable fixed layer PL is obtained.
  • a tunnel barrier film TB made of an insulating film 101 such as MgO is disposed on the fixed layer PL, and a free layer FL is disposed on the tunnel barrier film TB.
  • a metal layer 107 is disposed on the free layer FL, and a bit line BL is disposed on the metal layer 107.
  • the free layer FL has a three-layer structure of a ferromagnetic film 104, a metal layer 105 made of Ru or the like, and a ferromagnetic film 106.
  • the magnetization of the ferromagnetic film 104 and the magnetization of the ferromagnetic film 106 are antiparallel to each other.
  • a three-layer structure in which one metal layer 105 is sandwiched between two layers of ferromagnetic films 104 and 106 a multilayer structure of four or more layers may be used.
  • a structure in which four ferromagnetic films are used and metal layers (three metal layers in total in this case are required) inserted between them may be used.
  • the free layer FL having a multilayer structure can increase resistance to fluctuations in the magnetization direction of the free layer FL due to thermal disturbance.
  • the magnetization direction of the free layer FL easily fluctuates due to heat, and the probability of rotating in the opposite direction to the written direction increases.
  • the free layer FL a multilayer structure, The probability of rotating in the reverse direction can be suppressed to a low level that causes no practical problem.
  • the threshold value of the current for rewriting can be kept low.
  • the present embodiment it is possible to suppress the deterioration of the film constituting the tunnel magnetoresistive element TMR by flowing a bidirectional current to the tunnel magnetoresistive element TMR as a pair at the time of rewriting.
  • the reliability of the SPRAM can be improved.
  • the free layer FL of the tunnel magnetoresistive element TMR has a multilayer structure, a stable memory cell resistant to thermal disturbance can be realized, so that the reliability of the SPRAM can be further improved.
  • FIG. 5 is a timing chart showing an operation example of the memory cell of the present embodiment.
  • the configuration of the memory cell is the same as that of the first embodiment.
  • the low level signal of each of the word line WL, the bit line BL, and the source line SL is 0, and the high level signal is V1.
  • the direction of the current (Iw) corresponding to the original write information is a positive direction.
  • the operation example of this embodiment is characterized in that the pulse width t1 of the reverse current that flows before the original information is written is shorter than the pulse width t2 of the original write current (t1 ⁇ t2).
  • the original write current is I1
  • the pulse width t1 of the reverse current ⁇ I1 flowing before that is shorter than the pulse width t2.
  • the original write current is ⁇ I1
  • the effect that the rewriting time can be shortened can be obtained.
  • FIG. 6 is a timing chart showing an operation example of the memory cell according to the present embodiment.
  • the configuration of the memory cell is the same as that of the first embodiment.
  • the low level signals of the word line WL, the bit line BL, and the source line SL are 0, but the high level signal is V1 for the word line WL and bit line BL and V2 for the source line SL.
  • the direction of the current (Iw) corresponding to the original write information is set as a positive direction.
  • the operation example of this embodiment is characterized in that the magnitude of the absolute value of the current that flows during the original writing is larger than the magnitude of the absolute value of the reverse current that flows before the original information is written. As a result, it is possible to reliably perform original writing to the memory cell.
  • the original write current is ⁇ I2, which is larger in absolute value (
  • the original write current is I2, which is larger in absolute value (
  • the write pulse widths t1 and t2 are the same, but they may be different.
  • FIG. 7 is a timing chart showing an operation example of the memory cell of the present embodiment.
  • the configuration of the memory cell is the same as that of the first embodiment.
  • the low level signals of the word line WL, the bit line BL, and the source line SL are 0.
  • the high level signal is that the word line WL and the bit line BL are V1 and the source line SL is
  • the word line WL and the source line SL are V1
  • the bit line BL is V3.
  • the direction of the current (Iw) corresponding to the original write information is set as a positive direction.
  • the operation example of the present embodiment is characterized in that the pulse width t1 of the reverse current that flows before writing the original information is shorter than the pulse width t2 of the current that flows during the original writing (t1 ⁇ t2). .
  • a reverse current can be flowed in a necessary and sufficient amount in a short time, so that the rewriting time can be shortened.
  • the original write current is I1 and the pulse width is t2.
  • the reverse current flowing before that is ⁇ I3, and the pulse width is t1.
  • -I3 is larger in absolute value than I1, but its pulse width t1 is shorter than the pulse width t2 of the original write current.
  • the original write current is ⁇ I1 and the pulse width is t2.
  • the reverse current flowing before that is I3, and its pulse width is t1.
  • I3 is larger in absolute value than -I1, but the pulse width t1 is shorter than the pulse width t2 of the original write current.
  • FIG. 8 is a timing chart showing an operation example of the memory cell according to the present embodiment.
  • the configuration of the memory cell is the same as that of the first embodiment.
  • the low level signal of each of the word line WL, the bit line BL, and the source line SL is 0, and the high level signal is V1. Further, the direction of the current (Iw) corresponding to the original write information is set as a positive direction.
  • This embodiment is characterized in that a reverse current flows once with a pulse width t1 before writing original information, and a current at the time of original writing flows twice with a pulse width t1.
  • desired writing can be reliably performed using a single pulse generation circuit.
  • the original write current I1 is allowed to flow twice with the pulse width t1, but before that, the reverse current ⁇ I1 is allowed to flow once with the pulse width t1.
  • the original write current ⁇ I1 is allowed to flow twice with the pulse width t1, but before that, the reverse current I1 is allowed to flow once with the pulse width t1.
  • FIG. 9 is an equivalent circuit diagram of the SPRAM of this embodiment.
  • the SPRAM includes a memory cell including a selection transistor MCT and a tunnel magnetoresistive element TMR having different resistance values according to stored information.
  • Tunneling magneto-resistance element TMR is connected in series between bit line BL and common source line CSL.
  • the present embodiment has a feature that the voltage of the common source line CSL is made constant, whereby the driving circuit and the memory cell array structure can be simplified.
  • FIG. 10 is a timing chart showing an operation example of the memory cell of the present embodiment.
  • a constant voltage applied to the common source line CSL is defined as VCSL.
  • the word line WL has a low level signal of 0 and a high level signal of V1.
  • the bit line BL the low level signal is 0 and the high level signal is VB1.
  • the value of the current in the direction to be written and the value of the reverse current flowing before it are set to the desired values so that the VCSL comes between the low level signal 0 and the high level signal VB1 of the bit line BL. Set to be.
  • the voltage VCSL is applied to the bit line BL.
  • the memory cell is selected by changing the word line WL from the low level 0 to the high level V1.
  • the original write current is I1 and its pulse width is t2, but the reverse current flowing before that is ⁇ I1 and the pulse width is t1. Therefore, the potential of the bit line BL is changed from VCSL to 0 in a state where the word line WL is at the high level V1. As a result, a reverse current -I1 flows for t1.
  • the potential of the bit line BL becomes the high level VB1.
  • the current I1 necessary for original writing flows for t2.
  • FIG. 10B is an operation example when the write information is the reverse of FIG. 10A.
  • the tunnel magnetoresistive element TMR of the memory cell includes a fixed layer PL, a free layer FL, and a tunnel barrier film TB.
  • the tunnel barrier film TB is shown enlarged.
  • the initial tunnel magnetoresistive element TMR that has not been rewritten has little or no trap in the tunnel barrier film TB.
  • a unidirectional current flows continuously many times, a large number of traps are generated in the vicinity of the interface with the fixed layer PL or the interface with the free layer FL as shown in FIG. 11B.
  • FIG. 11B shows a state where traps are generated near the interface with the free layer FL.
  • FIG. 12A shows a state in which the relative magnetization directions of the fixed layer PL and the free layer FL are antiparallel in the initial tunnel magnetoresistive element TMR that has not been rewritten. In this state, it is assumed that writing of the stored information corresponding to the magnetization direction is continued many times. In that case, the direction of magnetization does not change, but since the current flows many times, the spin realizing the magnetization of the free layer FL gains energy by this current. As a result, as shown in FIG.
  • a part of the free layer FL may rotate in the reverse direction.
  • the memory cell is equivalent to a decrease in the signal amount.
  • other disturb resistance is weakened, and the retention time is shortened.
  • a bidirectional current is paired with this memory cell every time rewriting is performed. Since it flows, the above phenomenon is difficult to occur.
  • FIG. 13 is a circuit diagram showing a memory cell array of the SPRAM of this embodiment. MC11 and MC12 in the figure are representative of memory cells in the memory cell array.
  • Each of the memory cells MC11 and MC12 including the selection transistor MS and the tunnel magnetoresistive element TMR is connected to the lower local bit line BL1 and the local source line SL1, and the memory cell array AR11 has a memory having a similar configuration. Together with the cell array AR21, it is connected to the upper global bit line GB11.
  • memory cell arrays AR12 and AR22 having the same configuration as the memory cell array AR11 are connected to the global bit line GB12 adjacent to the global bit line GB11.
  • a rewrite driver is prepared for each of the local bit line BL1 and the local source line SL1. That is, the bit line driver WB1 and the source line driver WS1 are arranged for the local bit line BL1 and the local source line SL1. One of the inputs of these drivers (WB1, WS1) is connected to the global bit line GB11, and the other is connected to the selection signal lines WSS1, WBS1.
  • the bit line driver WB1 and the source line driver WS1 may be physically arranged on the opposite side across the memory cell array AR11.
  • a circuit RS11 for selectively connecting the global bit line GB11 and the local bit line BL1 and a circuit RS12 for selectively grounding the local source line SL1 are arranged for reading, and the selection signal is RS1.
  • the local bit line and the local source line are arranged for each of a small number of memory cells, a necessary and sufficient rewriting current can be supplied to the memory cells at the time of rewriting the information described above.
  • the parasitic capacitance between the local bit line and the local source line is small, the power consumption is small, and the parasitic resistance between the local bit line and the local source line is also small, so the voltage drop is small, so rewriting at a low voltage is possible. It becomes.
  • the bit line driver and the source line driver are arranged on the opposite side across the memory cell array, the memory cell position dependency of the current path can be further reduced.
  • FIG. 14 is a timing chart showing an example of rewriting operation of the circuit shown in FIG.
  • a case where the memory cell MC11 connected to the local bit line BL1 and the local source line SL1 is selected will be described as an example.
  • a signal corresponding to the rewrite information is given from the global bit line GB11.
  • the signal at which the global bit line GB11 is at a low level corresponds to the information to be originally written. Therefore, as a feature of the rewrite operation of the present invention, a signal opposite to that is first given. Hereinafter, this operation will be described in order.
  • the global bit line GB11 is changed from a low level to a high level.
  • the signal is the reverse of the original signal.
  • the selection signal lines WSS1 and WBS1 are selected, and the rewrite drivers WB1 and WS1 for the local bit line BL1 and the local source line SL1 are activated.
  • the word line W11 By selecting the word line W11, a rewrite current in the direction opposite to the original rewrite current Iw flows through the memory cell MC11.
  • the word line W11 is deselected, the selection signal lines WSS1 and WBS1 are restored, and the global bit line GB11 is also at a low level. Subsequently, the process moves to writing of a signal to be originally written.
  • the signal of the global bit line GB11 is at a low level corresponding to the original write signal.
  • the selection signal lines WSS1 and WBS1 are selected, and the rewrite drivers WB1 and WS1 for the local bit line BL1 and the local source line SL1 are set.
  • the word line W11 is selected.
  • the rewrite current Iw in the original direction flows through the memory cell MC11.
  • FIG. 15 shows a case where the original rewrite signal is the reverse of the operation example of FIG.
  • the global bit line GB11 at the time of the first rewrite is at the low level
  • the global bit line GB11 is at the high level at the subsequent original rewrite.
  • the selection signal lines WSS1, WBS1, and the word line W11 operate in the same manner as in FIG. Note that the magnitude and pulse width of the mutual current absolute value and the pulse width of the current pulse in the opposite direction and the current pulse in the original direction can be modified as in the above-described embodiment according to the application.
  • the bidirectional rewrite current pulse which is a feature of the present invention, can be applied to the memory cell array having the hierarchical bit lines and source lines of FIG. it can.
  • FIG. 16 is a circuit diagram showing another example of the SPRAM memory cell array. This circuit shows a circuit configuration between a signal line IO for transmitting rewrite information from the outside of the semiconductor chip on which the SPRAM is formed and the memory cell array shown in FIG. The configuration of the memory cell array connected to the global bit lines GB11 and GB12 is the same as that shown in FIG.
  • the global bit lines GB11 and GB12 are bundled together by the selection switches GS11 and GS12 to become signal lines GIO.
  • the signal line GIO is connected to a sense amplifier / rewrite latch (SA / DL) that serves as both a sense amplifier and a rewrite data latch by a read selection signal RE.
  • SA / DL terminal SIO a rewrite signal transmitted by being latched by the SA / DL from the signal line IO at the time of rewriting (WE is activated) appears. Further, when reading (RE is activated), a read signal from the memory cell appears because it is amplified by SA / DL.
  • SAA is an activation signal for SA / DL.
  • a rewrite signal is input to SA / DL from the signal line IO connected by the column selection signal YS.
  • the SA / DL outputs the read memory cell signal to the signal line IO.
  • the signal line GIO is also connected to a circuit PCC that outputs an output corresponding to the signal of the terminal SIO by the rewrite selection signal WE, controlled by the PW and MW.
  • Such a circuit configuration makes it possible to apply a bidirectional rewrite current pulse, which is a feature of the present invention.
  • FIG. 17 is a timing chart showing an operation example of the above circuit.
  • the signal line IO changes from a low level to a high level in response to a write signal given from the outside of the semiconductor chip or the memory macro.
  • the column selection signal YS is activated, and the activation signal SAA is taken into the sense amplifier / rewrite latch (SA / DL) and latched.
  • the rewrite selection signal WE is activated, and the circuit PCC and the signal line GIO are electrically connected.
  • the global bit line GB11 is activated and the output of the circuit PCC is electrically connected to the global bit line GB11.
  • PW first becomes high level.
  • the MW remains low. For this reason, a signal having a polarity opposite to that of the signal that should be rewritten appears on the global bit line GB11.
  • the rewrite driver activation signals WSS1 and WBS1 and the word line W11 are selected, and a current signal having a direction opposite to the original signal flows to the memory cell.
  • the rewrite driver activation signals WSS1, WBS1, word lines W11 and PW are restored.
  • the MW is now at a high level. PW remains low.
  • a signal corresponding to the original write signal is output from the circuit PCC.
  • a signal to be rewritten appears on the global bit line GB11
  • the rewrite driver activation signals WSS1 and WBS1 and the word line W11 are selected, and a current signal in the direction of the original signal flows in the memory cell.
  • the original rewrite signal is the reverse of this operation example, the reverse signal appears on the signal line IO, but the operation can be performed in the same manner as in this example, and the reverse of the current required for the original rewrite.
  • the operation of passing a current through the memory cell can be realized.
  • the bidirectional rewrite current pulse which is a feature of the present invention, can be applied.
  • FIG. 18 is a plan view showing another example of the SPRAM memory cell array.
  • a local bit line and a source line are arranged under the global bit line.
  • the upper global bit line is not shown.
  • the area of the memory cell is 8F 2 when the wiring pitch of the word lines or bit lines is 2F.
  • FIG. 19 shows a cross-sectional view of the memory cell array (MCA) along the line A-A ′ of FIG. 18 and a cross-sectional view of the peripheral circuit (SAB) not shown in FIG. 20A is a cross-sectional view of the memory cell array along the line B-B ′ in FIG. 18, and FIG. 20B is a cross-sectional view of the memory cell array along the line C-C ′ in FIG. 18.
  • MCA memory cell array
  • SAB peripheral circuit
  • the memory cell is composed of one nMOS transistor and one tunnel magnetoresistive element, and the word line is connected to the gate electrode GN of the nMOS transistor.
  • the material of the gate electrode GN is polysilicon or a low-resistance conductive film in which silicide or tungsten is stacked on top of polysilicon.
  • the nMOS transistor of the memory cell and the nMOS transistor of the peripheral circuit are formed in the p-type semiconductor region PWEL, and the pMOS transistor of the peripheral circuit is formed in the n-type semiconductor region NWEL.
  • the p-type semiconductor region PWEL and the n-type semiconductor region NWEL are formed above the n-type semiconductor region DWEL formed on the main surface of the p-type silicon substrate (p-Sub).
  • a source line contact SLC is connected to one of the diffusion layers LN of the nMOS transistor constituting a part of the memory cell.
  • the source line contact SLC is shared with adjacent memory cells to reduce the area.
  • a source line SL is wired above the source line contact SLC in a direction orthogonal to the word line (gate electrode GN).
  • the lower electrode contact BEC is connected to the diffusion layer LP of the nMOS transistor to which the source line contact SLC is not connected.
  • the lower electrode contact BEC is connected to the tunnel magnetoresistive element TMR via the lower electrode BE.
  • the tunnel magnetoresistive element TMR includes at least one tunnel barrier film TB and a fixed layer PL and a free layer FL made of a magnetic material disposed above and below the tunnel barrier film TB.
  • the fixed layer PL the direction of spin of internal electrons is fixed in a certain direction, but in the free layer FL, the direction of spin of internal electrons is in either a parallel or antiparallel state with respect to the fixed layer PL. is there.
  • the fixed layer PL is disposed between the tunnel barrier film TB and the lower electrode BE
  • the free layer FL is disposed between the bit line BL disposed above the tunnel magnetoresistive element TMR and the tunnel barrier film TB. Has been placed.
  • the bit line BL is orthogonal to the word line (gate electrode GN) and is arranged in parallel with the source line SL.
  • the planar shape of tunnel magnetoresistive element TMR is a rectangle or ellipse that is longer in the direction parallel to bit line BL than in the direction parallel to the word line.
  • FIG. 21 is a plan view showing another example of the SPRAM memory cell array.
  • 22 is a cross-sectional view of the memory cell array along the line AA ′ in FIG. 21, and
  • FIG. 23 is a cross-sectional view of the memory cell array along the line BB ′ in FIG.
  • the memory cell of the present embodiment includes two gate electrodes GN and one tunnel magnetoresistive element TMR. These gate electrodes GN form a word line. Further, the diffusion layers (source and drain regions) of the memory cell are separated only by the gate electrode GN, and adjacent memory cells are separated by utilizing the fact that the gate voltage is electrically insulated at 0V. ing. Thereby, a small cell area can be realized while using two nMOS transistors per memory cell.
  • V1 to V3 are metal wirings, and V1 to V3 are contact layers between wiring layers.
  • V0 is a contact layer between the metal wiring M1 and the diffusion layer or the gate electrode GN.
  • the tunnel magnetoresistive element TMR is disposed between the metal wiring M4 and the metal wiring M5, and is displaced from the contact layer V3.
  • the metal wiring M1 is used as a local source line or a local bit line, and the metal wiring M2 has a low resistance by connecting word lines made of polysilicon at regular intervals.
  • the metal wiring M3 is used as the above-described global bit line (in some cases for writing, in some cases for reading, and in some cases shared), or as a global source line.
  • the local bit line is orthogonal to the word line and is arranged in parallel with the local source line.
  • FIG. 24 is a cross-sectional view showing another example of the SPRAM memory cell array.
  • the memory cell according to the present embodiment is composed of a vertical MOS transistor, so that the cell area can be reduced to 4F 2 when F is a minimum processing dimension.
  • GA is a gate electrode, and n + regions above and below the gate electrode GA constitute source and drain regions.
  • a current flows between the upper and lower n + regions (source and drain regions) through the p region.
  • the gate electrode GA may wrap the p region in a ring shape, or may be sandwiched from two or three directions.
  • the vertical MOS transistor can be composed of either an n-channel MOS transistor or a p-channel MOS transistor.
  • the tunnel magnetoresistive element TMR includes a tunnel barrier film TB and a fixed layer PL and a free layer FL made of a magnetic material disposed above and below the tunnel barrier film TB, as in the above embodiment.
  • FIG. 24 shows an example in which the fixed layer PL is disposed above the free layer FL, the free layer FL may be disposed above the fixed layer PL.
  • a vertical MOS transistor can be disposed on the tunnel magnetoresistive element TMR.
  • the magnetization directions in the fixed layer PL and the free layer FL of the tunnel magnetoresistive element TMR may be perpendicular to the tunnel barrier film TB as shown in FIGS. 25A and 25B. This can be realized by using a material having such a magnetization direction for the fixed layer PL and the free layer FL.
  • the tunnel magnetoresistive element TMR having such a magnetization direction has two states (parallel / There is an advantage that (antiparallel) is stable. Therefore, by using such a tunnel magnetoresistive element TMR, it is possible to realize a memory cell that operates stably over a wide temperature range even when the scaling of the memory cell advances.
  • the present invention can be applied to a semiconductor memory device having a memory cell that stores information by utilizing a change in magnetoresistance.

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Abstract

　ＭＯＳトランジスタとトンネル磁気抵抗素子とで構成されたＳＰＲＡＭのメモリセルに情報を書き込む際、メモリセルに対して書き込みに必要な電流とは逆向きの電流を供給した後、書き込みに必要な電流を供給する。これにより、たとえこのメモリセルに同じ情報の書き込みが連続して行われたとしても、このメモリセルのトンネル磁気抵抗素子には書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子を構成する膜の劣化を抑制することができる。従って、ＳＰＲＡＭの信頼性を向上させることができる。

Description

半導体記憶装置
　本発明は、半導体記憶装置に関し、特に、磁気抵抗変化を利用して情報を記憶させるメモリセルを有する半導体記憶装置に適用して有効な技術に関するものである。
　不揮発性半導体メモリのうち、磁気抵抗変化を利用したメモリであるＭＲＡＭ(Magnetoresistive Random Access Memory、磁気ランダムアクセスメモリ)やＳＰＲＡＭ(Spin Transfer Torque RAM、スピン注入ＲＡＭ）は、高速動作が可能であり、かつ実用上無限回の書き換え可能な不揮発ＲＡＭとしての可能性がある（特許文献１、２）。
　図２６Ａの等価回路図および図２６Ｂの概略断面図に示すように、ＳＰＲＡＭは、トンネル磁気抵抗素子ＴＭＲ、選択トランジスタＭＣＴ、ワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬからなる。また、図２７に示すように、トンネル磁気抵抗素子ＴＭＲには、少なくとも２つの磁性層があり、１つは、スピンの向きが固定されている固定層ＰＬ、他方は、スピンの向きが固定層ＰＬに対して平行状態、反平行状態の２状態をとる自由層ＦＬである。そして、これらの磁性層の間には、ＭｇＯなどからなるトンネル障壁膜ＴＢがある。
　情報の記憶は、上記自由層ＦＬのスピンの向きで行われる。すなわち、図２７Ａの固定層ＰＬに対して反平行状態ではトンネル磁気抵抗素子ＴＭＲの電気抵抗が高抵抗状態となり、図２７Ｂの平行状態では低抵抗状態となるので、これを情報の“０”と“１”に割り当てる。読み出し動作では、トンネル磁気抵抗素子ＴＭＲの抵抗の大小を読み取り、記憶された情報を得る。また、書き換え動作では、固定層ＰＬ、トンネル障壁膜ＴＢおよび自由層ＦＬに垂直方向の電流を流すことにより、自由層ＦＬのスピンの向きを制御する。すなわち、固定層ＰＬから自由層ＦＬへの向きに電流を流すと、自由層ＦＬへは、この層の磁化の向きを固定層ＰＬと逆の向きにする方向のスピンを持った電子が主に流れる。このため、この電流値が一定のしきい値を越すと、固定層ＰＬと自由層ＦＬの磁化の向きは反平行となる。逆に、自由層ＦＬから固定層ＰＬへの向きに電流を流すと、自由層ＦＬへは、この層の磁化の向きを固定層ＰＬと同じ向きにする方向のスピンを持った電子が主に流れる。この電流値が一定のしきい値を越すと、固定層ＰＬと自由層ＦＬの磁化の向きは平行となる。すなわち、このメモリセルでは、情報“０”と“１”とを電流の向きで書き分けるのである。この方式を用いると、書き換えに必要な電流（しきい値）がトンネル磁気抵抗素子ＴＭＲの大きさに比例するため、微細化と共に書換え電流が低減でき、スケーラビリティの点で優れる。
特開２００６－１７９１２５号公報 特開２００２－０９３１４９号公報
　しかしながら、上記ＳＰＲＡＭは、ビット毎に自由に書き換えが可能なため、例えば１個のメモリセルにおいて連続的に“０”（または“１”）のみが書き続けられる状況が発生する。そして、情報の書き換えは、電流の向きで行なわれるため、この場合、メモリセルには連続的に一方向の電流のみが流れる。これは、トンネル磁気抵抗素子ＴＭＲを構成するトンネル障壁膜ＴＢ、固定層ＰＬ、自由層ＦＬに一方向の電流のみが流されることになるので、例えばトンネル障壁膜ＴＢに不要なトラップが形成されたり、固定層ＰＬや自由層ＦＬに磁化の構造変化を引き起こすなど、膜の劣化を引き起こす。
　本発明の目的は、磁気抵抗変化を利用した不揮発性半導体メモリの信頼性を向上させることのできる技術を提供することにある。
　本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
　本願の一発明である半導体記憶装置は、複数のワード線と、前記複数のワード線と直交する方向にそれぞれ延在する複数のビット線および複数のソース線と、前記複数のワード線、前記複数のビット線および前記複数のソース線の所定の交点に配置された複数のメモリセルとを有し、前記メモリセルは、選択トランジスタと、記憶された情報に応じて異なる抵抗値をとるトンネル磁気抵抗素子とで構成され、前記トンネル磁気抵抗素子は、トンネル障壁膜とその両側に配置された磁性体からなる固定層および自由層を有し、前記固定層は、磁化の向きが所定の方向に固定され、前記自由層は、磁化の向きが前記固定層の電子スピンの向きに対して平行、反平行のいずれかをとり、前記トンネル磁気抵抗素子は、前記自由層の磁化の向きが前記固定層の電子スピンの向きに対して平行か、反平行かで異なる抵抗値を有し、前記自由層の磁化の向きは、前記トンネル磁気抵抗素子に流れる電流の向きにより変更され、前記選択トランジスタのゲート電極は、前記ワード線に電気的に接続され、前記選択トランジスタのソース、ドレイン領域の一方は前記トンネル磁気抵抗素子の一方の端子に電気的に接続され、前記トンネル磁気抵抗素子の他方の端子は、前記ビット線または前記ソース線の一方に電気的に接続され、前記選択トランジスタの前記ソース、ドレイン領域の他方は、前記ビット線または前記ソース線の他方に電気的に接続された半導体記憶装置であって、前記メモリセルに情報を書き込む際、前記メモリセルに対して書き込みに必要な電流とは逆向きの電流を供給した後、前記書き込みに必要な電流を供給する手段を備えているものである。
　本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
　メモリセルに情報を書き込む際、メモリセルに対して書き込みに必要な電流とは逆向きの電流を供給した後、書き込みに必要な電流を供給することにより、たとえこのメモリセルに同じ情報の書き込みが連続して行われたとしても、このメモリセルのトンネル磁気抵抗素子には、書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子を構成する膜の劣化が抑制される。
本発明の実施の形態１であるＳＰＲＡＭの等価回路図である。 図２Ａ、図２Ｂは、本発明の実施の形態１であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。 本発明の実施の形態１であるＳＰＲＡＭの概略断面図である。 図４Ａ、図４Ｂは、本発明の実施の形態１であるＳＰＲＡＭのトンネル磁気抵抗素子における磁化の向きを説明する図、図４Ｃは、トンネル磁気抵抗素子の拡大断面図である。 図５Ａ、図５Ｂは、本発明の実施の形態２であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。 図６Ａ、図６Ｂは、本発明の実施の形態３であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。 図７Ａ、図７Ｂは、本発明の実施の形態４であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。 図８Ａ、図８Ｂは、本発明の実施の形態５であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。 本発明の実施の形態６であるＳＰＲＡＭの等価回路図である。 図１０Ａ、図１０Ｂは、本発明の実施の形態６であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。 図１１Ａ、図１１Ｂ、図１１Ｃは、本発明の実施の形態６であるＳＰＲＡＭの効果を説明する図である。 図１２Ａ、図１２Ｂは、従来のＳＰＲＡＭの問題点を説明する図である。 本発明の実施の形態７であるＳＰＲＡＭのメモリセルアレイを示す回路図である。 本発明の実施の形態７であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。 本発明の実施の形態７であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。 本発明の実施の形態８であるＳＰＲＡＭのメモリセルアレイを示す回路図である。 本発明の実施の形態８であるＳＰＲＡＭの書き込み動作を示すタイミングチャートである。 本発明の実施の形態９であるＳＰＲＡＭのメモリセルアレイを示す平面図である。 図１８のＡ－Ａ’線に沿ったメモリセルアレイおよび周辺回路の断面図である。 図２０Ａは、図１８のＢ－Ｂ’線に沿ったメモリセルアレイの断面図、図２０Ｂは、図１８のＣ－Ｃ’線に沿ったメモリセルアレイの断面図である。 本発明の実施の形態１０であるＳＰＲＡＭのメモリセルアレイを示す平面図である。 図２１のＡ－Ａ’線に沿ったメモリセルアレイの断面図である。 図２１のＢ－Ｂ’線に沿ったメモリセルアレイの断面図である。 本発明の実施の形態１１であるＳＰＲＡＭのメモリセルアレイを示す断面図である。 図２５Ａ、図２５Ｂは、本発明の実施の形態１２であるＳＰＲＡＭのトンネル磁気抵抗素子における磁化の向きを説明する図である。 図２６Ａは、従来のＳＰＲＡＭの等価回路図、図２６Ｂは、従来のＳＰＲＡＭの概略断面図である。 図２７Ａ、図２７Ｂは、従来のＳＰＲＡＭのトンネル磁気抵抗素子における磁化の向きを説明する図である。
　以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、以下の実施の形態を説明する図面においては、構成を分かり易くするために平面図であってもハッチングを付す場合がある。
　（実施の形態１）
　図１は、本実施の形態のＳＰＲＡＭの等価回路図である。このＳＰＲＡＭは、選択トランジスタＭＣＴと、記憶された情報に応じて異なる抵抗値を取るトンネル磁気抵抗素子ＴＭＲとからなるメモリセルを有している。選択トランジスタＭＣＴとトンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬとソース線ＳＬとの間に直列に接続されて配置されており、選択トランジスタＭＣＴは、そのゲート電極に接続されたワード線ＷＬによって制御される。以下の説明において、ビット線ＢＬとソース線ＳＬとの間に流れる電流（Ｉｗ）は、矢印の向き（ビット線ＢＬからソース線ＳＬへ流れる向き）を正（＋）の向きと定義する。
　次に、図２を用いてメモリセルの動作例を説明する。ワード線ＷＬの信号で低レベルは０であり、高レベルはＶ１である。ビット線ＢＬとソース線ＳＬも低レベルは０であり、高レベルはＶ１である。なお、ここでは、高レベルの値を３つの信号線（ＷＬ、ＢＬ、ＳＬ）で同一（＝Ｖ１）としたが、互いに異なっていてもよい。例えば、ワード線ＷＬの高レベルは、ビット線ＢＬおよびソース線ＳＬの高レベルより高くてもよい。また、情報“０”と“１”の割り当ては、電流（Ｉｗ）の向きによって行なうが、ここでは、電流（Ｉｗ）の向きが正の時に“１”が書き込まれ、負の時に“０”が書き込まれるものとする。
　図２Ａの動作例では、本来の書き込み情報に対応した電流（Ｉｗ）の向きを正の向きとする。まず、Ｉｗとは逆の向きである－Ｉ１の電流を流し、その後、本来の書き込み電流の向きであるＩ１の電流を流す。すなわち、このメモリセルが書き換えのために選択されると、ワード線ＷＬが低レベル０から高レベルＶ１となる。その後、ビット線ＢＬは低レベル０のままであるが、ソース線ＳＬは低レベル０から高レベルＶ１となる。このため、電流はソース線ＳＬからビット線ＢＬの向きに流れることになる。この電流がしきい値よりも大きければ、このメモリセルには本来の書き換え情報とは異なる情報が書き込まれることになる。また、ここで本来の書き換え情報とは異なる情報の書き込みが完了しない場合もある。
　逆向きの電流（－Ｉ１）を流す書き込み時間、すなわちパルス幅はｔ１である。この書き込みが終了すると、ソース線ＳＬは低レベル０に戻る。なお、既に書き込まれていた情報がこの異なる情報であった場合には、情報の状態そのものは変化しない。その後、本来の書き込み電流（Ｉ１）を流す。ここでは、ソース線ＳＬは低レベル０のままであるが、ビット線ＢＬが低レベル０から高レベルＶ１となる。このときのパルス幅はｔ２である。この例では、ｔ１とｔ２をほぼ等しくしている（ｔ１≒ｔ２）。この電流（Ｉ１）は、書き換えのしきい値電流よりも大きく取り、メモリセルには所望の情報が書き込まれることになる。書き込みが終了すると、ワード線ＷＬは低レベル０に戻る。
　図２Ｂは、上記の動作例と逆の場合である。すなわち、本来書き込むべき情報に対応した電流が－Ｉ１の場合である。この場合は、ワード線ＷＬを選択した後、まずビット線ＢＬを低レベル０から高レベルＶ１にして逆向きの電流（Ｉ１）を流し、その後、ソース線ＳＬを低レベル０から高レベルＶ１にして本来の書き込み電流（－Ｉ１）を流す。このようにして、本来の書き込み電流（－Ｉ１）とは逆向きの電流（Ｉ１）を最初に流し、その後、本来の書き込み電流（－Ｉ１）を流す。これにより、たとえこのメモリセルに同じ情報の書き込みが連続して行われたとしても、このメモリセルのトンネル磁気抵抗素子ＴＭＲには、書き換え毎に双方向の電流（－Ｉ１、Ｉ１）がペアで流れるので、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化が抑制される。
　図３は、上記メモリセルの概略断面図である。メモリセルの選択トランジスタを構成するＭＯＳＦＥＴは、シリコン基板１００上に形成されている。このＭＯＳＦＥＴは、ドレイン領域Ｄ、ソース領域Ｓ、ワード線ＷＬと一体に形成されたゲート電極を備えているが、ドレイン領域Ｄとソース領域Ｓの電気的な動作は、必要に応じて相互に入れ替わり得る。
　ＭＯＳＦＥＴのソース領域Ｓにはソース線ＳＬが接続され、ドレイン領域Ｄにはビット線ＢＬが接続されている。ソース線ＳＬおよびビット線ＢＬは、金属配線によって構成されている。ソース線ＳＬとビット線ＢＬとの間には、トンネル磁気抵抗素子ＴＭＲが形成されている。図に示すように、トンネル磁気抵抗素子ＴＭＲは、ＭＯＳＦＥＴのドレイン領域Ｄに接続された金属配線ＭＬの直上部に配置されている。このように、表面が平坦な金属配線ＭＬの直上部にトンネル磁気抵抗素子ＴＭＲを配置することにより、良好な特性を持ったトンネル磁気抵抗素子ＴＭＲを実現することができる。
　上記トンネル磁気抵抗素子ＴＭＲは、少なくとも２つの磁性層を備えている。その一つは、スピンの向きが固定された固定層ＰＬであり、もう一つは、スピンの向きが固定層ＰＬに対して図４Ａの平行状態、または図４Ｂの反平行状態の２状態をとる自由層ＦＬである。また、固定層ＰＬと自由層ＦＬとの間には、絶縁材料で構成されたトンネル障壁膜ＴＢが設けられている。
　図４Ｃは、前記図３に示した金属配線ＭＬとビット線ＢＬとの間に配置されたトンネル磁気抵抗素子ＴＭＲの拡大断面図である。金属配線ＭＬの上部には、まず金属層１０８が配置されている。金属層１０８の上部には、固定層ＰＬが配置されているが、この例では、固定層ＰＬは、反強磁性体膜１０３と強磁性体膜１０２との２層構造となっている。このように、反強磁性体膜１０３上に強磁性体膜１０２を積層することによって、最初に定めた磁化の向きが強固に固定されることになるので、書き換え時の電流などによって磁化が変化しない安定な固定層ＰＬが得られる。
　固定層ＰＬの上部にはＭｇＯなどの絶縁膜１０１からなるトンネル障壁膜ＴＢが配置され、トンネル障壁膜ＴＢの上部には自由層ＦＬが配置されている。また、自由層ＦＬの上部には金属層１０７が配置され、金属層１０７の上部にはビット線ＢＬが配置されている。
　この例では、自由層ＦＬは、強磁性体膜１０４、Ｒｕなどからなる金属層１０５および強磁性体膜１０６の３層構造となっている。また、強磁性体膜１０４の磁化と強磁性体膜１０６の磁化は、互いに反平行となっている。なお、ここでは、２層の強磁性体膜１０４、１０６で１層の金属層１０５を挟んだ３層構造としたが、４層以上の多層構造としてもよい。例えば４つの強磁性体膜を用いてそれらの間に金属層（この場合は合計で３つの金属層が必要となる）を挿入した構造としてもよい。このように、自由層ＦＬを多層構造とすることにより、熱の擾乱による自由層ＦＬの磁化の向きの揺らぎに対する耐性を高めることができる。一般に、温度が上がると、自由層ＦＬの磁化の向きが熱によって揺らぎ易くなり、書き込んだ向きとは逆の向きに回転してしまう確率が高くなるが、自由層ＦＬを多層構造とすることによって、逆向きに回転する確率を実用上問題無い低レベルに抑えることができる。また、書き換えを行なう電流のしきい値を低く抑えることができる。
　このように、本実施の形態によれば、書き換え時にトンネル磁気抵抗素子ＴＭＲに双方向の電流をペアで流すことにより、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化を抑制することができるので、ＳＰＲＡＭの信頼性を向上させることができる。また、トンネル磁気抵抗素子ＴＭＲの自由層ＦＬを多層構造とすることにより、熱の擾乱に強い安定したメモリセルを実現できるので、ＳＰＲＡＭの信頼性をさらに向上させることができる。
　（実施の形態２）
　図５は、本実施の形態のメモリセルの動作例を示すタイミングチャートである。メモリセルの構成は、前記実施の形態１と同一である。また、ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのそれぞれの低レベル信号は０であり、高レベル信号はＶ１である。ここでは、本来の書き込み情報に対応した電流（Ｉｗ）の向きを正の向きとする。
　本実施の形態の動作例は、本来の情報の書き込み前に流す逆向きの電流のパルス幅ｔ１が、本来の書き込み電流のパルス幅ｔ２よりも短い（ｔ１＜ｔ２）ことが特徴である。図５Ａの動作例では、本来の書き込み電流はＩ１であり、そのパルス幅ｔ２よりも、その前に流す逆向きの電流－Ｉ１のパルス幅ｔ１の方が短い。同様に、図５Ｂの動作例では、本来の書き込み電流は－Ｉ１であり、そのパルス幅ｔ２よりも、その前に流す逆向きの電流Ｉ１のパルス幅ｔ１の方が短い。
　本実施の形態によれば、前記実施の形態１の効果と共に、書き換え時間を短縮できるという効果が得られる。
　（実施の形態３）
　図６は、本実施の形態のメモリセルの動作例を示すタイミングチャートである。メモリセルの構成は、前記実施の形態１と同一である。ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのそれぞれの低レベル信号は０であるが、高レベル信号は、ワード線ＷＬおよびビット線ＢＬがＶ１、ソース線ＳＬがＶ２である。また、本来の書き込み情報に対応した電流（Ｉｗ）の向きを正の向きとする。
　本実施の形態の動作例は、本来の情報の書き込み前に流す逆向きの電流の絶対値の大きさよりも、本来の書き込み時に流す電流の絶対値の大きさが大きいことが特徴である。これにより、メモリセルに対して本来の書き込みを確実に行なうことができる。
　図６Ａの動作例では、本来の書き込み電流は－Ｉ２であり、これはその前に流す逆向きの電流（Ｉ１）よりも絶対値で大きい（|－Ｉ２|＞|Ｉ１|）。同様に、図６Ｂの動作例では、本来の書き込み電流はＩ２であり、これはその前に流す逆向きの電流（－Ｉ１）よりも絶対値で大きい（|Ｉ２|＞|－Ｉ１|）。ここでは、書き込みのパルス幅ｔ１、ｔ２が同じである例を示したが、異なっていてもよい。
　本実施の形態においても、同一メモリセルに同一情報の書き込みが連続して行われたとしても、トンネル磁気抵抗素子ＴＭＲには書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化が抑制される。
　（実施の形態４）
　図７は、本実施の形態のメモリセルの動作例を示すタイミングチャートである。メモリセルの構成は、前記実施の形態１と同一である。ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのそれぞれの低レベル信号は０であるが、高レベル信号は、図７Ａの動作例の場合、ワード線ＷＬおよびビット線ＢＬがＶ１、ソース線ＳＬがＶ３であり、図７Ｂの動作例の場合、ワード線ＷＬおよびソース線ＳＬがＶ１、ビット線ＢＬがＶ３である。また、本来の書き込み情報に対応した電流（Ｉｗ）の向きを正の向きとする。
　本実施の形態の動作例は、本来の情報の書き込み前に流す逆向きの電流のパルス幅ｔ１が、本来の書き込み時に流す電流のパルス幅ｔ２よりも短い（ｔ１＜ｔ２）ことが特徴である。これにより、逆向きの電流を短時間で必要・充分な量だけ流すことができるので、書き換え時間を短縮することができる。
　図７Ａの動作例では、本来の書き込み電流はＩ１であり、そのパルス幅はｔ２である。これに対し、その前に流す逆向きの電流は－Ｉ３であり、そのパルス幅はｔ１である。ここで、－Ｉ３は絶対値でＩ１よりも大きいが、そのパルス幅ｔ１は、本来の書き込み電流のパルス幅ｔ２よりも短い。同様に、図７Ｂの動作例では、本来の書き込み電流は－Ｉ１であり、そのパルス幅はｔ２である。これに対し、その前に流す逆向きの電流はＩ３であり、そのパルス幅はｔ１である。ここで、Ｉ３は絶対値で－Ｉ１よりも大きいが、パルス幅ｔ１は、本来の書き込み電流のパルス幅ｔ２よりも短い。
　本実施の形態においても、同一メモリセルに同一情報の書き込みが連続して行われたとしても、トンネル磁気抵抗素子ＴＭＲには書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化が抑制される。
　（実施の形態５）
　図８は、本実施の形態のメモリセルの動作例を示すタイミングチャートである。メモリセルの構成は、前記実施の形態１と同一である。ワード線ＷＬ、ビット線ＢＬ、ソース線ＳＬのそれぞれの低レベル信号は０であり、高レベル信号はＶ１である。また、本来の書き込み情報に対応した電流（Ｉｗ）の向きを正の向きとする。
　本実施の形態では、本来の情報の書き込み前に逆向きの電流をパルス幅ｔ１で１回流し、本来の書き込み時の電流をパルス幅ｔ１で２回流すことが特徴である。これにより、単一のパルス発生回路を用いて所望の書き込みを確実に行なうことができる。
　図８Ａの動作例では、本来の書き込み電流Ｉ１をパルス幅ｔ１で２回流すが、その前に逆向きの電流－Ｉ１をパルス幅ｔ１で１回流す。同様に、図８Ｂの動作例では、本来の書き込み電流－Ｉ１をパルス幅ｔ１で２回流すが、その前に逆向きの電流Ｉ１をパルス幅ｔ１で１回流す。
　本実施の形態においても、同一メモリセルに同一情報の書き込みが連続して行われたとしても、トンネル磁気抵抗素子ＴＭＲには書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化が抑制される。
　（実施の形態６）
　図９は、本実施の形態のＳＰＲＡＭの等価回路図である。このＳＰＲＡＭは、前記実施の形態１と同じく、選択トランジスタＭＣＴと、記憶された情報に応じて異なる抵抗値を取るトンネル磁気抵抗素子ＴＭＲとからなるメモリセルを有しているが、選択トランジスタＭＣＴとトンネル磁気抵抗素子ＴＭＲは、ビット線ＢＬとコモンソース線ＣＳＬとの間に直列に接続されて配置されている。また、本実施の形態では、上記コモンソース線ＣＳＬの電圧を一定にするという特徴があり、これにより、駆動回路やメモリセルアレイ構造を簡単にすることができる。
　図１０は、本実施の形態のメモリセルの動作例を示すタイミングチャートである。ここでは、コモンソース線ＣＳＬに印加する一定の電圧をＶＣＳＬとする。ワード線ＷＬは、低レベル信号が０であり、高レベル信号がＶ１である。一方、ビット線ＢＬは、低レベル信号が０であり、高レベル信号がＶＢ１である。また、ビット線ＢＬの低レベル信号０と高レベル信号ＶＢ１との間に、ＶＣＳＬが来るように、かつ書き込むべき方向の電流の値とその前に流す逆向きの電流の値がそれぞれ所望の値となるように設定する。書き換えを行なわないとき、ビット線ＢＬには、電圧ＶＣＳＬが印加されている。
　まず、ワード線ＷＬを低レベル０から高レベルＶ１に変化させてメモリセルを選択する。図１０Ａの動作例では、本来の書き込み電流はＩ１であり、そのパルス幅はｔ２であるが、その前に流す逆向きの電流は－Ｉ１であり、そのパルス幅はｔ１である。このため、ワード線ＷＬが高レベルＶ１になった状態でビット線ＢＬの電位はＶＣＳＬから０となる。これによって、逆向きの電流－Ｉ１がｔ１だけ流れる。一方、本来の書き込み時には、ビット線ＢＬの電位は高レベルＶＢ１となる。これにより、本来の書き込みに必要な電流Ｉ１がｔ２だけ流れる。図１０Ｂは、書き込み情報が図１０Ａと逆である場合の動作例である。
　本実施の形態においても、同一メモリセルに同一情報の書き込みが連続して行われたとしても、トンネル磁気抵抗素子ＴＭＲには書き換え毎に双方向の電流がペアで流れるので、トンネル磁気抵抗素子ＴＭＲを構成する膜の劣化が抑制される。
　本実施の形態の効果を図１１および図１２を用いて詳細に説明する。メモリセルのトンネル磁気抵抗素子ＴＭＲは、前記実施の形態１と同じく、固定層ＰＬ、自由層ＦＬおよびトンネル障壁膜ＴＢで構成されている。また、図１１では、トンネル障壁膜ＴＢを拡大して示している。
　まず、書き換えを行なっていない初期のトンネル磁気抵抗素子ＴＭＲは、図１１Ａに示すように、トンネル障壁膜ＴＢにトラップが無いか、有ったとしても僅かである。しかし、一方向の電流が連続して極めて多数回流れた後には、図１１Ｂに示すように、固定層ＰＬとの界面近傍または自由層ＦＬとの界面近傍に多数のトラップが発生する。図１１Ｂは、自由層ＦＬとの界面近傍にトラップが発生した状態を示している。
　トンネル障壁膜ＴＢの内部に上記のようなトラップが発生すると、このトラップを介してトンネル障壁膜ＴＢの内部に電流が流れたり、この電流によってトンネル障壁膜ＴＢが劣化し、ついにはパンチスルーを起こしてしまう場合がある。
　しかし、前述した本発明の書き込み動作によれば、トンネル障壁膜ＴＢの内部に一方向の電流が連続して極めて多数回流れたとしても、常に双方向の電流がペアで流れるため、図１１Ｃに示すように、トンネル障壁膜ＴＢの内部に発生するトラップの数は少なく、かつその分布が偏ることもない。これにより、トンネル障壁膜ＴＢの劣化が抑制されるので、メモリセルの信頼性が向上する。なお、この効果を実現するためには、本来の書き込み前に逆向きの電流を流すとき、必ずしも反対情報の書き込みを完了させる必要はない。すなわち、反対情報の書き込みが完全に終了する前に逆向きの電流の供給を停止してもよい。
　ＳＰＲＡＭでは、トンネル障壁膜ＴＢを挟む固定層ＰＬと自由層ＦＬの相対的な磁化の向きが平行状態または反平行状態となるので、この２つの状態における電気抵抗の差を“１”と“０”の２値情報として記憶させる。図１２Ａは、書き換えを行なっていない初期のトンネル磁気抵抗素子ＴＭＲにおいて、固定層ＰＬと自由層ＦＬの相対的な磁化の向きが反平行となっている状態を示している。この状態で、この磁化の向きに対応する記憶情報の書き込みが、多数回連続したとする。その場合は、磁化の向きは変化しないが、電流が多数回流れるので、この電流によって自由層ＦＬの磁化を実現しているスピンはエネルギーを得る。その結果、図１２Ｂに示すように、自由層ＦＬの一部が逆方向に回転する場合が起こり得る。このような状態となると、メモリセルとしては、信号量が低下したことと等価となる。また、他のディスターブ耐性も弱くなり、リテンション時間も短くなってしまう。しかし、本発明の書き込み動作においては、たとえ一方向の磁化に対応する書き込みが同一メモリセルに対して極めて多数回繰り返されたとしても、このメモリセルには書き換え毎に双方向の電流がペアで流れるので、上記のような現象が起こり難くなるのである。
　（実施の形態７）
　図１３は、本実施の形態のＳＰＲＡＭのメモリセルアレイを示す回路図である。図中のＭＣ１１、ＭＣ１２は、メモリセルアレイ中のメモリセルを代表して示している。
　選択トランジスタＭＳとトンネル磁気抵抗素子ＴＭＲとからなるメモリセルＭＣ１１、ＭＣ１２のそれぞれは、下位のローカルビット線ＢＬ１とローカルソース線ＳＬ１とに接続されており、メモリセルアレイＡＲ１１は、同様な構成を有するメモリセルアレイＡＲ２１と共に、上位のグローバルビット線ＧＢ１１に接続されている。また、グローバルビット線ＧＢ１１の隣のグローバルビット線ＧＢ１２には、メモリセルアレイＡＲ１１と同様な構成を有するメモリセルアレイＡＲ１２、ＡＲ２２が接続されている。
　メモリセルアレイＡＲ１１の構成を述べると、ローカルビット線ＢＬ１とローカルソース線ＳＬ１とに対して書き換えドライバが各々用意されている。すなわち、ローカルビット線ＢＬ１とローカルソース線ＳＬ１とに対してビット線ドライバＷＢ１、ソース線ドライバＷＳ１が配置されている。これらのドライバ（ＷＢ１、ＷＳ１）の入力は、一方がグローバルビット線ＧＢ１１に接続され、他方が選択信号線ＷＳＳ１、ＷＢＳ１に接続されている。ここで、メモリセルアレイＡＲ１１を挟んで、物理的にビット線ドライバＷＢ１とソース線ドライバＷＳ１とが反対側に配置されている場合もある。また、読み出しのために、グローバルビット線ＧＢ１１とローカルビット線ＢＬ１とを選択的に接続する回路ＲＳ１１、およびローカルソース線ＳＬ１を選択的に接地する回路ＲＳ１２とが配置されており、その選択信号がＲＳ１である。
　上記の回路によれば、少数のメモリセル毎にローカルビット線とローカルソース線とを配置するので、前述した情報の書き換え時に、必要・充分な書き換え電流をメモリセルに供給することができる。また、ローカルビット線とローカルソース線の寄生容量が小さいので、消費電力も小さく、かつ、ローカルビット線とローカルソース線の寄生抵抗も小さいので電圧降下も小さいことから、低電圧での書き換えが可能となる。また、メモリセルアレイを挟んでビット線ドライバとソース線ドライバとが反対側に配置されているため、電流経路のメモリセル位置依存性をさらに小さくすることができる。
　図１４は、図１３に示した回路の書き換え動作例を示すタイミングチャートである。ここでは、ローカルビット線ＢＬ１とローカルソース線ＳＬ１とに接続されたメモリセルＭＣ１１が選択される場合を例に挙げて説明する。
　この動作例では、書き換え情報に対応した信号がグローバルビット線ＧＢ１１より与えられる。すなわち、グローバルビット線ＧＢ１１が低レベルとなる信号が本来書き込むべき情報に対応している。従って、本発明の書き換え動作の特徴として、最初に、それとは逆の信号が与えられる。以下、この動作につき、順を追って示す。
　まず、グローバルビット線ＧＢ１１が低レベルから高レベルとなる。本来の信号と逆の信号である。ここで、選択信号線ＷＳＳ１、ＷＢＳ１が選択され、ローカルビット線ＢＬ１とローカルソース線ＳＬ１の書き換えドライバＷＢ１、ＷＳ１が活性化される。ワード線Ｗ１１が選択されることにより、メモリセルＭＣ１１には本来の書き換え電流Ｉｗとは逆向きの書き換え電流が流れる。
　その後、ワード線Ｗ１１が非選択となり、選択信号線ＷＳＳ１、ＷＢＳ１が元に戻り、グローバルビット線ＧＢ１１も低レベルとなる。続いて、本来書き込むべき信号の書き込みに移る。グローバルビット線ＧＢ１１の信号は、本来の書き込み信号に対応した低レベルであり、この状態で、選択信号線ＷＳＳ１、ＷＢＳ１が選択され、ローカルビット線ＢＬ１とローカルソース線ＳＬ１の書き換えドライバＷＢ１、ＷＳ１が活性化され、ワード線Ｗ１１が選択される。これによって、メモリセルＭＣ１１には本来の向きの書き換え電流Ｉｗが流れる。
　図１５は、本来の書き換え信号が図１４の動作例と逆の場合である。この場合は、最初の書き換え時のグローバルビット線ＧＢ１１は低レベルであり、その後の本来の書き換え時にグローバルビット線ＧＢ１１が高レベルとなる。選択信号線ＷＳＳ１、ＷＢＳ１やワード線Ｗ１１は、図１４と同様な動作となる。なお、逆向きの電流パルスと本来の向きの電流パルスの相互の電流絶対値の大きさやパルス幅は、用途に応じて前記実施の形態のような変形が可能である。このように、本動作例によれば、図１３の階層化されたビット線とソース線とを備えたメモリセルアレイに対して、本発明の特徴である双方向の書き換え電流パルスを印加することができる。
　（実施の形態８）
　図１６は、ＳＰＲＡＭのメモリセルアレイの別例を示す回路図である。この回路には、ＳＰＲＡＭが形成された半導体チップの外部からの書き換え情報を伝える信号線ＩＯと、前記図１３に示したメモリセルアレイとの間の回路構成が示されている。グローバルビット線ＧＢ１１、ＧＢ１２に接続されたメモリセルアレイの構成は前記図１３と同じである。
　グローバルビット線ＧＢ１１、ＧＢ１２は、選択スイッチＧＳ１１、ＧＳ１２によって一つに束ねられて信号線ＧＩＯとなる。信号線ＧＩＯは、読み出し選択信号ＲＥによって、センスアンプと書き換え用のデータラッチとを兼ねるセンスアンプ／書き換えラッチ（ＳＡ／ＤＬ）に接続される。このＳＡ／ＤＬの端子ＳＩＯには、書き換え時（ＷＥが活性化）に信号線ＩＯからＳＡ／ＤＬでラッチされて伝えられた書き換え信号が現れる。また、読み出し時（ＲＥが活性化）にはメモリセルからの読み出し信号がＳＡ／ＤＬで増幅されるために現れる。ＳＡＡは、ＳＡ／ＤＬの起動信号である。
　ＳＡ／ＤＬには、列選択信号ＹＳによって接続される信号線ＩＯから書き換え信号が入力される。また、ＳＡ／ＤＬは、読み出されたメモリセルの信号を信号線ＩＯに出力する。信号線ＧＩＯは、また、書き換え選択信号ＷＥによって、端子ＳＩＯの信号に応じた出力をＰＷとＭＷとによって制御されて出力する回路ＰＣＣに接続されている。このような回路構成により、本発明の特徴である双方向の書き換え電流パルスを印加することが可能となる。
　図１７は、上記回路の動作例を示すタイミングチャートである。まず、信号線ＩＯが半導体チップまたはメモリマクロの外部から与えられた書き込み信号に対応して低レベルから高レベルに変化する。このとき、列選択信号ＹＳが活性化され、その活性化信号ＳＡＡがセンスアンプ／書き換えラッチ（ＳＡ／ＤＬ）に取り込まれてラッチされる。
　次いで、書き換え選択信号ＷＥが活性化され、回路ＰＣＣと信号線ＧＩＯとが電気的に接続される。また、これと同時にグローバルビット線ＧＢ１１が活性化され、回路ＰＣＣの出力がグローバルビット線ＧＢ１１に電気的に接続される。このとき、まずＰＷが高レベルとなる。ＭＷは低レベルのままである。このため、本来書き換えるべき信号とは逆の極性の信号がグローバルビット線ＧＢ１１に現れる。その後、書き換えドライバ活性化信号ＷＳＳ１、ＷＢＳ１およびワード線Ｗ１１が選択され、本来の信号とは逆の向きの電流信号がメモリセルに流れる。この動作が終了すると、書き換えドライバ活性化信号ＷＳＳ１、ＷＢＳ１、ワード線Ｗ１１およびＰＷは元に戻る。次に、今度はＭＷが高レベルとなる。ＰＷは低レベルのままである。この状態では、本来の書き込み信号に対応した信号が回路ＰＣＣより出力される。これにより本来書き換えるべき信号がグローバルビット線ＧＢ１１に現れ、書き換えドライバ活性化信号ＷＳＳ１、ＷＢＳ１およびワード線Ｗ１１が選択され、メモリセルには本来の信号の向きの電流信号が流れる。本来の書き換え信号がこの動作例と逆の場合には、信号線ＩＯに逆の信号が現れるが、動作は本例と同様に行なうことができ、本来の書き換えに必要な電流とは逆向きの電流をメモリセルに流すという動作を実現できる。以上のような動作例により、本発明の特徴である双方向の書き換え電流パルスを印加することができる。
　（実施の形態９）
　図１８は、ＳＰＲＡＭのメモリセルアレイの別例を示す平面図である。本実施の形態では、グローバルビット線の下にローカルビット線とソース線とを配置している。上位のグローバルビット線は示していない。メモリセルの面積は、ワード線あるいはビット線の配線ピッチを２Ｆとした場合、８Ｆ２である。
　図１９には、図１８のＡ－Ａ’線に沿ったメモリセルアレイ（ＭＣＡ）の断面図および図１８には示さない周辺回路（ＳＡＢ）の断面図が示されている。また、図２０Ａは、図１８のＢ－Ｂ’線に沿ったメモリセルアレイの断面図であり、図２０Ｂは、図１８のＣ－Ｃ’線に沿ったメモリセルアレイの断面図である。
　メモリセルは、１個のｎＭＯＳトランジスタと１個のトンネル磁気抵抗素子とからなり、ワード線は、ｎＭＯＳトランジスタのゲート電極ＧＮに接続されている。ゲート電極ＧＮの材料は、ポリシリコン、あるいはポリシリコンの上部にシリサイドまたはタングステンを積層した低抵抗導電膜である。メモリセルのｎＭＯＳトランジスタおよび周辺回路のｎＭＯＳトランジスタは、ｐ型半導体領域ＰＷＥＬに形成され、周辺回路のｐＭＯＳトランジスタは、ｎ型半導体領域ＮＷＥＬに形成されている。ｐ型半導体領域ＰＷＥＬおよびｎ型半導体領域ＮＷＥＬは、ｐ型シリコン基板（ｐ－Ｓｕｂ）の主面に形成されたｎ型半導体領域ＤＷＥＬの上部に形成されている。
　メモリセルの一部を構成するｎＭＯＳトランジスタの拡散層ＬＮの一方には、ソース線コンタクトＳＬＣが接続されている。ソース線コンタクトＳＬＣは、隣接するメモリセルと共有化され、小面積化されている。ソース線コンタクトＳＬＣの上部には、ワード線（ゲート電極ＧＮ）と直交する方向にソース線ＳＬが配線されている。一方、ソース線コンタクトＳＬＣが接続されていないｎＭＯＳトランジスタの拡散層ＬＰには、下部電極コンタクトＢＥＣが接続されている。下部電極コンタクトＢＥＣは、下部電極ＢＥを介してトンネル磁気抵抗素子ＴＭＲに接続されている。
　トンネル磁気抵抗素子ＴＭＲは、少なくとも１層のトンネル障壁膜ＴＢとその上下に配置された磁性体からなる固定層ＰＬおよび自由層ＦＬを含んでいる。固定層ＰＬは、内部電子のスピンの向きが一定方向に固定されているが、自由層ＦＬは、内部電子のスピンの向きが固定層ＰＬに対して平行・反平行状態のいずれかの状態にある。この例では、トンネル障壁膜ＴＢと下部電極ＢＥとの間に固定層ＰＬが配置され、トンネル磁気抵抗素子ＴＭＲの上層に配置されたビット線ＢＬとトンネル障壁膜ＴＢとの間に自由層ＦＬが配置されている。ビット線ＢＬは、ワード線（ゲート電極ＧＮ）と直交し、ソース線ＳＬと平行に配置されている。トンネル磁気抵抗素子ＴＭＲの平面形状は、ビット線ＢＬに平行な方向がワード線に平行な方向に比べて長い長方形あるいは楕円形となっている。これにより、自由層ＦＬのスピン方向の保持特性が良好になるという利点がある。
　このような構造のメモリセルを用いることにより、本発明の特徴である本来の書き換えの前にこれとは逆特性の書き換えを行う動作を実現することができる。
　（実施の形態１０）
　図２１は、ＳＰＲＡＭのメモリセルアレイの別例を示す平面図である。また、図２２は、図２１のＡ－Ａ’線に沿ったメモリセルアレイの断面図であり、図２３は、図２１のＢ－Ｂ’線に沿ったメモリセルアレイの断面図である。
　本実施の形態のメモリセルは、２本のゲート電極ＧＮと１個のトンネル磁気抵抗素子ＴＭＲとを含んでいる。これらのゲート電極ＧＮは、ワード線を構成している。また、メモリセルの拡散層（ソース、ドレイン領域）はゲート電極ＧＮのみによって分離されており、隣り合うメモリセル同士は、ゲート電圧が０Ｖで電気的に絶縁されていることを利用して分離されている。これにより、メモリセル１個あたり２個のｎＭＯＳトランジスタを用いながら、小さなセル面積を実現することができる。
　Ｍ１～Ｍ５はメタル配線であり、Ｖ１～Ｖ３は配線層間のコンタクト層である。また、Ｖ０はメタル配線Ｍ１と拡散層またはゲート電極ＧＮとのコンタクト層である。トンネル磁気抵抗素子ＴＭＲは、メタル配線Ｍ４とメタル配線Ｍ５の間に配置されており、コンタクト層Ｖ３とは位置をずらせて配置されている。
　メタル配線Ｍ１は、ローカルソース線またはローカルビット線として用いられ、メタル配線Ｍ２は、ポリシリコンからなるワード線を一定の間隔で接続することにより低抵抗化している。メタル配線Ｍ３は、前述したグローバルビット線（書き込み用の場合もあれば、読み出し用の場合もあり、共用の場合もある）やグローバルソース線として用いられている。ローカルビット線は、ワード線と直交し、ローカルソース線と平行に配置されている。
　このようにレイアウトされたメモリセルを用いることにより、本発明の特徴である本来の書き換えの前にこれとは逆特性の書き換えを行う動作を実現することができる。
　（実施の形態１１）
　図２４は、ＳＰＲＡＭのメモリセルアレイの別例を示す断面図である。本実施の形態のメモリセルは、縦型ＭＯＳトランジスタで構成されており、これにより、Ｆを加工最小寸法としたときに、セル面積を４Ｆ２まで低減できるようになっている。ＧＡはゲート電極であり、ゲート電極ＧＡの上下のｎ＋領域はソース、ドレイン領域を構成している。また、ゲート電極ＧＡに所定のゲート電圧を印加したとき、ｐ領域を通じて上下のｎ＋領域（ソース、ドレイン領域）間に電流が流れるようになっている。ゲート電極ＧＡは、ｐ領域を環状に包む場合もあれば、２方向または３方向から挟み込む場合もある。また、縦型ＭＯＳトランジスタは、ｎチャネル型ＭＯＳトランジスタ、ｐチャネル型ＭＯＳトランジスタのいずれで構成することもできる。
　トンネル磁気抵抗素子ＴＭＲは、前記実施の形態と同じく、トンネル障壁膜ＴＢとその上下に配置された磁性体からなる固定層ＰＬおよび自由層ＦＬを含んでいる。図２４には、自由層ＦＬの上部に固定層ＰＬを配置した例が示されているが、固定層ＰＬの上部に自由層ＦＬを配置してもよい。また、トンネル磁気抵抗素子ＴＭＲの上部に縦型ＭＯＳトランジスタを配置することもできる。
　このように構成されたメモリセルを用いることにより、本発明の特徴である本来の書き換えの前にこれとは逆特性の書き換えを行う動作を実現することができる。
　（実施の形態１２）
　トンネル磁気抵抗素子ＴＭＲの固定層ＰＬおよび自由層ＦＬにおける磁化の向きは、図２５Ａ、Ｂに示すように、トンネル障壁膜ＴＢに対して垂直であってもよい。これは、磁化の向きがこのようになる材料を固定層ＰＬおよび自由層ＦＬに用いることにより、実現することができる。このような磁化の向きを有するトンネル磁気抵抗素子ＴＭＲは、トンネル障壁膜ＴＢに対して平行な磁化の向きを有するトンネル磁気抵抗素子ＴＭＲに比べると、熱による擾乱に対して２つの状態（平行・反平行）が安定であるという利点がある。従って、このようなトンネル磁気抵抗素子ＴＭＲを用いることにより、メモリセルのスケーリングが進んだ場合でも、広い温度範囲で安定に動作するメモリセルを実現することができる。
　以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
　本発明は、磁気抵抗変化を利用して情報を記憶させるメモリセルを有する半導体記憶装置に適用することができる。

Claims (9)

  1. 　複数のワード線と、
    　前記複数のワード線と直交する方向にそれぞれ延在する複数のビット線および複数のソース線と、
    　前記複数のワード線、前記複数のビット線および前記複数のソース線の所定の交点に配置された複数のメモリセルとを有し、
    　前記メモリセルは、選択トランジスタと、記憶された情報に応じて異なる抵抗値をとるトンネル磁気抵抗素子とで構成され、
    　前記トンネル磁気抵抗素子は、トンネル障壁膜とその両側に配置された磁性体からなる固定層および自由層を有し、
    　前記固定層は、磁化の向きが所定の方向に固定され、前記自由層は、磁化の向きが前記固定層の電子スピンの向きに対して平行、反平行のいずれかをとり、
    　前記トンネル磁気抵抗素子は、前記自由層の磁化の向きが前記固定層の電子スピンの向きに対して平行か、反平行かで異なる抵抗値を有し、
    　前記自由層の磁化の向きは、前記トンネル磁気抵抗素子に流れる電流の向きにより変更され、
    　前記選択トランジスタのゲート電極は、前記ワード線に電気的に接続され、
    　前記選択トランジスタのソース、ドレイン領域の一方は前記トンネル磁気抵抗素子の一方の端子に電気的に接続され、
    　前記トンネル磁気抵抗素子の他方の端子は、前記ビット線または前記ソース線の一方に電気的に接続され、
    　前記選択トランジスタの前記ソース、ドレイン領域の他方は、前記ビット線または前記ソース線の他方に電気的に接続された半導体記憶装置であって、
    　前記メモリセルに情報を書き込む際、前記メモリセルに対して書き込みに必要な電流とは逆向きの電流を供給した後、前記書き込みに必要な電流を供給する手段を備えたことを特徴とする半導体記憶装置。
  2. 　前記逆向きの電流のパルス幅は、前記書き込みに必要な電流のパルス幅より短いことを特徴とする請求項１記載の半導体記憶装置。
  3. 　前記書き込みに必要な電流の絶対値の大きさは、前記逆向きの電流の絶対値の大きさより大きいことを特徴とする請求項１記載の半導体記憶装置。
  4. 　前記逆向きの電流のパルス幅は、前記書き込みに必要な電流のパルス幅より短く、かつ前記逆向きの電流の絶対値の大きさは、前記書き込みに必要な電流の絶対値の大きさより大きいことを特徴とする請求項１記載の半導体記憶装置。
  5. 　前記逆向きの電流のパルス幅および電流の絶対値の大きさは、前記書き込みに必要な電流のパルス幅および電流の絶対値の大きさとそれぞれ同一であり、
    　前記逆向きの電流を流す回数は、前記書き込みに必要な電流を流す回数よりも多いことを特徴とする請求項１記載の半導体記憶装置。
  6. 　前記トンネル磁気抵抗素子の前記自由層は、複数層の強磁性体膜のそれぞれの間に金属層を挟んだ多層構造で構成されていることを特徴とする請求項１記載の半導体記憶装置。
  7. 　前記トンネル磁気抵抗素子の前記固定層は、強磁性体膜と反強磁性体膜との積層構造で構成されていることを特徴とする請求項１記載の半導体記憶装置。
  8. 　前記トンネル磁気抵抗素子の前記固定層および前記自由層のそれぞれの磁化の向きは、前記固定層および前記自由層と前記トンネル障壁膜との接合面に対して垂直方向であることを特徴とする請求項１記載の半導体記憶装置。
  9. 　前記選択トランジスタは、縦型ＭＯＳトランジスタからなり、前記トンネル磁気抵抗素子は、前記縦型ＭＯＳトランジスタの上部または下部に配置されていることを特徴とする請求項１記載の半導体記憶装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012003817A (ja) * 2010-06-18 2012-01-05 Sony Corp 記憶素子の駆動方法及び記憶装置
JP5657151B1 (ja) * 2014-01-23 2015-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
WO2015121921A1 (ja) * 2014-02-12 2015-08-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
WO2015121961A1 (ja) * 2014-02-14 2015-08-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
JP2018129109A (ja) * 2017-02-10 2018-08-16 東芝メモリ株式会社 磁気メモリ装置
JP2020528666A (ja) * 2017-07-19 2020-09-24 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ メモリデバイスを製造する方法、およびメモリデバイス

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101952272B1 (ko) * 2012-11-06 2019-02-26 삼성전자주식회사 반도체 기억 소자
WO2014209392A1 (en) 2013-06-28 2014-12-31 Intel Corporation Apparatus for low power write and read operations for resistive memory
TWI608485B (zh) * 2016-06-07 2017-12-11 來揚科技股份有限公司 電阻式記憶體的讀寫控制裝置
JP2018163710A (ja) * 2017-03-24 2018-10-18 東芝メモリ株式会社 半導体記憶装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004152449A (ja) * 2002-10-31 2004-05-27 Toshiba Corp 磁気メモリ
WO2005038812A1 (ja) * 2003-09-16 2005-04-28 Nec Corporation 半導体記憶装置及び半導体記憶装置のデータ書き込み方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10032278C1 (de) 2000-07-03 2001-11-29 Infineon Technologies Ag Verfahren zur Verhinderung von Elektromigration in einem MRAM
JP2006093432A (ja) * 2004-09-24 2006-04-06 Sony Corp 記憶素子及びメモリ
JP4012196B2 (ja) 2004-12-22 2007-11-21 株式会社東芝 磁気ランダムアクセスメモリのデータ書き込み方法
JP2007184063A (ja) * 2006-01-10 2007-07-19 Renesas Technology Corp 不揮発性半導体記憶装置
DE602006013948D1 (de) * 2006-05-04 2010-06-10 Hitachi Ltd Magnetspeichervorrichtung
JP4935183B2 (ja) * 2006-05-18 2012-05-23 株式会社日立製作所 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004152449A (ja) * 2002-10-31 2004-05-27 Toshiba Corp 磁気メモリ
WO2005038812A1 (ja) * 2003-09-16 2005-04-28 Nec Corporation 半導体記憶装置及び半導体記憶装置のデータ書き込み方法

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012003817A (ja) * 2010-06-18 2012-01-05 Sony Corp 記憶素子の駆動方法及び記憶装置
JP5657151B1 (ja) * 2014-01-23 2015-01-21 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
US9620564B2 (en) 2014-02-12 2017-04-11 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device and method for producing a semiconductor device
WO2015121921A1 (ja) * 2014-02-12 2015-08-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
US9640585B1 (en) 2014-02-12 2017-05-02 Unisantis Electronics Singapore Pte. Ltd. Method of producing a semiconductor device
JP5885050B2 (ja) * 2014-02-12 2016-03-15 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
WO2015121961A1 (ja) * 2014-02-14 2015-08-20 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置、及び半導体装置の製造方法
US9590175B2 (en) 2014-02-14 2017-03-07 Unisantis Electronics Singapore Pte. Ltd. Method for producing a semiconductor device
US9553130B2 (en) 2014-02-14 2017-01-24 Unisantis Electronics Singapore Pte. Ltd. Semiconductor device and method for producing a semiconductor device
JP5867951B2 (ja) * 2014-02-14 2016-02-24 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置、及び半導体装置の製造方法
JP2018129109A (ja) * 2017-02-10 2018-08-16 東芝メモリ株式会社 磁気メモリ装置
JP2020528666A (ja) * 2017-07-19 2020-09-24 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ メモリデバイスを製造する方法、およびメモリデバイス
JP7106626B2 (ja) 2017-07-19 2022-07-26 インターナショナル・ビジネス・マシーンズ・コーポレーション メモリデバイスを製造する方法、およびメモリデバイス

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