KR100728586B1 - 메모리 셀, 기억장치 및 메모리 셀의 제조방법 - Google Patents

메모리 셀, 기억장치 및 메모리 셀의 제조방법 Download PDF

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Abstract

가변저항소자(31)와 쇼트키 다이오드(32)가 서로 직렬로 접속된 메모리 셀(33). 기억장치에 있어서, 비트라인(BL0, BL1, BL2)은 열방향으로 배열되고, 비트라인(BL)의 일단은 비트라인 디코더(34)에 접속되고, 그 타단은 판독회로(37)에 접속된다. 워드라인(WL0, WL1, WL2)은 비트라인(BL)과 교차하는 행방향으로 배열되고, 워드라인(WL)의 양단은 워드라인 디코더(35, 36)에 접속된다. 즉, 비트라인(BL) 및 워드라인(WL)은 매트릭스 형상으로 배열되고, 비트라인(BL)과 워드라인(WL)이 서로 교차하는 위치에 메모리 셀(33)이 배치되어, 기억장치를 구성한다. 메모리 셀(33) 및 기억장치에 있어서의 판독 장해의 양향이 감소된다.

Description

메모리 셀, 기억장치 및 메모리 셀의 제조방법{MEMORY CELL, MEMORY DEVICE AND MANUFACTURING METHOD OF MEMORY CELL}
도 1은 종래의 가변저항소자의 인가펄스수와 저항값의 관계를 개략적으로 나타내는 그래프;
도 2는 종래의 가변저항소자의 인가펄스수와 저항값의 관계를 개략적으로 나타내는 그래프;
도 3은 종래의 가변저항소자의 인가펄스의 극성과 저항값의 관계를 개략적으로 나타내는 그래프;
도 4는 종래의 가변저항소자의 인가펄스의 극성과 저항값의 관계를 개략적으로 나타내는 그래프;
도 5의 A는 본 발명에 따른 기억장치의 개략구성을 나타내는 블록도;
도 5의 B는 본 발명에 따른 기억장치의 판독시에 인가되는 전압의 상황을 나타내는 도면;
도 6은 본 발명에 따른 메모리 셀의 제조방법의 실시형태 1에 있어서의 제조공정을 설명하기 위한 개략도;
도 7은 본 발명에 따른 메모리 셀의 제조방법의 실시형태 1에 있어서의 제조공정을 설명하기 위한 개략도;
도 8은 본 발명에 따른 메모리 셀의 제조방법의 실시형태 1에 있어서의 제조공정을 설명하기 위한 개략도;
도 9는 본 발명에 따른 메모리 셀의 제조방법의 실시형태 1에 있어서의 제조공정을 설명하기 위한 개략도;
도 10은 본 발명에 따른 메모리 셀의 제조방법의 실시형태 1에 있어서의 제조공정을 설명하기 위한 개략도;
도 11은 본 발명에 따른 메모리 셀의 제조방법의 실시형태 1에 있어서의 제조공정을 설명하기 위한 개략도;
도 12는 본 발명에 따른 메모리 셀의 제조방법의 실시형태 1에 있어서의 제조공정을 설명하기 위한 개략도;
도 13은 본 발명에 따른 메모리 셀의 제조방법의 실시형태 2에 있어서의 제조공정을 설명하기 위한 개략도;
도 14는 본 발명에 따른 메모리 셀의 제조방법의 실시형태 2에 있어서의 제조공정을 설명하기 위한 개략도;
도 15는 본 발명에 따른 메모리 셀의 제조방법의 실시형태 2에 있어서의 제조공정을 설명하기 위한 개략도;
도 16은 본 발명에 따른 메모리 셀의 제조방법의 실시형태 2에 있어서의 제조공정을 설명하기 위한 개략도;
도 17은 본 발명에 따른 메모리 셀의 제조방법의 실시형태 2에 있어서의 제조공정을 설명하기 위한 개략도;
도 18은 본 발명에 따른 메모리 셀의 제조방법의 실시형태 2에 있어서의 제조공정을 설명하기 위한 개략도;
도 19는 본 발명에 따른 메모리 셀의 제조방법의 실시형태 2에 있어서의 제조공정을 설명하기 위한 개략도;
도 20은 본 발명에 따른 메모리 셀의 제조방법의 실시형태 2에 있어서의 제조공정을 설명하기 위한 개략도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판(기판) 2 : 소자분리영역
10 : 불순물 영역 11, 12, 18, 21, 28 : 절연막
13 : 개구부 14, 17, 23, 23L, 26, 26L : 금속막
15, 24, 24L : 저항기 15L : 가변저항막
15a, 24a : 제1 가변저항막 15b, 24b : 제2 가변저항막
16, 25 : 금속실리사이드막 19 : 텅스텐 배선
20 : 스토퍼막 22e : 다결정규소 영역
27 : 하드마스크 27L : 하드마스크막
29 : 텅스텐 플러그 30 : 금속 배선
31 : 가변저항소자 32 : 쇼트키 다이오드
33 : 메모리 셀 34 : 비트라인 디코더
35, 36 : 워드라인 디코더 BL(BL0, BL1, BL2) : 비트라인
WL(WL0, WL1, WL2) : 워드라인
본 발명은 가변저항소자와 쇼트키 다이오드의 직렬회로로 구성된 1D1R형(단위 셀이 하나의 다이오드와 하나의 가변저항소자로 구성됨) 메모리 셀, 이러한 메모리 셀이 매트릭스 형상으로 배열된 기억장치, 및 이러한 메모리 셀의 제조방법에 관한 것이다.
최근, 개발되고 있는 MRAM(Magnetic Random Access Memory)의 대부분은, 거대 자기저항재료의 강자성체의 잔류자기에 의해 정보를 기억하는 강자성 메모리 셀을 구성하고, 자화방향의 상이함으로 인해 발생되는 전기저항값의 변화를 전압으로 변환함으로써 기억된 정보를 판독하는 방식을 채용하고 있다. 강자성 메모리 셀에 기록용 금속배선을 설치하고, 이 기록용 금속배선에 밀리암페어 정도의 전류를 흘린 경우에 발생되는 자장에서 강자성 메모리 셀의 자화방향을 변화시킴으로써, 강자성 메모리 셀에 정보가 기록 또는 재기록된다.
MRAM(즉, 강자성 메모리 셀)에 있어서, 기록시에 큰 전류(밀리암페어 정도)를 흘릴 필요가 없기 때문에, 기록용 배선은 금속으로 형성된다. 이러한 MRAM의 예로는, 서로 교차하는 1쌍의 배선이 기록 및 판독라인으로서 모두 기능하고, 셀 선택용 전계효과 트랜지스터와 거대 자기저항 박막을 포함하는 자기저항소자가 조합된 1T1R형(단위 셀이 하나의 트랜지스터와 하나의 자기저항소자로 구성됨) MRAM이 알려져 있다(예컨대, 일본 특허 공개 평6-84347(1994)호 참조). 이러한 거대 자기 저항 박막을 포함하는 메모리 셀은 자화방향에 따라서 전기저항값이 변화하는 자기저항 효과를 나타낸다.
또한, IBM사의 W.J.Gallagher 등은 서로 직렬로 접속되는 하나의 자기저항소자와 하나의 PN접합에 의해 형성된 하나의 다이오드를 포함하는 1D1R형(단위 셀이 하나의 다이오드와 하나의 자기저항소자로 구성됨) MRAM이 매트릭스 형상으로 형성된 X-Y배선에 의해 접속된 메모리 어레이(기억장치)를 개시하고 있다(미국 특허 제5,640,343호 참조). 이 기술에 따르면, 단순한 매트릭스 배선에 의해 자기저항소자가 끼워진 구조에서 발생되는 우회전류를 다이오드에 의해 피할 수 있고, 상기 구조는 1T1R형과 비교해서 간단하므로, 메모리 셀의 면적을 감소시킬 수 있는 가능성이 있다. 서로 직렬로 접속되는 하나의 터널 자기저항소자(TMR 소자)와 PN접합에 의해 형성된 하나의 다이오드를 포함하는 단위 메모리 셀이 매트릭스 형상으로 형성된 X-Y배선에 의해 접속된 메모리 어레이에 있어서, TMR 소자의 저항값의 변동, 다이오드의 순방향 저항의 변동, 배선의 전압강하 등의 영향을 방지하기 위해 큰 자기저항비가 요구되므로, 메모리칩을 구성하는 것은 어렵다.
미국 특허 제5,640,343호에 개시된 제조방법에 따르면, X-Y배선 중 하나의 금속배선을 형성한 후 다이오드를 형성하는 공정이 행해지므로, p형 불순물을 함유하는 다결정 규소 및 n형 불순물을 함유하는 다결정 규소를 접합하여 다이오드를 형성한다. 다이오드의 형성시의 열처리에 의해 영향을 받는 금속배선의 용해 및 열화의 관점에서, 다이오드의 형성시에 고온 가열공정을 채용할 수 없다는 문제점이 있다. 그 결과, 다이오드의 특성이 열화되고 역바이어스시의 누설전류가 증가되기 때문에, 대규모의 메모리 어레이를 구성하는 것은 어렵다. 즉, 매트릭스 형상으로 배열된 MRAM내의 셀 면적이 작기 때문에 집적도에 유리하지만, 고집적에 대응할 수 있는 소자구성 및 구동방법을 실현하는 것이 어렵다.
상기에 설명한 MRAM에 있어서의 자기저항소자 보다 큰 저항변화율을 갖는 가변저항소자로는, Pr(1-x)CaxMnO3(0<x<1), La(1-x)Cax MnO3(0<x<1), Nd(1-x)SrxMnO3(0<x<1), Sr2FeMoO6, Sr2FeWO6 등의 거대 자기저항 또는 고온 초전도성을 나타내는 페로브스카이트형 결정 구조, 이중 정렬 페로브스카이트형 결정 구조 등을 갖는 재료가 알려져 있다(미국 특허 제6,204,139호 참조). 이러한 가변저항소자를 사용하면, 상술한 문제점을 해결할 수 있다.
미국 특허 제6,204,139호에는 페로브스카이트 구조를 갖는 박막 재료, 특히 거대 자기저항재료 및 고온 초전도성 재료로 이루어진 박막 또는 벌크(bulk)에 하나 이상의 짧은 전기펄스를 인가하여 그 전기적 특성을 변화시키는 방법이 제안되어 있다. 이때, 전기펄스에 의해 야기되는 전계강도 및 전류밀도는 재료의 물리적 상태를 변화시키기에 충분히 낮고, 재료를 파손하지 않을 정도로 충분히 낮을 수 있고, 전기펄스는 양 극성이어도 좋고, 음 극성이어도 좋다. 상기 가변저항소자에 복수의 전기펄스를 반복적으로 인가함으로써 재료 특성을 더 변화시킬 수 있다. 도 1∼도 4는 미국 특허 제6,204,139호에 개시된 가변저항소자의 특성을 나타낸다.
도 1 및 도 2는 상기 가변저항소자에 있어서의 인가펄스수와 저항값의 관계를 개략적으로 나타내는 그래프이다. 도 1은 금속성 기판 상에 성장된 CMR막에 인 가된 펄스수와 저항값의 관계를 나타낸다. 도 1에 나타낸 예에 있어서, 각기 진폭 +32V 및 펄스폭 71ns를 갖는 펄스가 47펄스 인가된다. 이러한 조건하에서, 도 1에 나타낸 특성으로부터 알 수 있는 바와 같이, 저항값은 인가펄스수가 증가됨에 따라 1 디지트 정도의 범위에서 변화한다. 도 2에 나타낸 예에 있어서, 펄스 인가 조건이 변화되고, 즉, 각기 진폭 +27V 및 펄스폭 65ns를 갖는 펄스가 168펄스 인가된다. 이러한 조건하에서, 도 2에 나타낸 특성으로부터 알 수 있는 바와 같이, 저항값은 인가펄스수가 증가됨에 따라 5 디지트 정도의 범위에서 변화한다.
도 3 및 도 4는 상기 가변저항소자에 있어서의 인가펄스 극성과 저항값의 관계를 개략적으로 나타내는 그래프이다. 도 3은 +12V(양 극성) 및 -12V(음 극성)의 펄스가 인가된 경우의 인가펄스수와 저항값의 관계를 나타낸다. 또한, 도 4는 +51V(양 극성) 및 -51V(음 극성)의 펄스가 연속적으로 인가된 후에 저항값을 측정한 경우의 인가펄스수와 저항값의 관계를 나타낸다. 도 3 및 도 4로부터 알 수 있는 바와 같이, 양 극성의 펄스를 수회 인가함으로써 저항값을 감소시킨 후에, 음 극성의 펄스를 연속적으로 인가함으로써 저항값을 증가(최종적으로 포화상태)시킬 수 있다. 그리하여, 양 극성의 펄스가 인가된 경우를 리셋상태로 설정하고, 거기에 음 극성의 펄스가 인가된 경우를 기록상태로 설정함으로써 상기 소자를 기억장치로 응용할 수 있다는 것을 이해할 수 있다.
도 1∼도 4에 그 특성을 나타낸 종래의 가변저항소자에 따르면, 기록시간은 약 수십∼200ns이고, 소거동작은 기록동작시의 전압과 반대 극성의 전압을 약 수십∼200ns 동안 인가함으로써 수행될 수 있다. 또한, 이러한 가변저항소자(CMR재료) 를 사용한 경우, 기록동작시 금속배선에 큰 전류가 흐를 필요는 없으므로, 하부 배선으로서 고온 열처리시에 강한 텅스텐 배선, 다결정규소, 규소기판의 확산층(불순물 영역) 등을 사용할 수 있다.
1D1R형 메모리 셀이 CMR 등의 가변저항재료로 이루어진 가변저항소자와 PN접합에 의해 형성된 다이오드로 구성될 경우, 판독동작시에 다이오드의 순방향 임계값과 가변저항소자에 인가되는 전압의 합이 메모리 셀에 인가된다. 판독동작시에 인가전압이 크면, 판독동작시 저항값이 변화하는 판독 장해가 발생되어, 가변저항소자의 저항값이 낮은 저항상태로부터 높은 저항상태로 변화하므로, 가능한 한 판독전압을 크게 감소시킬 필요가 있다. 그러나, PN접합에 의해 형성된 다이오드의 순방향 임계값은 비교적 높기 때문에(약 0.5V), 판독 장해가 발생된다.
CMR재료 등의 가변저항재료로 이루어진 가변저항소자와 PN접합에 의해 형성된 다이오드로 구성된 1D1R형 메모리 셀을 제조할 경우, 먼저 메모리 셀을 선택하기 위한 워드라인 디코더 및 비트라인 디코더를 구성하는 트래지스터(MOSFET)와 판독회로 등의 주변회로를 구성하는 트랜지스터를 형성하고, 이어서 다결정규소의 PN접합에 의해 구성된 다이오드를 형성한 후, 가변저항소자를 형성한다. 이 제조방법에 있어서, p형 불순물을 함유하는 다결정규소와 n형 불순물을 함유하는 다결정규소를 접합함으로써 다이오드를 형성하기 위한 열처리와, 스퍼터링법 또는 CVD법에 의해 증착(형성)된 가변저항재료의 막의 결정성을 개선하기 위한 열처리를 개별적으로 수행할 필요가 있다. 그러므로, 열처리 횟수의 증가로 인해 기억장치의 주변회로를 구성하는 트랜지스터(MOSFET)의 소스영역 및 드레인영역의 확산층이 확대되 어 유효 게이트 길이가 짧아지기 때문에, 짧은 채널효과로 인해 트랜지스터의 특성이 열화된다.
본 발명은 상기 문제점을 감안하여 이루어진 것이며, 본 발명의 목적은 가변저항소자와 쇼트키 다이오드의 직렬회로로 메모리 셀을 구성함으로써 판독 장해를 감소시킨 메모리 셀, 및 이러한 메모리 셀을 포함하는 기억장치를 제공하는 것이다.
또한, 본 발명의 다른 목적은 메모리 셀의 형성시의 열처리 횟수를 감소시킴으로써 메모리 셀의 주변회로를 구성하는 트랜지스터(MOSFET)의 특성에 대한 악영향을 방지할 수 있는 메모리 셀의 제조방법을 제공하는 것이다.
본 발명에 따른 메모리 셀의 제1 실시형태에 의하면, 가변저항소자와 상기 가변저항소자에 흐르는 전류를 제어하는 전류제어소자를 포함하는 메모리 셀에 있어서, 상기 전류제어소자는 쇼트키 다이오드인 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제2 실시형태에 의하면, 제1 실시형태의 메모리 셀에 있어서, 상기 가변저항소자는 페로브스카이트형 결정 구조를 갖는 저항재료로 이루어진 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제3 실시형태에 의하면, 제1 또는 제2 실시형태의 메모리 셀에 있어서, 상기 쇼트키 다이오드의 제1 전극은 제1 도전형 반도체 기판 상에 형성된 제2 도전형 불순물 영역이고, 상기 쇼트키 다이오드의 제2 전극은 상기 불순물 영역에 증착된 금속막인 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제4 실시형태에 의하면, 제3 실시형태의 메모리 셀에 있어서, 상기 반도체 기판은 규소 기판이고, 상기 쇼트키 다이오드는 상기 불순물 영역과 상기 금속막 사이에 형성된 금속실리사이드막과 상기 불순물 영역 사이에 쇼트키 장벽을 가지는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제5 실시형태에 의하면, 제3 또는 제4 실시형태의 메모리 셀에 있어서, 상기 불순물 영역은 상기 반도체 기판에 형성된 소자분리영역에 선택적으로 형성되는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제6 실시형태에 의하면, 제3 내지 제5 실시형태 중 어느 하나의 실시형태의 메모리 셀에 있어서, 상기 쇼트키 다이오드의 상기 제2 전극에는 상기 가변저항소자를 구성하는 가변저항막이 자기정렬 방식으로 증착되어 있는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제7 실시형태에 의하면, 제1 또는 제2 실시형태의 메모리 셀에 있어서, 상기 쇼트키 다이오드의 제1 전극은 절연막에 선택적으로 형성된 다결정규소 영역이고, 상기 쇼트키 다이오드의 제2 전극은 상기 다결정규소 영역에 증착된 금속막인 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제8 실시형태에 의하면, 제7 실시형태의 메모리 셀에 있어서, 상기 쇼트키 다이오드는 상기 다결정규소 영역과 상기 금속막 사이에 형성된 금속실리사이드막과 상기 다결정규소 영역 사이에 쇼트키 장벽을 가지는 것을 특징으로 한다.
본 발명에 따른 기억장치의 제1 실시형태에 의하면, 매트릭스 형상으로 배열된 워드라인과 비트라인이 서로 교차하는 위치에 메모리 셀이 배치된 기억장치에 있어서, 상기 메모리 셀은 가변저항소자와 상기 가변저항소자에 흐르는 전류를 제어하는 쇼트키 다이오드를 포함하는 직렬회로로 구성되고, 상기 직렬회로의 일단은 상기 워드라인에 접속되고, 상기 직렬회로의 타단은 상기 비트라인에 각각 접속되는 것을 특징으로 한다.
본 발명에 따른 기억장치의 제2 실시형태에 의하면, 제1 실시형태의 기억장치에 있어서, 상기 가변저항소자는 페로브스카이트형 결정 구조를 갖는 저항재료로 이루어진 것을 특징으로 한다.
본 발명에 따른 기억장치의 제3 실시형태에 의하면, 제1 또는 제2 실시형태의 기억장치에 있어서, 상기 쇼트키 다이오드의 제1 전극은 상기 워드라인에 접속되고, 상기 쇼트키 다이오드의 제2 전극은 상기 가변저항소자의 일단에 접속되고, 상기 가변저항소자의 타단은 상기 비트라인에 접속되는 것을 특징으로 한다.
본 발명에 따른 기억장치의 제4 실시형태에 의하면, 제1 내지 제3 실시형태 중 어느 하나의 실시형태의 기억장치에 있어서, 상기 워드라인은 상기 반도체 기판에 형성된 소자분리영역에 선택적으로 형성된 불순물 영역으로 구성되는 것을 특징으로 한다.
본 발명에 따른 기억장치의 제5 실시형태에 의하면, 제4 실시형태의 기억장치에 있어서, 상기 쇼트키 다이오드의 상기 제1 전극은 상기 불순물 영역이고, 상기 쇼트키 다이오드의 상기 제2 전극은 상기 불순물 영역에 증착된 금속막인 것을 특징으로 한다.
본 발명에 따른 기억장치의 제6 실시형태에 의하면, 제5 실시형태의 기억장치에 있어서, 상기 반도체 기판은 규소 기판이고, 상기 쇼트키 다이오드는 상기 불순물 영역과 상기 금속막 사이에 형성된 금속실리사이드막과 상기 불순물 영역 사이에 쇼트키 장벽을 가지는 것을 특징으로 한다.
본 발명에 따른 기억장치의 제7 실시형태에 의하면, 제5 또는 제6 실시형태의 기억장치에 있어서, 상기 쇼트키 다이오드의 상기 제2 전극에는 상기 가변저항소자를 구성하는 가변저항막이 자기정렬 방식으로 증착되어 있는 것을 특징으로 한다.
본 발명에 따른 기억장치의 제8 실시형태에 의하면, 제1 내지 제3 실시형태 중 어느 하나의 실시형태의 기억장치에 있어서, 상기 워드라인은 절연막에 선택적으로 형성된 다결정규소 영역으로 구성되는 것을 특징으로 한다.
본 발명에 따른 기억장치의 제9 실시형태에 의하면, 제8 실시형태의 기억장치에 있어서, 상기 쇼트키 다이오드의 상기 제1 전극은 상기 다결정규소 영역이고, 상기 쇼트키 다이오드의 상기 제2 전극은 상기 다결정규소 영역에 증착된 금속막인 것을 특징으로 한다.
본 발명에 따른 기억장치의 제10 실시형태에 의하면, 제9 실시형태의 기억장치에 있어서, 상기 쇼트키 다이오드는 상기 다결정규소 영역과 상기 금속막 사이에 형성된 금속실리사이드막과 상기 다결정규소 영역 사이에 쇼트키 장벽을 가지는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제1 실시형태에 의하면, 가변저항소자와 쇼트키 다이오드의 직렬회로로 구성된 메모리 셀을 반도체 기판 상에 형성하는 메모리 셀의 제조방법에 있어서: 상기 반도체 기판의 한 표면 상에 형성된 불순물 영역이 노출되는 개구부를 갖는 절연막을 형성하는 공정; 상기 절연막의 상기 개구부에 상기 가변저항소자의 전극을 구성하는 금속막을 증착하는 공정; 상기 금속막에 상기 가변저항소자의 저항기를 구성하는 가변저항막을 증착하는 공정; 및 열처리에 의해 상기 불순물 영역과 상기 금속막 사이에 금속실리사이드막을 형성함으로써 쇼트키 다이오드를 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제2 실시형태에 의하면, 제1 실시형태의 메모리 셀의 제조방법에 있어서, 상기 가변저항막을 자기정렬 방식으로 상기 개구부의 상기 금속막에 증착하는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제3 실시형태에 의하면, 제1 또는 제2 실시형태의 메모리 셀의 제조방법에 있어서, 상기 열처리 온도는 상기 가변저항막의 결정성을 개선할 수 있는 온도인 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제4 실시형태에 의하면, 제1 내지 제3 실시형태 중 어느 하나의 실시형태의 메모리 셀의 제조방법에 있어서, 상기 반도체 기판은 규소 기판이고, 상기 쇼트키 다이오드는 상기 금속실리사이드막과 상기 불순물 영역 사이에 쇼트키 장벽을 가지는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제5 실시형태에 의하면, 가변저항소자와 쇼트키 다이오드의 직렬회로로 구성된 메모리 셀을 반도체 기판 상에 형성하 는 메모리 셀의 제조방법에 있어서: 상기 반도체 기판의 한 표면 상에 형성된 불순물 영역이 노출되는 개구부를 갖는 절연막을 형성하는 공정; 상기 절연막의 상기 개구부에 상기 가변저항소자의 전극을 구성하는 금속막을 증착하는 공정; 상기 금속막에 상기 가변저항소자의 저항기를 구성하는 제1 막두께의 가변저항막을 증착하는 공정; 열처리에 의해 상기 불순물 영역과 상기 금속막 사이에 금속실리사이드막을 형성함으로써 쇼트키 다이오드를 형성하는 공정; 및 상기 제1 막두께의 상기 가변저항막에 상기 저항기를 구성하는 제2 막두께의 가변저항막을 증착하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제6 실시형태에 의하면, 제5 실시형태의 메모리 셀의 제조방법에 있어서, 상기 열처리 온도는 상기 제1 막두께의 가변저항막의 결정성을 개선할 수 있는 온도인 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제7 실시형태에 의하면, 제5 또는 제6 실시형태의 메모리 셀의 제조방법에 있어서, 상기 반도체 기판은 규소 기판이고, 상기 쇼트키 다이오드는 상기 금속실리사이드막과 상기 불순물 영역 사이에 쇼트키 장벽을 가지는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제8 실시형태에 의하면, 제5 내지 제7 실시형태 중 어느 하나의 실시형태의 메모리 셀의 제조방법에 있어서, 상기 제2 막두께의 상기 가변저항막의 증착후 열처리를 더 수행하는 공정을 더 포함하며, 상기 열처리 온도는 상기 제2 막두께의 상기 가변저항막의 결정성을 개선할 수 있고, 상기 금속실리사이드막의 저항값을 감소시킬 수 있는 온도인 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제9 실시형태에 의하면, 가변저항소자와 쇼트키 다이오드의 직렬회로로 구성된 메모리 셀을 반도체 기판 상에 형성하는 메모리 셀의 제조방법에 있어서: 상기 반도체 기판의 한 표면 상에 형성된 절연막에 다결정규소 영역을 선택적으로 형성하는 공정; 상기 다결정규소 영역에 상기 가변저항소자의 전극을 구성하는 금속막을 증착하는 공정; 상기 금속막에 상기 가변저항소자의 저항기를 구성하는 가변저항막을 증착하는 공정; 및 열처리에 의해 상기 다결정규소 영역과 상기 금속막 사이에 금속실리사이드막을 형성함으로써 쇼트키 다이오드를 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제10 실시형태에 의하면, 제9 실시형태의 메모리 셀의 제조방법에 있어서, 상기 열처리 온도는 상기 가변저항막의 결정성을 개선할 수 있는 온도인 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제11 실시형태에 의하면, 제9 또는 제10 실시형태의 메모리 셀의 제조방법에 있어서, 상기 쇼트키 다이오드는 상기 금속실리사이드막과 상기 다결정규소 영역 사이에 쇼트키 장벽을 가지는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제12 실시형태에 의하면, 가변저항소자와 쇼트키 다이오드의 직렬회로로 구성된 메모리 셀을 반도체 기판 상에 형성하는 메모리 셀의 제조방법에 있어서: 상기 반도체 기판의 한 표면 상에 형성된 절연막에 다결정규소 영역을 선택적으로 형성하는 공정; 상기 다결정규소 영역에 상 기 가변저항소자의 전극을 구성하는 금속막을 증착하는 공정; 상기 금속막에 상기 가변저항소자의 저항기를 구성하는 제1 막두께의 가변저항막을 증착하는 공정; 열처리에 의해 상기 다결정규소 영역과 상기 금속막 사이에 금속실리사이드막을 형성함으로써 쇼트키 다이오드를 형성하는 공정; 및 상기 제1 막두께의 상기 가변저항막 상에 상기 저항기를 구성하는 제2 막두께의 가변저항막을 증착하는 공정을 포함하는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제13 실시형태에 의하면, 제12 실시형태의 메모리 셀의 제조방법에 있어서, 상기 열처리 온도는 상기 제1 막두께의 상기 가변저항막의 결정성을 개선할 수 있는 온도인 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제14 실시형태에 의하면, 제12 또는 제13 실시형태의 메모리 셀의 제조방법에 있어서, 상기 쇼트키 다이오드는 상기 금속실리사이드막과 상기 다결정규소 영역 사이에 쇼트키 장벽을 가지는 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제15 실시형태에 의하면, 제12 내지 제14 실시형태 중 어느 하나의 실시형태의 메모리 셀의 제조방법에 있어서, 상기 제2 막두께의 상기 가변저항막의 증착후 열처리를 더 수행하는 공정을 더 포함하며, 상기 열처리 온도는 상기 제2 막두께의 상기 가변저항막의 결정성을 개선할 수 있고, 상기 금속실리사이드막의 저항값을 감소시킬 수 있는 온도인 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제16 실시형태에 의하면, 제1 내지 제14 실시형태 중 어느 하나의 실시형태의 메모리 셀의 제조방법에 있어서, 상기 금속막은 고융점금속 재료로 이루어진 것을 특징으로 한다.
본 발명에 따른 메모리 셀의 제조방법의 제17 실시형태에 의하면, 제16 실시형태의 메모리 셀의 제조방법에 있어서, 상기 고융점금속 재료는 Pt, Ti, Co 및 Ni 중 하나 이상에서 선택되는 것을 특징으로 한다.
본 발명에 따르면, 메모리 셀이 가변저항소자와 쇼트키 다이오드의 직렬회로로 구성되므로, 다이오드의 순방향 임계전압을 감소시킬 수 있다. 그러므로, 판독 장해가 발생되기 어려운 비휘발성 메모리 셀, 및 이러한 메모리 셀을 포함하는 기억장치를 실현할 수 있다.
또한, 본 발명에 따르면, 페로브스카이트형 결정 구조를 갖는 저항재료가 가변저항소자에 사용되므로, 가변저항소자의 저항변화율을 증가시킬 수 있다. 그러므로, 용량을 크게 증가시킬 수 있고 전기적 제어가 용이한 메모리 셀 및 기억장치를 실현할 수 있다.
또한, 본 발명에 따르면, 쇼트키 다이오드의 제1 전극이 반도체 기판의 불순물 영역으로 구성되므로, 반도체 집적회로를 용이하게 실현할 수 있다. 또한, 제2 전극이 수직방향으로 증착되어 형성되므로, 고집적 매모리 셀을 실현할 수 있다. 또한, 쇼트키 다이오드의 제1 전극은 워드라인으로도 기능할 수 있으므로, 고집적 기억장치를 실현할 수 있다.
또한, 본 발명에 따르면, 쇼트키 다이오드의 제1 전극으로 되는 규소 기판의 불순물 영역과 그 제2 전극으로 되는 금속막 사이에 금속실리사이드막이 형성되고, 이 금속실리사이드막과 규소 기판(불순물 영역) 사이에 쇼트키 장벽이 형성되므로, 다이오드의 순방향 임계전압을 PN접합 다이오드의 순방향 임계전압과 비교해서 크게 감소시킬 수 있다. 또한, 금속실리사이드막과 규소 기판(불순물 영역) 사이에 쇼트키 장벽이 형성되므로, 안정한 다이오드 특성을 얻을 수 있다.
또한, 본 발명에 따르면, 불순물 영역이 소자분리영역 중에 형성되므로, 워드라인 및 쇼트키 다이오드의 제1 전극으로 되는 불순물 영역을 고정밀 고집적으로 형성할 수 있다. 그러므로, 메모리 셀 및 기억장치의 집적도를 향상시킬 수 있다.
또한, 본 발명에 따르면, 쇼트키 다이오드의 제2 전극 상에 가변저항막이 자기정렬 방식으로 형성되므로, 쇼트키 다이오드는 가변저항소자와 수직방향으로 정확하게 정렬된다. 그러므로, 가변저항소자의 저항값을 정확하게 제어할 수 있고, 메모리 셀 및 기억장치의 집적도를 향상시킬 수 있다.
또한, 본 발명에 따르면, 쇼트키 다이오드의 제1 전극이 절연막 상에 선택적으로 형성된 다결정규소 영역으로 구성되므로, 메모리 셀 이외의 소자 상에 메모리 셀을 적층한 구조를 실현할 수 있다. 그러므로, 메모리 셀 및 기억장치의 집적도를 향상시킬 수 있다.
또한, 본 발명에 따르면, 쇼트키 다이오드의 제1 전극으로 되는 다결정규소 영역과 그 제2 전극으로 되는 금속막 사이에 금속실리사이드막이 형성되고, 이 금속실리사이드막과 다결정규소 영역 사이에 쇼트키 장벽이 형성되므로, 다이오드의 순방향 임계전압을 PN접합 다이오드의 순방향 임계전압과 비교해서 크게 감소시킬 수 있다. 또한, 금속실리사이드막과 규소 기판(불순물 영역) 사이에 쇼트키 장벽이 형성되므로, 안정한 다이오드 특성을 얻을 수 있다.
또한, 본 발명에 따르면, 쇼트키 다이오드를 형성하기 위해 증착된 금속막의 열처리와, 가변저항소자의 저항기를 형성하기 위해 증착된 가변저항막의 결정성을 개선하기 위한 열처리가 동시에 수행된다. 그러므로, 열처리 횟수를 감소시킬 수 있으므로, 주변회로에 악영향을 발생시키지 않는 메모리 셀의 제조방법을 실현할 수 있다.
또한, 본 발명에 따르면, 가변저항막을 2회 증착하고, 제1 막두께의 가변저항막의 증착후 열처리에 의해, 쇼트키 다이오드의 형성 및 제1 막두께의 가변저항막의 결정성의 향상을 동시에 수행할 수 있다. 그러므로, 열처리 횟수를 감소시킬 수 있으므로, 주변회로에 악영향을 발생하지 않는 메모리 셀의 제조방법을 실현할 수 있다. 또한, 제1 막두께의 가변저항막의 결정성을 개선한 후에 제2 막두께의 가변저항막을 증착하기 때문에, 제2 막두께의 가변저항막을 제1 막두께의 가변저항막의 결정성에 따라서 증착할 수 있고, 이에 따라 가변저항막의 전체로서의 결정성이 더욱 개선된 메모리 셀의 제조방법을 실현할 수 있다.
또한, 본 발명에 따르면, 제2 막두께의 가변저항막을 형성한 후에 열처리를 더 수행함으로써, 쇼트키 다이오드(특히, 금속실리사이드막)의 저항값을 더욱 감소시킬 수 있다. 또한, 제2 막두께의 가변저항막의 결정성을 제1 막두께의 가변저항막에 따라서 더욱 개선할 수 있으므로, 가변저항막의 전체로서의 결정성을 크게 개선할 수 있다.
본 발명의 상기 목적 및 특징은 첨부도면과 함께 하기 상세한 설명으로부터 더욱 명백해질 것이다.
(실시형태)
이하, 본 발명에 대해 그 바람직한 실시형태를 나타낸 도면을 참조하여 설명한다.
도 5의 A 및 B는 본 발명에 따른 기억장치의 개략구성을 설명하기 위한 도면이다. 도 5의 A는 메모리 셀이 매트릭스 형상으로 배열된 메모리 셀 어레이, 상기 메모리 셀에 접속된 비트라인 및 워드라인, 및 상기 비트라인 및 워드라인에 접속된 주변회로를 나타낸 회로도이다. 도 5의 B는 도 5의 A에 나타낸 회로의 판독시의 인가전압의 상황을 나타내는 표이다.
도 5의 A를 참조하면, 참조부호 31은 전압의 인가에 따라서 저항값이 변화하는 가변저항소자를 나타내고, 참조부호 32는 가변저항소자(31)에 흐르는 전류를 제어하는 쇼트키 다이오드를 나타낸다. 하나의 가변저항소자(31)와 하나의 쇼트키 다이오드(32)는 서로 직렬로 접속되고, 이 직렬회로는 본 발명에 따른 각 메모리 셀(33)을 구성한다. 여기서, 설명을 간략화하기 위해, 3 ×3의 메모리 셀 어레이를 예시한다. 전압이 인가되지 않는 동안 가변저항소자(31)의 저항값은 변화하지 않고, 즉, 그 저항값이 유지되므로, 가변저항소자(31)는 비휘발성 메모리 셀을 구성할 수 있다. 이는 본 발명에 따른 복수의 이러한 메모리 셀을 포함하는 기억장치도 비휘발성 기억장치인 것을 의미한다.
기억장치에 있어서, 비트라인(BL0, BL1, BL2)[이하, 이들간의 구별이 필요하지 않을 경우에 간단히 비트라인(BL)이라고 함]은 열 방향으로 배열된다. 비트라인(BL)의 일단은 비트라인 디코더(34)에 접속되고, 그 타단은 판독회로(37)에 접속된다. 워드라인(WL0, WL1, WL2)[이하, 이들간의 구별이 필요하지 않을 경우에 간단히 워드라인(WL)이라고 함]은 비트라인(BL)과 교차하는 행 방향으로 배열된다. 워드라인(WL)의 양단은 워드라인 디코더(35, 36)에 각각 접속된다. 더욱 구체적으로는, 비트라인(BL) 및 워드라인(WL)은 매트릭스 형상으로 배열되고, 비트라인(BL)과 워드라인(WL)이 서로 교차하는 위치에 메모리 셀이 배치되고, 이는 전체적으로 메모리 셀 어레이(기억장치)를 구성한다.
또한, 워드라인 디코더(35, 36)가 워드라인(WL)의 양단에 배열되므로, 예컨대, 우수 워드라인(WL)과 기수 워드라인(WL)을 워드라인 디코더(35, 36)에 교대로 접속할 수 있다. 그리하여, 워드라인(WL)의 피치를 감소시킬 수 있고, 또한 워드라인 디코더(35, 36)의 회로 배열(회로 크기)의 마진을 증가시킬 수 있다. 가변저항소자(31)와 쇼트키 다이오드(32)로 구성된 직렬회로[즉, 본 발명에 따른 메모리 셀(33)]의 일단은 워드라인(WL)에 접속되고, 그 타단은 비트라인(WL)에 각각 접속된다. 비트라인 디코더(34), 워드라인 디코더(35,36) 및 판독회로(37)는 주변회로를 구성한다. 주변회로에는, 예컨대 MOSFET(CMOSFET)가 사용된다.
저항기로서, 가변저항소자(31)는 거대 자기저항 또는 고온 초전도성을 나타내는 페로브스카이트형 결정 구조, 이중 정렬 페로브스카이트형 결정 구조 등을 갖는 저항재료를 포함한다. 특정 저항재료로서, Pr(1-x)CaxMnO3(0<x<1), La(1-x)CaxMnO3(0<x<1), Nd(1-x)SrxMnO3(0<x<1), Sr2FeMoO6, Sr2FeWO6 등이 사용된다. 상기 저 항재료로 구성된 저항기에 따르면, 전압의 인가시에 저항값이 변화하기 때문에, 저항값이 변화하는 전후의 저항값을 신호로 치환함으로써 기억수단으로서 사용될 수 있다. 쇼트키 다이오드(32)는 반도체와 금속을 접합하여 쇼트키 장벽을 형성함으로써 구성된다. 반도체로서 규소를 금속으로서 고융점금속을 각각 사용하여 열처리를 수행함으로써 금속실리사이드(고융점금속실리사이드)를 형성하면, 고융점금속실리사이드와 규소 사이에 (계면에) 쇼트키 장벽을 형성할 수 있다. 예컨대, 티타늄실리사이드와 n형 규소 사이의 계면을 갖는 쇼트키 다이오드에 있어서, 순방향 임계전압으로서 0.2V를 얻을 수 있다. 이 값은 PN접합 다이오드에 있어서의 순방향 임계전압 0.5V와 비교해서 절반 이하이므로, 예컨대, 기억장치에 있어서의 판독장해의 영향을 크게 감소시킬 수 있다.
쇼트키 다이오드(32)의 제1 전극(예컨대, 캐소드/음극)은 워드라인(WL)에 접속되고, 쇼트키 다이오드(32)의 제2 전극(예컨대, 애노드/양극)은 가변저항소자(31)의 일단에 접속되고, 가변저항소자(31)의 타단은 비트라인(BL)에 접속된다.
기록, 소거 및 판독 동작 등의 기억장치의 기본 동작에 대해 설명한다. 먼저, 비트라인(BL0)과 워드라인(WL0)이 서로 교차하는 위치의 메모리 셀(33)을 선택 셀로서 선택하여 이 선택 셀에 데이터를 기록하는 경우의 기록방법에 대해 설명한다. 선택 셀의 비트라인(BL0)에 기록전압 Vw(V)[이하, 전압의 단위(V)를 생략함]를 인가하고, 그 워드라인(WL0)에 전압 0을 각각 인가한다. 그리하여, 선택 셀인 메모리 셀(33)의 쇼트키 다이오드(32)는 순방향 바이어스되므로, 가변저항소자(31)에 기록전압 Vw가 인가되고, 이에 따라서 가변저항소자(31)의 저항값이 변화한다.
비트라인(BL0)을 공유하지만 워드라인(WL0)을 공유하지 않는 열 방향의 다른 메모리 셀[비트라인(BL0)과 워드라인(WL1, WL2)이 교차하는 위치에 배치되어 접속된 메모리 셀]에 있어서, 비트라인(BL) 및 워드라인(WL) 중에서 비트라인(BL)만이 선택되기 때문에, 이러한 셀을 반선택 셀(BL 선택)이라고 한다. 반선택 셀(BL 선택)의 비트라인(BL0)에는 선택 셀과 마찬가지로 기록전압 Vw이 인가되더라도, 워드라인(WL)[워드라인(WL1, WL2)]에 전압 Vw/2이 인가되므로 반선택 셀(BL 선택)의 양단 간의 전위차가 Vw/2로 될 수도 있다. 또한, 워드라인(WL0)을 공유하지만 비트라인(BL0)을 공유하지 않는 행 방향의 다른 메모리 셀[워드라인(WL0)과 비트라인(BL1, BL2)이 교차하는 위치에 배치되어 접속된 메모리 셀]에 있어서, 비트라인(BL) 및 워드라인(WL) 중에서 워드라인(WL)만이 선택되기 때문에, 이러한 셀을 반선택 셀(WL 선택)이라고 한다. 반선택 셀(WL 선택)의 워드라인(WL0)에는 선택 셀과 마찬가지로 기록전압 O이 인가되더라도, 비트라인(BL)[비트라인(BL1, BL2)]에 전압 Vw/2이 인가되므로 반선택 셀(WL 선택)의 양단 간의 전위차가 Vw/2로 될 수도 있다. 즉, 반선택 셀의 양단 간의 전위차가 Vw/2일 경우, 가변저항소자(31)로의 기록이 수행되지 않도록 기록전압 Vw을 설정함으로써, 반선택 셀로의 기록을 방지할 수 있다.
또한, 비선택 셀[비트라인(BL1, BL2)과 워드라인(WL1, WL2)이 교차하는 위치에 배치되어 접속된 메모리 셀]의 양단에 동일한 전압 Vw/2가 인가되므로, 메모리 셀의 양단 간에 전위차는 발생하지 않으며, 가변저항소자(31)로의 기록이 수행되지 않는다. 그러므로, 선택 셀에 대한 기록만이 수행되고, 반선택 셀 및 비선택 셀로의 기록은 수행되지 않는다. 이와 같은 관계는 도 5의 B의 표에 요약되어 있다. 비트라인(BL)에 인가되는 전압(BL) 및 워드라인(WL)에 인가되는 전압(WL)을 표의 세로부에 나타내고, 선택상태에 의해 분류되는 메모리 셀의 종류를 표의 가로부에 나타낸다. 또한, 메모리 셀의 선택상태는 선택 셀, 반선택 셀(BL 선택), 반선택 셀(WL 선택) 및 비선택 셀의 4종류로 분류된다. 설명의 편의상 반선택 셀과 비선택 셀을 구별하고 있지만, 반선택 셀은 비선택 셀에 포함될 수 있다. 또한, 쇼트키 다이오드(32)의 접속방향(정류방향)을 적절히 반전시킬 수 있고, 이 경우, 인가전압의 방향(극성)을 적절히 변화시킴으로써, 쇼트키 다이오드(32)의 접속방향(정류방향)을 반전시키지 않은 경우와 동일한 동작을 수행할 수 있다.
소거동작은 기록전압을 인가하는 시간을 연장함으로써 수행될 수 있다. 또한, 판동동작은 선택 셀의 비트라인(BL)에 판독전압 Vr을 인가하고 그 워드라인(WL)에 전압 0을 각각 인가함으로써 수행될 수 있다. 또한, 기록동작의 경우와 마찬가지로, 비선택 셀의 양단에 인가되는 전위차는 Vr/2로 되도록 설정된다. 즉, 도 5의 B의 기록전압 Vw를 판독전압 Vr로 치환하여도 좋다.
(실시형태 1)
도 6∼도 12는 본 발명에 따른 메모리 셀의 제조방법의 실시형태 1에 있어서의 제조공정을 설명하기 위한 개략도이다. 각 도면에 있어서, 메모리 셀이 형성된 메모리 셀 영역(이하, 메모리 영역이라고 함) 및 주변회로가 형성된 주변회로 영역(이하, 주변 영역이라고 함)을 좌측 및 우측에 각각 나타낸다. 각 도면은 제조 공정에 있어서의 메모리 셀(쇼트키 다이오드와 가변저항소자의 직렬회로) 및 주변회로(주변회로에 사용되는 N채널 MOSFET를 대표예로서 나타냄)의 단면구조를 나타낸다. 또한, 각 도면에 있어서, 단면을 나타내는 사선은 적당히 생략된다. MOSFET는 일반적으로 P채널 MOSFET와 N채널 MOSFET를 조합하여 구성되지만, 간략화를 위해 여기서는 N채널 MOSFET만을 나타낸다.
도 6은 반도체 기판 상에 소자분리영역, 쇼트키 다이오드의 제1 전극 및 N채널 MOSFET가 형성된 상태를 나타내는 개략도이다. 반도체 기판(이하, 기판이라고 함) 상에 소자분리영역(2)이 적당히 패터닝되어 형성된다. 기판(1)은, 예컨대 제1 도전형(p형) 규소 단결정이다. 또한, 기판(1)은 절연기판 상에 형성된 반도체막 등이어도 좋다. 소자분리영역(2)은, 예컨대 규소산화막(SiO2)으로 이루어져도 좋다. 메모리 영역에 있어서, 소자분리영역(2)상에 기판(1)과 다른 제2 도전형(n형) 이온종을 사용한 이온주입에 의해 불순물 영역(10)을 자기정렬 방식으로 형성할 수 있다. 불순물 영역(10)은 후공정에서 형성되는 쇼트키 다이오드의 제1 전극 및 워드라인(WL)으로 된다. 불순물 영역(10)이 소자분리영역(2) 중에 자기정렬 방식으로 형성될 수 있으므로, 고밀도로 형성될 수 있고, 그 결과 고집적 메모리 셀을 형성할 수 있다. 여기서, [3개의 워드라인(WL)에 대응하는] 3개의 불순물 영역(10)이 예시된다. 또한, 불순물 영역(10)이 소자분리영역(2) 중에 자기정렬 방식으로 형성되므로, 정확한 패턴으로 형성될 수 있고, 그 결과 쇼트키 다이오드의 특성을 확실히 통일할 수 있다. 메모리 영역에 있어서, 불순물 영역(10) 이외에 예컨대 규소산 화막 등의 절연막(11)이 형성된다. 절연막(11)을 형성함으로써, 메모리 영역에 있어서의 소자분리영역(2) 및 불순물 영역(10)을 피복할 수 있으므로, 메모리 영역은 주변 영역에 대한 처리에 의해 영향을 받지 않는다.
주변 영역에 있어서, 통상의 CMOS처리 공정에 따라서 N채널 MOSFET(이하, MOSFET라고 함)가 형성된다. 소자분리영역(2)으로 둘러싸인 MOSFET 영역의 채널부에, 기판(1)과 다른 제2 도전형 이온종을 사용한 이온주입을 수행함으로써, 채널 농도가 제어된다. 그후, 열산화 등에 의해 게이트 절연막(3)이 형성된 후, LP-CVD법 등에 의해 다결정 규소가 증착된다. 그후, 포토리소그래피에 의해 다결정 규소를 패터닝하여 다결정 규소로 이루어진 게이트 전극(4)을 형성한다. 일반적으로 채널 길이방향의 게이트 전극(4)의 치수를 최소화함으로써 집적도를 향상시킬 수 있다. 그후, 채널 길이방향의 게이트 전극(4)의 단부에 대응하는 기판(1) 부분에 제2 도전형 이온종을 주입하여 저농도의 LDD(Lightly Doped Drain)영역(5)을 형성한다. 그후, MOSFET 영역에 규소산화막을 증착하고, 에칭백(etching back)에 의해 측벽(6)이 형성된다. 그후, 제2 도전형 이온종을 고농도로 주입하여 소스영역(7) 및 드레인영역(8)이 형성된다. 소스영역(7) 및 드레인영역(8)에 자기정렬 방식으로 실리사이드를 형성(즉, 실리사이드: 자기정렬 실리사이드를 형성)하기 위해, 게이트 전극(4), 소스영역(7) 및 드레인영역(8)의 규소 표면을 노출시킨 후, 전체 기판(1)상에 예컨대, 코발트(Co)막이 형성되어 램프 어닐링 등에 의해 가열된다. 코발트는 이 가열에 의해 규소와 반응하여, 코발트실리사이드막(9)이 형성된다. 또한, 절연막(11)의 표면에 증착된 코발트는 가열에 의해서도 규소산화막과 반응하기 않기 때문에, 메모리 영역에 코발트실리사이드는 형성되지 않는다. 가열후, 비반응 코발트막은 적당히 제거된다.
도 7은 메모리 셀을 형성하기 위해 층간 절연막에 쇼트키 다이오드의 전극용 개구부가 형성된 상태를 나타내는 개략도이다. 예컨대, 규소산화막으로 이루어진 절연막(12)이 층간 절연막(12)으로서 형성되고, CMP(Chemical Mechanical Polishing)법에 의해 평탄화되고, 메모리 영역에 있어서의 절연막(12)에 개구부(12w)가 형성된다. 또한, 개구부(12w)는 적당히 불순물 영역(10)으로 정렬되어 형성된다.
도 8은 쇼트키 다이오드의 제2 전극이 형성된 상태를 나타내는 개략도이다. 쇼트키 다이오드의 제2 전극 및 가변저항소자의 하부 전극으로서 기능하는 금속막(14)이 CMP법 또는 에칭백법에 의해 개구부(12w)에 매몰되어 형성(증착)된다. 이때, 금속막(14)의 상단이 개구부(12w)의 상단으로부터 기판(1)측 상에 위치하도록 매몰깊이를 조정한다. 즉, 금속막(14)은 개구부(12w)의 상단이 노출되도록 개구부(12w)의 높이 보다 낮게 형성된다. 그 결과, 개구부(12w)의 상단이 남아있으므로, 다음 공정(도 9 참조)에서 형성되는 가변저항막(15L)[저항기(15)]을 개구부(12w)[금속막(14)]에 자기정렬 방식으로 형성할 수 있다. 금속막(14)의 재료는, 후에 형성되는 가변저항막(15L)의 재료와의 밀착성, 안정성 등의 관점에서, 예컨대 고융점금속 재료, 특히 Pt, Ti, Co 및 Ni 중 어느 하나 또는 그 적절한 조합이 바람직하다.
도 9는 가변저항막이 증착된 상태를 나타내는 개략도이다. 개구부(12w)의 상 단부를 충전하도록 가변저항막(15L)이 증착된다. 가변저항막(15L)의 막두께는 후술하는 저항기(15)의 저항값이 소정값으로 되도록 적절히 결정된다. 가변저항막(15L)으로는, 예컨대 Pr(1-x)CaxMnO3(0<x<1)(이하, PCMO라고 함)이 사용된다. 가변저항막(15L)은 제1 가변저항막(15a)과 제2 가변저항막(15b)의 적층구조로 이루어진다. 먼저, 가변저항막(15L)의 막두께 보다 얇은 제1 막두께를 가지도록 PCMO를 증착하여 제1 가변저항막(15a)을 형성하고, 이 막에 대해 제1 온도에서 열처리를 수행한다. 제1 온도에서의 열처리는 MOSFET, 불순물 영역(10) 등에 대한 영향을 감소시키기 위해 RTA(Rapid Thermal Anneal)법을 이용하여 단시간에 급속하게 수행된다. 또한, 제1 온도는 금속막(14)(쇼트키 다이오드의 제2 전극 및 가변저항소자의 하부 전극)이 불순물 영역(10)(규소)과 반응하여 금속실리사이드(고융점금속실리사이드)로 되어 금속실리사이드막(16)을 형성할 수 있고(Pt의 경우, 약 800℃), 제1 가변저항막(15a)의 결정성이 개선되는(PCMO의 경우, 약 600℃) 조건을 만족시켜야만 한다.
즉, 상기 조건을 만족시키는 제1 온도에서 열처리가 수행될 경우, 금속실리사이드막(16)이 형성되고, 또한 제1 가변저항막(15a)의 결정성을 개선시킬 수 있다. 금속실리사이드막(16)이 형성되면, 그 결과, 금속실리사이드막(16)과 불순물 영역(10) 사이에 쇼트키 장벽이 형성된다. 결과적으로, 그 제1 전극이 불순물 영역(10)이고, 그 제2 전극이 금속막(14)[금속실리사이드막(16)]인 쇼트키 다이오드가 형성된다. 또한, 쇼트키 다이오드의 제1 전극인 불순물 영역(10)은 n형이므로 캐소드로 되고, 쇼트키 다이오드의 제2 전극인 금속막(14)은 애노드로 된다.
제1 온도에서의 열처리후, 제1 가변저항막(15a)의 제1 막두께와 함께 가변저항막(15L)의 막두께로 되도록 PCMO가 증착되어 제2 막두께의 제2 가변저항막(15b)이 형성되어, 제2 온도에서 열처리가 수행된다. 제1 온도에서의 열처리에 의해 형성된 금속실리사이드막(16)은 제2 온도에서의 열처리에 의해 그 저항이 감소되고, 제1 가변저항막(15a)의 결정성에 따라서 증착된 제2 가변저항막(15b)의 결정성이 더욱 개선된다. 또한, 제2 온도는 금속실리사이드막(16)의 저항이 감소되고 제2 가변저항막(15b)의 결정성이 개선되는 조건을 만족시켜야만 한다. 단, 제2 온도는 제1 온도와 동일하여도 좋고, 제1 온도 이하이어도 좋다. 바람직한 결정성을 갖는 가변저항막(15L)을 형성하기 위해, 제1 가변저항막(15a)의 제1 막두께는 제2 가변저항막(15b)의 제2 막두께 보다 얇은 것이 바람직하다. 여기서, 가변저항막(15L)을 2회 개별적인 동작에 의해 증착하는 이유는, 제2 가변저항막(15b)이 하부 제1 가변저항막(15a)의 결정성을 반영하여 형성되므로, 1회 증착공정에 의해 형성된 경우와 비교해서 제2 가변저항막(15b)의 결정성이 더욱 개선되기 때문이다. 또한, 상기에서 가변저항막(15L)은 2회 개별적인 증착공정에 의해 형성되지만, 1회 증착공정에 의해 형성되어도 좋다. 그 경우, 1회 증착에 의해 소정 막두께를 가지도록 가변저항막(15L)이 형성된 후, 가변저항막(15L)의 결정성이 개선되고, 1회 열처리에 의해 금속실리사이드막(16)이 형성됨으로써, 쇼트키 다이오드가 형성된다.
도 10은 가변저항소자가 형성된 상태를 나타내는 개략도이다. 제2 온도에서의 열처리후, 가변저항막(15L)의 전체 표면상에 Pt막(17a) 및 TiN막(17b)을 포함하 는 금속막(17)이 형성된다. 그후, 포토리소그래피 및 이방성 에칭에 의해 TiN막(17b) 및 Pt막(17a)을 순차적으로 처리하고, 처리된 Pt/TiN[Pt막(17a)과 TiN막(17b)]을 마스크로서 사용하여 가변저항막(15L)을 에칭하여 저항기(15)를 형성한다. 처리된 Pt/TiN을 마스크로서 사용하여 가변저항막(15L)을 처리하므로, 저항기(15) 및 금속막(17)이 자기정렬 방식으로 형성된다.
그후, 하부 전극으로서 저항기(15)의 일단에 접속된 금속막(14) 및 상부 전극으로서 저항기(15)의 타단에 접속된 금속막(17)를 갖는 가변저항소자가 형성된다. 금속막(14)은 쇼트키 다이오드의 제2 전극이기도 하므로, 쇼트키 다이오드의 제2 전극은 자기정렬 방식으로 가변저항소자의 일단에 접속된 상태에 있다. 그러므로, 쇼트키 다이오드와 가변저항소자를 서로 확실히 정렬하여 형성할 수 있고, 집적도를 더욱 향상시킬 수 있다. 금속막(14)과 저항기(15)가 자기정렬 방식으로 서로 정렬되므로, 가변저항소자의 하부 전극의 면적이 정확하게 제어되고, 그 저항값이 정확하게 제어된다. 또한, 금속막(17)과 저항기(15)도 자기정렬 방식으로 서로 정렬되므로, 저항값을 정확하게 제어할 수 있고, 또한 집적도가 더욱 향상된다.
도 11은 배선이 형성되기 전에 표면이 평탄화된 상태를 나타내는 개략도이다. 절연막(12) 및 금속막(17)상에 예컨대, 규소산화막으로 이루어진 절연막(18)이 층간 절연막으로서 증착된 후, CMP법 등에 의해 평탄화된다.
도 12는 배선이 형성된 상태를 나타내는 개략도이다. 예컨대, 텅스텐을 사용하여 다마신(damascene) 기술에 의해 텅스텐 배선(19)이 형성된 상태를 나타낸다. 상기에 설명한 같이, 주변 영역의 소자 및 메모리 영역의 소자는 서로 영향을 미치 지 않고 각각 형성될 수 있다. 메모리 영역에 있어서 비트라인(BL) 및 워드라인(WL)으로서 텅스텐 배선(19)(BL) 및 불순물 영역(10)(WL)이 각각 형성된다. 그후, 워드라인(WL) 및 비트라인(BL)이 서로 교차하는 위치의 메모리 셀을 선택하여, 그것에 대해 기록, 소거 및 판독 동작을 수행할 수 있다. 또한, 주변 영역에 있어서 회로배선으로서 텅스텐 배선(19)(WP)이 형성되므로, 기억장치에 필요한 신호처리를 수행할 수 있다.
(실시형태 2)
도 13∼도 20은 본 발명에 따른 메모리 셀의 제조방법의 실시형태 2에 있어서의 제조공정을 설명하기 위한 개략도이다. 각 도면에 있어서, 메모리 셀이 형성된 메모리 셀 영역(이하, 메모리 영역이라고 함) 및 주변회로가 형성된 주변회로 영역(이하, 주변 영역이라고 함)을 좌측 및 우측에 각각 나타낸다. 각 도면은 제조공정에 있어서의 메모리 셀(쇼트키 다이오드와 가변저항소자의 직렬회로) 및 주변회로(주변회로에 사용되는 N채널 MOSFET를 대표예로서 나타냄)의 단면구조를 나타낸다. 메모리 영역에 있어서, 메모리 셀의 하부에 주변회로(주변회로 등의 부분)를 설치할 수 있고, 주변회로의 예로서, 메모리 셀의 하부에 MOSFET가 형성된 경우를 나타낸다. 또한, 각 도면에 있어서, 단면을 나타내는 사선은 적당히 생략된다. MOSFET는 일반적으로 P채널 MOSFET와 N채널 MOSFET를 조합하여 구성되지만, 간략화를 위해 여기서는 N채널 MOSFET만을 나타낸다. 또한, 실시형태 1과 동일 또는 대응하는 부분에 대해서는 동일한 참조부호(일부는 생략됨)를 부여하여 그 설명을 생략한다. 또한, 실시형태 1의 경우와 마찬가지로, 기판(1)은 절연기판 상에 형성된 반 도체막 등이어도 좋다.
도 13은 N채널 MOSFET가 형성된 후 표면이 평탄화된 상태를 나타내는 개략도이다. 즉, N채널 MOSFET(이하, MOSFET라고 함)가 형성된 후, 절연막(12), 스토퍼막(20; stopper film) 및 절연막(20)이 적층된다. 예컨대, 규소산화막으로 이루어진 절연막(12)이 층간 절연막으로서 형성되고, CMP법에 의해 평탄화된 후, 질화막(SiN)이 에칭에 대한 스토퍼로서 기능하는 스토퍼막(20)으로서 형성된다. 또한, 메모리 영역 및 주변 영역에 있어서, 절연막(12)이 형성되기 때까지의 공정은 도 6 및 도 7(실시형태 1)에 나타낸 주변 영역의 형성 공정과 동일하다. 스토퍼막(20)이 형성된 후, 예컨대, 규소산화막으로 이루어진 절연막(21)이 층간 절연막으로서 형성된다.
도 14는 층간 절연막에 메모리 셀을 형성하기 위한 개구부 및 MOSFET와의 콘택트(contact)를 형성하기 위한 개구부가 형성된 상태를 나타내는 개략도이다. 스토퍼막(20)을 스토퍼로서 사용함으로써, 포토리소그래피 및 이방성 에칭에 의해 절연막(21)이 소정 패턴으로 에칭된다. 즉, 메모리 영역에 있어서는 후공정에서 형성되는 다결정규소 영역(22e)(도 15 참조)을 형성하기 위한 개구부(21w)가 형성되고, 주변 영역에 있어서는 후공정에서 형성되는 소스전극(22s) 및 드레인전극(22d)(도 15 참조)을 형성하기 위한 개구부(21w)가 형성된다. 그후, 주변 영역에 있어서, 소스영역(7) 및 드레인영역(8)과 접촉하기 위해, 개구부(21w)로 노출되는 스토퍼막(20)을 부분적으로 제어함으로써, 소스영역(7) 및 드레인영역(8)으로의 개구부(콘택트용 윈도우)가 더 형성된다.
도 15는 개구부(12w)에 다결정규소가 증착(충전)된 상태를 나타내는 개략도이다. 절연막(21)상에 형성된 소정 패턴의 개구부(21w)에 다결정규소 영역(22e, 22s, 22d)이 매몰되어 형성된다. 예컨대, 인을 고농도로 함유하는 다결정규소가 전체 표면에 증착되어 CMP법 또는 에칭백법에 의해 평탄화된다. 그리하여, 메모리 영역에 있어서 다결정규소 영역(22e) 및 주변 영역에 있어서 다결정규소로 이루어진 소스전극(22s) 및 드레인전극(22d)가 개구부(21w)에 선택적으로 형성된다. 불순물로서 인을 고농도로 함유하는 다결정규소를 사용하는 이유는, 다결정규소 영역(22e)이 쇼트키 다이오드의 제1 전극 [및 워드라인(WL)]으로 되므로, 소스전극(22s) 및 드레인전극(22d)과 함께 낮은 저항을 가지는 것이 바람직하기 때문이다. 다결정규소 영역(22e)은 불순물로서 인을 함유하기 때문에, n형이 된다.
도 16은 가변저항막이 증착된 상태를 나타내는 개략도이다. 평탄화된 절연막(21), 다결정규소 영역(22e), 소스전극(22s) 및 드레인전극(22d)의 표면에 쇼트키 다이오드의 제2 전극 및 가변저항소자의 하부 전극으로서 모두 기능하는 금속막(23L)이 증착된다. 또한, 소스전극(22s) 및 드레인전극(22d)의 표면상에 금속막(23L)은 원칙적으로 필요하지 않으므로, 금속막이 증착되지 않아도 좋다. 금속막(23L)의 재료는, 후에 형성되는 가변저항막(24L)(24a, 24b)의 재료와의 밀착성, 안정성 등의 관점에서, 예컨대 고융점금속 재료, 특히 Pt, Ti, Co 및 Ni 중 어느 하나 또는 그 적절한 조합이 바람직하다. 또한, 실시형태 1의 경우와 마찬가지로, 다결정규소 영역(22e) 및 금속막(23L)이 절연막(21)의 개구부에 매몰되어 형성되고, 가변저항막(24L)[24a 및 24b 중에서 금속막(23L)측의 24b]이 자기정렬 방식 으로 개구부에 더 형성되어도 좋다.
금속막(23L)이 형성된 후, 가변저항막(24L)이 증착된다. 가변저항막(24L)의 막두께는 저항기(24)의 저항값이 소정값으로 되도록 적절히 결정된다. 가변저항막(24L)으로는, 예컨대 Pr(1-x)CaxMnO3(0<x<1)(이하, PCMO라고 함)이 사용된다. 가변저항막(24L)은 제1 가변저항막(24a)과 제2 가변저항막(24b)으로 이루어진 적층구조이다. 먼저, 가변저항막(24L)의 막두께 보다 얇은 제1 막두께를 가지도록 PCMO를 증착하여 제1 가변저항막(24a)을 형성하고, 이 막에 대해 제1 온도에서 열처리를 수행한다. 제1 온도에서의 열처리는 MOSFET, 다결정규소 영역(22e) 등에 대한 영향을 감소시키기 위해 RTA법 등을 이용하여 단시간에 급속하게 수행된다. 또한, 실시형태 1과 마찬가지로, 제1 온도는 금속막(23L)(쇼트키 다이오드의 제2 전극 및 가변저항소자의 하부 전극)이 다결정규소 영역(22e)(규소)과 반응하여 금속실리사이드(고융점금속실리사이드)로 되어, 금속실리사이드막(16)을 형성할 수 있고(Pt의 경우, 약 800℃), 제1 가변저항막(24a)의 결정성이 개선되는(PCMO의 경우, 약 600℃) 조건을 만족시켜야만 한다.
즉, 상기 조건을 만족시키는 제1 온도에서 열처리가 수행될 경우, 금속실리사이드막(25)이 형성되고, 또한 제1 가변저항막(24a)의 결정성을 개선시킬 수 있다. 금속실리사이드막(25)이 형성되면, 그 결과, 금속실리사이드막(25)과 다결정규소 영역(22e) 사이에 쇼트키 장벽이 형성된다. 결과적으로, 그 제1 전극이 다결정규소 영역(22e)이고, 그 제2 전극이 금속막(23L)[금속실리사이드막(25)]인 쇼트키 다이오드가 형성된다. 또한, 쇼트키 다이오드의 제1 전극인 다결정규소 영역(22e)은 n형이므로 캐소드로 되고, 쇼트키 다이오드의 제2 전극인 금속막(23L)은 애노드로 된다. 다결정규소 영역(22e) 및 금속실리사이드막(25)은 자기정렬 방식으로 개구부와 일치하도록 형성되므로, 정확한 패턴으로 형성할 수 있고, 그 결과, 쇼트키 다이오드의 특성을 확실하게 통일시킬 수 있다.
제1 온도에서의 열처리후, 제1 가변저항막(24a)의 제1 막두께와 함께 가변저항막(24L)의 막두께로 되도록 PCMO가 증착되어 제2 막두께의 제2 가변저항막(24b)이 형성되어, 제2 온도에서 열처리가 수행된다. 제1 온도에서의 열처리에 의해 형성된 금속실리사이드막(25)은 제2 온도에서의 열처리에 의해 그 저항이 감소되고, 제1 가변저항막(24a)의 결정성에 따라서 증착된 제2 가변저항막(24b)의 결정성이 더욱 개선된다. 또한, 제2 온도는 금속실리사이드막(25)의 저항이 감소되고 제2 가변저항막(24b)의 결정성이 개선되는 조건을 만족시켜야만 한다. 단, 제2 온도는 제1 온도와 동일하여도 좋고, 제1 온도 이하이어도 좋다. 바람직한 결정성을 갖는 가변저항막(24L)을 형성하기 위해, 제1 가변저항막(24a)의 제1 막두께는 제2 가변저항막(24b)의 제2 막두께 보다 얇은 것이 바람직하다. 여기서, 가변저항막(24L)을 2회 개별적인 동작에 의해 증착하는 이유는, 제2 가변저항막(24b)이 하부 제1 가변저항막(24a)의 결정성을 반영하여 형성되므로, 1회 증착공정에 의해 형성된 경우와 비교해서 그 결정성이 더욱 개선되기 때문이다. 또한, 상기에서 가변저항막(24L)은 2회 개별적인 증착공정에 의해 형성되지만, 1회 증착공정에 의해 형성되어도 좋다. 그 경우, 1회 증착에 의해 소정 막두께를 가지도록 가변저항막(24L)이 형성된 후, 가변저항막(15L)의 결정성이 개선되고, 1회 열처리에 의해 금속실리사이드막(25)이 형성됨으로써, 쇼트키 다이오드가 형성된다.
도 17은 가변저항소자의 상부 전극으로 되는 금속막이 증착된 상태를 나타내는 개략도이다. 가변저항막(24L)의 전체 표면에 가변저항소자의 상부 전극으로서 기능하는 금속막(26L)이 증착된다. 금속막(26L)의 재료는, 가변저항막(24L)과의 밀착성, 안정성 등의 관점에서, 예컨대 고융점금속 재료, 특히 Pt, Ti, Co 및 Ni 중 어느 하나 또는 그 적절한 조합이 바람직하다. 여기서는 금속막(26L)으로서 Pt막이 사용되었다. 그후, 금속막(26L)의 에칭시에 하드마스크 에칭용 마스크로서, TiN막으로 이루어진 하드마스크막(27L)이 금속막(26L)의 전체 표면에 증착되고, 금속막(26L) 및 하드마스크막(27L)이 적층되어 형성된다.
도 18은 가변저항소자가 형성된 상태를 나타내는 개략도이다. 도 17에 나타낸 공정후에, 포토리소그래피 및 이방성 에칭에 의해 하드마스크막(27L)이 가공되고, 소정 패턴(더욱 구체적으로는, 가변저항소자의 상부 전극의 패턴)의 하드마스크(27)가 형성된다. 그후, 하드마스크(27)를 마스크로서 사용하여 금속막(26L), 가변저항막(24L) 및 금속막(23L)을 에칭함으로써, 가변저항소자의 상부 전극으로서의 금속막(26)[하드마스크(27)] 및 가변저항소자의 하부 전극으로서의 금속막(23)이 형성된다.
금속막(23)은 쇼트키 다이오드의 제2 전극이기도 하므로, 쇼트키 다이오드의 제2 전극은 자기정렬 방식으로 가변저항소자의 일단에 접속된 상태에 있다. 그러므로, 쇼트키 다이오드와 가변저항소자를 서로 확실히 정렬하여 형성할 수 있고, 집 적도를 더욱 향상시킬 수 있다. 금속막(26), 저항기(24) 및 금속막(23)은 하드마스크(27)를 마스크로서 사용하여 자기정렬 방식으로 서로 정렬되기 때문에, 가변저항소자의 상부 전극, 저항기 및 하부 전극의 전류방향에서의 면적을 서로 정확하게 일치시킬 수 있다. 그 결과, 저항값을 정확하게 제어할 수 있고, 또한, 집적도가 더욱 향상된다. 또한, 주변 영역에 증착된 금속막(23L), 가변저항막(24L), 금속막(26L) 및 하드마스크막(27L)은 에칭에 의해 제거된다.
도 19는 배선이 형성되기 전에 표면이 평탄화된 상태를 나타내는 개략도이다. 예컨대, 규소산화막으로 이루어진 절연막(28)이 층간 절연막으로서 증착된 후, CMP법 등에 의해 평탄화된다.
도 20은 배선이 형성된 상태를 나타내는 개략도이다. 도 19에 나타낸 바와 같이 형성된 절연막(28)에, 가변저항소자의 상부 전극인 금속막(26)[하드마스크(27)], MOSFET의 소스전극(22s) 및 드레인전극(22d)에 대응하여 개구부(via hole)가 형성된다. 개구부에 텅스텐을 증착함으로써 텅스텐 플러그(29)가 형성된다. 그후, 예컨대, TiN막(30a), AlCu막(30b) 및 TiN막(30c)의 3층막으로 구성된 금속배선막이 형성되고, 소정 배선패턴에 대응하여 패터닝되어 텅스텐 플러그(29)에 적절히 접속되도록 금속배선(30)이 형성된다.
상기에 설명한 바와 같이, 주변 영역의 소자 및 메모리 영역의 소자는 서로 영향을 미치지 않고 각각 형성될 수 있다. 메모리 영역에 있어서 비트라인(BL) 및 워드라인(WL)으로서 금속배선(30)(BL) 및 다결정규소 영역(22e)(WL)이 각각 형성된다. 그후, 워드라인(WL)과 비트라인(BL)이 서로 교차하는 위치의 메모리 셀을 선택 하여, 그것에 대해 기록, 소거 및 판독 동작을 수행할 수 있다. 또한, 주변 영역에 있어서 회로배선으로서 금속배선(30)(WP)이 형성되기 때문에, 기억장치에 필요한 신호처리를 수행할 수 있다.
상기에 설명한 바와 같이, 본 발명의 메모리 셀은 전압의 인가에 따라서 저항값이 변화하는 가변저항재료를 사용하여 형성된 가변저항소자와 쇼트키 다이오드의 직렬회로로 구성되므로, 판독 장해의 영향을 감소시킬 수 있다. 또한, 본 발명의 이러한 메모리 셀을 포함하는 기억장치에 있어서의 판독 장해의 영향을 감소시킬 수 있다.
또한, 본 발명에 의하면, 쇼트키 다이오드의 제1 전극은 반도체 기판의 불순물 영역 또는 절연막상에 선택적으로 형성된 다결정규소 영역으로 구성되므로, 메모리 셀의 집적도를 향상시킬 수 있다. 또한, 쇼트키 다이오드의 제2 전극상에 가변저항막이 자기정렬 방식으로 형성되므로, 가변저항소자의 저항값을 정확하게 제어할 수 있고, 집적도가 향상된 이러한 메모리 셀을 포함하는 기억장치 등을 실현할 수 있다.
또한, 본 발명에 의하면, 금속실리사이드막과 규소 사이의 쇼트키 장벽에 의해 쇼트키 다이오드가 구성되므로, 다이오드의 순방향 임계값의 감소를 용이하게 실현할 수 있고, 안정한 다이오드 특성을 얻을 수 있다.
또한, 본 발명에 의하면, 1회의 열처리에 의해 쇼트키 다이오드의 형성 및 가변저항막의 결정성의 개선을 동시에 행하므로, 열처리 횟수를 감소시킬 수 있다. 그리하여, 주변회로로의 영향이 적은 메모리 셀의 제조방법이 실현되고, 주변회로의 집적도를 향상시킬 수 있다. 또한, 2회 개별적인 증착공정에 의해 가변저항막이 형성되므로, 쇼트키 다이오드의 특성(저항값) 및 가변저항막의 결정성을 더욱 개선할 수 있는 메모리 셀의 제조방법이 실현된다.
본 발명은 그 본질적인 특성의 범위에서 벗어나지 않게 여러 형태로 실시될 수 있으며, 여기에 본 발명의 실시형태를 예시하였지만, 이들에 한정되는 것은 아니다.

Claims (46)

  1. 가변저항소자와 상기 가변저항소자에 흐르는 전류를 제어하는 전류제어소자를 포함하는 메모리 셀에 있어서,
    상기 가변저항소자의 저항치는 상기 가변저항소자의 양단에의 전압의 인가에 의해 변화하고, 상기 가변저항소자에 의해 정보로서 기억되고,
    상기 전류제어소자는 판독동작시에 상기 가변저항소자에 인가되는 전압과 판독전압과의 합이 상기 가변저항소자의 저항치를 변화시키지 않는 전압이 되는 임계전압을 갖는 쇼트키 다이오드(32)로 구성되는 것을 특징으로 하는 메모리 셀.
  2. 제1항에 있어서,
    상기 쇼트키 다이오드(32)의 제1 전극은 절연막(21)에 선택적으로 형성된 다결정규소 영역(22e)이고, 상기 쇼트키 다이오드(32)의 제2 전극은 상기 다결정규소 영역(22e)에 증착된 금속막(23L)인 것을 특징으로 하는 메모리 셀.
  3. 제2항에 있어서,
    상기 쇼트키 다이오드(32)는 상기 다결정규소 영역(22e)과 상기 금속막(23L) 사이에 형성된 금속실리사이드막(25)과 상기 다결정규소 영역(22e) 사이에 쇼트키 장벽을 가지는 것을 특징으로 하는 메모리 셀.
  4. 제1항에 있어서,
    상기 가변저항소자(31)는 페로브스카이트형 결정 구조를 갖는 저항재료로 이루어진 것을 특징으로 하는 메모리 셀.
  5. 제4항에 있어서,
    상기 쇼트키 다이오드(32)의 제1 전극은 절연막(21)에 선택적으로 형성된 다결정규소 영역(22e)이고, 상기 쇼트키 다이오드(32)의 제2 전극은 상기 다결정규소 영역(22e)에 증착된 금속막(23L)인 것을 특징으로 하는 메모리 셀.
  6. 제5항에 있어서,
    상기 쇼트키 다이오드(32)는 상기 다결정규소 영역(22e)과 상기 금속막(23L) 사이에 형성된 금속실리사이드막(25)과 상기 다결정규소 영역(22e) 사이에 쇼트키 장벽을 가지는 것을 특징으로 하는 메모리 셀.
  7. 제4항에 있어서,
    상기 쇼트키 다이오드(32)의 제1 전극은 제1 도전형 반도체 기판(1) 상에 형성된 제2 도전형 불순물 영역(10)이고, 상기 쇼트키 다이오드(32)의 제2 전극은 상기 불순물 영역(10)에 증착된 금속막(14)인 것을 특징으로 하는 메모리 셀.
  8. 제7항에 있어서,
    상기 반도체 기판(1)은 규소 기판이고,
    상기 쇼트키 다이오드(32)는 상기 불순물 영역(10)과 상기 금속막(14) 사이에 형성된 금속실리사이드막(16)과 상기 불순물 영역(10) 사이에 쇼트키 장벽을 가지는 것을 특징으로 하는 메모리 셀.
  9. 제8항에 있어서,
    상기 불순물 영역(10)은 상기 반도체 기판(1)에 형성된 소자분리영역(2)에 선택적으로 형성되는 것을 특징으로 하는 메모리 셀.
  10. 제9항에 있어서,
    상기 쇼트키 다이오드(32)의 상기 제2 전극에는 상기 가변저항소자(31)를 구성하는 가변저항막(15L)이 자기정렬 방식으로 증착되어 있는 것을 특징으로 하는 메모리 셀.
  11. 매트릭스 형상으로 배열된 워드라인과 비트라인이 서로 교차하는 위치에 메모리 셀이 배치된 기억장치에 있어서,
    상기 메모리 셀(33)은 양단에의 전압의 인가에 의해 저항치가 변화하고, 저항치를 정보로서 기억하는 가변저항소자(31)와, 판독동작시에 상기 가변저항소자에 인가되는 전압과 판독전압과의 합이 상기 가변저항소자의 저항치를 변화시키지 않는 전압이 되는 임계전압을 갖고, 상기 가변저항소자(31)에 흐르는 전류를 제어하는 쇼트키 다이오드(32)를 포함하는 직렬회로로 구성되고,
    상기 직렬회로의 일단은 상기 워드라인(WL)에 접속되고, 상기 직렬회로의 타단은 상기 비트라인(BL)에 각각 접속되는 것을 특징으로 하는 기억장치.
  12. 제11항에 있어서,
    상기 워드라인(WL)은 절연막(21)에 선택적으로 형성된 다결정규소 영역(22e)으로 구성되는 것을 특징으로 하는 기억장치.
  13. 제12항에 있어서,
    상기 쇼트키 다이오드(32)의 상기 제1 전극은 상기 다결정규소 영역(22e)이고, 상기 쇼트키 다이오드(32)의 상기 제2 전극은 상기 다결정규소 영역(22e)에 증착된 금속막(23L)인 것을 특징으로 하는 기억장치.
  14. 제13항에 있어서,
    상기 쇼트키 다이오드(32)는 상기 다결정규소 영역(22e)과 상기 금속막(23L) 사이에 형성된 금속실리사이드막(25)과 상기 다결정규소 영역(22e) 사이에 쇼트키 장벽을 가지는 것을 특징으로 하는 기억장치.
  15. 제11항에 있어서,
    상기 가변저항소자(31)는 페로브스카이트형 결정 구조를 갖는 저항재료로 이루어진 것을 특징으로 하는 기억장치.
  16. 제15항에 있어서,
    상기 워드라인(WL)은 절연막(21)에 선택적으로 형성된 다결정규소 영역(22e)으로 구성되는 것을 특징으로 하는 기억장치.
  17. 제16항에 있어서,
    상기 쇼트키 다이오드(32)의 상기 제1 전극은 상기 다결정규소 영역(22e)이고, 상기 쇼트키 다이오드(32)의 상기 제2 전극은 상기 다결정규소 영역(22e)에 증착된 금속막(23L)인 것을 특징으로 하는 기억장치.
  18. 제17항에 있어서,
    상기 쇼트키 다이오드(32)는 상기 다결정규소 영역(22e)과 상기 금속막(23L) 사이에 형성된 금속실리사이드막(25)과 상기 다결정규소 영역(22e) 사이에 쇼트키 장벽을 가지는 것을 특징으로 하는 기억장치.
  19. 제15항에 있어서,
    상기 쇼트키 다이오드(32)의 제1 전극은 상기 워드라인(WL)에 접속되고,
    상기 쇼트키 다이오드(32)의 제2 전극은 상기 가변저항소자(31)의 일단에 접속되고,
    상기 가변저항소자(31)의 타단은 상기 비트라인(BL)에 접속되는 것을 특징으로 하는 기억장치.
  20. 제19항에 있어서,
    상기 워드라인(WL)은 상기 반도체 기판(1)에 형성된 소자분리영역(2)에 선택적으로 형성된 불순물 영역(10)으로 구성되는 것을 특징으로 하는 기억장치.
  21. 제20항에 있어서,
    상기 쇼트키 다이오드(32)의 상기 제1 전극은 상기 불순물 영역(10)이고, 상기 쇼트키 다이오드(32)의 상기 제2 전극은 상기 불순물 영역(10)에 증착된 금속막(14)인 것을 특징으로 하는 기억장치.
  22. 제21항에 있어서,
    상기 반도체 기판(1)은 규소 기판이고,
    상기 쇼트키 다이오드(32)는 상기 불순물 영역(10)과 상기 금속막(14) 사이에 형성된 금속실리사이드막(16)과 상기 불순물 영역(10) 사이에 쇼트키 장벽을 가지는 것을 특징으로 하는 기억장치.
  23. 제22항에 있어서,
    상기 쇼트키 다이오드(32)의 상기 제2 전극에는 상기 가변저항소자(31)를 구성하는 가변저항막(15L)이 자기정렬 방식으로 증착되어 있는 것을 특징으로 하는 기억장치.
  24. 가변저항소자와 쇼트키 다이오드의 직렬회로로 구성된 메모리 셀을 반도체 기판 상에 형성하는 메모리 셀의 제조방법에 있어서:
    상기 반도체 기판(1)의 한 표면 상에 형성된 불순물 영역(10)이 노출되는 개구부(12w)를 갖는 절연막(12)을 형성하는 공정;
    상기 절연막(12)의 상기 개구부(12w)에 상기 가변저항소자(31)의 전극을 구성하는 금속막(14)을 증착하는 공정;
    상기 금속막(14)에 상기 가변저항소자(31)의 저항기(15)를 구성하는 가변저항막(15L)을 증착하는 공정; 및
    열처리에 의해 상기 불순물 영역(10)과 상기 금속막(14) 사이에 금속실리사이드막(16)을 형성함으로써 쇼트키 다이오드(32)를 형성하는 공정을 포함하는 것을 특징으로 하는 메모리 셀의 제조방법.
  25. 제24항에 있어서,
    상기 가변저항막(15L)을 상기 개구부(12w)에서의 상기 금속막(14)에 자기정렬 방식으로 증착하는 것을 특징으로 하는 메모리 셀의 제조방법.
  26. 제25항에 있어서,
    상기 열처리 온도는 상기 가변저항막(15L)의 결정성을 개선할 수 있는 온도인 것을 특징으로 하는 메모리 셀의 제조방법.
  27. 제26항에 있어서,
    상기 반도체 기판(1)은 규소 기판이고,
    상기 쇼트키 다이오드(32)는 상기 금속실리사이드막(16)과 상기 불순물 영역(10) 사이에 쇼트키 장벽을 가지는 것을 특징으로 하는 메모리 셀의 제조방법.
  28. 제27항에 있어서,
    상기 금속막(23L)은 고융점금속 재료로 이루어진 것을 특징으로 하는 메모리 셀의 제조방법.
  29. 제28항에 있어서,
    상기 고융점금속 재료는 Pt, Ti, Co 및 Ni 중 하나 이상에서 선택되는 것을 특징으로 하는 메모리 셀의 제조방법.
  30. 가변저항소자와 쇼트키 다이오드의 직렬회로로 구성된 메모리 셀을 반도체 기판 상에 형성하는 메모리 셀의 제조방법에 있어서:
    상기 반도체 기판(1)의 한 표면 상에 형성된 불순물 영역(10)이 노출되는 개구부(12w)를 갖는 절연막(12)을 형성하는 공정;
    상기 절연막(12)의 상기 개구부(12w)에 상기 가변저항소자(31)의 전극을 구성하는 금속막(14)을 증착하는 공정;
    상기 금속막(14)에 상기 가변저항소자(31)의 저항기(15)를 구성하는 제1 막두께의 가변저항막(15a)을 증착하는 공정;
    열처리에 의해 상기 불순물 영역(10)과 상기 금속막(14) 사이에 금속실리사이드막(16)을 형성함으로써 쇼트키 다이오드(32)를 형성하는 공정; 및
    상기 제1 막두께의 상기 가변저항막(15a)에 상기 저항기(15)를 구성하는 제2 막두께의 가변저항막(15b)을 증착하는 공정을 포함하는 것을 특징으로 하는 메모리 셀의 제조방법.
  31. 제30항에 있어서,
    상기 열처리 온도는 상기 제1 막두께의 상기 가변저항막(15a)의 결정성을 개선할 수 있는 온도인 것을 특징으로 하는 메모리 셀의 제조방법.
  32. 제31항에 있어서,
    상기 반도체 기판(1)은 규소 기판이고,
    상기 쇼트키 다이오드(32)는 상기 금속실리사이드막(16)과 상기 불순물 영역(10) 사이에 쇼트키 장벽을 가지는 것을 특징으로 하는 메모리 셀의 제조방법.
  33. 제32항에 있어서,
    상기 제2 막두께의 상기 가변저항막(15b)의 증착후 열처리를 더 수행하는 공정을 더 포함하며,
    상기 열처리 온도는 상기 제2 막두께의 상기 가변저항막(15b)의 결정성을 개선할 수 있고, 상기 금속실리사이드막(16)의 저항값을 감소시킬 수 있는 온도인 것을 특징으로 하는 메모리 셀의 제조방법.
  34. 제33항에 있어서,
    상기 금속막(23L)은 고융점금속 재료로 이루어진 것을 특징으로 하는 메모리 셀의 제조방법.
  35. 제34항에 있어서,
    상기 고융점금속 재료는 Pt, Ti, Co 및 Ni 중 하나 이상에서 선택되는 것을 특징으로 하는 메모리 셀의 제조방법.
  36. 가변저항소자와 쇼트키 다이오드의 직렬회로로 구성된 메모리 셀을 반도체 기판 상에 형성하는 메모리 셀의 제조방법에 있어서:
    상기 반도체 기판(1)의 한 표면 상에 형성된 절연막(21)에 다결정규소 영역(22e)을 선택적으로 형성하는 공정;
    상기 다결정규소 영역(22e)에 상기 가변저항소자(31)의 전극을 구성하는 금속막(23L)을 증착하는 공정;
    상기 금속막(23L)에 상기 가변저항소자(31)의 저항기(24)를 구성하는 가변저항막(24L)을 증착하는 공정; 및
    열처리에 의해 상기 다결정규소 영역(22e)과 상기 금속막(23L) 사이에 금속실리사이드막(25)을 형성함으로써 쇼트키 다이오드(32)를 형성하는 공정을 포함하는 것을 특징으로 하는 메모리 셀의 제조방법.
  37. 제36항에 있어서,
    상기 열처리 온도는 상기 가변저항막(24L)의 결정성을 개선할 수 있는 온도인 것을 특징으로 하는 메모리 셀의 제조방법.
  38. 제37항에 있어서,
    상기 쇼트키 다이오드(32)는 상기 금속실리사이드막(25)과 상기 다결정규소 영역(22e) 사이에 쇼트키 장벽을 가지는 것을 특징으로 하는 메모리 셀의 제조방법.
  39. 제38항에 있어서,
    상기 금속막(23L)은 고융점금속 재료로 이루어진 것을 특징으로 하는 메모리 셀의 제조방법.
  40. 제39항에 있어서,
    상기 고융점금속 재료는 Pt, Ti, Co 및 Ni 중 하나 이상에서 선택되는 것을 특징으로 하는 메모리 셀의 제조방법.
  41. 가변저항소자와 쇼트키 다이오드의 직렬회로로 구성된 메모리 셀을 반도체 기판 상에 형성하는 메모리 셀의 제조방법에 있어서:
    상기 반도체 기판(1)의 한 표면 상에 형성된 절연막(21)에 다결정규소 영역(22e)을 선택적으로 형성하는 공정;
    상기 다결정규소 영역(22e)에 상기 가변저항소자(31)의 전극을 구성하는 금속막(23L)을 증착하는 공정;
    상기 금속막(23L)에 상기 가변저항소자(31)의 저항기(24)를 구성하는 제1 막두께의 가변저항막(24a)을 증착하는 공정;
    열처리에 의해 상기 다결정규소 영역(22e)과 상기 금속막(23L) 사이에 금속실리사이드막(25)을 형성함으로써 쇼트키 다이오드(32)를 형성하는 공정; 및
    상기 제1 막두께의 상기 가변저항막(24a)에 상기 저항기(24)를 구성하는 제2 막두께의 가변저항막(24b)을 증착하는 공정을 포함하는 것을 특징으로 하는 메모리 셀의 제조방법.
  42. 제41항에 있어서,
    상기 열처리 온도는 상기 제1 막두께의 상기 가변저항막(24a)의 결정성을 개선할 수 있는 온도인 것을 특징으로 하는 메모리 셀의 제조방법.
  43. 제42항에 있어서,
    상기 쇼트키 다이오드(32)는 상기 금속실리사이드막(25)과 상기 다결정규소 영역(22e) 사이에 쇼트키 장벽을 가지는 것을 특징으로 하는 메모리 셀의 제조방법.
  44. 제43항에 있어서,
    상기 제2 막두께의 상기 가변저항막(24b)의 증착후 열처리를 더 수행하는 공정을 더 포함하며,
    상기 열처리 온도는 상기 제2 막두께의 상기 가변저항막(24b)의 결정성을 개선할 수 있고, 상기 금속실리사이드막(25)의 저항값을 감소시킬 수 있는 온도인 것을 특징으로 하는 메모리 셀의 제조방법.
  45. 제44항에 있어서,
    상기 금속막(23L)은 고융점금속 재료로 이루어진 것을 특징으로 하는 메모리 셀의 제조방법.
  46. 제45항에 있어서,
    상기 고융점금속 재료는 Pt, Ti, Co 및 Ni 중 하나 이상에서 선택되는 것을 특징으로 하는 메모리 셀의 제조방법.
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