JP2006196900A - 相転移ｒａｍ動作方法 - Google Patents

Abstract

【課題】相転移ＲＡＭの動作方法を提供する。
【解決手段】スイッチング素子４２を備え、相変化層４０ｃを有するストレージノード４０を備えるＰＲＡＭの動作方法において、相変化層４０ｃを下から上に通過する、１．６ｍＡより小さいリセット電流を前記ストレージノード４０に印加して相変化層４０ｃの一部を非晶質状態に変えるステップと、リセット電流と反対方向のセット電流をストレージノード４０に印加する第２ステップと、を含む動作方法である。これにより、ＰＲＡＭの集積度を高めることが可能である。
【選択図】図４

Description

本発明は、半導体メモリ装置の動作方法に係り、さらに詳細には、相転移ＲＡＭ（Ｐｈａｓｅ ｃｈａｎｇｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：ＰＲＡＭ）の動作方法に関する。

ＰＲＡＭは、フラッシュメモリ、強誘電体ＲＡＭ（ＦｅＲＡＭ）及び磁気ＲＡＭ（ＭＲＡＭ）のような不揮発性メモリ素子である。ＰＲＡＭとこれらの不揮発性メモリ素子の構造的差異点はストレージノードにある。

ＰＲＡＭは与えられた温度で相が非晶質から結晶質に変わる相変化層を含む。相変化層の抵抗は、非晶質であるときに高く、結晶質であるときに低い。ＰＲＡＭは、相変化層のこのような抵抗特性を用いてビットデータを書込／読出する。

図１は、従来の技術によるＰＲＡＭを示す図面である。
図１に示すように、従来のＰＲＡＭは、トランジスタＴｒとストレージノード１０とで構成される。ストレージノード１０は、トランジスタＴｒのドレインに連結されている。ストレージノード１０は、下部電極１０ａ、相変化層１０ｃ、上部電極１０ｄ及び下部電極１０ａと相変化層１０ｃとを連結する導電性プラグ１０ｂを含む。ストレージノード１０のうち、下部電極１０ａがトランジスタＴｒのドレインに連結される。

図２は、従来のＰＲＡＭの動作方法を示す図面である。
図２に示すように、相変化層１０ｃの相が結晶状態であるとき（このときをビットデータ０が記録されたと見なす）、上部電極１０ｄから導電性プラグ１０ｂを経て下部電極１０ａに第１相転移電流Ｉｒｓを印加する。第１相転移電流Ｉｒｓは、リセット電流と称する。第１相転移電流Ｉｒｓは、パルス電流であり、持続時間は３０ｎｓ程度であり、電流量は１．６ｍＡ程度である。相変化層１０ｃに比べて導電性プラグ１０ｂの幅はきわめて狭いために、第１相転移電流Ｉｒｓは、相変化層１０ｃの導電性プラグ１０ｂと接触する領域Ａ１に集中する。これにより、相変化層１０ｃのうち、第１相転移電流Ｉｒｓが集中した領域Ａ１の温度は瞬間的に相転移温度以上に高まる。その結果、相変化層１０ｃの領域Ａ１の相は結晶から非晶質に変わる。このように、相変化層１０Ｃの領域Ａ１が非晶質状態であるとき、ＰＲＡＭにビットデータ１が記録されたと見なされる。

一方、図２の中央に示すように、相変化層１０Ｃの領域Ａ１が非晶質状態であるとき、ストレージノード１０に第１相転移電流Ｉｒｓと同じ方向に第２相転移電流Ｉｓを印加する。第２相転移電流Ｉｓは、セット電流と称する。第２相転移電流Ｉｓもパルス電流である。第２相転移電流Ｉｓの持続時間は、第１相転移電流Ｉｒｓの持続時間よりはるかに長いが、電流量は小さい。例えば、第２相転移電流Ｉｓの持続時間は、１８０ｎｓ程度長い一方、電流量は第１相転移電流Ｉｒｓより小さい。このような第２相転移電流Ｉｓが印加される間、相変化層１０Ｃの領域Ａ１は非晶質状態から結晶状態に変わる。

前述したように、従来の技術によるＰＲＡＭの場合、相変化層１０ｃの状態は、上部電極１０ｄから導電性プラグ１０ｂを経て下部電極１０ａ方向に印加される第１相転移電流Ｉｒｓと第２相転移電流Ｉｓにより決定される。ところが、相変化層１０ｃの領域Ａ１を非晶質状態に変えるために、相変化層１０ｃに印加される第１相転移電流Ｉｒｓ、すなわち、リセット電流はＰＲＡＭの特性改善に障害となっている。例えば、半導体製造技術の発展によってストレージノード１０及びトランジスタＴｒのサイズを小さくしてＰＲＡＭのサイズを小さくすることは技術的に難しくない。しかし、トランジスタＴｒのサイズを小さくすると、トランジスタＴｒが収容可能な電流、すなわち、トランジスタＴｒに許容された電流量も小さくなる。１．６ｍＡという第１相転移電流Ｉｒｓは、トランジスタＴｒのサイズが小さくなったとき、トランジスタＴｒが収容し難い大きな電流となる。これにより、第１相転移電流Ｉｒｓを小さくしなければ、事実上ＰＲＡＭの高集積が難しくなる。

本発明が解決しようとする技術的課題は、前述した従来の問題点を改善するためのものであって、リセット電流を大きく減らし、集積度を高めることが可能なＰＲＡＭの動作方法を提供するところにある。

前記技術的課題を達成するために本発明は、スイッチング素子を備え、相変化層を有するストレージノードを含むＰＲＡＭの動作方法において、前記相変化層を下から上に通過する、１．６ｍＡより小さなリセット電流を前記ストレージノードに印加して前記相変化層の一部を非晶質状態に変える第１ステップを含むことを特徴とするＰＲＡＭの動作方法を提供する。

このような動作方法において、前記第１ステップの後、前記リセット電流と反対方向であるセット電流を前記ストレージノードに印加する第２ステップをさらに含むことが好ましい。
前記リセット電流は、１ｍＡ以下であることが好ましい。

前記リセット及びセット電流は、直流またはパルスであることが好ましい。
前記ストレージノードは、前記相変化層上に形成された上部電極と、前記相変化層下に形成された下部電極と、前記相変化層と前記下部電極とを連結する連結手段と、を含むことが好ましい。
前記連結手段は、導電性プラグまたはナノチューブであることが好ましい。

このような本発明に係るＰＲＡＭの動作方法を用いると、ＰＲＡＭの集積度を高めることが可能である。

本発明のＰＲＡＭの動作方法は、セット電流とリセット電流とを互いに反対方向に印加する。この際、前記リセット電流は、１．６ｍＡより小さな値、例えば、１ｍＡあるいはそれ以下である。このようにリセット電流を小さくすることが可能であるので、トランジスタのサイズを、リセット電流が１．６ｍＡであるときより小さくすることができ、ＰＲＡＭの集積度を高めることが可能である。

以下、本発明の実施形態に係るＰＲＡＭの動作方法を添付した図面を参照して詳細に説明する。この過程で、図示した層や領域の厚さは説明の便宜のために誇張して図示されている。

まず、図３を参照して本実施形態に係るＰＲＡＭの動作方法に使用するＰＲＡＭの構成について簡略に説明する。ここで、参照する図３は、本実施形態に係るＰＲＡＭの動作方法に使用するＰＲＡＭの構成を示す図面である。

図３に示すように、本発明のＰＲＡＭの動作方法の説明に使われるＰＲＡＭは、ストレージノード４０とこれに連結されたスイッチング素子４２を含む。スイッチング素子４２は、電界効果トランジスタであることが望ましいが、他のスイッチング素子、例えば、ＰＮダイオードまたはバイポーラ接合トランジスタであってもよい。

ストレージノード４０は、スイッチング素子４２に連結された下部電極４０ａ、下部電極４２ａ上に所定間隔ほど離隔された位置に形成された相変化層４０ｃ、相変化層４０ｃ上に形成された上部電極４０ｄ、及び相変化層４０ｃと下部電極４０ａを電気的に接続する連結手段４０ｂを備える。連結手段４０ｂは、導電層からなる導電性プラグまたは炭素ナノチューブのようなナノチューブであることが好ましい。

相変化層４０ｃは、例えば、Ｇｅ_２Ｓｂ_２Ｔｅ_５層である。Ｇｅ_２Ｓｂ_２Ｔｅ_５層には、窒素がドーピングされることが好ましい。連結手段４０ｂの直径とリセット電流及びセット電流は、比例関係にある。したがって、リセット電流とセット電流とを減らすために、連結手段４０ｂはできるだけ小径であることが望ましい。

次に、図４及び図５を参照してこのようなＰＲＡＭの動作方法について説明する。図４及び図５の右側図面は、ストレージノードに電流を印加した後のＰＲＡＭの変化された状態を示すためのものであって、便宜上ストレージノードのみ図示した。

＜書込み＞
図４は、ＰＲＡＭにビットデータ１を記録する過程を示す図面である。
具体的に、スイッチング素子４２をオン状態に置き、相変化層４０ｃ全体が結晶状態であるストレージノード４０に下部電極４０ａから連結手段４０ｂ及び相変化層４０ｃを経て上部電極４０ｄに流れる第１相転移電流Ｉ１を印加する。第１相転移電流Ｉ１は、リセット電流であって、１．６ｍＡより小さいことが望ましい。例えば、第１相転移電流Ｉ１は、１ｍＡ以下である。このような第１相転移電流Ｉ１は、直流でも、パルスであってもよい。このような第１相転移電流Ｉ１により相変化層４０ｃのうち、連結手段４０ｂと接触した部分とその周りの所定領域の温度は瞬間的に相転移温度以上となり、その結果、相変化層４０ｃの連結手段４０ｂと接触した部分及びその周りの所定領域は非晶質状態となる。図４の右側図面の符号５０は、相変化層４０ｃのうち、第１相転移電流Ｉ１により相が非晶質状態に変わった領域を示す。このように相変化層４０ｃに非晶質領域５０が存在するとき、相変化層４０ｃの電気的抵抗は高くなるが、このような状態をストレージノード４０にビットデータ１が記録されたと見なす。

次に、ビットデータ０を記録する方法を説明する。
図５は、ＰＲＡＭにビットデータ０を記録する過程を示す図面である。

相変化層４０ｃにビットデータ０を記録するということは、ビットデータ１が記録された相変化層４０ｃの非晶質領域５０を結晶状態に変えるということを意味するところ、すなわち、相変化層４０ｃ全部を結晶状態にすることを意味する。

具体的な過程を説明すれば、図５に示すように、スイッチング素子４２をオン状態に置き、相変化層４０ｃに非晶質領域５０が形成されたストレージノード４０に上部電極４０ｄから相変化層４０ｃと連結手段４０ｂとを経て下部電極４０ａに流れる第２相転移電流Ｉ２を印加する。

第２相転移電流Ｉ２は、セット電流であって、第１相転移電流Ｉ１と同様に直流であって、第１相転移電流Ｉ１より長時間印加する。あるいは、第２相転移電流Ｉ２は、第１相転移電流Ｉ１より長時間印加し、パルス状に印加する。第２相転移電流Ｉ２の電流量は、１．６ｍＡより小さい。このような第２相転移電流Ｉ２が長時間印加される間、相変化層４０ｃに形成された非晶質領域５０は結晶状態になり、相変化層４０ｃ全体は図５の右側に示したように、結晶状態となる。このように相変化層４０ｃに非晶質領域が存在しないとき、相変化層４０ｃの電気的抵抗は、図４に示す相変化層４０ｃに非晶質領域５０が存在するときより、はるかに低くなる。相変化層４０ｃに非晶質領域が存在していないとき、ストレージノード４０にビットデータ０が記録されたと見なす。

＜読出し＞
読出しは、相変化層４０ｃの相が変わらない程度の電流をストレージノード４０に印加したとき、測定された抵抗の大小を判断してストレージノード４０に記録されたビットデータが１か、０かを判読する。したがって、読出し過程で、ストレージノード４０に印加される電流は、第１相転移電流Ｉ１及び第２相転移電流Ｉ２より低い電流、例えば、０．１ｍＡを印加する。または、低い電圧、例えば、０．２Ｖを印加することもできる。

図６及び図７は、ＰＲＡＭの動作過程で電子の流れを示す図面である。便宜上、図６及び図７では、スイッチング素子は、図示していない。図６は、従来の技術によるＰＲＡＭの動作過程で電子の流れを示す図面である。図７は、本実施形態に係るＰＲＡＭの動作過程で電子の流れを示す図面である。図６の（ａ）及び（ｂ）は、各々セット及びリセット電流に該当する電子の流れを示すものであって、電子の流れる方向が同じであるということが分かる。図７の（ａ）は、セット電流、すなわち、第２相転移電流Ｉ２に該当する電子の流れを、（ｂ）は、リセット電流、すなわち、第１相転移電流Ｉ１に該当する電子の流れを示す。

図６と図７とを比較すると、従来の技術によるＰＲＡＭの動作の場合、電子は常に導電性プラグ１０ｂを通じて相変化層１０ｃに流れるが、一方、本実施形態に係るＰＲＡＭの動作の場合、動作の性格によって電子の流れ方向が変わることが分かる。すなわち、本実施形態に係るＰＲＡＭの動作においてセット電流は電子が連結手段４０ｂから相変化層４０ｃに流れるように印加されることが分かる。一方、リセット電流は、電子が相変化層４０ｃから連結手段４０ｂに流れるように印加されることが分かる。図７の（ｂ）に示すように、電子が相変化層４０ｃから連結手段４０ｂに流れる場合、連結手段４０ｂの上端はボトルネック地点となり、連結手段４０ｂの上端周りの相変化層４０ｃの所定領域は他の所に比べて電子の密度が高くなる。このような原因によりリセット電流が従来より小さいにも拘わらず、相変化層４０ｃに非晶質領域が形成される。

図８は、セット電流と反対方向にリセット電流が印加されることによって、相変化層に非晶質領域が形成される過程を示す電圧−電流グラフを示す図面である。図８において第１矢印７０、第２矢印７２及び第３矢印７４は、電圧の印加にともなう電流の変化推移を表す。

図８において、第１矢印７０を参照すれば、印加電圧によって電流が増加されていて、印加電圧が−０．７Ｖと−０．８Ｖとの間になったとき、電流は１ｍＡ程度となることが分かる。この電流は、図７の（ｂ）に図示した相変化層４０ｃから連結手段４０ｂに流れる電子に対応する。電流が１ｍＡに到達した後、第２矢印７２で表したように電流が急減し、第３矢印７４で表したように、終局には電流がほとんど流れないことが分かる。このような状況は、相変化層４０ｃから連結手段４０ｂに電子が集中する過程で、連結手段４０ｂ周りの相変化層４０ｃの一部が非晶質領域に変わる過程とそれにより相変化層４２ｃの抵抗が増加したことを意味する。

図９は、本実施形態に係るＰＲＡＭの動作方法を用いたエンデュランステスト（ｅｎｄｕｒａｎｃｅ ｔｅｓｔ）の結果を示す図面である。
本発明者は、前記エンデュランステストのために、１ｍＡのセット電流を印加した後、０．０１ｍＡの読出し電流を印加して相変化層４０ｃの抵抗を測定し、１ｍＡのリセット電流を印加した後、０．０１ｍＡの読出し電流を印加して相変化層４０ｃの抵抗を測定する過程を１００００回繰り返した。図９は、その結果を示す図面である。図９において、第１グラフＧ１は、セット電流を印加した後、測定された相変化層４０ｃの抵抗を表し、第２グラフＧ２は、リセット電流が印加した後、測定された相変化層４０ｃの抵抗を示す。

図９の第１グラフＧ１及び第２グラフＧ２を参照すれば、前記過程を１００００回繰り返した後にも、前記セット電流が印加された後に測定された相変化層４０ｃの抵抗よりリセット電流が印加された後に測定された相変化層４０ｃの抵抗が２倍以上大きいということが分かる。

前記説明で多くの事項が具体的に記載されているが、これらは発明の範囲を限定するより、望ましい実施形態の例示として解釈されねばならない。例えば、本発明が属する技術的分野で当業者ならば、本発明のＰＲＡＭの動作方法に使われた図３のＰＲＡＭと異なる構成を有するＰＲＡＭの動作方法にも、本発明の技術思想を適用できるであろう。したがって、本発明の範囲は説明された実施形態によって決まるものではなく、特許請求の範囲に記載された技術的思想により定められねばならない。

本発明は、ＰＲＡＭをメモリ素子として使用するすべての製品に好適に適用することが可能である。

従来の技術によるＰＲＡＭを示す図面である。 従来のＰＲＡＭの動作方法を示す図面である。 本実施形態に係るＰＲＡＭの動作方法に使用するＰＲＡＭの構成を示す図面である。 ＰＲＡＭにビットデータ１を記録する過程を示す図面である。 ＰＲＡＭにビットデータ０を記録する過程を示す図面である。 従来の技術によるＰＲＡＭの動作過程で電子の流れを示す図面である。 本実施形態に係るＰＲＡＭの動作過程で電子の流れを示す図面である。 セット電流と反対方向にリセット電流が印加されることによって、相変化層に非晶質領域が形成される過程を示す電圧−電流グラフを示す図面である。 本実施形態に係るＰＲＡＭの動作方法を用いたエンデュランステスト（ｅｎｄｕｒａｎｃｅ ｔｅｓｔ）の結果を示す図面である。

符号の説明

４０ ストレージノード
４０ａ 下部電極
４０ｂ 連結手段
４０ｃ 相変化層
４０ｄ 上部電極
４２ スイッチング素子
５０ 非晶質状態に変わった領域
Ｉ１ 第１相転移電流
Ｉ２ 第２相転移電流

Claims (6)

1. スイッチング素子を備え、相変化層を有するストレージノードを備えるＰＲＡＭの動作方法において、
   前記相変化層を下から上に通過し、１．６ｍＡより小さなリセット電流を前記ストレージノードに印加して前記相変化層の一部を非晶質状態に変える第１ステップを含むことを特徴とするＰＲＡＭの動作方法。
2. 前記第１ステップの後、前記リセット電流と反対方向のセット電流を前記ストレージノードに印加する第２ステップをさらに含むことを特徴とする請求項１に記載のＰＲＡＭの動作方法。
3. 前記リセット電流は、１ｍＡ以下であることを特徴とする請求項１に記載のＰＲＡＭの動作方法。
4. 前記リセット電流及び前記セット電流は、直流またはパルス電流であることを特徴とする請求項１に記載のＰＲＡＭの動作方法。
5. 前記ストレージノードは、
   前記相変化層上に形成された上部電極と、
   前記相変化層下に形成された下部電極と、
   前記相変化層と前記下部電極とを連結する連結手段と、
   を含むことを特徴とする請求項１に記載のＰＲＡＭの動作方法。
6. 前記連結手段は、導電性プラグまたはナノチューブであることを特徴とする請求項５に記載のＰＲＡＭの動作方法。