JP2004349691A - 非対称メモリセル - Google Patents

Abstract

【課題】 非対称メモリセルおよび非対称メモリセルを形成する方法を提供すること。
【解決手段】 この方法は、第１の面積を有する下部電極を形成するステップと、下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料を形成するステップと、ＥＰＶＲ層上に載る、第１の面積よりも狭い第２の面積を有する上部電極を形成するステップとを含む。いくつかの局面において、第２の面積は、第１の面積よりも少なくとも約２０％狭い。ＥＰＶＲは、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導（ＨＴＳＣ）材料、またはペロブスカイト酸化金属材料などの材料である。この方法は、さらに、電極間に電界を誘導するステップと、上部電極に隣接するＥＰＶＲに電流を誘導するステップと、上部電極に隣接するＥＰＶＲに電流を誘導するステップに応答して、ＥＰＶＲの抵抗を調節するステップとをさらに含む。通常、抵抗は、１００オーム〜１０メガオームの範囲内で調節される。
【選択図】 図５

Description

本発明は、概して、集積回路（ＩＣ）メモリセルアレイに関し、より詳細には、非対称メモリ抵抗メモリセル、および同一のものを製造する方法に関する。

従来、超巨大磁気抵抗（ＣＭＲ）材料等のメモリ抵抗材料を利用するメモリセルは、パターニングされていない大きな導電性下部電極、パターニングされていないＣＭＲ材料、および比較的小さな上部電極から製造される。これらのデバイスは、用途が制限され、セルが比較的大きなサイズであるために、高密度のメモリアレイ用途には適さない。

ＣＭＲ材料の抵抗は、大抵の状況下で一定であるので、ＣＭＲ材料は、不揮発性の性質を有すると言われ得る。しかし、強電界が、ＣＭＲ材料に電流を誘導する際には、ＣＭＲ抵抗に変化が生じ得る。プログラミングプロセスの間、電極付近の強電界領域のメモリ抵抗の抵抗値が、まず変化する。実験データは、端子Ａと呼ばれるカソードの材料の抵抗値が増加する一方で、端子Ｂと呼ばれるアノードの材料の抵抗値が低下することを示している。消去プロセスの間、パルスの極性が反転する。すなわち、カソードおよびアノードの記号表示が反転する。従って、端子Ａの近くの材料の抵抗値は低下し、かつ端子Ｂの近くの抵抗値は増加する。

セルメモリに対する要求が高まるにつれて、アレイのセルサイズを縮小することに対する期待が増大している。しかし、より小型のフィーチャサイズでは、デバイスは、許容誤差を処理することに対する影響をより受けやすくなる。許容誤差の処理のために、極めて小型の幾何学的に非対称なデバイスは、常に実用的とは限らない。ある分析（以下に提供される）は、十分に幾何学的に対称的である製造されたメモリセルが、正常に動作しないことを示している。たとえこれらの非対称デバイスがプログラミングされ得るとしても、高抵抗状態から低抵抗状態までの正味の抵抗変化は、比較的小さくなり得る。

許容誤差の処理に拘らず、十分な抵抗状態の変化を保証するために十分な非対称性のメモリセルを設計することができれば、有益である。

本発明により、非対称メモリセルを形成する方法であって、第１の面積を有する下部電極を形成するステップと、該下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料を形成するステップと、該ＥＰＶＲ層上に載る、該第１の面積よりも狭い第２の面積を有する上部電極を形成するステップとを包含する、方法が提供され、これにより、上記目的が達成される。

前記上部電極と前記下部電極との間に電界を誘導するステップと、該電界に応答して、該上部電極に隣接する前記ＥＰＶＲに電流を誘導するステップとを包含してもよい。

前記上部電極に隣接する前記ＥＰＶＲに電流を誘導するステップに応答して、該上部電極と前記下部電極との間の該ＥＰＶＲの抵抗を調節するステップをさらに包含してもよい。

前記上部電極と前記下部電極との間に電界を誘導するステップは、２〜５ボルトの範囲内の振幅および１ナノ秒（ｎｓ）〜１０マイクロ秒（μｓ）の持続時間を有する負の電圧パルスを該上部電極と該下部電極との間に印加するステップを含み、該上部電極および該下部電極との間の前記ＥＰＶＲの抵抗を調節するステップは、該電極間に第１の高抵抗を生成するステップを含んでもよい。

前記上部電極と前記下部電極との間に電界を誘導するステップは、２〜５ボルトの範囲内の振幅および１ｎｓ〜１０μｓの持続時間を有する正の電圧を該上部電極と該下部電極との間に印加するステップを含み、該上部電極および該下部電極との間の前記ＥＰＶＲの抵抗を調節するステップは、該電極間に、前記第１の抵抗よりも低い第２の抵抗を生成するステップを含んでもよい。

前記ＥＰＶＲ層上に載る、前記第１の面積よりも狭い第２の面積を有する上部電極を形成するステップは、該第２の面積が、該第１の面積よりも少なくとも２０％狭いことを含んでもよい。

下部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒからなる群から選択される材料で該下部電極を形成するステップを含み、上部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒからなる群から選択される材料で該上部電極を形成するステップを含んでもよい。

ＥＰＶＲ層を形成するステップは、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導（ＨＴＳＣ）材料、およびペロブスカイト酸化金属材料からなる群から選択された材料で該ＥＰＶＲ層を形成するステップを含んでもよい。

前記上部電極に隣接する前記ＥＰＶＲに電流を誘導するステップに応答して、該上部電極および前記下部電極との間の該ＥＰＶＲの抵抗を調節するステップは、該抵抗を１００オーム〜１０メガオームの範囲内で調節するステップを含んでもよい。

本発明により、非対称メモリセルを形成する方法であって、第１の面積を有する下部電極を形成するステップと、該下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料を形成するステップと、該ＥＰＶＲ層上に載る、該第１の面積よりも広い第２の面積を有する上部電極を形成するステップとを包含する、方法が提供され、これにより、上記目的が達成される。

前記ＥＰＶＲ層上に載る、前記第１の面積よりも広い第２の面積を有する上部電極を形成するステップは、該第１の面積が、該第２の面積よりも少なくとも２０％狭いことを含んでもよい。

本発明により、第１の面積を有する下部電極と、該下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料層と、該ＥＰＶＲ層上に載る、該第１の面積よりも狭い第２の面積を有する上部電極とを備える、非対称メモリセルが提供され、これにより、上記目的が達成される。

前記上部電極の第２の面積が、前記下部電極の第１の面積よりも少なくとも２０％狭くてもよい。

前記下部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒからなる群から選択される材料であり、前記上部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒからなる群から選択される材料であってもよい。

前記ＥＰＶＲ層は、前記上部電極と前記下部電極との間で測定される、該上部電極と該下部電極との間に印加される第１の電圧パルスに応答する第１の全体抵抗を有し、該ＥＰＶＲ層は、第２の電圧パルスに応答する、該第１の抵抗よりも低い第２の全体抵抗を有していてもよい。

前記ＥＰＶＲ層の第１の抵抗は、２〜５ボルトの範囲内の負の振幅および１ナノ秒（ｎｓ）〜１０マイクロ秒（μｓ）の持続時間を有する第１の電圧パルスに応答し、１００オーム〜１０メガオームの範囲内であってもよい。

前記ＥＰＶＲ層の第２の抵抗は、２〜５ボルトの範囲内の正の振幅および１ナノ秒ｎｓ〜１０μｓの持続時間を有する第２の電圧パルスに応答し、１００オーム〜１キロオームの範囲内であってもよい。

前記ＥＰＶＲ層は、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導（ＨＴＳＣ）材料、およびペロブスカイト酸化金属材料からなる群から選択される材料であってもよい。

本発明により、第１の面積を有する下部電極と、該下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料層と、該ＥＰＶＲ層上に載る、該第１の面積よりも広い第２の面積を有する上部電極とを備える、非対称メモリセルが提供され、これにより、上記目的が達成される。

前記下部電極の第１の面積が、前記上部電極の第２の面積よりも少なくとも２０％狭くてもよい。

（発明の要旨）
本発明は、不揮発性メモリアレイおよびアナログ抵抗用途のための薄膜抵抗メモリデバイスを説明する。このデバイスメモリの特性は、メモリセルの非対称な構造に依存する。

つまり、本発明では、非対称メモリセルを形成する方法が提供される。この方法は、第１の面積を有する下部電極を形成するステップと、下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料を形成するステップと、ＥＰＶＲ層上に載る、第１の面積よりも狭い第２の面積を有する上部電極を形成するステップとを含む。いくつかの局面において、上部電極の第２の面積は、下部電極の第１の面積よりも少なくとも約２０％狭い。ＥＰＶＲは、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導（ＨＴＳＣ）材料、またはペロブスカイト酸化金属材料などの材料から製造される。

この方法は、さらに、上部電極と下部電極との間に電界を誘導するステップと、その電界に応答して、上部電極に隣接するＥＰＶＲに電流を誘導するステップとを含んでもよい。

この方法は、さらに、上部電極に隣接するＥＰＶＲに電流を誘導するステップに応答して、上部電極と下部電極との間のＥＰＶＲの抵抗を調節するステップとをさらに含む。より具体的には、第２のＥＰＶＲ領域の抵抗は調節され、第１のＥＰＶＲ領域の抵抗は、一定であり続ける。通常、抵抗は、１００オーム〜１０メガオーム（Ｍオーム）の範囲内で調節される。

上述の方法のさらなる詳細および非対称メモリセルが、以下に示される。

十分な抵抗状態の変化が保証される、本発明による非対称メモリセルにより、信頼性のあるプログラミングが実現される。

（好ましい実施形態の詳細な説明）
図１Ａおよび図１Ｂは、プログラミング動作（図１Ａ）および消去動作（図１Ｂ）中のメモリセルの部分的断面図である。上部電極および下部電極は、同一であり、メモリ抵抗材料は、全体を通して均一である。デバイスの幾何学構造が、完全に対称的にされ得る場合、正味の抵抗は、負の電界（図１Ａ）または正の電界（図１Ｂ）のどちらが印加されても、高抵抗状態で一定となる。電界方向は、上部電極からみて規定されることに留意されたい。すなわち、電界は、上部電極から誘導されると考えられる。そのような状況下では、プログラミングは不可能となる。従って、図１Ａおよび図１Ｂのどちらかのような幾何学的に対称的なデバイス構造は、実用的ではない。

より詳細には、幾何学的に対称的なメモリセルは、電界の存在下において、電極（領域ＡおよびＢ）の近くでは高電流密度を有し、かつデバイスの中央部分では低電流密度を有する。結果として、上部電極および下部電極の近くのＣＭＲ材料の抵抗が、変化する。例えば、メモリセルは、上部電極の近くのメモリ抵抗材料の抵抗値が増加し、かつ下部電極の近くのメモリ抵抗材料の抵抗値が低下する場合に高抵抗値状態であり得るようにプログラミングされ得る。上部電極に印加された電気パルスの極性が反転する場合（正のパルスとなる、図１Ｂ）、上部電極（領域Ａ）の近くの材料は、低抵抗（Ｒ_Ｌ）となり、下部電極（領域Ｂ）の近くの材料は、高抵抗（Ｒ_Ｈ）となる。しかし、メモリ抵抗の全体の抵抗は同じままであり、依然として高抵抗状態である。従って、メモリ抵抗を低抵抗状態にプログラミングすることは不可能である。

領域Ａおよび領域Ｂは、それぞれ上部電極および下部電極に非常に近接しており、これらの厚さは、１０ナノメートル（ｎｍ）と同程度の薄さであり得るため、上述の効果は、誤って界面効果として分類され得る。しかし、記憶は、界面特性の変化ではなく、バルクの抵抗値の変化である。

図２Ａおよび図２Ｂは、メモリセルの部分的断面図であり、ここでメモリ抵抗は、筒状の形状であり、オキサイドまたは任意の適切な絶縁体（従来技術）に組み込まれる。電界の強さは、上部電極および下部電極の両方の近くで高い。上部電極の近くの電界の向きは、下部電極の近くの電界の向きと反対であるので、上部電極の近くのメモリ抵抗材料の抵抗値が増加する一方で、下部電極の近くのメモリ抵抗材料の抵抗値は低下する。結果として、メモリ抵抗は、正または負のどちらのパルスが上部電極に印加されたかに拘らず、高抵抗状態にプログラミングされる。やはり、幾何学的に対称的な構造は、抵抗メモリセルに適さない。

図３は、本発明の非対称メモリセルの部分断面図である。メモリセル３００は、第１の面積を有する下部電極３０２と、下部電極３０２上に載る電気パルス変動抵抗（ＥＰＶＲ）材料層３０４とを含む。上部電極３０６がＥＰＶＲ材料層３０４の上に重なる。上部電極３０６は、第１の面積よりも狭い第２の面積を有する。いくつかの局面において、上部電極の第２の面積は、下部電極の第１の面積よりも少なくとも約２０％狭い。上部電極３０６が２つの電極のうちの小さい方の電極として描かれていることに留意されたい。しかし、本発明の他の局面（図示せず）において、セル３００は、下部電極３０２が上部電極３０６よりも２０％狭い場合でも同様に動作し得る。

本明細書中で用いられる電極の面積とは、ＥＰＶＲ層３０４と接する表面積と定義される。上部電極および下部電極の表面は、ＥＰＶＲ層と接する部分において、平坦であるように描かれているが、必ずしもそうでなくてもよい。

ＥＰＶＲ層３０４は、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導（ＨＴＳＣ）材料、またはペロブスカイト酸化金属材料などの材料である。下部電極３０２は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒなどの材料である。同様に、上部電極３０６はＰｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒなどの材料である。上部電極および下部電極は、必ずしも同じ材料から製造される必要はない。

全体的に考慮すると、ＥＰＶＲ層３０４は、上部電極３０６と下部電極３０２との間に印加される第１の電圧パルスに応答する第１の全体抵抗を有する。第１の全体抵抗は上部電極３０６と下部電極３０２との間で測定される。例えば、第１の電圧パルスは、より小さい上部電極３０６からみて負の電界を生成し得る。ＥＰＶＲ層３０４は、第２の電圧パルスに応答する第２の全体抵抗を有する。第２の全体抵抗は第１の抵抗よりも小さい。例えば、第２の電圧パルスは、上部電極３０６からみて正の電界を生成し得る。

ＥＰＶＲ層の第１の抵抗は、１００オームから１０Ｍオームの範囲内にあり、２〜５ボルトの範囲内の負の振幅および１ナノ秒（ｎｓ）〜１０マイクロ秒（μｓ）の持続時間を有する第１の電圧パルスに応答する。ＥＰＶＲ層の第２の抵抗は、１００オームから１ｋオームの範囲内にあり、２〜５ボルトの範囲内の正の振幅および１ｎｓ〜１０μｓの持続時間を有する第２の電圧パルスに応答する。

（機能の説明）
上記の背景技術に記載した対称的なメモリセルに固有の問題を解消するため、非対称抵抗メモリ構造が開発されてきた。上部電極は、下部電極のサイズと比較して、相対的に小さい。ある局面において、下部電極面積は、上部電極の面積の１．３倍の大きさである。

図４Ａおよび４Ｂは、本発明のメモリセルプログラミング動作（図４Ａ）および消去動作（図４Ｂ）を示す図である。電圧が上部電極と下部電極との間に印加される場合、上部電極近傍の電界強度が大きく、従って、上部電極近傍の電流密度が高い。このとき、下部電極近傍の電界強度／電流密度は小さくなる。結果として、上部電極近傍のメモリ抵抗器材料の抵抗のみが、変化する。下部電極近傍に電界／電流が印加された結果として、下部電極近傍のＥＰＶＲ材料の抵抗が変化することはない。高密度レイアウトにおいて、メモリデバイスは、円形または方形のいずれであってもよいが、製造後には、通常円形になる。セルは、従来のプロセスによって製造することができる。唯一異なる点は、下部電極の直径を上部電極よりも、約２０％大きくするか、または小さくする必要があることである。

図５は、非対称メモリセルを形成する本発明の方法を示すフローチャートである。この方法は、簡単のためにナンバリングされた順序のステップとして示されるが、明確に述べられない限り、ナンバリングから順序が推測されるべきではない。これらのステップのいくつかを、スキップし得るか、並行して実行し得るか、または忠実に順番を維持する必要なく実行され得ることを理解されたい。この方法は、ステップ５００からスタートする。

ステップ５０２において、第１の面積を有する下部電極が形成される。ステップ５０４において、下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料が形成される。ステップ５０６において、ＥＰＶＲ層上に載る、第１の面積よりも狭い第２の面積を有する上部電極が形成される。いくつかの局面において、第２の面積は、第１の面積よりも少なくとも約２０％狭い。あるいは、上述したように、下部電極の面積が上部電極よりも狭く（約２０％狭く）てもよい。ステップ５０８において、上部電極と下部電極との間に電界が誘導される。ステップ５１０において、その電界に応答して、上部電極に隣接するＥＰＶＲに電流が誘導される。

ステップ５０２において下部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒなどの材料から下部電極を形成するステップを含む。同様に、ステップ５０６において上部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒなどの材料から上部電極を形成するステップを含む。上部電極および下部電極は、異なる材料から製造され得る。ステップ５０４においてＥＰＶＲ層を形成するステップは、ＣＭＲ、ＨＴＳＣ、またはペロブスカイト酸化金属材料などの材料からＥＰＶＲ層を形成するステップを含む。

いくつかの局面において、ステップ５１０において上部電極と下部電極との間に電界を誘導するステップは、上部電極と下部電極との間に２〜５ボルトの範囲内の振幅および１ナノ秒（ｎｓ）〜１０マイクロ秒（μｓ）の持続時間を有する負の電圧パルスを印加するステップを含む。その後、ステップ５１２において上部電極と下部電極との間のＥＰＶＲの抵抗を調節するステップは、電極間に第１の高抵抗（１００〜１０Ｍオーム）を生成するステップを含む。

他の局面において、ステップ５１０において上部電極と下部電極との間に電界を誘導するステップは、２〜５ボルトの範囲内の振幅および１ｎｓ〜１０μｓの持続時間を有する正のパルスを印加するステップを含む。その後、ステップ５１２において上部電極と下部電極との間のＥＰＶＲの抵抗を調節するステップは、電極間に第１の抵抗よりも低い第２の高抵抗（１００〜１０００オーム）を生成するステップを含む。

いくつかの局面において、上部電極に隣接するＥＰＶＲに電流を誘導するステップ（ステップ５１２）に応答して、上部電極と下部電極との間のＥＰＶＲの抵抗を調節するステップは、１００オーム〜１０Ｍオームの範囲内で抵抗を調節するステップを含む。

非対称メモリセルと、非対称メモリセルを製造する方法が、提供された。本発明を説明するために、いくつかの例が示された。以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
（要約）
本発明により、非対称メモリセルおよび非対称メモリセルを形成する方法が提供される。この方法は、第１の面積を有する下部電極を形成するステップと、下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料を形成するステップと、ＥＰＶＲ層上に載る、第１の面積よりも狭い第２の面積を有する上部電極を形成するステップとを含む。いくつかの局面において、第２の面積は、第１の面積よりも少なくとも約２０％狭い。ＥＰＶＲは、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導（ＨＴＳＣ）材料、またはペロブスカイト酸化金属材料などの材料である。この方法は、さらに、電極間に電界を誘導するステップと、上部電極に隣接するＥＰＶＲに電流を誘導するステップと、上部電極に隣接するＥＰＶＲに電流を誘導するステップに応答して、ＥＰＶＲの抵抗を調節するステップとをさらに含む。通常、抵抗は、１００オーム〜１０メガオームの範囲内で調節される。

図１Ａは、プログラミング動作中のメモリセルの部分的断面図である。 図１Ｂは、消去動作中のメモリセルの部分的断面図である。 図２Ａは、メモリ抵抗が筒状の形状を有し、オキサイドまたは任意の適切な絶縁体に組み込まれた、メモリセルの部分的断面図である。 図２Ｂは、メモリ抵抗が筒状の形状を有し、オキサイドまたは任意の適切な絶縁体に組み込まれた、メモリセルの部分的断面図である。 図３は、本発明の非対称メモリセルの部分的断面図である。 図４Ａは、本発明のメモリセルプログラミング動作を示す図である。 図４Ｂは、本発明のメモリセル消去動作を示す図である。 図５は、非対称メモリセルを形成する本発明の方法を示すフローチャートである。

符号の説明

３００ メモリセル
３０２ 下部電極
３０４ 電気パルス変動抵抗
３０６ 上部電極

Claims (20)

1. 非対称メモリセルを形成する方法であって、
   第１の面積を有する下部電極を形成するステップと、
   該下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料を形成するステップと、
   該ＥＰＶＲ層上に載る、該第１の面積よりも狭い第２の面積を有する上部電極を形成するステップと
   を包含する、方法。
2. 前記上部電極と前記下部電極との間に電界を誘導するステップと、
   該電界に応答して、該上部電極に隣接する前記ＥＰＶＲに電流を誘導するステップと
   を包含する、請求項１に記載の方法。
3. 前記上部電極に隣接する前記ＥＰＶＲに電流を誘導するステップに応答して、該上部電極と前記下部電極との間の該ＥＰＶＲの抵抗を調節するステップをさらに包含する、請求項２に記載の方法。
4. 前記上部電極と前記下部電極との間に電界を誘導するステップは、２〜５ボルトの範囲内の振幅および１ナノ秒（ｎｓ）〜１０マイクロ秒（μｓ）の持続時間を有する負の電圧パルスを該上部電極と該下部電極との間に印加するステップを含み、
   該上部電極および該下部電極との間の前記ＥＰＶＲの抵抗を調節するステップは、該電極間に第１の高抵抗を生成するステップを含む、請求項３に記載の方法。
5. 前記上部電極と前記下部電極との間に電界を誘導するステップは、２〜５ボルトの範囲内の振幅および１ｎｓ〜１０μｓの持続時間を有する正の電圧を該上部電極と該下部電極との間に印加するステップを含み、
   該上部電極および該下部電極との間の前記ＥＰＶＲの抵抗を調節するステップは、該電極間に、前記第１の抵抗よりも低い第２の抵抗を生成するステップを含む、請求項４に記載の方法。
6. 前記ＥＰＶＲ層上に載る、前記第１の面積よりも狭い第２の面積を有する上部電極を形成するステップは、該第２の面積が、該第１の面積よりも少なくとも２０％狭いことを含む、請求項１に記載の方法。
7. 下部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒからなる群から選択される材料で該下部電極を形成するステップを含み、
   上部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒからなる群から選択される材料で該上部電極を形成するステップを含む、請求項１に記載の方法。
8. ＥＰＶＲ層を形成するステップは、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導（ＨＴＳＣ）材料、およびペロブスカイト酸化金属材料からなる群から選択された材料で該ＥＰＶＲ層を形成するステップを含む、請求項１に記載の方法。
9. 前記上部電極に隣接する前記ＥＰＶＲに電流を誘導するステップに応答して、該上部電極および前記下部電極との間の該ＥＰＶＲの抵抗を調節するステップは、該抵抗を１００オーム〜１０メガオームの範囲内で調節するステップを含む、請求項３に記載の方法。
10. 非対称メモリセルを形成する方法であって、
    第１の面積を有する下部電極を形成するステップと、
    該下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料を形成するステップと、
    該ＥＰＶＲ層上に載る、該第１の面積よりも広い第２の面積を有する上部電極を形成するステップと
    を包含する、方法。
11. 前記ＥＰＶＲ層上に載る、前記第１の面積よりも広い第２の面積を有する上部電極を形成するステップは、該第１の面積が、該第２の面積よりも少なくとも２０％狭いことを含む、請求項１０に記載の方法。
12. 第１の面積を有する下部電極と、
    該下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料層と、
    該ＥＰＶＲ層上に載る、該第１の面積よりも狭い第２の面積を有する上部電極と
    を備える、非対称メモリセル。
13. 前記上部電極の第２の面積が、前記下部電極の第１の面積よりも少なくとも２０％狭い、請求項１２に記載のメモリセル。
14. 前記下部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒからなる群から選択される材料であり、
    前記上部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒからなる群から選択される材料である、請求項１３に記載のメモリセル。
15. 前記ＥＰＶＲ層は、前記上部電極と前記下部電極との間で測定される、該上部電極と該下部電極との間に印加される第１の電圧パルスに応答する第１の全体抵抗を有し、
    該ＥＰＶＲ層は、第２の電圧パルスに応答する、該第１の抵抗よりも低い第２の全体抵抗を有する、請求項１３に記載のメモリセル。
16. 前記ＥＰＶＲ層の第１の抵抗は、２〜５ボルトの範囲内の負の振幅および１ナノ秒（ｎｓ）〜１０マイクロ秒（μｓ）の持続時間を有する第１の電圧パルスに応答し、１００オーム〜１０メガオームの範囲内である、請求項１５に記載のメモリセル。
17. 前記ＥＰＶＲ層の第２の抵抗は、２〜５ボルトの範囲内の正の振幅および１ナノ秒ｎｓ〜１０μｓの持続時間を有する第２の電圧パルスに応答し、１００オーム〜１キロオームの範囲内である、請求項１６に記載のメモリセル。
18. 前記ＥＰＶＲ層は、超巨大磁気抵抗（ＣＭＲ）材料、高温超伝導（ＨＴＳＣ）材料、およびペロブスカイト酸化金属材料からなる群から選択される材料である、請求項１２に記載のメモリセル。
19. 第１の面積を有する下部電極と、
    該下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料層と、
    該ＥＰＶＲ層上に載る、該第１の面積よりも広い第２の面積を有する上部電極と
    を備える、非対称メモリセル。
20. 前記下部電極の第１の面積が、前記上部電極の第２の面積よりも少なくとも２０％狭い、請求項１９に記載のメモリセル。

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