JP4784960B2 - 非対称結晶構造のメモリセル及びその製造方法 - Google Patents

非対称結晶構造のメモリセル及びその製造方法 Download PDF

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Description

本発明は、概して、集積回路（ＩＣ）メモリデバイスに関し、より詳細には、非対称結晶構造メモリ抵抗セル、および同一のものを製造する方法に関する。
従来、超巨大磁気抵抗（ＣＭＲ）材料等のメモリ抵抗材料を利用するメモリセルは、パターニングされていない大きな導電性下部電極、パターニングされていないＣＭＲ材料、および比較的小さな上部電極から製造される。これらのデバイスは、用途が制限され、セルが比較的大きなサイズであるために、高密度のメモリアレイ用途には適さない。
ＣＭＲ材料の抵抗は、大抵の状況下で一定であるので、ＣＭＲ材料は、不揮発性の性質を有すると言われ得る。しかし、強電界が、ＣＭＲ材料に電流を誘導する際には、ＣＭＲ抵抗に変化が生じ得る。プログラミングプロセスの間、電極付近の強電界領域のメモリ抵抗の抵抗値が、まず変化する。実験データは、端子Ａと呼ばれるカソードの材料の抵抗値が増加する一方で、端子Ｂと呼ばれるアノードの材料の抵抗値が低下することを示している。消去プロセスの間、パルスの極性が反転する。すなわち、カソードおよびアノードの記号表示が反転する。従って、端子Ａの近くの材料の抵抗値は低下し、かつ端子Ｂの近くの抵抗値は増加する。
セルメモリに対する要求が高まるにつれて、アレイのセルサイズを縮小することに対する期待が増大している。しかし、より小型のフィーチャサイズでは、デバイスは、許容誤差を処理することに対する影響をより受けやすくなる。許容誤差の処理のために、極めて小型の幾何学的に非対称なデバイスは、実用的でない場合さえある。ある分析（以下に提示される）は、十分に対称的である製造されたメモリセルが、正常に動作しないことを示している。たとえこれらの幾何学的に非対称なデバイスがプログラミングされ得るとしても、高抵抗状態から低抵抗状態までの正味の抵抗変化は、比較的小さくなり得る。許容誤差の処理に拘らず、十分な抵抗状態の変化を保証するために十分な非対称性を有するメモリセルを構築することが可能であり得る。しかし、このような設計は、製造工程の数を増加させ、より複雑なものとし得る。
メモリ抵抗メモリセルにおいて、デバイスの幾何学的な対称性に拘らず、適切なプログラミング動作および消去動作を可能にするフィーチャを設計することができれば、有益である。
本発明により、第１および第２の抵抗層を有し、これらの抵抗層は印加する電圧パルスの極性及びパルス幅の組み合わせにより抵抗値が変化するものである非対称結晶構造のメモリセルを形成する方法であって、下部電極を形成するステップと、該下部電極上に載る、多結晶構造を有する第１の抵抗層を形成するステップと、該第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層を形成するステップと、該第１および第２の抵抗層上に載る上部電極を形成するステップとを包含し、該メモリセルは、該第１の抵抗層および該第２の抵抗層に印加する電圧パルスの極性とパルス幅の組み合わせによりこれらの抵抗層の抵抗値を変化させて情報を記憶するよう構成される方法が提供され、これにより、上記目的が達成される。
前記多結晶構造を有する第１の抵抗層を形成するステップは、該第１の抵抗層を、有機金属材料をスピンコートするスピンコートプロセスを用いて、摂氏５５０度よりも高い温度で堆積するステップを含んでもよい。
第１の抵抗層を、摂氏５５０度よりも高い温度で堆積するステップは、該第１の抵抗層を、前記スピンコートプロセスを用いて、摂氏５５０〜７００度の範囲内の温度で堆積するステップを含んでもよい。
前記第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層を形成するステップは、該第１の抵抗層の堆積温度以下の温度で該第２の抵抗層を形成するステップを含んでもよい。
前記スピンコートプロセスにより堆積された第１の抵抗層を加熱して、溶媒を除去するステップをさらに包含し、該第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層を形成するステップは、該第１の抵抗層上に載る該第２の抵抗層を摂氏５５０度以下の温度で形成するステップを含んでもよい。
前記第１および第２の抵抗層に電圧パルスを印加するステップと、該第１および第２の抵抗層の抵抗を、該パルス幅に応答して選択的に調節するステップとをさらに包含してもよい。
前記第１および第２の抵抗層に電圧パルスを印加するステップは、第１の電圧パルスを印加するステップを含み、該第１および第２の抵抗層の抵抗を、該電圧パルスのパルス幅に応答して選択的に調節するステップは、該第１の抵抗層の抵抗を、該第１の電圧パルスに応答して調節するステップと、該第２の抵抗層の抵抗を維持するステップとを含んでもよい。
前記第１および第２の抵抗層に電圧パルスを印加するステップは、負の第１の電圧パルスを前記上部電極に印加するステップを含み、該第１の抵抗層の抵抗を、該第１の電圧パルスに応答して調節するステップは、該負の第１の電圧パルスに応答して該第１の抵抗層において高抵抗領域を形成するステップを含んでもよい。
前記第１および第２の抵抗層に電圧パルスを印加するステップは、正の第１の電圧パルスを前記上部電極に印加するステップを含み、該第１の抵抗層の抵抗を、該第１の電圧パルスに応答して調節するステップは、該正の第１の電圧パルスに応答して該第１の抵抗層において低抵抗領域を形成するステップを含んでもよい。
前記第１の電圧パルスよりも長いパルス幅を有する第２の電圧パルスを、前記第１および第２の抵抗層に印加するステップをさらに包含し、前記第１および第２の抵抗層の抵抗を、該パルス幅に応答して選択的に調節するステップは、該第２の電圧パルスに応答して該第１および第２の抵抗層において低抵抗状態を形成するステップを含んでもよい。
前記第１および第２の抵抗層の抵抗を、前記電圧パルスの前記パルス幅に応答して選択的に調節するステップは、前記第２の電圧パルスに応答して該第１の抵抗層において低抵抗状態を形成するステップを含んでもよい。
前記第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層を形成するステップは、アモルファス構造を形成するステップを含み、第１および第２の抵抗層の抵抗を、前記電圧パルスの前記パルス幅に応答して選択的に調節するステップは、第２の電圧パルスに応答して、アモルファスの第２の抵抗層の抵抗状態を維持するステップを含んでもよい。
前記第１および第２の抵抗層に第１の電圧パルスを印加するステップは、４００ナノ秒（ｎｓ）未満のパルス幅を有する第１の電界を印加するステップを含んでもよい。
４００ｎｓ未満のパルス幅を有する第１の電界を印加するステップは、１ｎｓ〜４００ｎｓの範囲内のパルス幅を用いるステップを含んでもよい。
第２の電圧パルスを前記第１および第２の抵抗層に印加するステップは、４００ｎｓより長いパルス幅を有する第２の電界を印加するステップを含んでもよい。
前記４００ｎｓより長いパルス幅を有する第２の電界を印加するステップは、４００ｎｓ〜１０マイクロ秒（μｓ）の範囲内のパルス幅を用いるステップを含んでもよい。
前記負の第１の電圧を印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含み、前記第１の抵抗層の抵抗を、前記第１の電圧パルスに応答して調節するステップは、該負の第１の電圧パルスに応答して１００オーム〜１０メガオーム（Ｍオーム）の範囲内で該抵抗を調節するステップを含んでもよい。
前記第２の電圧パルスを印加するステップは、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の電界を印加するステップを含み、該第２の電圧パルスに応答して前記第１の抵抗層において低抵抗状態を形成するステップは、１０００オーム未満の第１の抵抗層の抵抗を形成するステップを含んでもよい。
前記第２の電圧パルスを印加するステップは、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の電界を印加するステップを含み、前記第２の抵抗層における抵抗を維持するステップは、１０００オーム未満の該第２の抵抗層の抵抗を維持するステップを含んでもよい。
前記第１の電圧パルスに応答して、前記第２の抵抗層の抵抗状態を維持するステップは、該抵抗を０．５倍〜２倍の間に維持するステップを含んでもよい。
前記第２の電圧パルスに応答して、前記アモルファスの第２の抵抗層の抵抗状態を維持するステップは、該抵抗を０．５倍〜２倍の間に維持するステップを含んでもよい。
第１の抵抗層および第２の抵抗層を形成するステップは、超巨大磁気抵抗材料、高温超伝導体、およびペロブスカイト酸化金属材料からなる群から選択される材料を用いるステップを含んでもよい。
多結晶構造を有する第１の抵抗層を形成するステップは、物理的気相成長プロセスを用いて、摂氏４００度よりも高い温度で該第１の抵抗層を堆積するステップを含んでもよい。
前記第１の抵抗層を摂氏４００度より高い温度で堆積するステップは、前記第１の抵抗層を、物理的気相成長プロセスを用いて、摂氏４００〜７００度の範囲内の温度で堆積するステップを含んでもよい。
前記第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層を形成するステップは、物理的気相成長堆積プロセスを用いて、該第２の抵抗層を、前記第１の抵抗層の堆積温度よりも少なくとも摂氏３０度低い温度で形成するステップを含んでもよい。
下部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料から該下部電極を形成するステップを含み、上部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料から該上部電極を形成するステップを含んでもよい。
電圧パルスを前記第１および第２の抵抗層に印加するステップは、正の第１の電圧パルスを前記上部電極に印加するステップを含み、第１の電圧パルスに応答して、該第１の抵抗層の抵抗を調節するステップは、該正の第１の電圧パルスに応答して、該第１の抵抗層において低抵抗領域を形成するステップを含んでもよい。
前記正の第１の電圧パルスを印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含み、該第１の電圧パルスに応答して、前記第１の抵抗層の抵抗を調節するステップは、該正の第１の電圧パルスに応答して、１００オーム〜１０００オームの範囲内で該抵抗を調節するステップを含んでもよい。
本発明により、非対称結晶構造のメモリセルであって、下部電極と、該下部電極上に載る、多結晶構造を有する第１の抵抗層と、該第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層と、該第１および第２の抵抗層上に載る、上部電極とを含み、該第１の抵抗層および該第２の抵抗層は、これらの抵抗層に印加するパルス電界の極性及びパルス幅の組み合わせにより抵抗値が変化するものであり、該第１の抵抗層および該第２の抵抗層に印加するパルス電界の極性とパルス幅の組み合わせによりこれらの抵抗層の抵抗値を変化させて情報を記憶するメモリセルが提供され、これにより、上記目的が達成される。
前記第１および第２の抵抗層は、パルス電界に応答する選択可能な抵抗を有していてもよい。
前記第１の抵抗層は、第１のパルス電界に応答する選択可能な抵抗を有していてもよい。
前記第２の抵抗層は、前記第１のパルス電界に応答して一定の抵抗を有していてもよい。
前記第１および第２の抵抗層は、前記第１のパルス電界よりも長いパルスを有する第２のパルス電界に応答する低抵抗領域を有していてもよい。
前記第２の抵抗層は、アモルファス構造を有し、前記第２のパルス電界に応答して一定の抵抗を維持してもよい。
前記第１の抵抗層は、４００ナノ秒（ｎｓ）未満のパルス幅を有する前記第１の電界に応答する選択可能な抵抗を有していてもよい。
前記第１の抵抗層は、１ｎｓ〜４００ｎｓの範囲内のパルス幅を有する前記第１の電界に応答する選択可能な抵抗を有していてもよい。
前記第１の抵抗層は、４００ｎｓより長いパルス幅を有する前記第２の電界に応答する低抵抗領域を有していてもよい。
前記第１の抵抗層は、４００ｎｓ〜１０マイクロ秒（ｍｓ）の範囲内のパルス幅を有する第２の電界に応答する低抵抗領域を有していてもよい。
前記第１の抵抗層は、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の第２の電界に応答する低抵抗領域を有していてもよい。
前記第１の抵抗層の抵抗は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内の負の第１の電界を印加するステップに応答して、１００オーム〜１０メガオーム（Ｍオーム）の範囲内で選択可能であってもよい。
前記第２の抵抗層は、第１のパルス電界に応答して、０．５倍〜２倍に変化する抵抗を有していてもよい。
前記第２の抵抗層は、前記第２のパルス電界に応答して、０．５倍〜２倍に変化する抵抗を有するアモルファス構造を有していてもよい。
前記第１および第２の抵抗層は、超巨大磁気抵抗材料、高温超伝導体、およびペロブスカイト酸化金属材料からなる群から選択される材料であってもよい。
前記下部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料であり、前記上部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料であってもよい。
前記第１および第２の抵抗層は、それぞれ、前記第２のパルス電界に応答する１０００オーム未満の抵抗を有する低抵抗領域を有していてもよい。
前記第１の抵抗層の抵抗は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内の正の第１の電界を印加するステップに応答して、１００オーム〜１０００オームの範囲内で選択可能であってもよい。
（発明の要旨）
本発明は、不揮発性メモリアレイおよびアナログ抵抗器の用途に適した薄膜抵抗メモリデバイスについて記載する。本発明のメモリセルは、抵抗性不揮発性超 小型の幾何学的に対称的に構成されたメモリセルとして製造され得る場合でさえも、信頼性を持たせてプログラミングされ得る。本発明は、非対称結晶構造に依存する。
従って、非対称結晶構造メモリセルを形成する方法が提供される。この方法は、下部電極を形成するステップと、下部電極の上に多結晶構造を有する第１の電気パルス変動抵抗（ＥＰＶＲ）層を形成するステップと、第１の層に隣接する、ナノ結晶またはアモルファス構造のいずれかを有する第２のＥＰＶＲ層を形成するステップと、第１および第２のＥＰＶＲ層上に載る、上部電極を形成するステップとを包含する。例えば、第２の層は、第１の層上に載っていてもよい。ＥＰＶＲ材料の例には、ＣＭＲ、高温超伝導体（ＨＴＳＣ）、またはペロブスカイト酸化金属材料が含まれる。
この方法のある局面において、第１のＥＰＶＲ層は、有機金属スピンコート（ＭＯＤ）プロセスを用いて、摂氏５５０〜７００度の範囲内の温度で堆積される。第１の層に隣接する第２のＥＰＶＲ層を形成するステップは、概して、第１の層の堆積温度以下の温度で第２の層を形成するステップを意味する。従って、ＭＯＤ堆積された第１のＥＰＶＲ層を加熱して、溶媒を除去するさらなるステップの後、ＭＯＤ堆積される第２の層が摂氏５５０度以下の温度で形成される。
この方法は、第１および第２のＥＰＶＲ層に電界を印加するステップと、第１および第２のＥＰＶＲ層の抵抗を、電界のパルス幅に応答して選択的に調節するステップとをさらに包含する。より詳細には、第１のＥＰＶＲ層間の抵抗は、４００ナノ秒（ｎｓ）より少ないパルス幅を有する第１のパルス電界に応答して調節される。しかし、第２のＥＰＶＲ層間の抵抗は、第１のパルス電界に応答して一定に維持される。
他の局面において、この方法は、第１および第２のＥＰＶＲ層に第１の電界よりも長いパルス幅を有する第２のパルス電界を印加するステップと、第２のパルス電界に応答して第１および第２のＥＰＶＲ層において低抵抗領域を形成するステップとをさらに包含する。
デバイスの幾何学的な対称性に拘らず、適切なプログラミング動作および消去動作を可能にする非対称メモリセルのフィーチャ設計により、信頼性のあるプログラミングが実現される。
図１Ａおよび図１Ｂは、プログラミング動作（図１Ａ）および消去動作（図１Ｂ）中のメモリセルの部分的断面図である。上部電極および下部電極は、同一であり、メモリ抵抗材料は、全体を通して均一である。デバイスの幾何学構造が、完全に対称的にされ得る場合、正味の抵抗は、負の電界（図１Ａ）または正の電界（図１Ｂ）のどちらが印加されても、高抵抗状態で一定となる。電界は、上部電極に対して規定されることに留意されたい。すなわち、電界は、上部電極において誘導される。そのような状況下では、プログラミングは不可能となる。従って、図１Ａおよび図１Ｂのどちらかのような幾何学的に対称的なデバイス構造は、実用的ではない。
より詳細には、幾何学的に対称的なメモリセルは、電界の存在下において、電極（領域ＡおよびＢ）の近くでは高電流密度を有し、かつデバイスの中央部分では低電流密度を有する。結果として、上部電極および下部電極の近くのＣＭＲ材料の抵抗が変化する。例えば、メモリセルは、上部電極の近くのメモリ抵抗材料の抵抗値が増加し、かつ下部電極の近くのメモリ抵抗材料の抵抗値が低下する場合に高抵抗値状態であり得るようにプログラミングされ得る。上部電極に印加された電気パルスの極性が反転する場合（正のパルスとなる、図１Ｂ）、上部電極（領域Ａ）の近くの材料は、低抵抗（ＲＬ）となり、下部電極（領域Ｂ）の近くの材料は、高抵抗（ＲＨ）となる。しかし、メモリ抵抗の全体の抵抗は同じままであり、依然として高抵抗状態である。従って、メモリ抵抗を低抵抗状態にプログラミングすることは不可能である。
領域Ａおよび領域Ｂは、それぞれ上部電極および下部電極に非常に近接しており、これらの厚さは、１０ナノメートル（ｎｍ）と同程度の薄さであり得るため、上述の効果は、誤って界面効果として分類され得る。しかし、記憶は、界面特性の変化ではなく、バルクの抵抗値の変化である。
図２Ａおよび図２Ｂは、メモリセルの部分的断面図であり、ここでメモリ抵抗は、筒状の形状であり、オキサイドまたは任意の適切な絶縁体に組み込まれる。電界の強さは、上部電極および下部電極の両方の近くで高い。上部電極の近くの電界の向きは、下部電極の近くの電界の向きと反対であるので、上部電極の近くのメモリ抵抗材料の抵抗値が増加する一方で、下部電極の近くのメモリ抵抗材料の抵抗値は低下する。結果として、メモリ抵抗は、正または負のどちらのパルスが上部電極に印加されたかに拘らず、高抵抗状態にプログラミングされる。やはり、幾何学的に対称的な構造は、抵抗メモリセルに適さない。
図３は、本発明の非対称結晶構造メモリセルの部分断面図である。本発明は、幾何学的に対称的であってもよいメモリセルを説明する。つまり、本発明は、適切なメモリ（抵抗変化）動作を保証する限り、メモリ膜が非対称な幾何学的デバイスフィーチャに依存しない。言い換えると、膜は、信頼性のあるメモリ特性を保証するために、材料の構造において物理的に非対称なフィーチャに依存する。
メモリセル４００は、下部電極４０２と、下部電極４０２上に載る、多結晶の構造を有するＥＰＶＲ材料の第１の層４０４とを含む。第２のＥＰＶＲ層４０６は、第１の層４０４に隣接する。第２のＥＰＶＲ層４０６は、ナノ結晶またはアモルファス構造のいずれかを有する。例えば（図示されているように）、第２の層４０６は、第１の層４０４上に載り得る。あるいは（図示されていない場合）、第１の層４０４が、第２の層４０６上に載っていてもよい。上部電極４０８が第１および第２のＥＰＶＲ層４０４／４０６上に載る。セル４００は、酸化物または他の電気的絶縁材料４１０に埋め込まれ得る。
第１および第２のＥＰＶＲ層４０４／４０６は、ＣＭＲ、ＨＴＳＣ、またはペロブスカイト酸化金属材料などの材料である。下部電極４０２は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒなどである。同様に、上部電極４０８はＰｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒなどであってもよい。
ナノ結晶構造は、平均粒子サイズがナノメートルの範囲内であるか、ナノメートルより小さいか、または層４０４の多結晶構造よりも低品質の結晶構造を有する多結晶構造を意味すると理解される。第１のＥＰＶＲ層４０４および第２のＥＰＶＲ層４０６は、パルス電界に応答する選択可能な抵抗を有する。すなわち、全体または合成抵抗が選択可能である。
ある局面において、第１のＥＰＶＲ層４０４は、第１のパルス電界に応答する選択可能な抵抗を有する。いくつかの局面において、第１のＥＰＶＲ層４０４は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの負の第１の電界を印加するステップに応答して、１００オーム〜１０メガオーム（Ｍオーム）の範囲内で選択可能である抵抗を有する。他の局面において、第１のＥＰＶＲ層４０４は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの正の第１の電界を印加するステップに応答して、１００オーム〜１０００オームの範囲内で選択可能な抵抗を有する。本明細書中で用いられる、電界の方向は、第２のＥＰＶＲ層４０６と接触する電極から見て規定される。図４Ａに示すように、負の電界の方向は、第２のＥＰＶＲ層が上部電極と接触する場合、下部電極から上部電極に向かっている。
第２のＥＰＶＲ層４０６は、第１のパルス電界（正または負のいずれか）に応答して一定の抵抗を有する。すなわち、第２のＥＰＶＲ層４０６の抵抗は、第１の電界に応答して変化しない。通常、第２のＥＰＶＲ層４０６は、第１のパルス電界に応答して０．５倍〜２倍に変化する抵抗を有する。いくつかの局面において、第１の電界は、４００ナノ秒（ｎｓ）未満のパルス幅を有する。他の局面において、第１の電界は、１ｎｓ〜４００ｎｓの範囲内のパルス幅を有する。
第１のＥＰＶＲ層４０４は、第２のパルス電界に応答する低抵抗領域を有する。この場合、第２のパルス電界は、第１の電界よりも長いパルス幅を有する。低抵抗領域は、第２の電界が正であるか、負であるかに拘らず形成されることに留意されたい。第１のＥＰＶＲ層４０４は、４００ｎｓよりも長いパルス幅を有する第２の電界に応答する低抵抗領域を有する。他の局面において、第２の電界は、４００ｎｓ〜１０マイクロ秒（μｓ）の範囲内のパルス幅を有する。いくつかの局面において、第１のＥＰＶＲ層４０４は、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の第２の電界に応答する低抵抗領域を有する。第１のＥＰＶＲ層４０４が高抵抗領域を含む場合、第２のパルス電界が高抵抗領域から低抵抗領域を形成することが理解されるべきである。第１のＥＰＶＲ層４０４が低抵抗領域を最初から含む場合、その領域は、第２のパルス電界に応答して、低抵抗状態を維持する。
第１および第２のＥＰＶＲ層４０４／４０６は、それぞれ、第２のパルス電界に応答して、１０００オーム未満の抵抗を有する。ナノ結晶構造を有する第２のＥＰＶＲ層４０６のみが、第２のパルス電界に応答して、抵抗を変化させる。第２のＥＰＶＲ層４０６がアモルファス構造を有する場合、第２のパルス電界に応答して、抵抗が一定に維持される。抵抗を一定に維持するという概念は、本発明のいくつかの局面において、相対的なものとして考えられる。例えば、第２のＥＰＶＲ層４０６がアモルファス構造を有する場合、その抵抗は、第２のパルス電界に応答して、０．５倍〜２倍変化する。
（機能の説明）
実験データは、良好に結晶化されたＰｒ０．３Ｃａ０．７ＭｎＯ３（ＰＣＭＯ）メモリ抵抗のプログラミングパルス期間が非常に狭いことを明確に示している。ＰＣＭＯは、ＣＭＲ材料の一形態である。プログラミング期間は、１ナノ秒から約４００ｎｓの間であり得る。ナノ結晶ＰＣＭＯメモリ抵抗の場合、プログラミングメモリ期間は、４００ｎｓから１０μｓを超える長さまでの範囲内である。アモルファスＣＭＲは、メモリ特性を示さない。従って、良好に結晶化された材料を抵抗器の下部に有し、アモルファス材料を抵抗器の上部に有する抵抗器を製造することが可能である。この場合、抵抗器の上部は、短いパルスプログラミング（書き込み）プロセスに応答しない。抵抗器の下部のみが、短いパルスに応答して、記憶を変化させる。同様に、抵抗器の下部がアモルファス材料であり、抵抗器の上部が結晶材料である抵抗ランダムアクセスメモリ（ＲＲＡＭ）メモリ抵抗を製造することが可能である。この場合、抵抗器の上部のみが、メモリ特性を示す。アモルファス材料の代わりに、ナノ結晶または低品質の多結晶材料が用いられてもよい。抵抗器のいわゆる多結晶部分が極めて良好なクリスタライトである限り、メモリは動作する。
図３を参照するメモリセルは、メモリ抵抗ＣＭＲ材料の下部を高温で堆積し、ＣＭＲ材料の上部を低温で堆積することによって、容易に製造され得る。
図４Ａおよび４Ｂは、それぞれ、低抵抗状態および高抵抗状態への本発明のメモリセルのプログラミングを示す図である。
図５は、非対称結晶構造メモリセルを形成する本発明の方法を示すフローチャートである。この方法は、簡単のためにナンバリングされた順序のステップとして示されるが、明確に述べられない限り、ナンバリングから順序が推測されるべきではない。これらのステップのいくつかを、スキップし得るか、並行して実行し得るか、または忠実に順番を維持する必要なく実行され得ることを理解されたい。この方法は、ステップ５００からスタートする。ステップ５０２において、下部電極が形成される。ステップ５０４において、下部電極上に載る、多結晶構造を有する、第１の電気パルス変動抵抗（ＥＰＶＲ）層が形成される。ステップ５０６において、第１の層に隣接する第２のＥＰＶＲ層が形成される。第２のＥＰＶＲ層は、ナノ結晶またはアモルファス構造のいずれかを有する。いくつかの局面において、第２の層は、第１の層上に載る。しかし、この方法の別の局面においては、ステップ５０４はステップ５０６の後に行われてもよいことに留意されたい。ステップ５０４および５０６において形成される第１および第２のＥＰＶＲ層は、ＣＭＲ、ＨＴＳＣ、またはペロブスカイト酸化金属材料などの材料である。
ステップ５０８において、第１および第２のＥＰＶＲ層上に載る上部電極が形成される。いくつかの局面において、ステップ５０８において形成される上部電極と、ステップ５０２において形成される下部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、またはＩｒなどの材料である。上部電極と下部電極が異なる材料であってもよいことに留意されたい。
本発明のある局面において、ステップ５０４において多結晶構造を有する第１のＥＰＶＲ層を形成するステップは、有機金属スピンコート（ＭＯＤ）プロセスを用いて、摂氏５５０度よりも高い温度で、第１のＥＰＶＲ層を堆積するステップを含む。他の局面において、第１のＥＰＶＲ層は、ＭＯＤプロセスを用いて、摂氏５５０〜７００度の範囲内の温度で堆積される。この局面は、さらなるステップであるステップ５０５（図示せず）を含んでもよい。ステップ５０５は、ＭＯＤ堆積された第１のＥＰＶＲ層を加熱して溶媒を取り除くステップである。ステップ５０６において、第１の層に隣接する第２のＥＰＶＲ層を形成するステップは、摂氏５５０度以下の温度で、第１の層上に載る第２の層を形成するステップを含む。
異なる局面において、ステップ５０４において、多結晶構造を有する第１のＥＰＶＲ層を形成するステップは、物理的気相成長（ＰＶＤ）プロセスを用いて、摂氏４００度よりも高い温度で、第１のＥＰＶＲ層を堆積するステップを含む。一例において、堆積温度は、摂氏４００〜７００度の範囲内の温度である。第１の層に隣接する第２のＥＰＶＲ層を形成するステップ（ステップ５０６）は、ＰＶＤ堆積プロセスを用いて、第１の層の堆積温度よりも少なくとも３０度低い温度で第２の層を形成するステップを含む。
より一般的には、ステップ５０６の第１の層に隣接する第２のＥＰＶＲ層を形成するステップは、第１の層の堆積温度以下の温度で第２の層を形成するステップを含む。
いくつかの局面において、ステップ５１０において、第１および第２のＥＰＶＲ層に電界が印加される。ステップ５１２において、第１および第２のＥＰＶＲ層の抵抗が電界のパルス幅に応答して選択的に調節される。より具体的には、ステップ５１０において第１の電圧パルスが第１および第２のＥＰＶＲ層に印加される場合、ステップ５１２において、第１および第２のＥＰＶＲ層の抵抗を電圧パルスのパルス幅に応答して選択的に調節するステップは、サブステップを含む。ステップ５１２ａにおいて、第１のＥＰＶＲ層の抵抗が、第１の電圧パルスに応答して調節される。ステップ５１２ｂにおいて、第１の電圧パルスに応答して、第２のＥＰＶＲ層における抵抗が維持される。いくつかの局面において、第２のＥＰＶＲ層の抵抗は、０．５倍〜２倍の範囲内に維持される。
いくつかの局面において、ステップ５１０は、負の第１の電圧パルスを上部電極に印加する。第１のＥＰＶＲ層の抵抗を第１の電圧パルスに応答して調節するステップは、負の第１の電圧パルスに応答して第１のＥＰＶＲ層に高抵抗領域を形成するステップを含む。他の局面において、電圧パルスを第１および第２のＥＰＶＲ層に印加するステップは、上部電極に正の第１の電圧パルスを印加するステップを含む。第１のＥＰＶＲ層の抵抗を第１の電圧パルスに応答して調節するステップは、正の第１の電圧パルスに応答して、第１のＥＰＶＲ層に低抵抗領域を形成するステップを含む。
この方法のいくつかの局面において、さらなるステップであるステップ５１４が含まれる。ステップ５１４は、第１の電圧パルスよりも長いパルス幅を有する第２の電圧パルスを第１および第２のＥＰＶＲ層に印加するステップである。第１および第２のＥＰＶＲ層の抵抗を電圧パルスのパルス幅に応答して選択的に調節するステップ（ステップ５１２）は、第２の電圧パルスに応答して、第１および第２のＥＰＶＲ層において低抵抗状態を形成するステップを含む。
より具体的には、第２の電圧パルスに応答して、第１のＥＰＶＲ層において低抵抗状態が形成される。ステップ５０６においてアモルファスの第２のＥＰＶＲ層が形成される場合、ステップ５１２において、第２の電圧パルスに応答して、アモルファスの第２のＥＰＶＲ層の抵抗状態が維持される。
いくつかの局面において、ステップ５１０において第１の電圧パルスを第１および第２のＥＰＶＲ層に印加するステップは、４００ナノ秒（ｎｓ）よりも短いパルス幅を有する第１の電界を印加するステップを含む。通常、第１の電界は、１ｎｓ〜４００ｎｓの範囲内のパルス幅を有する。
いくつかの局面において、ステップ５１４において第２の電圧パルスを第１および第２のＥＰＶＲ層に印加するステップは、４００ナノ秒（ｎｓ）よりも長いパルス幅を有する第２の電界を印加するステップを含む。通常、第２の電界は、４００ｎｓ〜１０μｓの範囲内のパルス幅を有する。
いくつかの局面において、ステップ５１０において負の第１の電圧パルスを印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含む。第１のＥＰＶＲ層の間の抵抗を第１の電圧パルスに応答して調節するステップ（ステップ５１２ａ）は、負の第１の電圧パルスに応答して、１００オーム〜１０メガオーム（Ｍオーム）の範囲内で抵抗を調節するステップを含む。上述したように、電界の方向は、第２のＥＰＶＲ層に接触する電極からみて規定される。いくつかの局面において、ステップ５１０において正の第１の電圧パルスを印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含む。第１のＥＰＶＲ層の間の抵抗を第１の電圧パルスに応答して調節するステップ（ステップ５１２ａ）は、正の第１の電圧パルスに応答して、１００オーム〜１０００オームの範囲内で抵抗を調節するステップを含む。
他の局面において、ステップ５１４において、第２の電圧パルスを印加するステップは、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の電界を印加するステップを含む。第２の電圧パルスに応答して、第１のＥＰＶＲ層において低抵抗状態を形成するステップ（ステップ５１２）は、１０００オーム未満の第１のＥＰＶＲ層の抵抗を形成するステップを含む。ステップ５０６においてアモルファスの第２のＥＰＶＲ層が形成され、同じ第２の電界が印加される場合、ステップ５１２において、１０００オーム未満の第２のＥＰＶＲ層の抵抗が維持される。他の局面において、アモルファス第２のＥＰＶＲ層の抵抗は、０．５倍〜２倍の範囲内に維持される。
非対称結晶構造メモリセルと、非対称結晶メモリセルを形成する方法が、提供された。本発明を説明するために、いくつかの例が示された。以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
（要約）
本発明により、非対称構造メモリセルおよび製造方法が提供される。この方法は、下部電極を形成するステップと、下部電極の上に多結晶構造を有する第１の電気パルス変動抵抗（ＥＰＶＲ）層を形成するステップと、第１の層に隣接する、ナノ結晶またはアモルファス構造のいずれかを有する第２のＥＰＶＲ層を形成するステップと、第１および第２のＥＰＶＲ層上に載る、上部電極を形成するステップとを包含する。ＥＰＶＲ材料には、ＣＭＲ、高温超伝導体（ＨＴＳＣ）、またはペロブスカイト酸化金属材料が含まれる。ある局面において、第１のＥＰＶＲ層は、有機金属スピンコート（ＭＯＤ）プロセスを用いて、摂氏５５０〜７００度の範囲内の温度で堆積される。第２のＥＰＶＲ層は、第１の層の堆積温度以下の温度で形成される。溶媒を除去するさらなるステップの後、ＭＯＤ堆積された第２の層が摂氏５５０度以下の温度で形成される。
図１Ａは、プログラミング動作中のメモリセルの部分的断面図である。 図１Ｂは、消去動作中のメモリセルの部分的断面図である。 図２Ａは、メモリ抵抗が筒状の形状を有し、オキサイドまたは任意の適切な絶縁体に組み込まれた、メモリセルの部分的断面図である。 図２Ｂは、メモリ抵抗が筒状の形状を有し、オキサイドまたは任意の適切な絶縁体に組み込まれた、メモリセルの部分的断面図である。 図３は、本発明の非対称結晶構造メモリセルの部分的断面図である。 図４は、（Ａ）および（Ｂ）において、それぞれ、低抵抗状態および高抵抗状態への本発明のメモリセルのプログラミングを示す図である。 図５は、非対称結晶構造メモリセルを形成する本発明の方法を示すフローチャートである。
符号の説明
４００ メモリセル
４０２ 下部電極
４０４ 第１の電気パルス変動抵抗層
４０６ 第２の電気パルス変動抵抗層
４０８ 上部電極
４１０ 酸化物または他の電気的絶縁材料

Claims (46)

  1. 第１および第２の抵抗層を有し、これらの抵抗層は印加する電圧パルスの極性及びパルス幅の組み合わせにより抵抗値が変化するものである非対称結晶構造のメモリセルを形成する方法であって、
    下部電極を形成するステップと、
    該下部電極上に載る、多結晶構造を有する第１の抵抗層を形成するステップと、
    該第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層を形成するステップと、
    該第１および第２の抵抗層上に載る上部電極を形成するステップと
    を包含し、
    該メモリセルは、該第１の抵抗層および該第２の抵抗層に印加する電圧パルスの極性とパルス幅の組み合わせによりこれらの抵抗層の抵抗値を変化させて情報を記憶するよう構成される、方法。
  2. 前記多結晶構造を有する第１の抵抗層を形成するステップは、該第１の抵抗層を、有機金属材料をスピンコートするスピンコートプロセスを用いて、摂氏５５０度よりも高い温度で堆積するステップを含む、請求項１に記載の方法。
  3. 第１の抵抗層を、摂氏５５０度よりも高い温度で堆積するステップは、該第１の抵抗層を、前記スピンコートプロセスを用いて、摂氏５５０〜７００度の範囲内の温度で堆積するステップを含む、請求項２に記載の方法。
  4. 前記第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層を形成するステップは、該第１の抵抗層の堆積温度以下の温度で該第２の抵抗層を形成するステップを含む、請求項１に記載の方法。
  5. 前記スピンコートプロセスにより堆積された第１の抵抗層を加熱して、溶媒を除去するステップをさらに包含し、
    該第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層を形成するステップは、該第１の抵抗層上に載る該第２の抵抗層を摂氏５５０度以下の温度で形成するステップを含む、請求項３に記載の方法。
  6. 前記第１および第２の抵抗層に電圧パルスを印加するステップと、
    該第１および第２の抵抗層の抵抗を、該パルス幅に応答して選択的に調節するステップと
    をさらに包含する、請求項１に記載の方法。
  7. 前記第１および第２の抵抗層に電圧パルスを印加するステップは、第１の電圧パルスを印加するステップを含み、
    該第１および第２の抵抗層の抵抗を、該電圧パルスのパルス幅に応答して選択的に調節するステップは、
    該第１の抵抗層の抵抗を、該第１の電圧パルスに応答して調節するステップと、
    該第２の抵抗層の抵抗を維持するステップとを含む、請求項６に記載の方法。
  8. 前記第１および第２の抵抗層に電圧パルスを印加するステップは、負の第１の電圧パルスを前記上部電極に印加するステップを含み、
    該第１の抵抗層の抵抗を、該第１の電圧パルスに応答して調節するステップは、該負の第１の電圧パルスに応答して該第１の抵抗層において高抵抗領域を形成するステップを含む、請求項７に記載の方法。
  9. 前記第１および第２の抵抗層に電圧パルスを印加するステップは、正の第１の電圧パルスを前記上部電極に印加するステップを含み、
    該第１の抵抗層の抵抗を、該第１の電圧パルスに応答して調節するステップは、該正の第１の電圧パルスに応答して該第１の抵抗層において低抵抗領域を形成するステップを含む、請求項７に記載の方法。
  10. 前記第１の電圧パルスよりも長いパルス幅を有する第２の電圧パルスを、前記第１および第２の抵抗層に印加するステップをさらに包含し、
    前記第１および第２の抵抗層の抵抗を、該パルス幅に応答して選択的に調節するステップは、該第２の電圧パルスに応答して該第１および第２の抵抗層において低抵抗状態を形成するステップを含む、請求項７に記載の方法。
  11. 前記第１および第２の抵抗層の抵抗を、前記電圧パルスの前記パルス幅に応答して選択的に調節するステップは、前記第２の電圧パルスに応答して該第１の抵抗層において低抵抗状態を形成するステップを含む、請求項１０に記載の方法。
  12. 前記第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層を形成するステップは、アモルファス構造を形成するステップを含み、
    第１および第２の抵抗層の抵抗を、前記電圧パルスの前記パルス幅に応答して選択的に調節するステップは、第２の電圧パルスに応答して、アモルファスの第２の抵抗層の抵抗状態を維持するステップを含む、請求項１１に記載の方法。
  13. 前記第１および第２の抵抗層に第１の電圧パルスを印加するステップは、４００ナノ秒（ｎｓ）未満のパルス幅を有する第１の電界を印加するステップを含む、請求項７に記載の方法。
  14. ４００ｎｓ未満のパルス幅を有する第１の電界を印加するステップは、１ｎｓ〜４００ｎｓの範囲内のパルス幅を用いるステップを含む、請求項１３に記載の方法。
  15. 第２の電圧パルスを前記第１および第２の抵抗層に印加するステップは、４００ｎｓより長いパルス幅を有する第２の電界を印加するステップを含む、請求項１０に記載の方法。
  16. 前記４００ｎｓより長いパルス幅を有する第２の電界を印加するステップは、４００ｎｓ〜１０マイクロ秒（μｓ）の範囲内のパルス幅を用いるステップを含む、請求項１５に記載の方法。
  17. 前記負の第１の電圧を印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含み、
    前記第１の抵抗層の抵抗を、前記第１の電圧パルスに応答して調節するステップは、該負の第１の電圧パルスに応答して１００オーム〜１０メガオーム（Ｍオーム）の範囲内で該抵抗を調節するステップを含む、請求項８に記載の方法。
  18. 前記第２の電圧パルスを印加するステップは、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の電界を印加するステップを含み、
    該第２の電圧パルスに応答して前記第１の抵抗層において低抵抗状態を形成するステップは、１０００オーム未満の第１の抵抗層の抵抗を形成するステップを含む、請求項１１に記載の方法。
  19. 前記第２の電圧パルスを印加するステップは、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の電界を印加するステップを含み、
    前記第２の抵抗層における抵抗を維持するステップは、１０００オーム未満の該第２の抵抗層の抵抗を維持するステップを含む、請求項１２に記載の方法。
  20. 前記第１の電圧パルスに応答して、前記第２の抵抗層の抵抗状態を維持するステップは、該抵抗を０．５倍〜２倍の間に維持するステップを含む、請求項７に記載の方法。
  21. 前記第２の電圧パルスに応答して、前記アモルファスの第２の抵抗層の抵抗状態を維持するステップは、該抵抗を０．５倍〜２倍の間に維持するステップを含む、請求項１２に記載の方法。
  22. 第１の抵抗層および第２の抵抗層を形成するステップは、超巨大磁気抵抗材料、高温超伝導体、およびペロブスカイト酸化金属材料からなる群から選択される材料を用いるステップを含む、請求項１に記載の方法。
  23. 多結晶構造を有する第１の抵抗層を形成するステップは、物理的気相成長プロセスを用いて、摂氏４００度よりも高い温度で該第１の抵抗層を堆積するステップを含む、請求項１に記載の方法。
  24. 前記第１の抵抗層を摂氏４００度より高い温度で堆積するステップは、前記第１の抵抗層を、物理的気相成長プロセスを用いて、摂氏４００〜７００度の範囲内の温度で堆積するステップを含む、請求項２３に記載の方法。
  25. 前記第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層を形成するステップは、物理的気相成長堆積プロセスを用いて、該第２の抵抗層を、前記第１の抵抗層の堆積温度よりも少なくとも摂氏３０度低い温度で形成するステップを含む、請求項２３に記載の方法。
  26. 下部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料から該下部電極を形成するステップを含み、
    上部電極を形成するステップは、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料から該上部電極を形成するステップを含む、請求項１に記載の方法。
  27. 電圧パルスを前記第１および第２の抵抗層に印加するステップは、正の第１の電圧パルスを前記上部電極に印加するステップを含み、
    第１の電圧パルスに応答して、該第１の抵抗層の抵抗を調節するステップは、該正の第１の電圧パルスに応答して、該第１の抵抗層において低抵抗領域を形成するステップを含む、請求項７に記載の方法。
  28. 前記正の第１の電圧パルスを印加するステップは、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内のパルス電界を印加するステップを含み、
    該第１の電圧パルスに応答して、前記第１の抵抗層の抵抗を調節するステップは、該正の第１の電圧パルスに応答して、１００オーム〜１０００オームの範囲内で該抵抗を調節するステップを含む、請求項２７に記載の方法。
  29. 非対称結晶構造のメモリセルであって、
    下部電極と、
    該下部電極上に載る、多結晶構造を有する第１の抵抗層と、
    該第１の抵抗層に隣接する、ナノ結晶およびアモルファスからなる群から選択される構造を有する第２の抵抗層と、
    該第１および第２の抵抗層上に載る、上部電極と
    を含み、
    該第１の抵抗層および該第２の抵抗層は、これらの抵抗層に印加するパルス電界の極性及びパルス幅の組み合わせにより抵抗値が変化するものであり、
    該第１の抵抗層および該第２の抵抗層に印加するパルス電界の極性とパルス幅の組み合わせによりこれらの抵抗層の抵抗値を変化させて情報を記憶する、メモリセル。
  30. 前記第１および第２の抵抗層は、パルス電界に応答する選択可能な抵抗を有する、請求項２９に記載のメモリセル。
  31. 前記第１の抵抗層は、第１のパルス電界に応答する選択可能な抵抗を有する、請求項３０に記載のメモリセル。
  32. 前記第２の抵抗層は、前記第１のパルス電界に応答して一定の抵抗を有する、請求項３１に記載のメモリセル。
  33. 前記第１および第２の抵抗層は、前記第１のパルス電界よりも長いパルスを有する第２のパルス電界に応答する低抵抗領域を有する、請求項３２に記載のメモリセル。
  34. 前記第２の抵抗層は、アモルファス構造を有し、前記第２のパルス電界に応答して一定の抵抗を維持する、請求項３３に記載のメモリセル。
  35. 前記第１の抵抗層は、４００ナノ秒（ｎｓ）未満のパルス幅を有する前記第１の電界に応答する選択可能な抵抗を有する、請求項３４に記載のメモリセル。
  36. 前記第１の抵抗層は、１ｎｓ〜４００ｎｓの範囲内のパルス幅を有する前記第１の電界に応答する選択可能な抵抗を有する、請求項３５に記載のメモリセル。
  37. 前記第１の抵抗層は、４００ｎｓより長いパルス幅を有する前記第２の電界に応答する低抵抗領域を有する、請求項３３に記載のメモリセル。
  38. 前記第１の抵抗層は、４００ｎｓ〜１０マイクロ秒（ｍｓ）の範囲内のパルス幅を有する第２の電界に応答する低抵抗領域を有する、請求項３７に記載のメモリセル。
  39. 前記第１の抵抗層は、０．０５ＭＶ／ｃｍ〜０．５ＭＶ／ｃｍの範囲内の第２の電界に応答する低抵抗領域を有する、請求項３３に記載のメモリセル。
  40. 前記第１の抵抗層の抵抗は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内の負の第１の電界を印加するステップに応答して、１００オーム〜１０メガオーム（Ｍオーム）の範囲内で選択可能である、請求項３１に記載のメモリセル。
  41. 前記第２の抵抗層は、第１のパルス電界に応答して、０．５倍〜２倍に変化する抵抗を有する、請求項３２に記載のメモリセル。
  42. 前記第２の抵抗層は、前記第２のパルス電界に応答して、０．５倍〜２倍に変化する抵抗を有するアモルファス構造を有する、請求項３４に記載のメモリセル。
  43. 前記第１および第２の抵抗層は、超巨大磁気抵抗材料、高温超伝導体、およびペロブスカイト酸化金属材料からなる群から選択される材料である、請求項２９に記載のメモリセル。
  44. 前記下部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料であり、
    前記上部電極は、Ｐｔ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、Ａｇ、Ａｕ、およびＩｒからなる群から選択される材料である、請求項２９に記載のメモリセル。
  45. 前記第１および第２の抵抗層は、それぞれ、前記第２のパルス電界に応答する１０００オーム未満の抵抗を有する低抵抗領域を有する、請求項３３に記載のメモリセル。
  46. 前記第１の抵抗層の抵抗は、０．１メガボルト／センチメートル（ＭＶ／ｃｍ）〜０．４ＭＶ／ｃｍの範囲内の正の第１の電界を印加するステップに応答して、１００オーム〜１０００オームの範囲内で選択可能である、請求項３１に記載のメモリセル。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5651855A (en) 1992-07-28 1997-07-29 Micron Technology, Inc. Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits
US6965137B2 (en) * 2002-08-02 2005-11-15 Unity Semiconductor Corporation Multi-layer conductive memory device
US7042035B2 (en) * 2002-08-02 2006-05-09 Unity Semiconductor Corporation Memory array with high temperature wiring
US7326979B2 (en) * 2002-08-02 2008-02-05 Unity Semiconductor Corporation Resistive memory device with a treated interface
US7009235B2 (en) * 2003-11-10 2006-03-07 Unity Semiconductor Corporation Conductive memory stack with non-uniform width
US7402456B2 (en) * 2004-04-23 2008-07-22 Sharp Laboratories Of America, Inc. PCMO thin film with memory resistance properties
US7235407B2 (en) * 2004-05-27 2007-06-26 Sharp Laboratories Of America, Inc. System and method for forming a bipolar switching PCMO film
US7029982B1 (en) * 2004-10-21 2006-04-18 Sharp Laboratories Of America, Inc. Method of affecting RRAM characteristics by doping PCMO thin films
JP2008060091A (ja) * 2005-01-14 2008-03-13 Matsushita Electric Ind Co Ltd 抵抗変化素子
DE102005035445B4 (de) * 2005-07-28 2007-09-27 Qimonda Ag Nichtflüchtige, resistive Speicherzelle auf der Basis von Metalloxid-Nanopartikeln sowie Verfahren zu deren Herstellung und entsprechende Speicherzellenanordnung
KR100657966B1 (ko) 2005-08-11 2006-12-14 삼성전자주식회사 리셋 전류 안정화를 위한 메모리 소자의 제조 방법
TWI394300B (zh) * 2007-10-24 2013-04-21 Advanced Optoelectronic Tech 光電元件之封裝結構及其製造方法
US8395199B2 (en) 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US7407858B2 (en) * 2006-04-11 2008-08-05 Sharp Laboratories Of America, Inc. Resistance random access memory devices and method of fabrication
JP2008021750A (ja) * 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ
US8454810B2 (en) 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US7932548B2 (en) 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
WO2008013086A1 (fr) 2006-07-27 2008-01-31 Panasonic Corporation Dispositif de stockage à semi-conducteurs non volatil et son procédé de fabrication
CN101501849B (zh) 2006-08-25 2011-01-12 松下电器产业株式会社 存储元件、存储器装置和半导体集成电路
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
CN101542727B (zh) 2006-10-16 2011-02-09 松下电器产业株式会社 非易失性存储元件阵列及其制造方法
JP4527170B2 (ja) 2006-11-17 2010-08-18 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法
JP4252110B2 (ja) 2007-03-29 2009-04-08 パナソニック株式会社 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
JP4299882B2 (ja) 2007-05-18 2009-07-22 パナソニック株式会社 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
JP4253038B2 (ja) 2007-06-05 2009-04-08 パナソニック株式会社 不揮発性記憶素子およびその製造方法、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
WO2009050833A1 (ja) * 2007-10-15 2009-04-23 Panasonic Corporation 不揮発性記憶素子、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
CN101978496B (zh) 2008-07-11 2012-11-07 松下电器产业株式会社 非易失性存储元件和其制造方法、以及使用该非易失性存储元件的非易失性半导体装置
CN102017145B (zh) 2008-12-04 2012-08-01 松下电器产业株式会社 非易失性存储元件以及非易失性存储装置
US8614432B2 (en) * 2009-01-15 2013-12-24 Hewlett-Packard Development Company, L.P. Crystalline silicon-based memristive device with multiple mobile dopant species
US8445886B2 (en) 2009-02-02 2013-05-21 Panasonic Corporation Nonvolatile memory element, nonvolatile memory device, nonvolatile semiconductor device, and method of manufacturing nonvolatile memory element
KR101094390B1 (ko) * 2009-04-13 2011-12-15 주식회사 하이닉스반도체 저항성 메모리 장치 및 그 제조방법
US8227783B2 (en) 2009-07-13 2012-07-24 Seagate Technology Llc Non-volatile resistive sense memory with praseodymium calcium manganese oxide
US8901527B2 (en) 2010-07-02 2014-12-02 Nanya Technology Corp. Resistive random access memory structure with tri-layer resistive stack
CN112002801B (zh) * 2020-07-20 2021-09-07 厦门半导体工业技术研发有限公司 半导体器件和半导体器件的制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272562A (en) * 1979-06-19 1981-06-09 Harris Corporation Method of fabricating amorphous memory devices of reduced first fire threshold voltage
JPH04272562A (ja) * 1991-02-25 1992-09-29 Toyota Motor Corp 自動変速機におけるオイルポンプの配列構造
JP3989027B2 (ja) * 1994-07-12 2007-10-10 テキサス インスツルメンツ インコーポレイテツド キャパシタ及びその製造方法
JP3012785B2 (ja) * 1995-07-14 2000-02-28 松下電子工業株式会社 容量素子
JP3030333B2 (ja) * 1997-03-14 2000-04-10 工業技術院長 電流及び電場誘起相転移を用いたスイッチング素子及びメモリー素子
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
WO2000049659A1 (en) * 1999-02-17 2000-08-24 International Business Machines Corporation Microelectronic device for storing information and method thereof
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US7011978B2 (en) * 2001-08-17 2006-03-14 Micron Technology, Inc. Methods of forming capacitor constructions comprising perovskite-type dielectric materials with different amount of crystallinity regions
US6759249B2 (en) * 2002-02-07 2004-07-06 Sharp Laboratories Of America, Inc. Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
US6534326B1 (en) * 2002-03-13 2003-03-18 Sharp Laboratories Of America, Inc. Method of minimizing leakage current and improving breakdown voltage of polycrystalline memory thin films

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