KR20040101035A - 비대칭 결정 구조 메모리 셀 - Google Patents

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Abstract

비대칭적으로 구조된 메모리 셀 및 제조 방법을 제공한다. 방법은, 하부 전극 위에 다결정 구조를 갖는 제 1 전기 펄스 가변 저항 (EPVR : electrical pulse various resistance) 층을 형성하는 단계; 나노-결정 또는 비결정을 갖는, 제 1 층에 근접한 제 2 EPVR 층을 형성하는 단계; 및 제 1 및 제 2 EPVR 층을 덮는 상부 전극을 형성하는 단계를 포함한다. EPVR 재료는 CMR, 고온 초전도체 (HTSC), 또는 페로브스카이트 금속 산화물 재료를 포함한다. 일 양태에서, 제 1 EPVR 층은 550℃ 내지 700℃ 사이의 범위 온도에서 금속유기 스핀 코드 (MOD) 프로세스를 사용하여 증착된다. 제 2 EPVR 층은 제 1 층의 증착 온도 이하의 온도에서 형성된다. 용제를 제거하는 단계 이후에, MOD 증착된 제 2 EPVR 층이 550℃ 이하의 온도에서 형성된다.

Description

비대칭 결정 구조 메모리 셀 {ASYMMETRIC CRYSTALLINE STRUCTURE MEMORY CELL}
본 발명은 일반적으로 집적 회로 (IC) 메모리 디바이스에 관한 것으로, 더욱 구체적으로는, 비대칭 결정 구조 메모리 저항기 셀 및 그 제조 방법에 관한 것이다.
통상적으로, 거대 자기저항 (CMR) 재료와 같은 메모리 저항기 재료를 사용하는 메모리 셀은 큰 패턴화되지 않은 도전 하부 전극, 패턴화되지 않은 CMR 재료, 및 비교적 작은 상부 전극으로 제조된다. 이들 디바이스는 제한된 애플리케이션에서 작동하지만, 셀의 비교적 큰 사이즈 때문에 고밀도 메모리 어레이 애플리케이션에 적합하지 않다.
CMR 재료는 대부분의 환경하에서 CMR 재료의 저항이 일정하게 유지되기 때문에 비-휘발성 특성을 갖는다고 할 수 있다. 그러나, 높은 전계가 CMR 재료를 통한 전류 흐름을 유도할 때, CMR 저항에서의 변경이 발생할 수 있다. 프로그래밍 프로세스 동안, 전극에 가까운 높은 필드 영역에서의 메모리 저항기의 저항률이 먼저 변화한다. 실험적인 데이터는, 단자 A라 칭하는 캐소드에서의 재료의 저항률이 증가하는 반면에, 단자 B라 칭하는 애노드에서의 저항률은 감소된다는 것을 나타낸다. 이레이저 프로세스 동안, 펄스 극성이 역으로 된다. 즉, 캐소드 및 애노드의 명칭이 역으로 된다. 그 후, 단자 A에 가까운 재료의 저항률이 감소되고, 단자 B에 가까운 저항률이 증가된다.
셀 메모리에 대한 요구가 증가하고 있기 때문에, 어레이에서의 셀의 사이즈를 감소시키는 자극이 증가하고 있다. 그러나, 더 작은 형상 사이즈는 디바이스를 프로세스 허용 오차에 더욱 영향받게 한다. 프로세스 허용오차로 인해, 매우 작은 물리적 비대칭 디바이스가 실용적이지 못할 수도 있다. 그러나, (아래 제공되는) 분석은, 충분히 대칭적인 제조된 메모리 셀이 적절하게 작동하지 않는다는 것을 나타낸다. 이러한 기하학적으로 대칭인 디바이스가 프로그램될 수 있더라도, 높은 저항-상태로부터 낮은 저항-상태로의 기본적인 저항 변경이 비교적 낮을 수도 있다. 프로세스 허용오차에도 불구하고 상당한 저항 상태 변경을 보장하기 위해 충분한 기하학적 비대칭으로 메모리 셀을 제조하는 것이 가능할 수도 있다. 그러나, 이러한 설계는 제조 단계의 수와 복잡도를 증가시킨다.
형상이 메모리 저항기 메모리 셀에서 설계될 수 있는 경우에, 디바이스의 기하학적 대칭에도 불구하고 적절한 프로그래밍 및 이레이징 동작을 허용하는 것이 바람직하다.
본 발명은 비-휘발성 메모리 어레이 및 아날로그 저항 애플리케이션에 적합한 박막 저항 메모리 디바이스에 관한 것이다. 본 발명의 메모리 셀은, 저항 비-휘발성, 초소형 사이즈, 기하학적으로 대칭 구조 메모리 셀로서 제조되더라도 신뢰할 수 있게 프로그램될 수 있다. 본 발명은 비대칭 결정 구조에 따른다.
따라서, 비대칭 결정 구조 메모리 셀을 형성하는 방법이 제공된다. 방법은, 하부 전극을 형성하는 단계; 하부 전극 위에 다결정 구조를 갖는 제 1 전기 펄스 가변 저항 (EPVR : electrical pulse various resistance) 층을 형성하는 단계; 나노-결정 또는 비결정 구조를 갖는 제 1 층에 근접한 제 2 EPVR 층을 형성하는 단계; 및 제 1 및 제 2 EPVR 층을 덮는 상부 전극을 형성하는 단계를 포함한다. 예를 들어, 제 2 층은 제 1 층을 덮을 수도 있다. EPVR 재료의 예로는 CMR, 고온 초전도체 (HTSC), 또는 페로브스카이트 금속 산화물 재료가 있다.
방법의 일 양태에서, 제 1 EPVR 층이 550℃ 내지 700℃ 사이 온도의 범위에서 금속유기 스핀 코트 (MOD) 프로세스를 사용하여 증착된다. 제 1 층에 근접하게 제 2 EPVR 층을 형성하는 것은 제 1 층의 증착 온도 이하의 온도에서 제 2 층을 형성하는 것을 의미한다. 따라서, 용매를 제거하기 위해 MOD 증착된 제 1 EPVR 층을 가열하는 추가의 단계 이후에, MOD 증착된 제 2 EPVR 층이 550℃ 이하의 온도에서 형성된다.
방법은, 제 1 및 제 2 EPVR 층에 전계를 인가하는 단계; 및 전계의 펄스 폭에 반응하여 제 1 및 제 2 EPVR 층의 저항을 선택적으로 변경시키는 단계를 더 포함한다. 더욱 구체적으로는, 제 1 EPVR 층을 통과하는 저항은 400 나노초 (ns) 보다 작은 펄스 폭을 갖는 제 1 펄스 전계에 반응하여 변경된다. 그러나, 제 2 EPVR 층을 통과하는 저항은 제 1 펄스 전계에 반응하여 일정하게 유지된다.
다른 양태에서, 방법은, 제 1 전계 보다 더 긴 펄스 폭을 갖는 제 2 펄스 전계를 제 1 및 제 2 EPVR 층에 인가하는 단계; 및 제 2 펄스 전계에 반응하여 제 1 및 제 2 EPVR 층에 낮은-저항 영역을 생성하는 단계를 포함한다.
이하, 전술한 방법의 추가의 상세한 설명 및 비대칭 결정 구조 메모리 셀을 제공한다.
도 1A 및 1B는 프로그래밍 (도 1A) 및 이레이징 (도 1B) 동작 동안의 메모리 셀의 부분 횡단면도.
도 2A 및 2B는 메모리 저항기가 원기둥 형상을 갖고 산화물 또는 어떤 적합한 절연체에 포함된, 메모리 셀의 부분 횡단면도.
도 3은 본 발명의 비대칭 결정 구조 메모리 셀의 부분 횡단면도.
도 4A 및 4B는 본 발명의 메모리 셀을 낮은-저항 및 높은-저항 상태 각각에 프로그래밍하는 도면.
도 5는 비대칭 결정 구조 메모리 셀을 형성하는 본 발명의 방법을 도시하는 흐름도.
*도면의 주요 부분에 대한 부호의 설명*
400 : 셀 402 : 하부 전극
404 : 제 1 EPVR 층 406 : 제 2 EPVR 층
408 : 상부 전극 410 : 전기적 절연 재료
도 1A 및 1B는 프로그래밍 (도 1A) 및 이레이징 (도 1B) 동작 동안의 메모리 셀의 부분 횡단면도이다. 상부 및 하부 전극은 동일하고 메모리 저항 재료가 전반적으로 균일하다. 디바이스의 기하학적 구조가 완벽하게 대칭적으로 이루어지는 경우에, 음의 전계 (negative field : 도 1A) 또는 양의 전계 (positive field : 도 1B) 가 인가될 때, 네트 저항은 높은-저항 상태에서 일정하게 유지된다. 전계는 상부 전극에 관하여 정의된다. 즉, 전계가 상부 전극에서 유도된다. 이러한 환경에서, 프로그래밍은 불가능하다. 따라서, 도 1A 및 1B 중의 하나와 같은, 기하학적으로 대칭인 디바이스 구조는 실용적이지 못하다.
더욱 구체적으로는, 기하학적으로 대칭인 메모리 셀은 전극 (영역 A 및 B) 가까이에서 높은 전류 밀도를 갖고, 전계에 직면하는 디바이스의 중심부에서 낮은 전류 밀도를 갖는다. 그 결과, 상부 및 하부 전극 가까이에서의 CMR 재료의 저항률이 변경된다. 예를 들어, 메모리 셀은, 상부 전극 가까이에서의 메모리 저항기 재료의 저항률이 증가되고, 하부 전극 가까이에서의 메모리 저항기의 저항률이 감소되는 경우에 높은-저항 상태에 있도록 프로그램된다. 상부 전극에 인가된 전기 펄스의 극성이 역으로 될 때 (양의 펄스로 되는, 도 1B), 상부 전극 (영역 A) 가까이에서의 재료는 낮은 저항 (RL) 이 되는 반면에, 하부 전극 (영역 B) 가까이에서의 재료는 높은 저항 (RH) 이 된다. 그러나, 메모리 저항의 전체 저항은 높은-저항 상태에서 동일하게 유지된다. 따라서, 메모리 저항기를 낮은-저항 상태로 프로그램하는 것이 불가능하다.
영역 A 및 영역 B가 상부 및 하부 전극 각각에 매우 근접하기 때문에, 그 두께는 10 나노미터 (nm) 만큼 얇을 수도 있고, 전술한 효과가 공통 효과로 잘못 분류될 수도 있다. 그러나, 메모리는 공통 특성 변경이 아니고, 벌크 저항률 변경이다.
도 2A 및 2B는 메모리 저항기가 원기둥 형상을 갖고 산화물 또는 어떤 적절한 절연체에 포함되는, 메모리 셀의 부분 횡단면도이다. 전계 강도는 상부 및 하부 전극 가까이에서 높다. 상부 전극 가까이에서의 전계 방향이 하부 전극 가까이에서의 전계 방향과 반대이기 때문에, 상부 전극 가까이에서의 메모리 저항기 재료의 저항률이 증가되는 반면에, 하부 전극 가까이에서의 메모리 저항기 재료의 저항률은 감소된다. 그 결과, 메모리 저항은, 양의 펄스 또는 음의 펄스가 상부 전극에 인가되었는지 여부에 관계없이 높은-저항 상태로 프로그램된다. 다시, 기하학적으로 대칭인 구조는 저항기 메모리 셀에 적합하지 않다.
도 3은 본 발명의 비대칭 결정 구조 메모리 셀의 부분 횡단면도이다. 본 발명은 메모리 막이 적절한 메모리 (저항 변경) 동작을 보장하기 위해 비대칭 기하학적 디바이스 형상을 따르지 않는다는 점에서 기하학적으로 대칭일 수도 있는 메모리 셀을 설명한다. 다시 말하면, 막은 신뢰할 수 있는 메모리 특성을 보장하기 위해 재료의 구조에서 물리적으로 비대칭인 형상을 따른다.
셀 (400) 은 하부 전극 (402) 과 하부 전극 (402) 을 덮는 다결정 구조를 갖는 제 1 EPVR 재료층 (404) 을 구비한다. 제 2 EPVR 층 (406) 은 나노-결정 또는 비결정 구조를 갖는 제 1 층 (404) 에 근접한다. 예를 들어 (도시되어 있는 바와 같이), 제 2 층 (406) 은 제 1 층 (404) 을 덮을 수도 있다. 또 다른 방법으로 (도시 생략), 제 1 층 (404) 이 제 2 층 (406) 을 덮을 수도 있다. 상부 전극 (408) 은 제 1 및 제 2 EPVR 층 (404/406) 을 덮는다. 셀 (400) 이 산화물 또는 다른 전기적 절연 재료 (410) 에 포함될 수도 있다.
제 1 및 제 2 EPVR 층 (404/406) 은 CMR, HTSC, 또는 페로브스카이트 금속 산화물 재료와 같은 재료이다. 하부 전극 (402) 은 Pt,TiN, TaN, TiAlN, TaAlN, Ag, Au, 또는 Ir과 같은 재료이다. 유사하게, 상부 전극 (408) 은 Pt, TiN, TaN, TiAlN, TaHlN, Ag, Au, 또는 Ir일 수 있다.
나노-결정 구조는 평균 그레인 사이즈가 1 나노미터 보다 작은 나노미터 범위에 있는 다결정 구조를 의미하거나, 층 (404) 의 다결정 구조 보다 불량한 결정 구조를 갖는다. 제 1 EPVR 층 (404) 및 제 2 EPVR 층 (406) 은 펄스 전계에 반응하여 선택 가능한 저항을 갖는다. 즉, 전체 또는 합성 저항이 선택 가능하다.
일 양태에서, 제 1 EPVR 층 (404) 은 제 1 펄스 전계에 반응하여 선택 가능한 저항을 갖는다. 어떠한 양태에서, 제 1 EPVR 층 (404) 은 0.1 메가볼트/센티미터 (MV/cm) 내지 0.4 MV/cm의 범위에서의 음의 제 1 전계 인가에 반응하여, 100 옴 (ohm) 내지 10 메가옴 (Mohm) 의 범위 내에서 선택 가능한 저항을 갖는다. 다른 양태에서, 제 1 EPVR 층 (404) 은 0.1 MV/cm 내지 0.4 MV/cm의 범위에서의 양의 제 1 전계 인가에 반응하여, 100 옴 내지 1000옴의 범위 내에서 선택 가능한 저항을 갖는다. 본 명세서에 사용된 바와 같이, 전계 방향은 제 2 EPVR 층 (406) 과 접촉하는 각각의 전극으로부터 정의된다. 도 4A에 도시한 바와 같이, 음의전계 방향은, 제 2 EPVR 층이 상부 전극과 접촉할 때, 하부 전극으로부터 상부 전극으로 향한다.
제 2 EPVR 층 (406) 은 제 1 펄스 전계 (양 또는 음) 에 반응하여 일정한 저항을 갖는다. 즉, 제 2 EPVR 층 (406) 의 저항은 제 1 전계에 반응하여 변경하지 않는다. 통상적으로, 제 2 EPVR 층 (406) 은 제 1 펄스 전계에 응답하여, 2의 팩터 (a factor of 2) 보다 작게 변경하는 저항을 갖는다. 어떠한 양태에서, 제 1 전계는 400 나노초 (ns) 보다 작은 펄스 폭을 갖는다. 다른 양태에서, 제 1 전계는 1 ns 내지 400 ns의 범위의 펄스 폭을 갖는다.
제 1 EPVR 층 (404) 은 제 2 펄스 전계에 반응하는 낮은-저항 영역을 갖고, 여기서, 제 2 펄스 전계는 제 1 전계 보다 더 긴 펄스 폭을 갖는다. 낮은-저항 영역이 제 2 전계가 양 또는 음인지에 관계없이 형성된다. 제 1 EPVR 층 (404) 은 400 ns 보다 더 큰 펄스 폭을 갖는 제 2 전계에 반응하는 낮은-저항 영역을 갖는다. 다른 양태에서, 제 2 전계는 400 ns 내지 10 마이크로초 (㎲) 범위의 펄스 폭을 갖는다. 어떠한 양태에서, 제 1 EPVR 층 (404) 은 0.05 MV/cm 내지 0.5 MV/cm의 범위의 제 2 전계에 반응하는 낮은-저항 영역을 갖는다. 제 1 EPVR 층 (404) 이 높은-저항 영역을 포함하는 경우에, 제 2 펄스 전계가 높은-저항 영역으로부터 낮은-저항 영역을 생성한다는 것을 이해해야 한다. 제 1 EPVR 층 (404) 이 초기에 낮은-저항 영역을 포함하는 경우에, 영역은 제 2 펄스 전계에 반응하는 낮은-저항을 유지한다.
제 1 및 제 2 EPVR 층 (404/406) 각각은 제 2 펄스 전계에 반응하는 1000 옴보다 작은 저항을 갖는다. 나노-결정 구조를 갖는 EPVR 제 2 층 (406) 만이 제 2 펄스 전계에 반응하여 저항을 변경시킨다. 제 2 EPVR 층 (406) 이 비결정 구조를 갖는 경우에, 제 2 펄스 전계에 응답하는 저항을 일정하게 유지한다. 일정하게 유지하는 저항의 개념은 본 발명의 어떠한 양태에서 상대적으로 고려될 수도 있다. 예를 들어, 제 2 EPVR 층 (406) 이 비결정 구조를 가질 때, 2의 팩터 보다 작게 변경하는 그것의 저항은 제 2 펄스 전계에 반응한다.
기능적 설명
실험적인 데이터는 매우 양호하게 결정화된 Pr0.3Ca0.7MnO3(PCMO) 메모리 저항기의 프로그래밍 펄스 윈도우가 매우 좁다는 것을 명확하게 나타낸다. PCMO는 CMR 재료의 형태이다. 프로그래밍 윈도우는 1 나노초로부터 대략 400 ns까지일 수 있다. 나노-결정 PCMO 메모리 저항기에 있어서, 프로그래밍 메모리 윈도우는 400 ns 내지 10 ㎲의 범위이다. 비결정 CMR은 메모리 특성을 나타내지 않는다. 따라서, 저항기의 하부 부분에서 양호하게-결정화된 재료, 및 저항기의 상부 부분에서 비결정 재료를 갖는 저항기를 제조하는 것이 가능하다. 이 경우에, 저항기의 상부 부분은 협 펄스 프로그래밍 (기록 ) 프로세스에 반응하지 않는다. 저항기의 하부 부분만이 협 펄스에 반응하여 메모리에서의 변경을 갖는다. 유사하게, 저항기의 하부 부분에서 비결정 재료, 및 저항기의 상부 부분에서 결정 재료를 갖는 저항기 랜덤 액세스 메모리 (RRAM) 메모리 저항기를 제조하는 것이 가능하다. 이 경우에, 저항기의 상부 부분만이 메모리 특성을 나타낸다. 비결정 재료 대신에, 나노-결정 또는 불량한 다결정 재료가 사용될 수 있다. 소위 저항기의 다결정 부분이 상당히 양호한 정자 (crystallite) 인 동안은, 메모리는 작동할 것이다.
도 3을 참조하면, 메모리 셀이 고온에서 메모리 저항기 CMR 재료의 하위 부분을 증착하고, 저온에서 CMR 재료의 상위 부분을 증착함으로써 쉽게 제조된다.
도 4A 및 4B는 낮은-저항 및 높은-저항 상태 각각에 대한 본 발명의 메모리 셀의 프로그래밍을 도시한다.
도 5는 비대칭 결정 구조 메모리 셀을 형성하는 본 발명의 방법을 도시하는 흐름도이다. 명확함을 위해 방법을 번호를 매긴 단계의 시퀀스로서 나타내었지만, 명확하게 나타내지 않는다면 순서가 번호매김으로부터 추정되어서는 안된다. 이들 단계중 어떤 것이 스킵될 수도 있고, 병행하여 수행될 수도 있거나, 시퀀스의 정확한 순서 유지 요구없이 수행될 수도 있다. 단계 500에서 방법은 시작한다. 단계 502는 하부 전극을 형성한다. 단계 504는 하부 전극을 덮는 다결정 구조를 갖는 제 1 EPVR 층을 형성한다. 단계 506은 나노-결정 또는 비결정 구조를 갖는 제 1 층에 근접한 제 2 EPVR 층을 형성한다. 어떠한 양태에서, 제 2 층이 제 1 층을 덮는다. 그러나, 단계 504는 방법의 또 다른 양태에서 단계 506 이후에 발생할 수도 있다. 단계 504 및 506에서 형성된 제 1 및 제 2 EPVR 층은 CMR, HTSC, 또는 페로브스카이트 금속 산화물 재료와 같은 재료이다.
단계 508은 제 1 및 제 2 EPVR 층을 덮는 상부 전극을 형성한다. 어떠한 양태에서, 단계 508에서 형성된 상부 전극 및 단계 502에서 형성된 하부 전극은Pt, TiN, TaN, TiAlN, TaAlN, Ag, Au, 또는 Ir과 같은 재료이다. 상부 전극 및 하부 전극은 상이한 재료일 수 있다.
본 발명의 일 양태에서, 단계 504에서 다결정 구조를 갖는 제 1 EPVR 층을 형성하는 단계는 550℃ 보다 더 높은 온도에서 금속유기 스핀 코트 (MOD) 프로세스를 사용하여 제 1 EPVR 층을 증착하는 단계를 포함한다. 다른 양태에서, 제 1 EPVR 층은 550℃ 내지 700℃ 사이의 범위에서의 온도에서 MOD 프로세스를 사용하여 증착된다. 이러한 양태는 용제를 제거하기 위해 MOD 증착된 제 1 EPVR 층을 가열하는 다른 단계 (단계 505 : 도시 생략) 를 포함할 수도 있다. 그 후, 단계 506에서 제 1 층에 근접한 제 2 EPVR 층을 형성하는 단계는 550℃ 이하의 온도에서 제 1 층을 덮는 제 2 층을 형성하는 단계를 포함한다.
상이한 양태에서, 단계 504에서 다결정 구조를 갖는 제 1 EPVR 층을 형성하는 단계는 400℃ 보다 더 높은 온도에서 물리적 기상 증착 (PVD) 프로세스를 사용하여 제 1 EPVR 층을 증착하는 단계를 포함한다. 일 예에서, 증착 온도는 400℃ 내지 700℃ 사이의 범위이다. 그 후, 제 1 층에 근접한 제 2 EPVR 층을 형성하는 단계 (단계 506) 는 제 1 층 증착 온도 보다 최소한 30℃ 낮은 온도에서 PVD 증착 프로세스를 사용하여 제 2 층을 형성하는 단계를 포함한다.
더욱 일반적으로, 제 1 층에 근접한 제 2 EPVR 층을 형성하는 단계 (단계 506) 는 제 1 층의 증착 온도 이하의 온도에서 제 2 층을 형성하는 단계를 포함한다.
어떠한 양태에서, 단계 510은 제 1 및 제 2 EPVR 층에 전계를 인가한다.단계 512는 전계의 펄스 폭에 반응하여 제 1 및 제 2 EPVR 층의 저항을 선택적으로 변경시킨다. 더욱 구체적으로, 단계 510이 제 1 및 제 2 EPVR 층에 제 1 전압 펄스를 인가할 때, 단계 512에서 전압 펄스의 펄스 폭에 반응하여 제 1 및 제 2 EPVR 층의 저항을 변경시키는 단계는 서브 단계를 포함한다. 단계 512a는 제 1 전압 펄스에 반응하여 제 1 EPVR 층에서의 저항을 변경시킨다. 단계 512b는 제 1 전압 펄스에 반응하여 제 2 EPVR 층에서의 저항을 변경시킨다. 어떠한 양태에서, 제 2 EPVR 층 저항은 2의 팩터 이내에서 유지된다.
어떠한 양태에서, 단계 510은 상부 전극에 음의 제 1 전압 펄스를 인가한다. 그 후, 제 1 전압 펄스에 반응하여 제 1 EPVR 층의 저항을 변경시키는 단계는 음의 제 1 전압 펄스에 반응하여 제 1 EPVR 층에 높은-저항 영역을 생성하는 단계를 포함한다. 다른 양태에서, 제 1 및 제 2 EPVR에 전압을 인가하는 단계는 상부 전극에 양의 제 1 전압 펄스를 인가하는 단계를 포함한다. 그 후, 제 1 전압 펄스에 반응하여 제 1 EPVR 층의 저항을 변경시키는 단계는 양의 제 1 전압 펄스에 반응하여 제 1 EPVR 층에 낮은-저항 영역을 생성하는 단계를 포함한다.
방법의 어떠한 양태는 제 1 전압 펄스 보다 더 긴 펄스 폭을 갖는 제 2 전압 펄스를 제 1 및 제 2 EPVR 층에 인가하는 다른 단계 (단계 514) 를 포함한다. 그 후, 전압 펄스의 펄스 폭에 반응하여 제 1 및 제 2 EPVR 층의 저항을 변경시키는 단계는 제 2 전압 펄스에 응답하여 제 1 및 제 2 EPVR 층에 낮은-저항 상태를 생성하는 단계를 포함한다.
더욱 구체적으로, 낮은-저항 상태는 제 2 전압 펄스에 반응하여 제 1 EPVR층에 생성된다. 단계 506에서 비결정 제 2 EPVR 층이 형성될 때, 단계 512는 제 2 전압 펄스에 반응하여 비결정 제 2 EPVR 층의 저항 상태를 유지한다.
어떠한 양태에서, 단계 510에서 제 1 및 제 2 EPVR 층에 제 1 전압 펄스를 인가하는 단계는 400 나노초 (ns) 보다 작은 펄스 폭을 갖는 제 1 전계를 인가하는 단계를 포함한다. 통상적으로, 제 1 전계는 1 ns 내지 400 ns 범위의 펄스 폭을 갖는다.
어떠한 양태에서, 단계 514에서 EPVR 제 1 및 제 2 층에 제 2 전압 펄스를 인가하는 단계는 400 ns 보다 더 큰 펄스 폭을 갖는 제 2 전계를 인가하는 단계를 포함한다. 통상적으로, 제 2 전계는 400 ns 내지 10 마이크로초 (㎲) 범위의 펄스 폭을 갖는다.
어떠한 양태에서, 단계 510에서 음의 제 1 전압 펄스를 인가하는 단계는 0.1 MV/cm 내지 0.4 MV/cm 범위에서 펄스 전계를 인가하는 단계를 포함한다. 그 후, 제 1 전압 펄스에 반응하여 제 1 EPVR 층을 통과하는 저항을 변경시키는 단계는 음의 제 1 전압 펄스에 반응하여 100 옴 (ohm) 내지 10 메가옴 (Mohm) 범위 이내에서 저항을 변경시키는 단계 (단계 512a) 를 포함한다. 상기와 같이, 전계 방향은 제 2 EPVR 층과 접촉하는 전극의 투사 (perspective) 로부터 정의된다. 어떠한 양태에서, 단계 510에서 양의 제 1 전압 펄스를 인가하는 단계는 0.1 MV/cm 내지 0.4 MV/cm 범위에서 펄스 전계를 인가하는 단계를 포함한다. 그 후, 제 1 전압 펄스에 반응하여 제 1 EPVR 층을 통과하는 저항을 변경시키는 단계는 양의 제 1 전압 펄스에 응답하여 100 옴 내지 1000 옴 범위 이내에서 저항을 변경시키는 단계를 포함한다.
다른 양태에서, 단계 514에서 제 2 전압 펄스를 인가하는 단계는 0.05 mV/cm 내지 0.5 MV/cm 범위에서 전계를 인가하는 단계를 포함한다. 그 후, 제 2 전압 펄스에 반응하여 제 1 EPVR 층에 낮은 저항 상태를 생성하는 단계 (단계 512) 는 1000 옴 보다 작은 제 1 EPVR 층 저항을 생성하는 단계를 포함한다. 단계 506이 비결정 제 2 EPVR 층을 형성하고, 동일한 제 2 전계가 인가될 때, 단계 512는 1000 옴 보다 작은 제 2 EPVR 층에서 저항을 유지한다. 다른 양태에서, 비결정 제 2 EPVR 저항은 2의 팩터 이내에서 유지된다.
비대칭 결정 구조 메모리 셀 및 비대칭 결정 메모리 셀의 형성 방법을 제공하였다. 어떠한 예들은 본 발명을 예시하기 위해 사용되었다. 그러나, 본 발명은 이들 예들에 한정되지 않는다. 당업자는 본 발명의 다른 변형 및 실시형태를 생각할 수 있다.
본 발명의 메모리 셀은, 저항 비-휘발성, 초소형 사이즈, 기하학적으로 대칭 구조 메모리 셀로서 제조되더라도 신뢰할 수 있게 프로그램될 수 있다.

Claims (46)

  1. 비대칭 결정 구조 메모리 셀을 형성하는 방법으로서,
    하부 전극을 형성하는 단계;
    상기 하부 전극을 덮는, 다결정 구조를 갖는 제 1 전기 펄스 가변 저항 (electrical pulse various resistance : EPVR) 재료층을 형성하는 단계;
    나노-결정과 비결정을 포함하는 그룹으로부터 선택된 구조를 갖는, 상기 제 1 층에 근접한 제 2 EPVR 층을 형성하는 단계; 및
    상기 제 1 및 제 2 EPVR 층을 덮는 상부 전극을 형성하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  2. 제 1 항에 있어서,
    다결정 구조를 갖는 상기 제 1 EPVR 층을 형성하는 단계는, 550℃ 보다 더 높은 온도에서 금속유기 스핀 코트 (MOD) 프로세스를 사용하여 상기 제 1 EPVR 층을 증착하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  3. 제 2 항에 있어서,
    550℃ 보다 더 높은 온도에서 상기 제 1 EPVR 층을 증착하는 단계는, 550℃ 내지 700℃ 사이의 범위의 온도에서 상기 MOD를 사용하여 상기 제 1 EPVR 층을 증착하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  4. 제 1 항에 있어서,
    상기 나노-결정과 비결정을 포함하는 그룹으로부터 선택된 구조를 갖는, 상기 제 1 층에 근접한 제 2 EPVR 층을 형성하는 단계는, 상기 제 1 층의 증착 온도 이하의 온도에서 제 2 층을 형성하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  5. 제 3 항에 있어서,
    용제를 제거하기 위해 상기 MOD 증착된 제 1 EPVR 층을 가열하는 단계를 더 포함하며,
    나노-결정과 비결정을 포함하는 그룹으로부터 선택된 구조를 갖는, 상기 제 1 층에 근접한 제 2 EPVR 층을 형성하는 단계는, 550℃ 이하의 온도에서 상기 제 1 층을 덮는 상기 제 2 층을 형성하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  6. 제 1 항에 있어서,
    상기 제 1 및 제 2 EPVR 층에 전압 펄스를 인가하는 단계; 및
    상기 펄스의 폭에 반응하여 상기 제 1 및 제 2 EPVR 층의 저항을 선택적으로 변경시키는 단계를 더 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 EPVR 층에 전압 펄스를 인가하는 단계는 제 1 전압 펄스를 인가하는 단계를 포함하며,
    상기 전압 펄스의 펄스 폭에 반응하여 상기 제 1 및 제 2 EPVR 층의 저항을 선택적으로 변경시키는 단계는,
    상기 제 1 전압 펄스에 반응하여 상기 제 1 EPVR 층에서의 저항을 변경시키는 단계; 및
    상기 제 2 EPVR 층에서의 저항을 유지하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  8. 제 7 항에 있어서,
    상기 제 1 및 제 2 EPVR 층에 전압 펄스를 인가하는 단계는 상부 전극에 음 (negative) 의 제 1 전압 펄스를 인가하는 단계를 포함하며,
    상기 제 1 전압 펄스에 반응하여 상기 제 1 EPVR 층의 저항을 변경시키는 단계는 상기 음의 제 1 전압 펄스에 반응하여 상기 제 1 EPVR 층에 높은-저항 영역을 생성하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  9. 제 7 항에 있어서,
    상기 제 1 및 제 2 EPVR 층에 전압 펄스를 인가하는 단계는 상부 전극에 양 (positive) 의 제 1 전압을 인가하는 단계를 포함하며,
    상기 제 1 전압 펄스에 반응하여 상기 제 1 EPVR 층의 저항을 변경시키는 단계는 상기 양의 제 1 전압 펄스에 반응하여 상기 제 1 EPVR 층에 낮은-저항 영역을 생성하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  10. 제 7 항에 있어서,
    상기 제 1 및 제 2 EPVR 층에, 상기 제 1 전압 펄스 보다 더 긴 펄스 폭을 갖는 제 2 전압 펄스를 인가하는 단계를 더 포함하며,
    상기 전압 펄스의 펄스 폭에 반응하여 상기 제 1 및 제 2 EPVR 층의 저항을 선택적으로 변경시키는 단계는 상기 제 2 전압 펄스에 반응하여 상기 제 1 및 제 2 EPVR 층에 낮은-저항 상태를 생성하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  11. 제 10 항에 있어서,
    상기 전압 펄스의 펄스 폭에 반응하여 상기 제 1 및 제 2 EPVR 층의 저항을 선택적으로 변경시키는 단계는, 상기 제 2 전압 펄스에 반응하여 상기 제 1 EPVR 층에 낮은-저항 상태를 생성하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  12. 제 11 항에 있어서,
    나노-결정과 비결정을 포함하는 그룹으로부터 선택된 구조를 갖는, 상기 제1 층에 근접한 제 2 EPVR 층을 형성하는 단계는 비결정 구조를 형성하는 단계를 포함하며,
    상기 전압 펄스의 펄스 폭에 반응하여 상기 제 1 및 제 2 EPVR 층의 저항을 선택적으로 변경시키는 단계는 상기 제 2 전압 펄스에 반응하여 상기 비결정 제 2 EPVR 층의 저항 상태를 유지하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  13. 제 7 항에 있어서,
    상기 제 1 및 제 2 EPVR 층에 제 1 전압 펄스를 인가하는 단계는 400 나노초 (ns) 보다 작은 펄스 폭을 갖는 제 1 전계를 인가하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  14. 제 13 항에 있어서,
    상기 400 ns 보다 작은 펄스 폭을 갖는 제 1 전계를 인가하는 단계는 1 ns 내지 400 ns 범위의 펄스 폭을 사용하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  15. 제 10 항에 있어서,
    상기 제 1 및 제 2 EPVR 층에 제 2 전압 펄스를 인가하는 단계는 400 ns 보다 더 큰 펄스 폭을 갖는 제 2 전계를 인가하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  16. 제 15 항에 있어서,
    상기 400 ns 보다 더 큰 펄스 폭을 갖는 제 2 전계를 인가하는 단계는 400 ns 내지 10 마이크로초 (㎲) 범위의 펄스 폭을 사용하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  17. 제 8 항에 있어서,
    상기 음의 제 1 전압 펄스를 인가하는 단계는 0.1 MV/cm 내지 0.4 MV/cm의 범위에서 펄스 전계를 인가하는 단계를 포함하며,
    상기 제 1 전압 펄스에 반응하여 상기 제 1 EPVR 층을 통과하는 저항을 변경시키는 단계는 상기 음의 제 1 전압 펄스에 반응하여 100 옴 (ohm) 내지 10 메가옴 (Mohm) 의 범위 이내에서 저항을 변경시키는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  18. 제 11 항에 있어서,
    상기 제 2 전압 펄스를 인가하는 단계는 0.05 MV/cm 내지 0.5 MV/cm 범위에서 전계를 인가하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  19. 제 12 항에 있어서,
    상기 제 2 전압 펄스를 인가하는 단계는 0.05 MV/cm 내지 0.5 MV/cm 범위에서 전계를 인가하는 단계를 포함하며,
    상기 제 2 EPVR 층에서 저항을 유지하는 단계는 1000 옴 보다 작은 상기 제 2 EPVR 층에서의 저항을 유지하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  20. 제 7 항에 있어서,
    상기 제 1 전압 펄스에 반응하여 상기 제 2 EPVR 층의 저항 상태를 유지하는 단계는 2의 팩터 (a factor of 2) 이내에서 저항을 유지하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  21. 제 12 항에 있어서,
    상기 제 2 전압 펄스에 반응하여 비결정 제 2 EPVR 층의 저항 상태를 유지하는 단계는 2의 팩터 이내에서 저항을 유지하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  22. 제 1 항에 있어서,
    제 1 EPVR 층 및 제 2 EPVR 층을 형성하는 단계는 거대 자기저항 (CMR), 초전도체 (HTSC), 및 페로브스카이트 금속 산화물 재료를 포함하는 그룹으로부터 선택된 재료를 사용하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  23. 제 1 항에 있어서,
    다결정 구조를 갖는 제 1 EPVR 층을 형성하는 단계는, 400℃ 보다 더 높은 온도에서 물리 기상 증착 (PVD) 프로세스를 사용하여 상기 제 1 EPVR 층을 증착하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  24. 제 23 항에 있어서,
    상기 400℃ 보다 더 높은 온도에서 상기 제 1 EPVR 층을 증착하는 단계는, 400℃ 내지 700℃ 사이의 범위의 온도에서 PVD 프로세스를 사용하여 상기 제 1 EPVR 층을 증착하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  25. 제 23 항에 있어서,
    나노-결정과 비결정을 포함하는 그룹으로부터 선택된 구조를 갖는, 상기 제 1 층에 근접한 제 2 EPVR 층을 형성하는 단계는, 상기 제 1 층 증착 온도 보다 최소 30℃ 낮은 온도에서 PVD 증착 프로세스를 사용하여 상기 제 2 층을 형성하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  26. 제 1 항에 있어서,
    상기 하부 전극을 형성하는 단계는 Pt, TiN, TaN, TiAlN, Ag, Au, 및 Ir을 포함하는 그룹으로부터 선택된 재료로부터 상기 하부 전극을 형성하는 단계를 포함하며,
    상기 상부 전극을 형성하는 단계는 Pt, TiN, TaN, TiAlN, Ag, Au, 및 Ir을 포함하는 그룹으로부터 선택된 재료로부터 상기 상부 전극을 형성하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  27. 제 7 항에 있어서,
    상기 제 1 및 제 2 EPVR 층에 전압 펄스를 인가하는 단계는 상기 상부 전극에 양의 제 1 전압 펄스를 인가하는 단계를 포함하며,
    상기 제 1 전압 펄스에 반응하여 상기 제 1 EPVR 층의 저항을 변경시키는 단계는 상기 양의 제 1 전압 펄스에 반응하여 상기 제 1 EPVR 층에 낮은-저항 영역을 생성하는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  28. 제 27 항에 있어서,
    상기 양의 제 1 전압 펄스를 인가하는 단계는 0.1 MV/cm 내지 0.4 MV/cm 범위에서 펄스 전계를 인가하는 단계를 포함하며,
    상기 제 1 전압 펄스에 반응하여 상기 제 1 EPVR 층을 통과하는 저항을 변경시키는 단계는 상기 양의 제 1 전압 펄스에 반응하여 100 옴 내지 1000 옴 범위 이내에서 상기 저항을 변경시키는 단계를 포함하는, 비대칭 결정 구조 메모리 셀의 형성 방법.
  29. 비대칭 결정 구조 메모리 셀로서,
    하부 전극;
    상기 하부 전극을 덮는 다결정 구조를 갖는 제 1 EPVR 재료층;
    나노-결정과 비결정을 포함하는 그룹으로부터 선택된 구조를 갖는, 상기 제 1 층에 근접한 제 2 EPVR 층; 및
    상기 제 1 및 제 2 EPVR 층을 덮는 상부 전극을 구비하는, 메모리 셀.
  30. 제 29 항에 있어서,
    상기 제 1 및 제 2 EPVR 층은 펄스 전계에 반응하는 선택 가능한 저항을 갖는, 메모리 셀.
  31. 제 30 항에 있어서,
    상기 제 1 및 제 2 EPVR 층은 제 1 펄스 전계에 반응하는 선택 가능한 저항을 갖는, 메모리 셀.
  32. 제 31 항에 있어서,
    상기 제 2 EPVR 층은 상기 제 1 펄스 전계에 반응하는 일정한 저항을 갖는, 메모리 셀.
  33. 제 32 항에 있어서,
    상기 제 1 및 제 2 EPVR 층은 상기 제 1 전계 보다 더 긴 펄스 폭을 갖는, 제 2 펄스 전계에 반응하는 낮은-저항 영역을 갖는, 메모리 셀.
  34. 제 33 항에 있어서,
    상기 제 2 EPVR 층은 비결정 구조를 갖고, 상기 제 2 펄스 전계에 반응하는 일정한 저항을 유지하는, 메모리 셀.
  35. 제 34 항에 있어서,
    상기 제 1 EPVR 층은 400 나노초 (ns) 보다 작은 펄스 폭을 갖는 제 1 전계에 반응하는 선택 가능한 저항을 갖는, 메모리 셀.
  36. 제 35 항에 있어서,
    상기 제 1 EPVR 층은 1 ns 내지 400 ns 범위의 펄스 폭을 갖는 상기 제 1 전계에 반응하는 선택 가능한 저항을 갖는, 메모리 셀.
  37. 제 33 항에 있어서,
    상기 제 1 EPVR 층은 400 ns 보다 더 큰 펄스 폭을 갖는 상기 제 2 전계에 반응하는 낮은-저항 영역을 갖는, 메모리 셀.
  38. 제 37 항에 있어서,
    상기 제 1 EPVR 층은 400 ns 내지 10 마이크로초 (㎲) 범위의 펄스 폭을 갖는 상기 제 2 전계에 반응하는 낮은-저항 영역을 갖는, 메모리 셀.
  39. 제 33 항에 있어서,
    상기 제 1 EPVR 층은 0.05 MV/cm 내지 0.5 MV/cm 범위의 제 2 전계에 반응하는 낮은-저항 영역을 갖는, 메모리 셀.
  40. 제 31 항에 있어서,
    상기 제 1 EPVR 층 저항은 0.1 MV/cm 내지 0.4 MV/cm 범위의 음의 제 1 전계 인가에 반응하여 100 옴 (ohm) 내지 10 메가옴 (Mohm) 범위 이내에서 선택 가능한, 메모리 셀.
  41. 제 32 항에 있어서,
    상기 제 2 EPVR 층은 제 1 펄스 전계에 반응하여, 2의 팩터 보다 작게 변경하는 저항을 갖는, 메모리 셀.
  42. 제 34 항에 있어서,
    상기 제 2 EPVR 층은 상기 제 2 펄스 전계에 반응하여, 2의 팩터 보다 작게 변경하는 저항을 갖는 비결정 구조를 갖는, 메모리 셀.
  43. 제 29 항에 있어서,
    상기 제 1 및 제 2 EPVR 층은 거대 자기저항 (CMR), 고온 초전도체 (HTSC), 및 페로브스카이트 금속 산화물 재료를 포함하는 그룹으로부터 선택된 재료인, 메모리 셀.
  44. 제 29 항에 있어서,
    상기 하부 전극은 Pt, TiN, TaN, TiAlN, TaAlN, Ag, Au, 및 Ir을 포함하는 그룹으로부터 선택된 재료이고,
    상기 상부 전극은 Pt, TiN, TaN, TiAlN, TaAlN, Ag, Au, 및 Ir을 포함하는 그룹으로부터 선택된 재료인, 메모리 셀.
  45. 제 33 항에 있어서,
    상기 제 1 및 제 2 EPVR 층 각각은 상기 제 2 펄스 전계에 응답하여 1000 옴 보다 작은 저항을 갖는 낮은-저항 영역을 갖는, 메모리 셀.
  46. 제 31 항에 있어서,
    상기 제 1 EPVR 층 저항은 0.1 MV/cm 내지 0.4 MV/cm 범위에서 양의 제 1 전계 인가에 응답하여 100 옴 내지 1000 옴 범위 이내에서 선택 가능한, 메모리 셀.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817752B1 (ko) * 2005-07-28 2008-03-31 키몬다 아게 금속 산화물 나노입자를 기초한 비휘발성 저항 메모리셀,그 제조방법 및 메모리셀 배열
US8207068B2 (en) 2005-08-11 2012-06-26 Samsung Electronics Co., Ltd. Method of fabricating a resistance based memory device and the memory device

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5651855A (en) 1992-07-28 1997-07-29 Micron Technology, Inc. Method of making self aligned contacts to silicon substrates during the manufacture of integrated circuits
US7009235B2 (en) * 2003-11-10 2006-03-07 Unity Semiconductor Corporation Conductive memory stack with non-uniform width
US7042035B2 (en) * 2002-08-02 2006-05-09 Unity Semiconductor Corporation Memory array with high temperature wiring
US7326979B2 (en) * 2002-08-02 2008-02-05 Unity Semiconductor Corporation Resistive memory device with a treated interface
US6965137B2 (en) * 2002-08-02 2005-11-15 Unity Semiconductor Corporation Multi-layer conductive memory device
US7402456B2 (en) * 2004-04-23 2008-07-22 Sharp Laboratories Of America, Inc. PCMO thin film with memory resistance properties
US7235407B2 (en) * 2004-05-27 2007-06-26 Sharp Laboratories Of America, Inc. System and method for forming a bipolar switching PCMO film
US7029982B1 (en) * 2004-10-21 2006-04-18 Sharp Laboratories Of America, Inc. Method of affecting RRAM characteristics by doping PCMO thin films
JP2008060091A (ja) * 2005-01-14 2008-03-13 Matsushita Electric Ind Co Ltd 抵抗変化素子
TWI394300B (zh) * 2007-10-24 2013-04-21 Advanced Optoelectronic Tech 光電元件之封裝結構及其製造方法
US8395199B2 (en) 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US7407858B2 (en) * 2006-04-11 2008-08-05 Sharp Laboratories Of America, Inc. Resistance random access memory devices and method of fabrication
JP2008021750A (ja) * 2006-07-11 2008-01-31 Matsushita Electric Ind Co Ltd 抵抗変化素子およびその製造方法、ならびにそれを用いた抵抗変化型メモリ
US8454810B2 (en) 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US7932548B2 (en) 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
WO2008013086A1 (fr) 2006-07-27 2008-01-31 Panasonic Corporation Dispositif de stockage à semi-conducteurs non volatil et son procédé de fabrication
JP4105760B2 (ja) 2006-08-25 2008-06-25 松下電器産業株式会社 記憶素子およびメモリ装置並びに半導体集積回路
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
WO2008047711A1 (fr) 2006-10-16 2008-04-24 Panasonic Corporation Réseau d'élément de stockage non-volatile et son procédé de fabrication
JP4527170B2 (ja) 2006-11-17 2010-08-18 パナソニック株式会社 不揮発性記憶素子、不揮発性記憶装置、不揮発性半導体装置、および不揮発性記憶素子の製造方法
JP4252110B2 (ja) 2007-03-29 2009-04-08 パナソニック株式会社 不揮発性記憶装置、不揮発性記憶素子および不揮発性記憶素子アレイ
US8148711B2 (en) 2007-05-18 2012-04-03 Panasonic Corporation Nonvolatile memory element, manufacturing method thereof, and nonvolatile semiconductor apparatus using nonvolatile memory element
EP2063467B1 (en) 2007-06-05 2011-05-04 Panasonic Corporation Nonvolatile storage element, its manufacturing method, and nonvolatile semiconductor device using the nonvolatile storage element
JP4545823B2 (ja) * 2007-10-15 2010-09-15 パナソニック株式会社 不揮発性記憶素子、並びにその不揮発性記憶素子を用いた不揮発性半導体装置
CN101978496B (zh) 2008-07-11 2012-11-07 松下电器产业株式会社 非易失性存储元件和其制造方法、以及使用该非易失性存储元件的非易失性半导体装置
US8279657B2 (en) * 2008-12-04 2012-10-02 Panasonic Corporation Nonvolatile memory element and nonvolatile memory device
WO2010082928A1 (en) * 2009-01-15 2010-07-22 Hewlett-Packard Development Company, L.P. Silicon-based memristive device
US8445886B2 (en) 2009-02-02 2013-05-21 Panasonic Corporation Nonvolatile memory element, nonvolatile memory device, nonvolatile semiconductor device, and method of manufacturing nonvolatile memory element
KR101094390B1 (ko) * 2009-04-13 2011-12-15 주식회사 하이닉스반도체 저항성 메모리 장치 및 그 제조방법
US8227783B2 (en) * 2009-07-13 2012-07-24 Seagate Technology Llc Non-volatile resistive sense memory with praseodymium calcium manganese oxide
US8901527B2 (en) 2010-07-02 2014-12-02 Nanya Technology Corp. Resistive random access memory structure with tri-layer resistive stack
CN112002801B (zh) * 2020-07-20 2021-09-07 厦门半导体工业技术研发有限公司 半导体器件和半导体器件的制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4272562A (en) * 1979-06-19 1981-06-09 Harris Corporation Method of fabricating amorphous memory devices of reduced first fire threshold voltage
JPH04272562A (ja) * 1991-02-25 1992-09-29 Toyota Motor Corp 自動変速機におけるオイルポンプの配列構造
JP3989027B2 (ja) * 1994-07-12 2007-10-10 テキサス インスツルメンツ インコーポレイテツド キャパシタ及びその製造方法
JP3012785B2 (ja) * 1995-07-14 2000-02-28 松下電子工業株式会社 容量素子
JP3030333B2 (ja) * 1997-03-14 2000-04-10 工業技術院長 電流及び電場誘起相転移を用いたスイッチング素子及びメモリー素子
US6204139B1 (en) * 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
IL143649A0 (en) * 1999-02-17 2002-04-21 Ibm Microelectronic device for storing information and method thereof
US6531371B2 (en) * 2001-06-28 2003-03-11 Sharp Laboratories Of America, Inc. Electrically programmable resistance cross point memory
US7011978B2 (en) * 2001-08-17 2006-03-14 Micron Technology, Inc. Methods of forming capacitor constructions comprising perovskite-type dielectric materials with different amount of crystallinity regions
US6759249B2 (en) * 2002-02-07 2004-07-06 Sharp Laboratories Of America, Inc. Device and method for reversible resistance change induced by electric pulses in non-crystalline perovskite unipolar programmable memory
US6534326B1 (en) * 2002-03-13 2003-03-18 Sharp Laboratories Of America, Inc. Method of minimizing leakage current and improving breakdown voltage of polycrystalline memory thin films

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100817752B1 (ko) * 2005-07-28 2008-03-31 키몬다 아게 금속 산화물 나노입자를 기초한 비휘발성 저항 메모리셀,그 제조방법 및 메모리셀 배열
US8207068B2 (en) 2005-08-11 2012-06-26 Samsung Electronics Co., Ltd. Method of fabricating a resistance based memory device and the memory device

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