KR100817752B1 - 금속 산화물 나노입자를 기초한 비휘발성 저항 메모리셀,그 제조방법 및 메모리셀 배열 - Google Patents

금속 산화물 나노입자를 기초한 비휘발성 저항 메모리셀,그 제조방법 및 메모리셀 배열 Download PDF

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Abstract

금속 산화물 나노입자를 기초한 비휘발성 저항 메모리셀, 그 제조방법 및 메모리셀 배열이 개시되어 있다. 비휘발성 메모리 셀은 제 1 전도성 전극 영역, 제 2 전도성 전극 영역, 그리고 이들 사이에 배치된 메모리 영역을 포함한다. 메모리셀은 하나 또는 그 이상의 금속 산화물 나노입자를 함유하며, 상기 금속 산화물 나노입자는 접점 위치들을 경유하여 상기 제 1 전도성 전극 영역과 상기 제 2 전도성 전극 영역에 접촉하고 전기적으로 연결되며, 외부 전압이 인가되는 경우에 쌍안정 저항성을 나타낸다.
메모리셀, 금속 산화물 나노입자, 접점, 전도성 전극, 쌍안정 저항성

Description

금속 산화물 나노입자를 기초한 비휘발성 저항 메모리셀, 그 제조방법 및 메모리셀 배열{Non-volatile, resistive memory cell based on metal oxide nanoparticles, process for manufacturing the same and memory cell arrangement of the same}
도 1은 본 발명의 일 실시 예에서 2개의 전극들 사이에 배치된 유전체에 매립된 금속 산화물 나노입자들의 배열을 개략적으로 나타낸 도면;
도 2a는 본 발명의 일 실시 예에 따라서 제조된 2.9nm 입경의 나노구조를 나타낸 도면;
도 2b는 본 발명의 일 실시 예에 따라서 제조된 7.9nm 입경의 나노구조를 나타낸 도면;
도 3은 나노입자에 전도성 필라멘트가 형성되는 것을 나타낸 도면;
도 4는 본 발명의 일 실시 예로서 기능하는 교차점 어레이의 형태를 갖는 메모리셀 배열을 나타낸 도면;
도 5a는 도 4의 선 A-A'를 따라 도시한 단면도;
도 5b는 도 4의 선 B-B'를 따라 도시한 단면도; 그리고
도 6a 내지 도 6d는 바닥 접점의 제조공정을 나타낸 도면이다.
〈도면의 주요 부분에 대한 부호의 설명〉
1: 실리콘 기판 2: 실리콘 산화물층
2a: 실리콘 질화물의 식각 중단층 3,3a,3b: 실리콘 산화물층
4: NiO1-x 나노입자 5: 실리콘 산화물 절연층
6,12: 상부 접점 9-1: 바닥 접점
9-1a: 텅스텐 증착
9-1b: 텅스텐으로 제조된 서브리쏘그래픽 플러그
10: 나노입자 11: 절연 매트릭스
K1: 바닥접점에 대한 접촉위치 K2: 상부접점에 대한 접촉위치
S,S1∼S9: 메모리 요소
본 발명은 금속 산화물 나노입자(nanoparticles)의 쌍안정 저항성을 기초한 비휘발성 저항 메모리셀, 그 비휘발성 메모리셀의 제조방법 및 다수의 메모리 셀들의 단일 메모리셀 배열에 관한 것이다.
종래의 저장 기술들(플래쉬 및 DRAM과 같은 플로팅 게이트 메모리들)은 무기 실리콘 기초 재료에 대한 전하의 저장을 기초로 한다. 전하들을 저장하기 위한 이러한 기술들은 가까운 미래에 규모상의 한계에 도달하게 될 것이다. 그러므로, 정보를 저장하기 위한 다른 방법들에 대한 연구가 증가하고 있다. 이 시점에서, 금속 산화물 나노입자에 대한 쌍안정 저항 변화를 기초한 저항 메모리들의 원리가 각광을 받을 것이다.
그런데, 저항 스위칭 금속 산화물 저항재료의 제조를 위한 종래의 방법에 따르면, 수 나노미터의 능동 메모리셀들은 실현될 수 없다. 미정질의 저장 물질의 증착을 위해 현재 사용되고 있는 기술들은 증착 또는 스퍼터링에 이은 금속 막들의 산화와 같은 종래의 박막제조기술(J.F.Gibbons and W.E.Beadle, Solid-State Electron., 7, 785 (1964); W.R.Hiatt and T.W.Hickmott, Appl. Phys. Lett., 6, 106 (1965) and F.Argall, Solid-State Electron., 11, 535 (1968))이다. 증착과정 동안에, 부분적으로 상당히 높은 내부 기계적 응력이 층들에서 발생하게 된다. 이러한 응력은 서미스터 효과로 인한 큰 층 부피의 불균등한 가열에 의해서 증가하고, 그 결과 층들의 점착력이 스위칭 사이클을 자주 제한하게 되며, 층들은 벗겨질 것이다(S.Seo, M.J.Lee, D.H.Seo, E.J.Jeong, D.-S.Suh, Y.S.Joung, I.K.Yoo, I.R.Hwang, S.H.Kim, I.S.Gyun, J.-S.Kim, J.S.Choi and B.H.Park, Appl. Phys. Lett., 85, 5655 (2004) and S.Seo, M.J.Lee, S.K.Choi, D.S.Suh, Y.S.Joung, I.K.Yoo, I.S.Byun, I.R.Hwang, S.H.Kim, B.H.Park, Appl. Phys. Lett., Vol. 86 (2005), S. 093509). 지금까지, 니켈 산화물에서의 쌍안정 스위칭은 좁은 필라멘트 에서의 산화물 재료의 화학적인 변환이나 화학적인 반응과 관련시켜서만 관찰하여 왔다. 여기에서, 층은 제한된 수의 사이클이 진행된 후에 파괴되었다.
또한, 크기의 축소가 어렵기 때문에, 이 기술로는 높은 저장 밀도가 실현될 수 없다.
단안정(monostable) 또는 일시적으로 제한된 쌍안정 스위칭의 메카니즘은, 접촉 재료를 메모리셀 내로 확산시키는 것과 관련된 절연체 방전과 서미스터 효과를 기초로 하고, 그 결과 단지 작은 수의 스위칭 사이클만이 가능하다. 이것은 수명을 심각하게 제한한다.
그러므로, 본 발명의 목적은 제조가 용이한 새로운 타입의 메모리셀을 제공하려는 것이다. 본 발명에 따르면, 이러한 목적은 하기의 특허청구범위 제 1 항, 제 5 항 및 제 14 항에 의해서 달성된다.
본 발명의 제 1 실시 양태에 따르면, 비휘발성 메모리셀은 2개의 전극 영역들 사이에 배열된 금속 산화물 나노입자들을 포함한다. 이때, 금속 산화물 나노입자들은 전극 영역들을 전기적으로 연결하고 쌍안정 저항 특성을 나타낸다.
단지 소수 또는 심지어 단일의 나노입자에 대한 스위칭 및 저장 효과의 감소로 인하여, 본 발명에 따른 메모리셀은 저가이면서 상당히 높은 저장 밀도를 달성한다. 그러므로, 통상적으로 증착된 NiO1-x 층들에 대한 저장 기술 보다 낮은 스위칭 전력 및 빠른 스위칭 시간을 실현할 수 있다.
금속 산화물 나노입자들을 사용하는 본 발명은 나노입자들에 있어서 2개의 쌍안정 저항상태들 사이에서 스위칭할 수 있다. 좁은 범위 내에서 대응하는 전압을 인가하면, 이러한 저항 상태들 사이에서 스위칭이 가능해진다. 트랩 센터들(trap centers)에 대한 열적-전자적 상호작용 및 나노 결정 입계를 따르는 금속 확산으로 인하여, 고 전도도 상태가 안정화된다. 고 전도도의 필라멘트 영역의 형성 및 파괴는 서미스터 효과와 또한 연관된다. 전압이 인가되는 경우에 금속 산화물 저장 재료에서의 불균등한 온도 분포로 인하여, 상기 서미스터 효과는 불량 상태에 있어서 확산 공정, 충전 및 방전 공정들을 향상시킨다.
본 발명의 제 2 실시 양태에 따르면, 비휘발성 저항 메모리셀의 제조방법은, 기판상에 제 1 전도성 전극 영역을 제공하는 단계; 상기 제 1 전도성 전극 영역 상에 금속 산화물 나노입자들을 배열하는 단계; 상기 금속 산화물 나노입자들 사이의 간격에 유전체를 충전함으로써, 상기 금속 산화물 나노입자들과 상기 유전체가 공통 면을 형성하는 단계; 그리고 상기 공통 면 상에 제 2 전도성 전극 영역을 배열하는 단계;를 포함한다.
본 발명은 간단한 저가의 저온 공정을 사용하여 CMOS 호환성 접점 상에 이중블록 공중합체들을 화학 증착시킴으로써, 금속 산화물 나노입자들, 즉 비화학양론적인 NiO1-x으로 제조된 금속 산화물 나노입자들을 발생시키기 위한 방법을 제공한다.
금속 산화물 나노입자들의 작은 치수들, 밀도 및 증착의 균등도로 인하여, 고밀도와 개선된 스위칭 및 저장특성의 메모리셀들이 실현될 수 있다. 약 3nm × 3∼5nm의 단일 입자를 사용하여 쌍안정 스위칭을 수행할 수 있다. 그러므로, 전도성 필라멘트는 온-상태(on-state)에서 약 3nm 이하의 치수로 감소될 수 있다. 이 크기는 열-전자 스위칭 및 저장 효과에 대한 한계에 대응한다.
몇몇 나노입자들이 접점 쌍과 접촉하는 경우에도, 쌍안정 스위칭은 단지 하나의 나노입자에 의해서 수행된다. 나노입자는 먼저 정보의 저장기능을 수행하는 전도성 필라멘트의 형태를 취한다. 그러므로, 나노입자가 작동하지 않는 경우, 다른 나노입자가 고장난 나노입자의 기능을 즉시 재개할 수 있다. 메모리셀에 대한 최소 치수들은 현재의 CMOS 기술에 의해서 단순하게 제한된다.
그러므로, 본 발명은 금속 산화물 나노입자들의 쌍안정 저항 특성을 기초한 비휘발성 메모리셀을 제공한다. 이러한 메모리 요소의 제조공정은 이중블록 공중합체 단층을 경유하여 적용되는 나노결정의 형성을 기초로 한다.
본 발명의 다른 실시 양태에 따르면, 메모리셀 배열은 다수의 비휘발성 메모리셀들을 포함한다.
본 발명의 바람직한 실시 예에 따르면, 금속 산화물 나노입자들은 NiO1-x 나노입자들로 이루어진다. 이때, 상기 x는 0.5 내지 0.95, 바람직하게는 0.7 내지 0.9의 범위에 있다.
금속 칼로겐의 이원화합물(metal chalcogenides) 중에서, 니켈 산화물은 약 4.5eV의 광대역 갭으로 인하여 예외적인 위치를 갖는다. 실온에서, 화학양론적인 조성물의 니켈 산화물은 격리 반도체이다. 또한, 적당한 전압이 인가되는 경우에 저항 온도 특성의 가파른 변화 때문에, 니켈 산화물은 서미스터 효과로 인하여 그것의 I-U-특성들(I-U-characteristics)에 있어서 음성 미분 저항(negative differential resistance) 및 단안정 스위칭(monostable switching)을 갖는 영역을 나타낸다.
한편, 전자 결함은 산소 결핍으로 인하여 NiO1-x 나노입자들의 층들에 형성되고, 다른 한편으로는 과도한 니켈로 인하여 결함 및 입계를 따라서 니켈 이온 확산이 증가한다. 니켈의 확산은 열적으로 활성화된 공정이다. 이 공정은, 산소 결핍을 통해서 야기된 깊은 결함의 충전 및 방전, 니켈 이온 확산의 열적으로 향상된 상호작용의 매우 복잡한 공정이다. NiO1-x의 비화학양론적인 조성으로 인하여, 이러한 조성은 산소가 부족하다.
본 발명의 다른 바람직한 실시 예에 따르면, 제 1 전극 영역은 텅스텐 전극이다.
본 발명의 또 다른 개선된 실시 예에 따르면, 제 2 전극 영역은 알루미늄, 티타늄 또는 백금으로 제조된다.
본 발명의 또 다른 바람직한 실시 예에 따르면, 기판은 실리콘 기판이다.
본 발명의 보다 바람직한 실시 예에 따르면, 적용된 금속 산화물 나노입자들은 NiO1-x 나노입자들로 이루어진다. 이때, 상기 x는 0.5 내지 0.95, 바람직하게는 0.7 내지 0.9의 범위에 있다.
본 발명의 보다 바람직한 실시 예에 따르면, 제 1 전도성 전극 영역은 텅스텐 바닥 접점이다.
본 발명의 보다 바람직한 실시 예에 따르면, 제 2 전도성 전극 영역은 알루미늄, 티타늄 또는 백금으로 제조된다.
본 발명의 보다 바람직한 실시 예에 따르면, 상기 금속 산화물 나노입자들 사이에 제공된 유전체는 SiO2, Si3N4 또는 Al2O3이다.
본 발명의 보다 바람직한 실시 예에 따르면, 유전체 SiO2는 헥사메틸디실록산(hexamethyldisiloxane)의 해리를 통해서 증착된다.
본 발명의 보다 바람직한 실시 예에 따르면, 상기 금속 산화물 나노입자들은 2.5 내지 15nm, 바람직하게는 3 내지 8nm의 크기를 갖는다.
본 발명의 보다 바람직한 실시 예에 따르면, 상기 메모리셀은 교차점 어레이(crosspoint array)에 배열된다.
본 발명의 상기한 목적과 다른 목적 및 특징들은 첨부도면들을 참조한 바람직한 실시 예의 상세한 설명을 통해서 보다 명백하게 밝혀질 것이다. 도면들에서 동일한 참조부호는 동일하거나 기능적으로 동일한 부품을 나타낸다.
도 1에는 메모리 요소(S)가 도시되어 있다. NiO1-x의 2개의 나노입자들(10)은 유전체의 절연 매트릭스(11) 내에 매립되어 있다. 나노입자들(10)은 접점 위치들(K1)을 거쳐서 바닥 접점(9)과 접촉하고 접점 위치들(K2)을 거쳐서 상부 접 점(12)과 접촉한다.
도 2A와 2B는 본 발명에 따라서 제조되고 각각 2.9nm와 7.9nm의 입경을 갖는 나노구조를 나타낸 도면이다.
도 3은 전도성 필라멘트가 없거나(도면의 좌측) 있는(도면의 우측) 절연 매트릭스(11)의 NiO1-x 나노입자(10)를 나타낸 도면이다. 나노입자(10)는 바닥 전극(9) 및 상부 전극(12)과 접촉한다.
도 4 및 도 5는 메모리 요소 배열의 구성을 나타낸 도면이다. 도 4는 메모리 요소 배열의 평면도이다. 워드라인 9-1, 9-2 및 9-3 뿐만 아니라 비트라인 12-1, 12-2 및 12-3이 실리콘으로 제조된 기판(1) 상에 배열된다. 나노입자들이 매립된 절연 매트릭스(11)는 워드라인들과 비트라인들 사이에 배열된다. 각각의 워드라인과 비트라인은 메모리 요소들(S1∼S9)과 접촉한다.
도 5A는 도 4의 선 A-A'를 따라 도시한 단면도이고, 도 5B는 도 4의 선 B-B'를 따라 도시한 단면도이다. 도 5A에서, 워드라인(9-1)은 기판(1) 상에 배열된다. 나노입자들이 매립된 절연 매트릭스(11)는 이 워드라인 상에 배열된다. 각각의 메모리 요소(S7,S8,S9)는 워드라인(9-1)에 대하여 수직하게 진행하는 비트 라인들(12-1,12-2,12-3)을 거쳐서 연결된다.
도 5B는 도 4의 선 B-B'를 따라 도시한 단면도이다. 실리콘 산화물층(2), 실리콘 질화물의 식각 방지층(2a) 및 다른 실리콘 산화물층(3)이 기판(1) 상에 배열된다. 워드라인 접점들(9-1,9-2,9-3)이 실리콘 산화물로 제조된 층(3)에 배열된다. 절연 매트릭스 층(11)이 실리콘 산화물층(3) 상에 배열된다. 워드라인들(9-1,9-2,9-3)을 거쳐서 메모리 요소들(S7,S4,S1)을 한정하는 나노입자들은 이러한 층(11)에 매립된다. 메모리 요소들(S7,S4,S1)과 접촉하는 비트라인(12-1)은 절연 매트릭스의 층(11) 상에 배열된다.
도 6A 내지 도 6D는 바닥 접점의 제조공정을 나타낸 도면이다. 실리콘 산화물층(2), 실리콘 질화물로 이루어진 식각 중단층(2a) 그리고 다른 실리콘 산화물층(3a)이 실리콘 기판(1) 상에 배열된다. 도 6B는 텅스텐(9-1a)이 어떻게 실리콘 산화물층(3a) 내로 증착되는지를 나타낸 도면이다. 도 6C는 실리콘 산화물층(3b)이 실리콘 산화물층(3a) 위로 배열된 것을 나타낸 도면이다. 이러한 실리콘 산화물층(3b)은 텅스텐(9-1a)의 증착을 완벽하게 덮는다. 실리콘 산화물층들(3a,3b)은 층(3)에 결합할 수 있다. 도 6D는 서브리쏘그래픽 플러그(sublithographic plug)(9-1b)가 어떻게 텅스텐(9-1a)의 증착물과 접촉하는 실리콘 산화물층(3b)에 배열되는 지를 나타낸다. 요소들(9-1a) 및 (9-1b)은 바닥 접점(9-1)과 결합할 수 있다.
메모리 요소들의 제조는 종래 기술에 따라서 예비 세척된 실리콘 웨이퍼를 기초로 한다. 이러한 실리콘 웨이퍼 상의 전극 구조물은 CMOS 기술에 따라서 제조된다. 이것은 도 6에서 바닥 전극의 형성에 대하여 도식적으로 나타나 있다. 현재 기술에 따르면, 메모리 셀의 유효 크기를 한정하는 서브리쏘그래픽 플러그들의 크기는 약 40nm로 한정된다. 그러므로, 메모리 요소들의 치수는 CMOS 기술에서 가능한 치수들에 의하여 결정된다. 이러한 기술이 발전함에 따라서, 더욱더 작은 메모 리 요소들이 가능해 진다.
금속 산화물 나노입자들의 제조는 R.F.Mulligan, A.Iliadis, P.Kofinas; J.Appl. Polymer Science, vol. 89 (2003) und R.T.Clay, R.E.Cohen; Supramol. Scienc.,vol. 5 (1998)에 따라서 수행된다. Mulligan 등의 실시 예에 있어서, 아연 산화물 나노입자들이 증착된다. 그런데, 이러한 공정은 예를 들어 NiO에 대하여 유사하게 수행될 수 있다.
금속 산화물 나노입자들은 이중블록-공중합체-단층의 자체 조직화 증착의 공정(자체 조립된 단층, SAM)에 관련된다. 이것은 폴리노르보르넨(polynorbornene) 및 폴리노르보르넨 카르복실산으로 제조될 수 있고, 금속 산화물 미세정자(nanocrystallites)의 균등한 증착에 대한 기초를 형성한다.
나노입자들은 이중블록 공중합체 내에 매립된다. 이러한 이중블록 공중합체는 예를 들어 폴리노르보르넨 및 폴리(노르보르넨디카르복실산; norbornenedicarboxylic acid)으로 제조될 수 있다. 공중합체를 합성한 후에, 공중합체는 건조후에 다시 용액에 추가되고, 테트라하이드로퓨란(tetrahydrofurane)에 용해된 원하는 양의 Nicl2가 용액에 추가된다. 용액에 존재하는 Ni2+ 이온들은 공중합체의 한 성분의 카르복실산 그룹들과 연관된다. 이러한 용액이 텅스텐 바닥 접점에 적용되면, 육각 정렬 층(hexagonally ordered layer)이 자체 조직화 공정에서 성장한다. 이러한 용액은 예를 들어 스핀 코팅에 의해서 적용될 수 있다. 그러나, 용액 내로 웨이퍼를 간단히 담그는 것이 가능하다. 결과로서 생기는 금속염은 암모 늄 수산화물 베이스에 의해서 대응하는 금속 산화물로 변환된다. 공중합체는 플라즈마-애슁(plasma-ahsing)에 의해서 제거된다.
그런 후에, 니켈 산화물 입자들은 플라즈마 공정에서 수소 처리가스에 의해 부분적으로 감소되고 산소 결핍 NiO1-x 조성물과 접촉한다. 웨이퍼에 잔류하는 NiO1-x 나노입자들의 균등한 고밀도 구조물은 도 2에 도시된 바와 같이 2.9 내지 7.9nm 크기를 갖는다.
니켈 산화물 나노입자들(10)을 격리시키기 위해서, 얇은 SiO2 층(11)이 헥사메틸디실록산의 해리에 의해서 부수적으로 증착된다. 격리한 SiO2이 그들 사이의 갭에만 잔류할 때까지, 얇은 SiO2 층(11)이 NiO1-x 입자들(10)로부터 화학적 기계적 폴리싱(CMP)에 의해서 제거된다. 상부 접점과 바닥 접점 사이의 단락을 방지하기 위하여 유전체가 제공된다. 알루미늄, 티타늄 또는 백금의 스퍼터링에 의해서 제조된 상부 접점(12)의 배열은 메모리 배열을 완전하게 한다.
비록 본 발명은 바람직한 실시 예들에 의해서 설명하였지만, 본 발명은 이러한 실시 예들로서 제한받지 않으며, 다수의 변경이 가능하다. 특히, 나노 입자들은 전이금속 산화물, 특히 니오브, 티타늄, 텅스텐, 바나듐 및 철의 산화물들로 제조될 수 있다.

Claims (15)

  1. 비휘발성 메모리셀로서,
    제 1 전도성 전극 영역;
    제 2 전도성 전극 영역; 그리고
    상기 제 1 전도성 전극 영역과 상기 제 2 전도성 전극 영역 사이에 배열되고, 하나 또는 그 이상의 금속 산화물 나노입자를 함유하며, 상기 금속 산화물 나노입자는 접점 위치들을 경유하여 상기 제 1 전도성 전극 영역과 상기 제 2 전도성 전극 영역에 접촉하고 전기적으로 연결되며, 상기 금속 산화물 나노입자는 외부 전압이 인가되는 경우에 쌍안정 저항성을 나타내고, 상기 금속 산화물 나노입자는 NiO1-x 나노입자이고, 상기 x는 0.5 내지 0.95의 범위에 있는, 메모리 영역;을 포함하는 비휘발성 메모리셀.
  2. 제 1 항에 있어서, 상기 x는 0.7 내지 0.9의 범위에 있는 것을 특징으로 하는 비휘발성 메모리셀.
  3. 제 1 항에 있어서, 상기 제 1 전도성 전극 영역은 텅스텐 전극인 것을 특징 으로 하는 비휘발성 메모리셀.
  4. 제 1 항에 있어서, 상기 제 2 전도성 전극 영역은 알루미늄, 티타늄 및 백금으로 이루어진 그룹으로부터 선택되는 적어도 하나의 금속으로 제조된 것을 특징으로 하는 비휘발성 메모리셀.
  5. 비휘발성 저항 메모리셀의 제조방법으로서,
    기판상에 제 1 전도성 전극 영역을 제공하는 단계;
    상기 제 1 전도성 전극 영역 상에 금속 산화물 나노입자들을 배열하는 단계;
    상기 금속 산화물 나노입자들 사이의 갭에 유전체를 충전함으로써, 상기 금속 산화물 나노입자들과 상기 유전체가 공통 면을 형성하는 단계; 그리고
    상기 공통 면 상에 제 2 전도성 전극 영역을 배열하여 상기 제 2 전도성 전극 영역이 상기 금속 산화물 나노입자와 접촉하는 단계;를 포함하는 비휘발성 메모리셀의 제조방법.
  6. 제 5 항에 있어서, 상기 기판은 실리콘 기판인 것을 특징으로 하는 비휘발성 메모리셀의 제조방법.
  7. 제 5 항에 있어서, 상기 금속 산화물 나노입자들은 NiO1-x 나노입자들이고, 상기 x는 0.5 내지 0.95의 범위에 있는 것을 특징으로 하는 비휘발성 메모리셀의 제조방법.
  8. 제 5 항에 있어서, 상기 제 1 전도성 전극 영역은 텅스텐 접점인 것을 특징으로 하는 비휘발성 메모리셀의 제조방법.
  9. 제 5 항에 있어서, 상기 제 2 전도성 전극 영역은 알루미늄, 티타늄 및 백금으로 이루어진 그룹으로부터 선택되는 적어도 하나의 금속으로 제조된 것을 특징으로 하는 비휘발성 메모리셀의 제조방법.
  10. 제 5 항에 있어서, 상기 유전체는 SiO2, Si3N4 및 Al2O3로 이루어진 그룹으로부터 선택되는 적어도 하나인 것을 특징으로 하는 비휘발성 메모리셀의 제조방법.
  11. 제 10 항에 있어서, 상기 SiO2는 헥사메틸디실록산(hexamethyldisiloxane)의 해리(dissociation)에 의해서 증착되는 것을 특징으로 하는 비휘발성 메모리셀의 제조방법.
  12. 제 5 항에 있어서, 상기 금속 산화물 나노입자는 2.5 내지 15nm의 크기를 갖는 것을 특징으로 하는 비휘발성 메모리셀의 제조방법.
  13. 제 5 항에 있어서, 상기 금속 산화물 나노입자는 3 내지 8nm의 크기를 갖는 것을 특징으로 하는 비휘발성 메모리셀의 제조방법.
  14. 청구항 7에 있어서,
    상기 x는 0.7 내지 0.9의 범위에 있는 것을 특징으로 하는 비휘발성 메모리셀의 제조방법.
  15. 삭제
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