JP2010123989A - 非対称メモリセル - Google Patents
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Abstract
【課題】非対称メモリセルおよび非対称メモリセルを形成する方法を提供すること。
【解決手段】この方法は、第1の面積を有する下部電極を形成するステップと、下部電極上に載る電気パルス変動抵抗(EPVR)材料を形成するステップと、EPVR層上に載る、第1の面積よりも狭い第2の面積を有する上部電極を形成するステップとを含む。いくつかの局面において、第2の面積は、第1の面積よりも少なくとも約20%狭い。EPVRは、超巨大磁気抵抗(CMR)材料、高温超伝導(HTSC)材料、またはペロブスカイト酸化金属材料などの材料である。この方法は、さらに、電極間に電界を誘導するステップと、上部電極に隣接するEPVRに電流を誘導するステップと、上部電極に隣接するEPVRに電流を誘導するステップに応答して、EPVRの抵抗を調節するステップとをさらに含む。通常、抵抗は、100オーム〜10メガオームの範囲内で調節される。
【選択図】図5
Description
本発明は、概して、集積回路(IC)メモリセルアレイに関し、より詳細には、非対称メモリ抵抗メモリセル、および同一のものを製造する方法に関する。
従来、超巨大磁気抵抗(CMR)材料等のメモリ抵抗材料を利用するメモリセルは、パターニングされていない大きな導電性下部電極、パターニングされていないCMR材料、および比較的小さな上部電極から製造される。これらのデバイスは、用途が制限され、セルが比較的大きなサイズであるために、高密度のメモリアレイ用途には適さない。
CMR材料の抵抗は、大抵の状況下で一定であるので、CMR材料は、不揮発性の性質を有すると言われ得る。しかし、強電界が、CMR材料に電流を誘導する際には、CMR抵抗に変化が生じ得る。プログラミングプロセスの間、電極付近の強電界領域のメモリ抵抗の抵抗値が、まず変化する。実験データは、端子Aと呼ばれるカソードの材料の抵抗値が増加する一方で、端子Bと呼ばれるアノードの材料の抵抗値が低下することを示している。消去プロセスの間、パルスの極性が反転する。すなわち、カソードおよびアノードの記号表示が反転する。従って、端子Aの近くの材料の抵抗値は低下し、かつ端子Bの近くの抵抗値は増加する。
セルメモリに対する要求が高まるにつれて、アレイのセルサイズを縮小することに対する期待が増大している。しかし、より小型のフィーチャサイズでは、デバイスは、許容誤差を処理することに対する影響をより受けやすくなる。許容誤差の処理のために、極めて小型の幾何学的に非対称なデバイスは、常に実用的とは限らない。ある分析(以下に提供される)は、十分に幾何学的に対称的である製造されたメモリセルが、正常に動作しないことを示している。たとえこれらの非対称デバイスがプログラミングされ得るとしても、高抵抗状態から低抵抗状態までの正味の抵抗変化は、比較的小さくなり得る。
許容誤差の処理に拘らず、十分な抵抗状態の変化を保証するために十分な非対称性のメモリセルを設計することができれば、有益である。
本発明により、非対称メモリセルを形成する方法であって、第1の面積を有する下部電極を形成するステップと、該下部電極上に載る電気パルス変動抵抗(EPVR)材料を形成するステップと、該EPVR層上に載る、該第1の面積よりも狭い第2の面積を有する上部電極を形成するステップとを包含する、方法が提供され、これにより、上記目的が達成される。
前記上部電極と前記下部電極との間に電界を誘導するステップと、該電界に応答して、該上部電極に隣接する前記EPVRに電流を誘導するステップとを包含してもよい。
前記上部電極に隣接する前記EPVRに電流を誘導するステップに応答して、該上部電極と前記下部電極との間の該EPVRの抵抗を調節するステップをさらに包含してもよい。
前記上部電極と前記下部電極との間に電界を誘導するステップは、2〜5ボルトの範囲内の振幅および1ナノ秒(ns)〜10マイクロ秒(μs)の持続時間を有する負の電圧パルスを該上部電極と該下部電極との間に印加するステップを含み、該上部電極および該下部電極との間の前記EPVRの抵抗を調節するステップは、該電極間に第1の高抵抗を生成するステップを含んでもよい。
前記上部電極と前記下部電極との間に電界を誘導するステップは、2〜5ボルトの範囲内の振幅および1ns〜10μsの持続時間を有する正の電圧を該上部電極と該下部電極との間に印加するステップを含み、該上部電極および該下部電極との間の前記EPVRの抵抗を調節するステップは、該電極間に、前記第1の抵抗よりも低い第2の抵抗を生成するステップを含んでもよい。
前記EPVR層上に載る、前記第1の面積よりも狭い第2の面積を有する上部電極を形成するステップは、該第2の面積が、該第1の面積よりも少なくとも20%狭いことを含んでもよい。
下部電極を形成するステップは、Pt、TiN、TaN、TiAlN、TaAlN、Ag、Au、またはIrからなる群から選択される材料で該下部電極を形成するステップを含み、上部電極を形成するステップは、Pt、TiN、TaN、TiAlN、TaAlN、Ag、Au、またはIrからなる群から選択される材料で該上部電極を形成するステップを含んでもよい。
EPVR層を形成するステップは、超巨大磁気抵抗(CMR)材料、高温超伝導(HTSC)材料、およびペロブスカイト酸化金属材料からなる群から選択された材料で該EPVR層を形成するステップを含んでもよい。
前記上部電極に隣接する前記EPVRに電流を誘導するステップに応答して、該上部電極および前記下部電極との間の該EPVRの抵抗を調節するステップは、該抵抗を100オーム〜10メガオームの範囲内で調節するステップを含んでもよい。
本発明により、非対称メモリセルを形成する方法であって、第1の面積を有する下部電極を形成するステップと、該下部電極上に載る電気パルス変動抵抗(EPVR)材料を形成するステップと、該EPVR層上に載る、該第1の面積よりも広い第2の面積を有する上部電極を形成するステップとを包含する、方法が提供され、これにより、上記目的が達成される。
前記EPVR層上に載る、前記第1の面積よりも広い第2の面積を有する上部電極を形成するステップは、該第1の面積が、該第2の面積よりも少なくとも20%狭いことを含んでもよい。
本発明により、第1の面積を有する下部電極と、該下部電極上に載る電気パルス変動抵抗(EPVR)材料層と、該EPVR層上に載る、該第1の面積よりも狭い第2の面積を有する上部電極とを備える、非対称メモリセルが提供され、これにより、上記目的が達成される。
前記上部電極の第2の面積が、前記下部電極の第1の面積よりも少なくとも20%狭くてもよい。
前記下部電極は、Pt、TiN、TaN、TiAlN、TaAlN、Ag、Au、またはIrからなる群から選択される材料であり、前記上部電極は、Pt、TiN、TaN、TiAlN、TaAlN、Ag、Au、またはIrからなる群から選択される材料であってもよい。
前記EPVR層は、前記上部電極と前記下部電極との間で測定される、該上部電極と該下部電極との間に印加される第1の電圧パルスに応答する第1の全体抵抗を有し、該EPVR層は、第2の電圧パルスに応答する、該第1の抵抗よりも低い第2の全体抵抗を有していてもよい。
前記EPVR層の第1の抵抗は、2〜5ボルトの範囲内の負の振幅および1ナノ秒(ns)〜10マイクロ秒(μs)の持続時間を有する第1の電圧パルスに応答し、100オーム〜10メガオームの範囲内であってもよい。
前記EPVR層の第2の抵抗は、2〜5ボルトの範囲内の正の振幅および1ナノ秒ns〜10μsの持続時間を有する第2の電圧パルスに応答し、100オーム〜1キロオームの範囲内であってもよい。
前記EPVR層は、超巨大磁気抵抗(CMR)材料、高温超伝導(HTSC)材料、およびペロブスカイト酸化金属材料からなる群から選択される材料であってもよい。
本発明により、第1の面積を有する下部電極と、該下部電極上に載る電気パルス変動抵抗(EPVR)材料層と、該EPVR層上に載る、該第1の面積よりも広い第2の面積を有する上部電極とを備える、非対称メモリセルが提供され、これにより、上記目的が達成される。
前記下部電極の第1の面積が、前記上部電極の第2の面積よりも少なくとも20%狭くてもよい。
(発明の要旨)
本発明は、不揮発性メモリアレイおよびアナログ抵抗用途のための薄膜抵抗メモリデバイスを説明する。このデバイスメモリの特性は、メモリセルの非対称な構造に依存する。
本発明は、不揮発性メモリアレイおよびアナログ抵抗用途のための薄膜抵抗メモリデバイスを説明する。このデバイスメモリの特性は、メモリセルの非対称な構造に依存する。
つまり、本発明では、非対称メモリセルを形成する方法が提供される。この方法は、第1の面積を有する下部電極を形成するステップと、下部電極上に載る電気パルス変動抵抗(EPVR)材料を形成するステップと、EPVR層上に載る、第1の面積よりも狭い第2の面積を有する上部電極を形成するステップとを含む。いくつかの局面において、上部電極の第2の面積は、下部電極の第1の面積よりも少なくとも約20%狭い。EPVRは、超巨大磁気抵抗(CMR)材料、高温超伝導(HTSC)材料、またはペロブスカイト酸化金属材料などの材料から製造される。
この方法は、さらに、上部電極と下部電極との間に電界を誘導するステップと、その電界に応答して、上部電極に隣接するEPVRに電流を誘導するステップとを含んでもよい。
この方法は、さらに、上部電極に隣接するEPVRに電流を誘導するステップに応答して、上部電極と下部電極との間のEPVRの抵抗を調節するステップとをさらに含む。より具体的には、第2のEPVR領域の抵抗は調節され、第1のEPVR領域の抵抗は、一定であり続ける。通常、抵抗は、100オーム〜10メガオーム(Mオーム)の範囲内で調節される。
上述の方法のさらなる詳細および非対称メモリセルが、以下に示される。
十分な抵抗状態の変化が保証される、本発明による非対称メモリセルにより、信頼性のあるプログラミングが実現される。
(好ましい実施形態の詳細な説明)
図1Aおよび図1Bは、プログラミング動作(図1A)および消去動作(図1B)中のメモリセルの部分的断面図である。上部電極および下部電極は、同一であり、メモリ抵抗材料は、全体を通して均一である。デバイスの幾何学構造が、完全に対称的にされ得る場合、正味の抵抗は、負の電界(図1A)または正の電界(図1B)のどちらが印加されても、高抵抗状態で一定となる。電界方向は、上部電極からみて規定されることに留意されたい。すなわち、電界は、上部電極から誘導されると考えられる。そのような状況下では、プログラミングは不可能となる。従って、図1Aおよび図1Bのどちらかのような幾何学的に対称的なデバイス構造は、実用的ではない。
図1Aおよび図1Bは、プログラミング動作(図1A)および消去動作(図1B)中のメモリセルの部分的断面図である。上部電極および下部電極は、同一であり、メモリ抵抗材料は、全体を通して均一である。デバイスの幾何学構造が、完全に対称的にされ得る場合、正味の抵抗は、負の電界(図1A)または正の電界(図1B)のどちらが印加されても、高抵抗状態で一定となる。電界方向は、上部電極からみて規定されることに留意されたい。すなわち、電界は、上部電極から誘導されると考えられる。そのような状況下では、プログラミングは不可能となる。従って、図1Aおよび図1Bのどちらかのような幾何学的に対称的なデバイス構造は、実用的ではない。
より詳細には、幾何学的に対称的なメモリセルは、電界の存在下において、電極(領域AおよびB)の近くでは高電流密度を有し、かつデバイスの中央部分では低電流密度を有する。結果として、上部電極および下部電極の近くのCMR材料の抵抗が、変化する。例えば、メモリセルは、上部電極の近くのメモリ抵抗材料の抵抗値が増加し、かつ下部電極の近くのメモリ抵抗材料の抵抗値が低下する場合に高抵抗値状態であり得るようにプログラミングされ得る。上部電極に印加された電気パルスの極性が反転する場合(正のパルスとなる、図1B)、上部電極(領域A)の近くの材料は、低抵抗(RL)となり、下部電極(領域B)の近くの材料は、高抵抗(RH)となる。しかし、メモリ抵抗の全体の抵抗は同じままであり、依然として高抵抗状態である。従って、メモリ抵抗を低抵抗状態にプログラミングすることは不可能である。
領域Aおよび領域Bは、それぞれ上部電極および下部電極に非常に近接しており、これらの厚さは、10ナノメートル(nm)と同程度の薄さであり得るため、上述の効果は、誤って界面効果として分類され得る。しかし、記憶は、界面特性の変化ではなく、バルクの抵抗値の変化である。
図2Aおよび図2Bは、メモリセルの部分的断面図であり、ここでメモリ抵抗は、筒状の形状であり、オキサイドまたは任意の適切な絶縁体(従来技術)に組み込まれる。電界の強さは、上部電極および下部電極の両方の近くで高い。上部電極の近くの電界の向きは、下部電極の近くの電界の向きと反対であるので、上部電極の近くのメモリ抵抗材料の抵抗値が増加する一方で、下部電極の近くのメモリ抵抗材料の抵抗値は低下する。結果として、メモリ抵抗は、正または負のどちらのパルスが上部電極に印加されたかに拘らず、高抵抗状態にプログラミングされる。やはり、幾何学的に対称的な構造は、抵抗メモリセルに適さない。
図3は、本発明の非対称メモリセルの部分断面図である。メモリセル300は、第1の面積を有する下部電極302と、下部電極302上に載る電気パルス変動抵抗(EPVR)材料層304とを含む。上部電極306がEPVR材料層304の上に重なる。上部電極306は、第1の面積よりも狭い第2の面積を有する。いくつかの局面において、上部電極の第2の面積は、下部電極の第1の面積よりも少なくとも約20%狭い。上部電極306が2つの電極のうちの小さい方の電極として描かれていることに留意されたい。しかし、本発明の他の局面(図示せず)において、セル300は、下部電極302が上部電極306よりも20%狭い場合でも同様に動作し得る。
本明細書中で用いられる電極の面積とは、EPVR層304と接する表面積と定義される。上部電極および下部電極の表面は、EPVR層と接する部分において、平坦であるように描かれているが、必ずしもそうでなくてもよい。
EPVR層304は、超巨大磁気抵抗(CMR)材料、高温超伝導(HTSC)材料、またはペロブスカイト酸化金属材料などの材料である。下部電極302は、Pt、TiN、TaN、TiAlN、TaAlN、Ag、Au、またはIrなどの材料である。同様に、上部電極306はPt、TiN、TaN、TiAlN、TaAlN、Ag、Au、またはIrなどの材料である。上部電極および下部電極は、必ずしも同じ材料から製造される必要はない。
全体的に考慮すると、EPVR層304は、上部電極306と下部電極302との間に印加される第1の電圧パルスに応答する第1の全体抵抗を有する。第1の全体抵抗は上部電極306と下部電極302との間で測定される。例えば、第1の電圧パルスは、より小さい上部電極306からみて負の電界を生成し得る。EPVR層304は、第2の電圧パルスに応答する第2の全体抵抗を有する。第2の全体抵抗は第1の抵抗よりも小さい。例えば、第2の電圧パルスは、上部電極306からみて正の電界を生成し得る。
EPVR層の第1の抵抗は、100オームから10Mオームの範囲内にあり、2〜5ボルトの範囲内の負の振幅および1ナノ秒(ns)〜10マイクロ秒(μs)の持続時間を有する第1の電圧パルスに応答する。EPVR層の第2の抵抗は、100オームから1kオームの範囲内にあり、2〜5ボルトの範囲内の正の振幅および1ns〜10μsの持続時間を有する第2の電圧パルスに応答する。
(機能の説明)
上記の背景技術に記載した対称的なメモリセルに固有の問題を解消するため、非対称抵抗メモリ構造が開発されてきた。上部電極は、下部電極のサイズと比較して、相対的に小さい。ある局面において、下部電極面積は、上部電極の面積の1.3倍の大きさである。
上記の背景技術に記載した対称的なメモリセルに固有の問題を解消するため、非対称抵抗メモリ構造が開発されてきた。上部電極は、下部電極のサイズと比較して、相対的に小さい。ある局面において、下部電極面積は、上部電極の面積の1.3倍の大きさである。
図4Aおよび4Bは、本発明のメモリセルプログラミング動作(図4A)および消去動作(図4B)を示す図である。電圧が上部電極と下部電極との間に印加される場合、上部電極近傍の電界強度が大きく、従って、上部電極近傍の電流密度が高い。このとき、下部電極近傍の電界強度/電流密度は小さくなる。結果として、上部電極近傍のメモリ抵抗器材料の抵抗のみが、変化する。下部電極近傍に電界/電流が印加された結果として、下部電極近傍のEPVR材料の抵抗が変化することはない。高密度レイアウトにおいて、メモリデバイスは、円形または方形のいずれであってもよいが、製造後には、通常円形になる。セルは、従来のプロセスによって製造することができる。唯一異なる点は、下部電極の直径を上部電極よりも、約20%大きくするか、または小さくする必要があることである。
図5は、非対称メモリセルを形成する本発明の方法を示すフローチャートである。この方法は、簡単のためにナンバリングされた順序のステップとして示されるが、明確に述べられない限り、ナンバリングから順序が推測されるべきではない。これらのステップのいくつかを、スキップし得るか、並行して実行し得るか、または忠実に順番を維持する必要なく実行され得ることを理解されたい。この方法は、ステップ500からスタートする。
ステップ502において、第1の面積を有する下部電極が形成される。ステップ504において、下部電極上に載る電気パルス変動抵抗(EPVR)材料が形成される。ステップ506において、EPVR層上に載る、第1の面積よりも狭い第2の面積を有する上部電極が形成される。いくつかの局面において、第2の面積は、第1の面積よりも少なくとも約20%狭い。あるいは、上述したように、下部電極の面積が上部電極よりも狭く(約20%狭く)てもよい。ステップ508において、上部電極と下部電極との間に電界が誘導される。ステップ510において、その電界に応答して、上部電極に隣接するEPVRに電流が誘導される。
ステップ502において下部電極を形成するステップは、Pt、TiN、TaN、TiAlN、TaAlN、Ag、Au、またはIrなどの材料から下部電極を形成するステップを含む。同様に、ステップ506において上部電極を形成するステップは、Pt、TiN、TaN、TiAlN、TaAlN、Ag、Au、またはIrなどの材料から上部電極を形成するステップを含む。上部電極および下部電極は、異なる材料から製造され得る。ステップ504においてEPVR層を形成するステップは、CMR、HTSC、またはペロブスカイト酸化金属材料などの材料からEPVR層を形成するステップを含む。
いくつかの局面において、ステップ510において上部電極と下部電極との間に電界を誘導するステップは、上部電極と下部電極との間に2〜5ボルトの範囲内の振幅および1ナノ秒(ns)〜10マイクロ秒(μs)の持続時間を有する負の電圧パルスを印加するステップを含む。その後、ステップ512において上部電極と下部電極との間のEPVRの抵抗を調節するステップは、電極間に第1の高抵抗(100〜10Mオーム)を生成するステップを含む。
他の局面において、ステップ510において上部電極と下部電極との間に電界を誘導するステップは、2〜5ボルトの範囲内の振幅および1ns〜10μsの持続時間を有する正のパルスを印加するステップを含む。その後、ステップ512において上部電極と下部電極との間のEPVRの抵抗を調節するステップは、電極間に第1の抵抗よりも低い第2の高抵抗(100〜1000オーム)を生成するステップを含む。
いくつかの局面において、上部電極に隣接するEPVRに電流を誘導するステップ(ステップ512)に応答して、上部電極と下部電極との間のEPVRの抵抗を調節するステップは、100オーム〜10Mオームの範囲内で抵抗を調節するステップを含む。
非対称メモリセルと、非対称メモリセルを製造する方法が、提供された。本発明を説明するために、いくつかの例が示された。以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
(要約)
本発明により、非対称メモリセルおよび非対称メモリセルを形成する方法が提供される。この方法は、第1の面積を有する下部電極を形成するステップと、下部電極上に載る電気パルス変動抵抗(EPVR)材料を形成するステップと、EPVR層上に載る、第1の面積よりも狭い第2の面積を有する上部電極を形成するステップとを含む。いくつかの局面において、第2の面積は、第1の面積よりも少なくとも約20%狭い。EPVRは、超巨大磁気抵抗(CMR)材料、高温超伝導(HTSC)材料、またはペロブスカイト酸化金属材料などの材料である。この方法は、さらに、電極間に電界を誘導するステップと、上部電極に隣接するEPVRに電流を誘導するステップと、上部電極に隣接するEPVRに電流を誘導するステップに応答して、EPVRの抵抗を調節するステップとをさらに含む。通常、抵抗は、100オーム〜10メガオームの範囲内で調節される。
(要約)
本発明により、非対称メモリセルおよび非対称メモリセルを形成する方法が提供される。この方法は、第1の面積を有する下部電極を形成するステップと、下部電極上に載る電気パルス変動抵抗(EPVR)材料を形成するステップと、EPVR層上に載る、第1の面積よりも狭い第2の面積を有する上部電極を形成するステップとを含む。いくつかの局面において、第2の面積は、第1の面積よりも少なくとも約20%狭い。EPVRは、超巨大磁気抵抗(CMR)材料、高温超伝導(HTSC)材料、またはペロブスカイト酸化金属材料などの材料である。この方法は、さらに、電極間に電界を誘導するステップと、上部電極に隣接するEPVRに電流を誘導するステップと、上部電極に隣接するEPVRに電流を誘導するステップに応答して、EPVRの抵抗を調節するステップとをさらに含む。通常、抵抗は、100オーム〜10メガオームの範囲内で調節される。
300 メモリセル
302 下部電極
304 電気パルス変動抵抗
306 上部電極
302 下部電極
304 電気パルス変動抵抗
306 上部電極
Claims (1)
- 本願明細書に記載の非対称メモリセル。
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