KR20040101037A - 비대칭 메모리 셀 - Google Patents

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Abstract

비대칭 메모리 셀 및 이 비대칭 메모리 셀을 형성하는 방법이 제공된다. 본 방법은 제 1 영역을 가진 하부전극을 형성하는 단계; 하부전극을 오버레이하는 EPVR 재료를 형성하는 단계; 및 제 1 영역보다 작은 제 2 영역을 가지며 EPVR 층을 오버레이하는 상부전극을 형성하는 단계를 포함한다. 몇몇 태양에서, 제 2 영역은 제 1 영역보다 20% 이상 더 작다. EPVR은 초거대 자기저항체 (CMR), 고온초전도체 (HTSC) 또는 페로브스카이트 금속산화물 재료와 같은 재료이다. 본 방법은 전극들 간에 전기장을 유도하는 단계; 상부전극에 인접하는 EPVR 을 통과하는 전류흐름을 유도하는 단계; 및 EPVR 을 통과하는 전류흐름을 유도하는 것에 응답하여 EPVR의 저항을 변경하는 단계를 더 포함한다. 통상적으로 저항은 100Ω내지 10MΩ의 범위에서 변경된다.

Description

비대칭 메모리 셀{ASYMMETRIC MEMORY CELL}
본 발명은 일반적으로 집적 회로 (IC) 메모리 셀 어레이에 관한 것으로, 더욱 자세하게는, 비대칭 메모리 저항 메모리 셀 및 이들의 제조방법에 관한 것이다.
종래에는, 초거대 자기저항 (CMR; Colossal Magnetoresistance) 재료와 같은 메모리 저항체 재료를 이용하는 메모리 셀들이 패터닝되지 않은 대형 전도성 하부전극, 패터닝되지 않은 CMR 재료 및 상대적으로 소형의 상부전극과 함께 제조된다. 이들 장치는 제한된 애플리케이션에서 동작하지만, 이들 셀의 비교적 큰 크기 때문에 밀도있는 메모리 어레이 애플리케이션에는 적절하지 못하다.
대부분의 환경에서, CMR 재료의 저항이 일정하게 유지되기 때문에 CMR 재료는 비휘발성 성질을 갖는다고 할 수 있다. 그러나, 높은 전기장이 CMR 재료를 통과하는 전류흐름을 유도하는 경우, CMR 저항에서의 변경이 발생할 수 있다. 프로그래밍 프로세스 동안, 전극 근처의 높은 전계영역에서, 메모리 저항체의 저항률이 먼저 변경된다. 실험 데이터는 단자 (A) 로 한 캐소드에서의 재료의 저항률이 증가되지만, 단자 (B) 로 한 애노드에서의 재료의 저항률이 감소됨을 보여준다. 소거 프로세스 동안, 펄스 극성이 반전된다. 즉, 캐소드와 애노드의 지정 (designation) 이 반전된다. 다음, 단자 (A) 근처의 재료의 저항률이 감소되며, 단자 (B) 근처의 저항률이 증가된다.
셀 메모리에 대한 요구가 증가하기 때문에, 어레이에서의 셀들의 크기를 감소시키는 요구도 증가한다. 그러나, 최소배선폭이 작을수록 장치는 더욱 프로세스 허용오차에 민감해지기 쉽게 된다. 프로세스 허용오차에 의해, 지리적으로 비대칭인 극소형의 장치가 항상 실용적인 것은 아니다. 그러나, (아래 제공되는) 분석은 충분히 지리적으로 대칭으로 제조된 메모리 셀들은 적절하게 동작하지 못함을 보여준다. 이들 대칭 장치가 프로그래밍될 수 있는 경우에도, 높은 저항상태로부터 낮은 저항상태로 변경되는 순저항값은 비교적 낮을 수 있다.
메모리 셀들이 프로세스 허용오차에도 불구하고 상당한 상태 변경을 보장하도록 충분히 비대칭으로 설계될 수 있는 것이 바람직하다.
도 1a 및 도 1b 는 프로그래밍 (도 1a) 및 소거 (도 1b) 동작 동안의 메모리 셀의 부분단면도.
도 2a 및 도 2b 는 메모리 저항체가 원통형상을 가지며 산화물 또는 어떤 적절한 절연체 내에 매립되어 있는 메모리 셀의 부분단면도.
도 3 은 본 발명의 비대칭 메모리 셀의 부분단면도.
도 4a 및 도 4b 는 프로그래밍 (도 4a) 및 소거 (도 4b) 동작 동안의 본 발명의 메모리 셀을 나타내는 도면.
도 5 는 비대칭 메모리 셀을 형성하는 본 발명의 방법을 나타내는 플로우차트.
*도면의 주요부분에 대한 부호의 설명*
300: 메모리 셀
302: 하부전극
304: EPVR 재료층 (304)
306: 상부전극
본 발명은 비휘발성 메모리 어레이의 박막저항 메모리장치 및 아날로그 저항 애플리케이션을 설명한다. 본 장치의 메모리 특성은 메모리 셀의 비대칭 구조에 의존한다.
따라서, 본 발명은 비대칭 메모리 셀을 형성하는 방법을 제공한다. 본 방법은 제 1 영역을 가진 하부전극을 형성하는 단계; 하부전극을 오버레이하는 EPVR (electrical pulse various resistance) 재료를 형성하는 단계; 및 제 1 영역보다 작은 제 2 영역을 가지며 EPVR 층을 오버레이하는 상부전극을 형성하는 단계를 포함한다. 몇몇 태양에서, 상부전극의 제 2 영역은 하부전극의 제 1 영역보다 20% 이상 더 작다. EPVR은 초거대 자기저항체 (CMR), 고온초전도체 (HTSC) 또는 페로브스카이트 (perovskite) 금속산화물 재료와 같은 재료로 형성된다.
또한, 본 방법은 상부전극과 하부전극 간에 전기장을 유도하는 단계; 및 전기장에 응답하여 상부전극에 인접하는 EPVR 을 통과하는 전류 흐름을 유도하는 단계를 포함한다.
또한, 본 방법은 상부전극에 인접하는 EPVR 을 통과하는 전류 흐름을 유도하는 것에 응답하여 상부전극과 하부전극 간에 EPVR 의 저항을 변경하는 단계를 포함한다. 더욱 자세하게는, 제 2 EPVR 영역 저항이 변경되며 제 1 EPVR 영역 저항이 일정하게 유지된다. 통상적으로, 저항은 1000 Ω내지 10 MΩ의 범위 내에서 변경된다.
이하, 상술한 방법의 추가 세부내용을 설명한다.
[바람직한 실시형태의 상세한 설명]
도 1a 및 도 1b 는 프로그래밍 (도 1a) 및 소거 (도 1b) 동작 동안의 메모리 셀의 부분단면도이다. 상부전극과 하부전극은 동일하며, 메모리 저항재료는 전체적으로 균일하다. 장치들의 지리적 구조가 완벽하게 대칭으로 형성된다면, 음의 전기장 (도 1a) 또는 양의 전기장 (도 1b) 이 인가되는 경우, 높은 저항상태에서 순저항값은 일정하게 유지된다. 전기장 방향은 상부전극에 대하여 규정된다. 즉, 전기장이 상부전극으로부터 유도되는 것으로 간주한다. 이러한 환경에서는, 프로그래밍이 불가능하다. 따라서, 도 1a 및 도 1b 에 나타낸 바와 같은 지리적으로 대칭인 장치구조는 실용적이지 못하다.
더욱 자세하게는, 전기장의 존재하에서, 지리적으로 대칭인 메모리 셀은 전극 (영역 A 및 B) 근처에서 높은 전류밀도를 가지며, 장치의 중심부에서 낮은 전류밀도를 가진다. 그 결과, 상부전극과 하부전극 근처의 CMR 재료의 저항률은 변경된다. 예를 들면, 메모리 셀은 상부전극 근처의 메모리 저항체 재료의 저항률이 증가되고 하부전극 근처의 메모리 저항체 재료의 저항률이 감소되는 경우, 높은 저항상태에 있도록 프로그래밍되어질 수 있다. 상부전극에 인가되는 전기펄스의 극성이 반전되는 경우 (양의 펄스로 되는 경우, 도 1b), 상부전극 (영역 A) 근처의 재료는 낮은 저항 (RL) 으로 되는 반면, 하부전극 (영역 B) 근처의 재료는 높은 저항 (RH) 으로 된다. 그러나, 메모리 저항의 전체적인 저항은 여전히 높은 저항 상태로 동일하다. 따라서, 낮은 저항상태로 메모리 저항체를 프로그래밍하는 것이 불가능하다.
영역 A와 영역 B는 상부전극과 하부전극에 각각 근접해 있고 그들의 두께는 10nm 정도로 얇을 수 있기 때문에, 상술한 효과는 잘못하면 계면효과로 분류될 수 있다. 그러나, 메모리는 계면특성 변경이 없고 벌크 저항률 변경이 있다.
도 2a 및 도 2b 는 메모리 셀의 부분 단면도이며, 메모리 저항체는 원통형상을 가지며 산화물 또는 어떤 적절한 절연체에 매립되어 있다 (종래기술). 전기장 세기는 상부전극과 하부전극 근처에서 높다. 상부전극 근처의 전기장 방향은 하부전극 근처의 전기장 방향과 반대이기 때문에, 상부전극 근처의 메모리 저항체 재료의 저항률은 증가되는 반면, 하부전극 근처의 메모리 저항체 재료의 저항률은 감소된다. 그 결과, 양 또는 음의 펄스가 상부전극에 인가되는지의 여부와 무관하게 메모리 저항은 높은 저항상태로 프로그래밍된다. 이 또한, 지리적으로 대칭인 구조는 저항체 메모리 셀에 대하여 적합하지 못하다.
도 3 은 본 발명의 비대칭 메모리 셀의 부분단면도이다. 메모리 셀 (300) 은 제 1 영역을 가진 하부전극 (302) 및 이 하부전극 (302) 을 오버레이하는EPVR 재료층 (304) 를 포함한다. 상부전극 (306) 은 EPVR 재료층 (304) 상에 오버레이되어 있다. 상부전극 (306) 은 제 1 영역보다 작은 제 2 영역을 가진다. 몇몇 태양에서, 상부전극의 제 2 영역은 하부전극의 제 1 영역보다 20 % 이상 더 작다. 상부전극 (306) 은 2개의 전극들 중에서 가장 작은 것으로 나타낸다. 그러나, 본 발명의 또 다른 태양 (도시생략) 에서, 셀 (300) 은 상부전극 (306) 보다 20% 더 작은 하부전극 (302) 을 가진 셀과 동일하게 동작한다.
본 발명에 이용되는 바와 같이, 전극영역은 EPVR 재료층 (304) 과 접촉하는 표면영역이 되도록 한정된다. 상부전극과 하부전극 표면은 이들이 EPVR 재료층 (304) 과 접촉하는 곳이 평편하게 된 것으로 도시되어 있지만, 이들이 반드시 이렇게 될 필요는 없다.
EPVR 재료층 (304) 은 초거대 자기저항체 (CMR), 고온초전도체 (HTSC) 또는 페로브스카이트 금속산화물 재료와 같은 재료이다. 하부전극 (302) 은 Pt, TiN, TaN, TiAlN, TaAlN, Ag, Au 또는 Ir과 같은 재료이다. 이와 동일하게, 상부전극 (306) 은 Pt, TiN, TaN, TiAlN, TaAlN, Ag, Au 또는 Ir과 같은 재료이다. 상부전극과 하부전극은 반드시 동일한 재료로 형성될 필요가 없다.
전체적으로 보면, 상부전극 및 하부전극 (306/302) 간에 측정했을 때, EPVR 재료층 (304) 은 상부전극 및 하부전극 (306/302) 간에 인가되는 제 1 전압펄스에 응답하여 제 1 전체 저항을 가진다. 예를 들면, 제 1 전압펄스는 더욱 작은 상부전극 (306) 의 관점에서 음의 전기장을 생성할 수 있다. EPVR 재료층 (304) 은 제 2 전압 펄스에 응답하여 제 2 전체 저항을 갖는데, 이 저항은 제 1 저항보다작다. 예를 들면, 제 2 전압펄스는 상부전극 (306) 의 관점에서 양의 전기장을 생성할 수 있다.
EPVR 층 제 1 저항은 2 내지 5V의 범위의 음의 진폭 및 1ns 내지 10㎲의 범위의 지속기간을 가진 제 1 전압펄스에 응답하여 100Ω내지 10MΩ의 범위에 있다. EPVR 층 제 2 저항은 2 내지 5V의 범위의 양의 진폭 및 1ns 내지 10㎲의 범위의 지속기간을 가진 제 2 전압펄스에 응답하여 100Ω내지 10MΩ의 범위에 있다.
[기능설명]
배경기술 설명에서 상술한 대칭 메모리 셀에 내재된 문제들을 극복하기 위하여, 비대칭 저항체 메모리 구조가 개발되고 있다. 하부전극의 크기에 비해 상부전극이 비교적 작다. 일 태양에서, 하부전극 영역은 상부전극보다 1.3배 더 크다.
도 4a 및 도 4b 는 본 발명의 메모리 셀 프로그래밍 (도 4a) 및 소거동작 (도 4b) 을 나타낸다. 전압이 상부전극과 하부전극을 가로질러 인가되는 경우, 상부전극 근처의 전기장 세기 및 이에 따른 전류 밀도는 크다. 하부전극 근처의 전기장 세기/전류밀도는 작다. 그 결과, 상부전극 근처의 메모리 저항체 재료의 저항률만이 변경된다. 하부전극 근처의 인가된 전기장/전류의 결과로서 하부전극 근처의 EPVR 재료에서는 저항 변경이 없다. 고밀도 레이아웃을 위하여, 메모리 장치는 원형 또는 정방형 형상을 가질 수 있으며, 통상적으로 제조 후에 원형으로 된다. 셀은 종래의 프로세스들로 제조될 수 있는데, 단지, 하부전극의 지름이 상부전극 보다 약 20% 더 크게 또는 더 작게 증가 또는 감소될 필요가있는 점이 다르다.
도 5 는 비대칭 메모리 셀을 형성하는 본 발명의 방법을 나타내는 플로우차트이다. 본 방법은 명료화를 위하여 번호지정된 단계들의 시퀀스로서 나타내었지만, 명시적으로 설명되어 있지 않다면, 순서가 이 번호대로 되어야 하는 것은 아니다. 이들 단계 중 몇몇은 건너뛸 수도 있고 또는 병렬로 수행될 수도 있고 또는 정확한 순서를 유지시킬 필요없이 수행될 수도 있다. 방법은 단계 500에서 시작한다.
단계 502 는 제 1 영역을 가진 하부전극을 형성한다. 단계 504 는 하부전극을 오버레이하는 EPVR 재료를 형성한다. 단계 506 은 제 2 영역을 가지며 EPVR층을 오버레이하는 상부전극을 형성한다. 몇몇 태양에서, 제 2 영역은 제 1 영역보다 20% 이상 더 작다. 다른 방법으로, 상술한 바와 같이, 하부전극이 상부전극보다 (20% 이상 더 작은) 더 작은 영역을 가질 수도 있다. 단계 508 는 상부전극과 하부전극 간에 전기장을 유도한다. 단계 510 은 전기장에 응답하여 상부전극에 인접하는 EPVR 을 통과하는 전류흐름을 유도한다.
단계 502 에서 하부전극을 형성하는 것은 Pt, TiN, TaN, TiAlN, TaAlN, Ag, Au 또는 Ir과 같은 재료로부터 하부전극을 형성하는 것을 포함한다. 이와 동일하게, 단계 506에서 상부전극을 형성하는 것은 Pt, TiN, TaN, TiAlN, TaAlN, Ag, Au 또는 Ir과 같은 재료로부터 상부전극을 형성하는 것을 포함한다. 상부전극과 하부전극은 다른 재료들로 형성될 수도 있다. 단계 504에서 EPVR 층을 형성하는 것은 CMR, HTSC 또는 페로브스카이트 금속산화물 재료와 같은 재료로부터EPVR 층을 형성하는 것을 포함한다.
몇몇 태양에서, 단계 510 에서 상부전극과 하부전극 간에 전기장을 유도하는 것은 상부전극과 하부전극 간에 2 내지 5V의 범위의 진폭 및 1ns 내지 10㎲의 범위의 지속기간을 가진 음의 전압펄스를 인가하는 것을 포함한다. 다음, 단계 512 에서 상부전극과 하부전극 간에 EPVR의 저항을 변경하는 것은 이들 전극 간에 제 1 고저항 (100Ω 내지 10㏁) 을 생성하는 것을 포함한다.
다른 태양에서, 단계 510 에서 상부전극과 하부전극 간에 전기장을 유도하는 것은 상부전극과 하부전극 간에 2 내지 5V의 범위의 진폭 및 1ns 내지 10㎲의 범위의 지속기간을 가진 양의 전압펄스를 인가하는 것을 포함한다. 다음, 단계 512 에서 상부전극과 하부전극 간에 EPVR의 저항을 변경하는 것은 이들 전극 간에 제 1 저항보다 낮은 제 2 저항 (100Ω 내지 1000Ω) 을 생성하는 것을 포함한다.
몇몇 태양에서, 상부전극에 인접하는 EPVR 을 통과하는 전류흐름을 유도하는 것에 응답하여 상부전극과 하부전극 간에 EPVR의 저항을 변경하는 것 (단계 512) 은 100Ω 내지 10㏁ 범위 내에서 저항을 변경하는 것을 포함한다.
비대칭 메모리 셀 및 이 비대칭 메모리 셀을 형성하는 방법을 제공하였다. 수개의 예들이 본 발명을 설명하기 위해 제공되었지만, 본 발명은 이들 예로 한정되는 것은 아니다. 다른 변형예 및 실시형태도 발생할 수 있다.
본 발명에 따르면, 프로세스 허용오차에도 불구하고 상당한 저항 변경을 보장할 수 있는 비대칭 메모리 셀을 제조할 수 있다.

Claims (20)

  1. 제 1 영역을 가진 하부전극을 형성하는 단계;
    이 하부전극을 오버레이하는 EPVR (electrical pulse various resistance) 재료를 형성하는 단계; 및
    제 1 영역보다 작은 제 2 영역을 가지며 EPVR 층을 오버레이하는 상부전극을 형성하는 단계를 포함하는, 비대칭 메모리 셀의 형성방법.
  2. 제 1 항에 있어서,
    상부전극과 하부전극 간에 전기장을 유도하는 단계; 및
    이 전기장에 응답하여, 상부전극에 인접하는 EPVR 을 통과하는 전류흐름을 유도하는 단계를 더 포함하는, 비대칭 메모리 셀의 형성방법.
  3. 제 2 항에 있어서,
    상부전극에 인접하는 EPVR 을 통과하는 전류흐름을 유도하는 것에 응답하여, 상부전극과 하부전극 간에 EPVR 의 저항을 변경하는 단계를 더 포함하는, 비대칭 메모리 셀의 형성방법.
  4. 제 3 항에 있어서,
    상부전극과 하부전극 간에 전기장을 유도하는 단계는, 상부전극과 하부전극간에 2 내지 5V의 범위의 진폭 및 1ns 내지 10㎲의 범위의 지속기간을 가진 음의 전압펄스를 인가하는 단계를 포함하며,
    상부전극과 하부전극 간의 EPVR 의 저항을 변경하는 단계는 이들 전극 간에 제 1 고저항을 생성하는 단계를 포함하는, 비대칭 메모리 셀의 형성방법.
  5. 제 4 항에 있어서,
    상부전극과 하부전극 간에 전기장을 유도하는 단계는, 상부전극과 하부전극 간에 2 내지 5V의 범위의 진폭 및 1ns 내지 10㎲의 범위의 지속기간을 가진 양의 전압펄스를 인가하는 단계를 포함하며,
    상부전극과 하부전극 간의 EPVR 의 저항을 변경하는 단계는 제 1 고저항보다 낮은 제 2 저항을 이들 전극 간에 생성하는 단계를 포함하는, 비대칭 메모리 셀의 형성방법.
  6. 제 1 항에 있어서,
    제 1 영역보다 작은 제 2 영역을 가지며 EPVR 층을 오버레이하는 상부전극을 형성하는 단계는 제 2 영역이 제 1 영역보다 20% 이상 더 작은 것을 포함하는, 비대칭 메모리 셀의 형성방법.
  7. 제 1 항에 있어서,
    하부전극을 형성하는 단계는 Pt, TiN, TaN, TiAlN, TaAlN, Ag, Au 및 Ir 을포함하는 그룹 중에서 선택되는 재료로부터 하부전극을 형성하는 단계를 포함하며,
    상부전극을 형성하는 단계는 Pt, TiN, TaN, TiAlN, TaAlN, Ag, Au 및 Ir을 포함하는 그룹 중에서 선택되는 재료로부터 상부전극을 형성하는 단계를 포함하는, 비대칭 메모리 셀의 형성방법.
  8. 제 1 항에 있어서,
    EPVR 층을 형성하는 단계는 초거대 자기저항체 (CMR), 고온초전도체 (HTSC) 및 페로브스카이트 (perovskite) 금속산화물 재료를 포함하는 그룹 중에서 선택되는 재료로부터 EPVR 층을 형성하는 단계를 포함하는, 비대칭 메모리 셀의 형성방법.
  9. 제 3 항에 있어서,
    상부전극에 인접하는 EPVR을 통과하는 전류 흐름을 유도하는 것에 응답하여 상부전극과 하부전극 간에 EPVR의 저항을 변경하는 단계는 100Ω 내지 10MΩ범위 내의 저항을 변경하는 단계를 포함하는, 비대칭 메모리 셀의 형성방법.
  10. 제 1 영역을 가진 하부전극을 형성하는 단계;
    이 하부전극을 오버레이하는 EPVR 재료를 형성하는 단계; 및
    제 1 영역보다 큰 제 2 영역을 가지며 EPVR 층을 오버레이하는 상부전극을 형성하는 단계를 포함하는, 비대칭 메모리 셀의 형성방법.
  11. 제 10 항에 있어서,
    제 1 영역보다 큰 제 2 영역을 가지며 EPVR 층을 오버레이하는 상부전극을 형성하는 단계는 제 1 영역이 제 2 영역보다 20% 이상 더 작은 것을 포함하는, 비대칭 메모리 셀의 형성방법.
  12. 제 1 영역을 가진 하부전극;
    하부전극을 오버레이하는 EPVR 재료층; 및
    제 1 영역보다 작은 제 2 영역을 가지며 EPVR 층을 오버레이하는 상부전극을 구비하는, 비대칭 메모리 셀.
  13. 제 12 항에 있어서,
    상부전극 제 2 영역이 하부전극 제 1 영역 보다 20% 이상 더 작은, 비대칭 메모리 셀.
  14. 제 13 항에 있어서,
    하부전극은 Pt, TiN, TaN, TiAlN, TaAlN, Ag, Au 및 Ir 을 포함하는 그룹 중에서 선택되는 재료이며,
    상부전극은 Pt, TiN, TaN, TiAlN, TaAlN, Ag, Au 및 Ir을 포함하는 그룹 중에서 선택되는 재료인, 비대칭 메모리 셀.
  15. 제 13 항에 있어서,
    EPVR 층은 상부전극과 하부전극 간에 인가된 제 1 전압 펄스에 응답하여, 상부전극과 하부전극 간에 측정했을 때, 제 1 전체저항을 가지며,
    EPVR 층은 제 2 전압 펄스에 응답하여, 제 1 전체저항보다 낮은 제 2 전체 저항을 갖는, 비대칭 메모리 셀.
  16. 제 15 항에 있어서,
    EPVR 층 제 1 저항은 2 내지 5V의 범위의 음의 진폭 및 1ns 내지 10㎲의 범위의 지속기간을 가진 제 1 전압펄스에 응답하여 100Ω 내지 10MΩ범위에 있는, 비대칭 메모리 셀.
  17. 제 16 항에 있어서,
    EPVR 층 제 2 저항은 2 내지 5V의 범위의 양의 진폭 및 1ns 내지 10㎲의 범위의 지속기간을 가진 제 2 전압펄스에 응답하여 100Ω 내지 1kΩ범위에 있는, 비대칭 메모리 셀.
  18. 제 12 항에 있어서,
    EPVR 층은 초거대 자기저항체 (CMR), 고온초전도체 (HTSC) 및 페로브스카이트 금속산화물 재료를 포함하는 그룹 중에서 선택되는 재료인, 비대칭 메모리 셀.
  19. 제 1 영역을 가진 하부전극;
    하부전극을 오버레이하는 EPVR 재료층; 및
    제 1 영역보다 큰 제 2 영역을 가지며 EPVR 층을 오버레이하는 상부전극을 구비하는, 비대칭 메모리 셀.
  20. 제 19 항에 있어서,
    하부전극 제 1 영역은 상부전극 제 2 영역보다 20% 이상 더 작은, 비대칭 메모리 셀.
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