KR20120016044A - 진성 다이오드를 갖는 스위칭 가능한 접합부 - Google Patents
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Abstract
진성 다이오드를 갖는 스위칭 가능한 접합부(600)는 제 1 전극(635) 및 제 2 전극(640)을 포함한다. 제 1 멤리스티브 매트릭스(605)는 프로그램 가능 전도도를 갖는 제 1 전극(635)과의 전기 계면(625)을 형성한다. 반도체 매트릭스(615)는 제 1 멤리스티브 매트릭스(605)와 전기 접촉하고, 제 2 전극(640)과의 정류 다이오드 계면(630)을 형성한다.
Description
나노스케일 전자 기기는 상당히 감소된 형상 크기 및 자체 조립 및 다른 비교적 저가의 비포토리소그래피 기반 제조 방법을 위한 잠재성을 포함하는 다수의 장점을 제안한다. 나노와이어 크로스바 어레이가 초고밀도 비휘발성 메모리를 포함하는 다양한 전자 회로 및 디바이스를 형성하는데 사용될 수 있다. 접합 소자는 2개의 나노와이어가 서로 중첩하는 교점에서 나노와이어들 사이에 간삽될 수 있다. 이들 접합 소자는 2개 이상의 전도 상태를 유지하도록 프로그램될 수 있다. 예를 들어, 접합 소자는 제 1 낮은 저항 상태 및 제 2 더 높은 저항 상태를 가질 수 있다. 데이터는 나노와이어 어레이 내의 접합 소자의 상태를 선택적으로 설정함으로써 이들 접합 소자 내로 인코딩될 수 있다. 접합 소자의 강인성 및 안정성을 증가시키는 것은 상당한 동작 및 제조 장점을 생성할 수 있다.
첨부 도면은 본 명세서에 설명된 원리의 다양한 실시예를 도시하고 명세서의 부분이다. 예시된 실시예는 단지 예일 뿐이고 청구범위의 범주를 한정하는 것은 아니다.
도 1은 본 명세서에 설명된 원리의 일 실시예에 따른 나노와이어 크로스바 아키텍처의 일 예시적인 실시예의 사시도.
도 2는 본 명세서에 설명된 원리의 일 실시예에 따른 접합 소자를 구비하는 나노와이어 크로스바 아키텍처의 등각도.
도 3a 및 도 3b는 본 명세서에 설명된 원리의 일 실시예에 따른 크로스바 메모리 어레이의 부분을 통한 전류 경로를 도시하는 예시적인 다이어그램.
도 4a 내지 도 4c는 본 명세서에 설명된 원리의 일 실시예에 따른 예시적인 스위치 가능 접합 소자의 다양한 동작 상태의 다이어그램.
도 5는 본 명세서에 설명된 원리의 일 실시예에 따른 하나의 전극/반도체 계면에서 안정한 다이오드 계면을 생성하기 위해 티타늄 디옥사이드 및 스트론튬 티타네이트 층을 구비하는 예시적인 스위치 가능 접합 소자의 다이어그램.
도 6a 및 도 6b는 본 명세서에 설명된 원리의 일 실시예에 따른 스위치 가능 접합 소자의 예시적인 실시예의 다이어그램.
도 2는 본 명세서에 설명된 원리의 일 실시예에 따른 접합 소자를 구비하는 나노와이어 크로스바 아키텍처의 등각도.
도 3a 및 도 3b는 본 명세서에 설명된 원리의 일 실시예에 따른 크로스바 메모리 어레이의 부분을 통한 전류 경로를 도시하는 예시적인 다이어그램.
도 4a 내지 도 4c는 본 명세서에 설명된 원리의 일 실시예에 따른 예시적인 스위치 가능 접합 소자의 다양한 동작 상태의 다이어그램.
도 5는 본 명세서에 설명된 원리의 일 실시예에 따른 하나의 전극/반도체 계면에서 안정한 다이오드 계면을 생성하기 위해 티타늄 디옥사이드 및 스트론튬 티타네이트 층을 구비하는 예시적인 스위치 가능 접합 소자의 다이어그램.
도 6a 및 도 6b는 본 명세서에 설명된 원리의 일 실시예에 따른 스위치 가능 접합 소자의 예시적인 실시예의 다이어그램.
도면 전체에 걸쳐, 동일한 도면 부호는 유사하지만 반드시 동일한 것은 아닌 요소를 나타낸다.
나노스케일 전자 기기는 상당히 감소된 형상 크기 및 자체 조립 및 다른 비교적 저가의 비포토리소그래피 기반 제조 방법을 위한 잠재성을 포함하는 다수의 장점을 제안한다. 일 특히 유망한 나노스케일 디바이스는 크로스바 아키텍처이다. 나노미터-스케일 교차 와이어 디바이스에서의 스위칭의 연구는 이들 디바이스가 가역적으로 스위칭될 수 있고 ~103의 "온-오프" 전도도비를 가질 수 있다는 것을 이미 보고하고 있다. 이들 디바이스는 크로스바 회로를 구성하고 초고밀도 비휘발성 메모리의 생성을 위한 유망한 루트를 제공하는데 사용되어 왔다. 추가적으로, 크로스바 아키텍처의 다용성은 그 자신에 다른 통신 및 논리 회로의 생성을 제공한다. 예를 들어, 새로운 논리군(logic family)이 스위치의 크로스바 어레이로부터 또는 스위치 및 트랜지스터로 구성된 하이브리드 구조체로부터 전적으로 구성될 수 있다. 이들 디바이스는 CMOS 회로의 컴퓨팅 효율을 극적으로 증가시키는 잠재성을 갖는다. 이들 크로스바 회로는 몇몇 상황에서 CMOS 회로를 대체하고 트랜지스터를 추가로 수축할 필요 없이 크기의 정도의 성능 향상을 가능하게 할 수 있다.
나노스케일 전자 디바이스의 디자인 및 제조는 나노스케일 전자 디바이스의 상업적인 제조를 향상시키고 마이크로스케일 및 더 대형 스케일 시스템, 디바이스 및 제품에 이들 디바이스를 통합하기 위해 처리되고 있는 다수의 과제를 제시한다.
이하의 설명에서, 설명의 목적으로, 다수의 특정 상세가 본 발명의 시스템 및 방법의 철저한 이해를 제공하기 위해 설명된다. 그러나, 본 발명의 장치, 시스템 및 방법은 이들 특정 상세 없이 실시될 수 있다는 것이 당 기술 분야의 숙련자에게 명백할 것이다. 명세서에서 "실시예", "예" 또는 유사한 용어의 참조는 실시예 또는 예와 관련하여 설명된 특정 특징, 구조 또는 특성이 적어도 그 일 실시예에 포함되지만, 반드시 다른 실시예에 포함되지는 않는다는 것을 의미한다. 명세서의 다양한 위치에서 구문 "일 실시예에서" 또는 다른 구문의 다양한 예는 반드시 모두 동일한 실시예를 언급하는 것은 아니다.
명세서 전체에 걸쳐, 전류의 흐름의 통상의 표기가 사용된다. 구체적으로, 양전하("정공")의 흐름의 방향은 전원의 포지티브측으로부터 전원의 더 네거티브측으로이다.
도 1은 예시적인 나노와이어 크로스바 어레이(100)의 등각도이다. 크로스바 어레이(100)는 대략 평행한 나노와이어의 제 2 층(106)에 의해 덮여진 대략 평행한 나노와이어의 제 1 층(108)으로 구성된다. 제 2 층(106)의 나노와이어는 배향에서 제 1 층(108)의 나노와이어에 대략 수직이지만, 층들 사이의 배향각은 다양할 수 있다. 나노와이어의 2개의 층은 격자 또는 크로스바를 형성하고, 제 2 층(106)의 각각의 나노와이어는 제 1 층(108)의 모든 나노와이어를 덮고 2개의 나노와이어 사이의 가장 밀접한 접촉을 표현하는 나노와이어 교점에서 제 1 층(108)의 각각의 나노와이어와 밀접하게 접촉하게 된다.
도 3의 개별 나노와이어(102, 104)는 직사각형 단면을 갖고 도시되어 있지만, 나노와이어는 또한 정사각형, 원형, 타원형 또는 더 복잡한 단면을 가질 수 있다. 나노와이어는 또한 다수의 상이한 폭 또는 직경 및 형상비 또는 편심도를 가질 수 있다. 용어 "나노와이어 크로스바"는 나노와이어에 추가하여 서브-마이크로스케일 와이어, 마이크로스케일 와이어 또는 더 큰 직경을 갖는 와이어의 하나 이상의 층을 갖는 크로스바를 칭할 수 있다.
층은 통상의 포토리소그래피 뿐만 아니라 기계적 나노임프린트(nanoimprint) 기술을 포함하는 다양한 기술을 사용하여 제조될 수 있다. 대안적으로, 나노와이어는 화학적으로 합성될 수 있고, 랭뮤어-블로제트(Langmuir-Blodgett) 프로세스를 포함하는 하나 이상의 프로세싱 단계에서 대략 평행한 나노와이어의 층으로서 침착될 수 있다. 간섭 리소그래피와 같은 나노와이어를 제조하기 위한 다른 대안적인 기술이 또한 이용될 수 있다. 다수의 상이한 유형의 전도성 및 반도체성 나노와이어가 금속 및 반도체 물질로부터, 이들 유형의 물질의 조합으로부터, 그리고 다른 유형의 물질로부터 화학적으로 합성될 수 있다. 나노와이어 크로스바는 전기 회로 내에 나노와이어를 통합하기 위해 다양한 상이한 방법을 통해 마이크로스케일 어드레스-와이어 리드 또는 다른 전기 리드에 접속될 수 있다.
나노와이어 교점, 레지스터와 같은 나노스케일 전자 부품 및 다른 친숙한 기본 전자 부품이 2개의 중첩하는 나노와이어를 상호 접속하도록 제조될 수 있다. 스위치에 의해 접속된 임의의 2개의 나노와이어는 "크로스바 접합부"라 칭한다.
도 2는 대략 평행한 나노와이어의 제 1 층(108)과 대략 평행한 나노와이어의 제 2 층(106) 사이에 배치된 중간층(210)을 드러내는 예시적인 나노와이어 크로스바 아키텍처(200)의 등각도를 도시한다. 일 예시적인 실시예에 따르면, 중간층(210)은 유전층일 수 있다. 다수의 접합 소자(202 내지 208)가 상부층(106) 내의 와이어와 하부층(108) 내의 와이어 사이의 와이어 교점에서 중간층에 형성된다. 이들 접합 소자(202 내지 208)는 나노와이어 사이의 프로그램 가능 스위칭을 제공하는 것을 포함하는 다양한 기능을 수행할 수 있다. 단지 예시의 목적으로, 단지 소수의 접합 소자(202 내지 208)만이 도 2에 도시되어 있다. 전술된 바와 같이, 다수의 디바이스에서 각각의 나노와이어 교점에 접합 소자가 존재하는 것이 바람직할 수 있다. 나노와이어의 제 1 층(108) 내의 모든 와이어는 나노와이어의 제 2 층(106) 내의 각각의 와이어에 교차하기 때문에, 각각의 교점에 접합 소자를 배치하는 것은 제 1 층(108) 내의 임의의 나노와이어가 제 2 층(106) 내의 임의의 와이어에 접속되게 한다.
일 예시적인 실시예에 따르면, 나노와이어 크로스바 아키텍처(200)는 비휘발성 메모리 어레이를 형성하는데 사용될 수 있다. 각각의 접합 소자(202 내지 208)는 데이터의 하나 이상의 비트를 표현하는데 사용될 수 있다. 예를 들어, 가장 간단한 경우에, 접합 소자는 2개의 상태, 즉 전도 상태 및 비전도 상태를 가질 수 있다. 전도 상태는 2진수 "1"로 표현할 수 있고, 비전도 상태는 2진수 "0"으로 표현할 수 있고, 그 반대도 마찬가지이다. 2진 데이터는 접합 소자의 전도 상태를 변경함으로써 크로스바 아키텍처(200) 내에 기록될 수 있다. 2진 데이터는 이어서 접합 소자(202 내지 208)의 상태를 감지함으로써 검색될 수 있다.
상기 예는 단지 나노와이어 크로스바 아키텍처(200)의 일 예시적인 예일 뿐이다. 다양한 다른 구성이 사용될 수 있다. 예를 들어, 크로스바 아키텍처(200)는 2개 초과의 상태를 갖는 접합 소자를 구비할 수 있다. 다른 예에서, 크로스바 아키텍처는 인공 신경망과 같은 함축 논리 구조 및 크로스바 기반 적응성 회로를 형성하는데 사용될 수 있다.
도 3a는 예시적인 크로스바 아키텍처(300)를 도시하는 다이어그램이다. 예시의 목적으로, 단지 크로스바 아키텍처(300)의 부분만이 도시되어 있고 나노와이어(302, 304, 314, 316)는 라인으로서 도시되어 있다. 나노와이어 A 및 B(302, 304)가 나노와이어의 상부층에 있고, 나노와이어 C 및 D(314, 316)가 하부층 및 나노와이어에 있다. 접합부(306 내지 312)는 이들의 교점에서 다양한 나노와이어를 접속한다.
일 예시적인 실시예에 따르면, 와이어 B(304)와 와이어 C(316) 사이의 접합부(312)의 상태는 와이어 B(304)에 네거티브(또는 접지) 판독 전압을, 와이어 C(316)에 포지티브 전압을 인가함으로써 판독될 수 있다. 이상적으로, 판독 전압이 인가될 때 전류(324)가 접합부(312)를 통해 흐르면, 판독 회로는 접합부(312)가 그 전도 상태에 있는 것을 확인할 수 있다. 접합부(312)를 통해 전류가 흐르지 않거나 미약한 전류가 흐르면, 판독 회로는 접합부(312)가 그 저항 상태에 있는 것을 확인할 수 있다.
그러나, 접합부(306 내지 310)가 본질적으로 순수 저항성이면(즉, 낮은 저항이 전도 상태이고, 높은 저항이 저항 상태임), 다수의 누설 전류가 또한 다른 경로를 통해 이동할 수 있다. 이들 누설 전류는 접합부(312)의 원하는 판독을 방해하는 "전기 노이즈"로서 고려될 수 있다.
도 3b는 와이어 C(316)와 와이어 B(304) 사이의 대안적인 경로를 통해 이동하는 누설 전류(326)를 도시한다. 도 3b에서, 누설 전류(326)는 3개의 접합부(310, 308, 306)를 통해 이동하고, 라인 B(304) 상에 존재한다. 예상될 수 있는 바와 같이, 도 3b에 도시된 것보다 큰 크기의 어레이에서, 다양한 누설 전류는 다수의 대안적인 경로를 통해 이동할 수 있고 판독 회로에 의해 감지될 때 라인 B(304) 상에 존재할 수 있다. 이들 누설 전류는 접합부(312)의 상태의 원하는 판독을 방해하는 상당한 양의 바람직하지 않은 전류를 생성할 수 있다.
도 4a 내지 도 4c는 누화를 감소시키는 다이오드형 거동을 포함할 수 있는 스위칭 가능한 접합 소자(400)의 일 예시적인 실시예를 도시하는 다이어그램이다. 일 예시적인 실시예에 따르면, 접합 소자는 상부 플래티늄 전극(418) 및 하부 플래티늄 전극(422)을 포함한다. 통상적으로, 전극(418, 422)은 교차 와이어이지만, 전극들은 교차 와이어에 전기적으로 접속된 개별 소자일 수 있다. 접합 소자(400)의 중심부는 다수의 이동 도펀트를 포함하는 멤리스티브 매트릭스(memristive matrix) 재료로 구성될 수 있다. 비교적 높은 프로그래밍 전압의 영향 하에서, 이동 도펀트가 멤리스티브 매트릭스를 통해 이동하여, 이에 의해 접합부의 특성을 변경시킨다. 이동 도펀트는 낮은 판독 전압이 인가될 때 적소에 유지되어, 접합부의 상태가 다른 프로그래밍 전압이 인가될 때까지 안정하게 유지되게 한다.
일 예시적인 실시예에 따르면, 멤리스티브 매트릭스는 티타늄 디옥사이드(TiO2) 매트릭스(420)일 수 있고, 이동 도펀트(424)는 티타늄 디옥사이드 매트릭스(420) 내의 산소 공동(vacancy)일 수 있다. 산소 공동 도펀트(424)는 양전하 하전되고 음전하로 끌어당겨질 수 있고 음전하에 의해 축출될 수 있다. 따라서, 상부 전극(418)에 네거티브 프로그래밍 전압을, 하부 전극(422)에 포지티브 프로그래밍 전압을 인가함으로써, 도펀트(424)를 상향으로 이동시키기 위해 충분한 강도의 전기장이 성취될 수 있다. 이 강도의 전기장은, 상부 전극과 하부 전극에 접속된 와이어가 교차되는 단지 하나의 접합부, 즉 접합부(400)만이 존재하기 때문에 나노와이어 어레이 내의 다른 접합부에 존재할 수 없다. 따라서, 나노와이어 내의 각각의 접합부는 개별적으로 프로그램될 수 있다. 이동 도펀트(424)는 상향으로 드리프트되고 멤리스티브 매트릭스(420)와 상부 전극(418) 사이의 계면의 옆에 도핑된 영역(428)을 형성한다. 매트릭스(420)의 나머지로부터 이들 이동 도펀트의 제거는 미도핑 영역(436)을 생성한다. 명세서 및 첨부된 청구범위 전체에 걸쳐, 용어 "도핑된 영역" 및 "미도핑 영역"은 재료 내에 존재할 수 있는 도펀트 또는 다른 불순물의 비교적인 레벨을 지시하는데 사용된다. 예를 들어, 용어 "미도핑"은 불순물 또는 도펀트의 완전한 결여를 지시하지는 않고, "도핑된 영역"에서보다 상당히 적은 불순물이 존재하는 것을 지시한다. 티타늄 디옥사이드 매트릭스(420)는 도핑 영역에서 상당히 높은 전도도를, 미도핑 영역에서 낮은 전도도를 나타내는 반도체이다.
매트릭스의 상단부에서 그룹화되는 이동 도펀트(424)의 결과로서, 저항 계면(426)이 상부 전극(418)과 매트릭스(420) 사이의 계면에 생성된다. 상부 전극(418)의 높은 전기 전도도와 도핑된 영역(438)의 비교적 높은 전기 전도도는 계면에서 전기 특성의 비교적 양호한 정합을 생성한다. 따라서, 2개의 재료 사이에 평활한 전기 전이부가 존재한다. 이 전기 전이부는 저항 계면(426)이라 칭한다. 저항 계면(426)은 비교적 높은 전기 전도도에 의해 특징화된다. 접합 소자(400)의 물리적 다이어그램의 우측에, 대응 전기 다이어그램이 도시되어 있다. 저항 계면(426)은 저항(R1)(430)으로서 모델링된다. 전술된 바와 같이, 저항(R1)(430)은 계면을 가로지르는 낮은 저항에 기인하여 비교적 낮은 저항을 가질 수 있다.
매트릭스(420)와 하부 전극(422) 사이의 계면에서, 전도성 금속 전극(422)은 티타늄 산화물 매트릭스의 미도핑 영역(436)과 직접 계면을 이룬다. 이 계면에서, 인접한 재료의 전기 전도도 및 다른 특성의 큰 차이가 존재한다. 이 계면에서의 전기 거동은 저항 계면(426)과는 상당히 상이하다. 대신에, 하부 계면은 쇼트키형(Schottky-like) 계면(428)을 형성한다. 쇼트키 계면(428)은 다이오드형 정류 특징을 갖는 금속-반도체 계면에 형성된 포텐셜 배리어를 갖는다. 쇼트키 계면은 금속 내에 훨씬 작은 고갈폭을 갖는 점에서 p-n 계면과는 상이하다. 다층 박막에서, 계면 거동은 전통적인 쇼트키 배리어와 정확하게 동일하지는 않을 수도 있다. 따라서, 예시적인 박막 사이의 다양한 계면은 "쇼트키형"으로서 설명된다. 대응 전기 소자는 다이오드 D1(434)으로서 모델링된다. 적당한 전압에서, 다이오드 D1(434)은 단지 일 방향에서만 전류가 흐를 수 있게 한다. 도 4a에 도시된 예시적인 실시예에서, 다이오드 D1(434)은 단지 전류가 하부 전극(422)으로부터 상부 전극(418)으로 흐를 수 있게 한다. 이 다이오드 거동을 크로스바 어레이 내의 각각의 접합 소자 내에 통합함으로써, 누화 전류의 큰 부분이 차단될 수 있다.
이 다이오드 거동의 장점은 도 3a 및 도 3b를 재차 참조하여 더 양호하게 이해될 수 있다. 일 실시예에서, 각각의 접합 요소(306 내지 312)는 이 다이오드 거동을 구비한다. 따라서, 전류는 하부 와이어(314, 316)로부터 상부 와이어(302, 304)로 흐를 수 있지만, 반대 방향으로는 흐를 수 없다. 도 3a의 판독 전류는 전류의 흐름이 와이어 C(316)로부터 와이어 B(304)로 상향이기 때문에 방해받지 않는다. 그러나, 도 3b에 도시된 누설 전류(326)는 누설 전류가 라인 A(302)와 라인 D(314) 사이의 접합 소자(308)를 통해 하향으로 이동하려고 시도함에 따라 차단된다. 나노와이어 어레이 내의 다른 누설 경로는 이들이 어레이의 상부층의 나노와이어로부터 하부층 내의 나노와이어로 통과하도록 시도함에 따라 유사하게 차단된다.
그러나, 더 높은 역방향 전류가 접합 소자를 가로질러 인가될 때 다이오드 거동이 파괴된다. 다이오드 및 다이오드형 계면은 전류의 흐름에 대한 배리어가 파괴되는 특정 역방향 전압을 갖는다. 이 특정 역방향 전압은 유전 파괴 전압이라 칭한다. 유전 파괴 전압이 초과된 후에, 계면은 영구적으로 전도성이 되고, 전류는 배리어를 통해 비교적 방해받지 않고 흐를 수 있다. 몇몇 실시예에서, 계면은 대안적으로 매우 높은 전기 저항을 갖도록 높은 역방향 전압의 인가에 의해 변경될 수 있다. 용어 "파괴 전압"은 명세서 및 첨부된 청구범위에서 사용될 때, 눈사태(avalanche) 또는 제너(Zener) 다이오드에서 사용되는 것들과 같은 가역적 파괴 메커니즘보다는 계면에서의 비가역적 화학 변화를 칭한다. 유전 파괴는 역전류 방향(전술된 바와 같이) 및 정방향의 모두에서 발생할 수 있다. 정방향에서의 유전 파괴는 전기장이 비교적 작을 때 발생할 수 있지만, 전류 및 가열은 계면을 화학적으로 변경하기 위해 충분히 크다.
도 4b는 제 2 상태에서 스위칭 가능한 접합 소자(400)를 도시한다. 이동 도펀트(424)는 적절한 전압의 인가를 통해 상부 전극(418)으로부터 이격하여 이동될 수 있다. 예를 들어, 이동 도펀트(424)가 산소 공동인 경우에, 상부 전극(418)에 포지티브 전압을, 하부 전극(422)에 네거티브 전압을 인가하는 것 또는 양자의 조합은 매트릭스(420)의 중심을 향해 하향의 양전하 하전된 산소 공동의 운동을 생성할 수 있다. 이는 상부 미도핑 영역(446), 중앙 도핑된 영역(448) 및 하부 미도핑 영역(450)을 생성한다. 상부 계면은 이어서 미도핑 상부 영역(446)과 금속 전극(418) 사이의 직접 전기 접촉에 의해 생성된 상부 쇼트키형 계면(452)이 된다. 접합부의 전기 모델은 단면도의 우측에 도시되어 있다. 상부 다이오드(D2)(442) 및 하부 다이오드(D1)(434)는 임의의 실질적인 전류가 접합부(400)를 통해 흐르는 것을 방지하는 헤드 대 헤드(head-to-head) 구성에 있다. 하부 다이오드(D1)(434)는 전류의 하향 흐름을 방지하고, 상부 다이오드(D2)(442)는 전류의 상향 흐름을 방지한다. 저항(R2)(444)은 계면(418)을 구성하는 재료의 저항 및 계면 저항과 같은 잔류 전기 저항을 표현한다.
도 4b에 도시된 접합 상태는 비전도 상태이다. 판독 전압이 접합부에 인가될 때, 어떠한 상당한 양의 전류도 접합부를 통해 통과하지 않을 것이다. 따라서, 이동 도펀트(424)의 위치를 변경함으로써, 접합부(400)의 상태가 변경될 수 있다. 이동 도펀트(424)는 이동 도펀트(424)의 운동을 유도하는데 충분한 전기장을 생성하는 프로그래밍 전압이 인가될 때까지 실질적으로 동일한 분포로 유지된다.
도 4c는 스위칭 가능한 계면 소자(400)의 예시적인 제 3 상태의 다이어그램이다. 이동 도펀트(424)는 매트릭스(420)와 전극(422) 사이의 하부 계면으로 이동되어 있다. 이는 하부 전극(422)으로의 계면에서 더 큰 상부 미도핑 영역(456) 및 더 작은 도핑된 영역(458)을 생성한다. 이 구성에서, 하부 계면은 전기 모델에서 저항(R3)(460)에 의해 표현되는 저항 계면(452)이 된다. 전술된 바와 같이, 저항 계면(452)은 낮은 저항 계면이고, 저항(R3)(460)의 값은 최소일 수 있다. 이 상태에서, 전류는 상부 전극(418)으로부터 하부 전극(422)으로 흐를 수 있지만, 다이오드 파괴 전압이 초과되거나 계면이 재구성될 때까지 역방향으로 이동할 수 없다.
몇몇 상황에서, 멤리스티브 매트릭스 내에 이동 도펀트의 운동을 유도하기 위해 인가된 프로그래밍 전압은 다이오드 파괴 전압에 근접할 수 있다. 높은 프로그래밍 전압은 이동 도펀트를 빠르고 반복적으로 원하는 위치로 이동시킨다. 예를 들어, 멤리스티브 매트릭스 내의 도펀트의 이동도는 인가된 전압에 지수 함수적으로 의존할 수 있다. 높은 프로그래밍 전압(>1 MV/㎝)이 인가될 때, 몇몇 도펀트종의 도펀트 운동은 극단적으로 빠르고 반복 가능할 수 있다. 따라서, 고속 기록 시간 및 정확한 접합 상태를 성취하기 위해 높은 프로그래밍 전압을 사용하는 것이 바람직할 수 있다. 그러나, 프로그래밍 전압이 특정 계면에서 유전 파괴에 근접하면, 계면의 하나 이상 내의 쇼트키형 배리어가 파괴될 수 있어, 전류의 서지가 접합부 및 나노와이어를 통해 통과할 수 있게 한다. 이는 다수의 이유에서 바람직하지 않을 수 있다. 먼저, 전류의 과잉의 흐름은 디바이스의 전력 소비를 증가시킨다. 둘째로, 전류의 서지는 열을 발생시키는 접합부 또는 나노와이어 내의 가열을 유도할 수 있다. 이 열은 나노와이어 어레이 내의 부품 중 하나 이상을 손상시킬 수 있다. 예를 들어, 열은 이들의 특성을 바람직하지 않게 변경하는 와이어 또는 매트릭스 내의 화학적 변화를 유발할 수 있다. 더 높은 열은 부품 중 하나 이상이 용융되게 할 수 있어, 전기 단락을 생성한다. 따라서, 더 높은 프로그래밍 전압의 요구는 스위칭 가능한 접합 소자 내의 다이오드형 계면을 파괴시키는 가능성에 대해 균형화될 수 있다.
일 예시적인 실시예에 따르면, 2개의 멤리스티브 재료를 구비하는 매트릭스를 생성하는 것은 더 높은 파괴 전압을 갖는 안정한 다이오드 계면을 생성하는데 있어서 유리할 수 있다. 이는 원하는 프로그래밍 전압의 사용 및 크로스바 메모리 어레이로의 데이터의 신속한 기록을 허용한다.
도 5는 더 높은 파괴 저항을 갖는 진성 다이오드를 구비한 스위칭 가능한 접합부(500)의 일 예시적인 실시예의 다이어그램이다. 일 예시적인 실시예에 따르면, 접합부는 실리콘 기판(545) 상에 형성된다. 실리콘 산화물(SiOx)(540)의 유전층은 기초 실리콘 기판으로부터 구조체를 절연한다. 얇은 티타늄 접착층(535)이 실리콘 산화물층(540)으로의 구조체의 접합을 촉진한다. 일 예시적인 실시예에 따르면, 티타늄 접착층(535)은 대략 5 나노미터 두께일 수 있다. 대략 10 내지 500 나노미터의 두께를 갖는 하부 플래티늄 전극(530)이 접착층 위에 형성된다. 전술된 바와 같이, 플래티늄 전극(530)은 나노와이어의 섹션일 수 있다. 전극 재료는 플래티늄에 한정되는 것은 아니고, 적절하게 선택된 반도체 재료를 갖는 안정한 쇼트키형 계면을 형성할 수 있는 임의의 수의 전도성 재료 또는 나노구조체일 수 있다.
반도체 또는 절연 재료(간단화를 위해 반도체라 칭함)가 이어서 하부 플래티늄 전극(530)의 상부에 침착된다. 일 예시적인 실시예에 따르면, 반도체 재료는 대략 2 내지 50 나노미터의 두께를 갖는 스트론튬 티타네이트(SrTiO3)(525)이다. 이 실시예에서 사용된 스트론튬 티타네이트의 형태는 k=200의 유전 상수 및 대략 2 MV/㎝의 파괴 전압을 갖는다. 스트론튬 티타네이트층(525)의 위에는 대략 2 내지 100 나노미터의 두께를 갖는 티타늄 산화물층(515)이 형성된다. 일 예시적인 실시예에 따르면, 스트론튬 티타네이트층(525) 및 티타늄 산화물층(515)이 2개의 재료 사이의 상당한 혼합이 존재하도록 형성된다. 이는 계면 거동을 나타내지 않는 혼합된 층(SrTiO3/TiO2)(520)을 형성한다. 따라서, 스트론튬 티타네이트 및 티타늄 산화물층은 이들의 계면에서 최소 전기 저항을 갖는 것으로서 전기적으로 모델링될 수 있다. 티타늄 디옥사이드층(515)은 대략 k=100의 유전 상수 및 2 MV/㎝ 미만의 전기 파괴 전압을 갖는다. 대략 10 내지 500 나노미터의 두께를 갖는 상부 플래티늄 전극(510)이 티타늄 디옥사이드층(515)의 상부에 형성된다. 스트론튬 티타네이트 및 티타늄 디옥사이드층의 상대 수직 위치는 도면에 도시된 것과는 상이할 수 있다. 예를 들어, 스트론튬 티타네이트는 티타늄 디옥사이드 멤리스티브층의 상부에 있을 수 있다.
일 예시적인 실시예에 따르면, 티타늄 산화물층(515)은 산소 공동과 같은 이동 도펀트를 함유한다. 전술된 바와 같이, 이들 이동 도펀트의 운동은 저항 계면과 쇼트키형 계면 사이의 상부 전극(510)과 티타늄 산화물 사이의 계면의 전기적 특성을 변경시킬 수 있다. 이는 접합 소자(500)의 전도 상태를 변경하는데 사용될 수 있는 스위칭 계면(526)을 형성한다. 이 스위칭 가능한 계면(526)은 멤리스티브 소자(M1)(546)로서 우측에 전기 모델에서 표현되어 있다. 이전과 같이, 저항(R3)(544)은 계면의 총 정적 저항을 표현한다. 스트론튬 티타네이트(525)와 전극(530) 사이의 계면은 다이오드(D3)(534)로서 표현되는 안정한 쇼트키형 계면(528)을 형성한다. "안정한" 것으로서의 쇼트키형 계면(528)의 설명은 스위칭 가능한 계면과 비교할 때, 이 계면의 실질적으로 더 높은 파괴 전압을 칭한다. 따라서, 프로그래밍 전압이 인가될 때, 안정한 쇼트키형 계면(528)의 다이오드 거동은 티타늄 산화물/상부 전극 스위칭 계면의 임의의 다이오드 거동의 파괴 후에도 그대로 유지된다.
쇼트키형 계면(528)의 안정한 거동은 다수의 장점을 제공한다. 예를 들어, 접합 소자(500)는 도 4a에 도시된 것과 유사한 전도 상태에 있을 수 있다. 접합 소자(500)를 비전도 상태로 재프로그램하는 것이 바람직하면, 포지티브 프로그래밍 전압이 상부 전극(510)에 인가된다. 전류가 안정한 쇼트키형 계면(528)에 의해 상부 전극으로부터 하부 전극으로 흐르는 것이 방지된다. 이는 접합부(500)를 통한 전류의 흐름을 제한한다. 따라서, 접합 소자(500)를 재구성하는데 적은 전압이 소비된다. 접합부(500)를 그 전도 상태로 복귀시키기 위해, 포지티브 전압이 하부 전극(545)에 인가될 수 있다.
도 6a는 접합 소자(600)의 예시적인 실시예이다. 일반적으로, 접합 소자(600)는 적어도 2개의 분리된 전극(635, 640)을 가질 수 있다. 전술된 바와 같이, 이들 전극은 다양한 금속 또는 다른 전도성 재료로부터 형성될 수 있다. 멤리스티브 매트릭스(605)가 제 1 전극(635)에 인접하여, 스위칭 가능한 계면(625)이 생성되게 된다. 반도체층(615)이 제 2 전극(640)에 인접하여 형성되어, 안정한 쇼트키형 계면(630)이 생성되게 된다. 안정한 쇼트키형 계면(630)은 스위칭 가능한 계면(625)보다 높은 파괴 전압을 갖는다. 일 예시적인 실시예에 따르면, 멤리스티브 매트릭스(605) 및 반도체층(615)은 이들 사이에 어떠한 중요한 계면 거동도 없도록 결합된다. 한정이 아니라 예로서, 이는 이들을 혼합함으로써 2개의 재료 사이의 점진적인 전이부를 형성하는 전이층(610)을 생성함으로써 성취될 수 있다. 다른 실시예에서, 멤리스티브 매트릭스(605)와 반도체(615) 사이의 경계는 대안적인 수단에 의해 형성될 수 있고, 계면 거동을 나타내거나 나타내지 않을 수 있다.
티타늄 디옥사이드 및 스트론튬 티타네이트와 같은 몇몇 쌍의 산화물에 대해, 이들의 유사한 밴드갭 및 전자 친화도에 기인하여 2개의 재료 사이의 어떠한 전기 배리어도 없다. 그러나, 다른 산화물 쌍은 매우 상이한 밴드갭 및 전자 친화도를 가질 수 있다. 계면에서의 최종적인 전기 배리어는 p-n 접합부에 상당하는 것을 형성할 수 있다. 이 p-n 접합부는 전술된 바와 같이 바람직하지 않은 누화를 제한하기 위한 다이오드로서 사용될 수 있다. 이는 큰 밴드갭 차이 및 큰 전자 친화도 차이를 갖는 한 쌍의 멤리스티브/반도체 재료를 선택함으로써 성취될 수 있다. 추가적으로 또는 대안적으로, 2개의 재료는 p-n 접합부를 생성하는 화학적 포텐셜의 차이를 가질 수 있다. 예를 들어, 수여자로 도핑된 실리콘 및 공여자를 갖는 실리콘은 동일한 전자 친화도 및 밴드갭을 갖지만, 계면에서의 화학 포텐셜 및 결과적인 전하 전달에 기인하여 p-n 접합부를 여전히 형성할 수 있다.
도 4a 내지 도 4c 및 도 5에 도시된 티타늄 산화물/산소 공동 멤리스티브 매트릭스는 단지 멤리스티브 매트릭스의 일 예시적인 실시예일 뿐이다. 다수의 상이한 유형의 매트릭스/도펀트 조합이 사용될 수 있다. 이하의 표 1은 사용될 수 있는 다수의 예시적인 재료 및 도펀트를 열거하고 있다.
다수의 팩터가 매트릭스 및 도펀트 조합을 선택하는데 있어 고려될 수 있다. 원하는 정류 거동을 갖는 접합 소자를 성공적으로 구성하기 위해, 반도체 매트릭스의 밴드갭, 반도체 내의 도펀트의 유형 및 농도, 전극 금속의 일 함수 및 다른 팩터를 포함하는 다수의 팩터가 고려될 수 있다.
유사하게, 반도체층(615)을 구성하는 반도체 재료는 선택된 전극 재료를 갖는 원하는 안정한 쇼트키형 배리어를 생성하도록 유리하게 선택될 수 있다. 일 예시적인 실시예에 따르면, 반도체/멤리스티브 조합체가 기준으로서 전기 유전율 및 전기 파괴 전압을 사용하여 선택될 수 있다. 예를 들어, 전기 유전율 및 전기 파괴 전압의 적(product)이 사용될 수 있다. 반도체와 전극 사이의 계면에 안정한 쇼트키형 다이오드를 형성하기 위해, 반도체 재료가 멤리스티브 매트릭스보다 높은 유전율 및 높은 파괴 전압을 갖는 것이 바람직할 수 있다. 이하의 차트는 이들의 관련 유전 상수 및 파괴 전압을 갖는 다수의 금속 산화물 반도체를 열거하고 있다.
다중 값이 파괴 전압에 대해 오른쪽 열에 열거되어 있다. 이들 다중 값은 동일한 재료의 다양한 동소체에 대한 상이한 파괴 전압값을 표현한다. 표 2는 단지 스위칭 가능한 접합부에 사용될 수 있는 소수의 가능한 재료만을 열거하고 있다. 다른 재료가 원하는 적합한 특징을 갖는 재료를 적절하게 선택함으로써 사용될 수 있다.
일 예시적인 실시예에 따르면, 멤리스티브 매트릭스는 k=95의 유전 상수(유전율) 및 대략 1.0 MV/㎝의 이론 파괴 전압을 갖는 티타늄 디옥사이드일 수 있다. 이는 k=200의 유전 상수(유전율) 및 2.0 MV/㎝ 초과의 이론 파괴 전압을 갖는 스트론튬 티타네이트와 짝형성될 수 있다. 반도체 재료를 선택하는데 있어서 다른 팩터가 또한 고려될 수 있다. 예를 들어, 반도체 재료는 멤리스티브 매트릭스(605)와 동일한 이동 도펀트종을 공유하는 멤리스티브 재료가 되도록 선택될 수 있다. 예를 들어, 티타늄 산화물이 멤리스티브 매트릭스로서 선택되면, 스트론튬 티타네이트는 반도체 재료로서 선택될 수 있다. 티타늄 산화물 및 스트론튬 티타네이트의 모두는 이동 도펀트종으로서 산소 공동을 공유한다. 다른 팩터는 2개의 재료 사이에 어떠한 실질적인 계면도 존재하지 않도록 결합되는 반도체 재료 및 멤리스티브 매트릭스의 능력을 포함할 수 있다. 예를 들어, 전이층(610)을 형성하도록 혼합될 수 있는 2개의 재료가 선택될 수 있다. 추가적으로 또는 대안적으로, 이들의 밴드갭 및 전자 친화도의 큰 차이를 갖는 2개의 재료가 이들 사이에 p-n 접합부를 형성하도록 의도적으로 선택될 수 있다. 이 p-n 접합부는 크로스바 구조체 내의 누화를 감소시키는데 사용될 수 있다.
도 6b는 접합 소자 내에 p-n 접합부(675)를 형성하도록 의도적으로 선택되어 있는 2개의 재료를 구비하는 예시적인 접합 소자(670)의 다이어그램이다. 멤리스티브 매트릭스(605) 및 반도체(685)는 p-n 접합부(660)의 생성을 초래하는 이들의 화학적 포텐셜 위치에서 상당한 차이를 가질 수 있다. 이 p-n 접합부(675)는 접합 소자(670) 내의 p-n 다이오드(660)로서 도시되어 있다. p-n 접합부(675)는 크로스바 어레이 내의 누화를 감소시키는 전술된 것과 유사한 다이오드 기능을 수행할 수 있다.
일 예시적인 실시예에 따르면, 반도체(685)는 제 2 전극(640)과의 저항 계면(650) 또는 도 6a에 도시된 p-n 접합부의 것에 유사한 정류 방향과의 쇼트키형 계면(630)을 생성하도록 선택되어 형성될 수 있다. 저항 계면(650)은 저항(R4)(665)으로서 도시되어 있다. 멤리스티브 매트릭스(605)는 전기 모델에서 멤리스터(M2)(655)에 의해 표현된 스위칭 가능한 계면(635)을 생성한다.
요약하면, 멤리스티브 거동 및 안정한 쇼트키형 계면은 나노와이어 크로스바 어레이 내에 통합될 때 다수의 장점을 제공할 수 있다. 예를 들어, 접합 소자의 구성은 다른 대응 디바이스보다 상당히 덜 복잡할 수 있다. 쇼트키형 계면의 다이오드형 거동은 누설 전류를 감소시킨다. 프로그래밍 중의 디바이스의 안정성은 더 높은 프로그래밍 전압이 사용될 수 있게 하고 더 신속한 기록 시간이 성취될 수 있게 한다.
상기 설명은 단지 설명된 원리의 실시예 및 예를 예시하고 설명하기 위해 제시되어 있다. 이 설명은 철저하거나 개시된 임의의 정밀한 형태로 이들 원리를 한정하는 것으로 의도되는 것은 아니다. 다수의 수정 및 변형이 상기 교시의 관점에서 가능하다.
100: 크로스바 어레이 102, 104: 나노와이어
106: 제 2 층 108: 제 1 층
200: 크로스바 아키텍처 202 내지 208: 접합 소자
210: 중간층 300: 크로스바 아키텍처
302, 304: 나노와이어 A 및 B 306 내지 312: 접합부
400: 스위칭 가능한 접합 소자 418, 422: 전극
424: 이동 도펀트 426: 저항 계면
428: 도핑된 영역 436: 미도핑 영역
500: 스위칭 가능한 접합부 526: 스위칭 계면
530: 전극 540: 실리콘 산화물
106: 제 2 층 108: 제 1 층
200: 크로스바 아키텍처 202 내지 208: 접합 소자
210: 중간층 300: 크로스바 아키텍처
302, 304: 나노와이어 A 및 B 306 내지 312: 접합부
400: 스위칭 가능한 접합 소자 418, 422: 전극
424: 이동 도펀트 426: 저항 계면
428: 도핑된 영역 436: 미도핑 영역
500: 스위칭 가능한 접합부 526: 스위칭 계면
530: 전극 540: 실리콘 산화물
Claims (11)
- 진성 다이오드(intrinsic diode)를 갖는 스위칭 가능한 접합부(600)에 있어서,
제 1 전극(635)과,
제 2 전극(640)과,
상기 제 1 전극(635)과의 전기 계면(electrical interface)(625)을 형성하도록 구성되는 제 1 멤리스티브(memristive) 매트릭스(605) - 상기 전기 계면(625)은 프로그램 가능 전도도(programmable conductance)를 가짐 - 와,
상기 제 1 멤리스티브 매트릭스(605)와 전기 접촉하고, 상기 제 2 전극(640)과의 정류 다이오드 계면(630)을 형성하도록 구성되는 반도체 매트릭스(615)를 포함하는
스위칭 가능한 접합부.
- 제 1 항에 있어서,
상기 제 1 멤리스티브 매트릭스(605)는 제 1 멤리스티브 재료로 구성되고, 상기 반도체 매트릭스(615)는 제 2 멤리스티브 재료로 구성되고, 상기 제 2 멤리스티브 재료는 상기 제 1 멤리스티브 재료와는 상이한 멤리스티브 재료인
스위칭 가능한 접합부.
- 제 1 항에 있어서,
상기 제 1 멤리스티브 매트릭스(605)와 상기 반도체 매트릭스(685) 사이의 p-n 접합부(675)를 더 포함하는
스위칭 가능한 접합부.
- 제 1 항에 있어서,
상기 제 1 멤리스티브 매트릭스(605)와 상기 반도체 매트릭스(615) 사이의 전이층(610)을 더 포함하되,
상기 전이층(610)은 상기 제 1 멤리스티브 매트릭스(605)와 상기 반도체 매트릭스(615)의 혼합물을 포함하는
스위칭 가능한 접합부.
- 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
상기 반도체 매트릭스(615)는 상기 제 1 멤리스티브 매트릭스(605)보다 높은 유전율(permittivity) 및 상기 제 1 멤리스티브 매트릭스(605)보다 높은 파괴 전압(breakdown voltage) 중 적어도 하나를 갖는
스위칭 가능한 접합부.
- 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
상기 반도체 매트릭스(615)의 유전율과 파괴 전압의 곱은 상기 제 1 멤리스티브 매트릭스(605)의 유전율과 파괴 전압의 곱보다 큰
스위칭 가능한 접합부.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
프로그래밍 전압의 인가에 의해 상기 제 1 멤리스티브 매트릭스(605)를 통해 이동되도록 구성된 이동 도펀트(424)를 더 포함하되,
이동 도펀트 분포는 상기 전기 계면(625)의 프로그램 가능 전도도를 정의하도록 구성되는
스위칭 가능한 접합부.
- 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 제 1 전극(635)에 인접한 상기 제 1 멤리스티브 매트릭스(605) 내의 이동 도펀트(424)의 집중(concentration)은 전도 상태를 갖는 전기 계면(625)을 초래하고, 상기 제 1 전극(635)에 인접한 상기 제 1 멤리스티브 매트릭스(605) 내의 이동 도펀트(424)의 고갈(depletion)은 적은 전도성 상태를 갖는 전기 계면(625)을 초래하는
스위칭 가능한 접합부.
- 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
상기 스위칭 가능한 접합부(600)는 크로스바 어레이(200) 내의 2개의 나노와이어(102, 104) 사이의 스위칭 가능한 전기 접속을 형성하도록 구성되는
스위칭 가능한 접합부.
- 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
상기 제 1 멤리스티브 매트릭스(605) 및 상기 반도체 매트릭스(615)는 동일한 이동 도펀트종(424)과 호환 가능한
스위칭 가능한 접합부.
- 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
상기 제 1 멤리스티브 매트릭스(605)는 티타늄 디옥사이드를 포함하고, 상기 반도체 매트릭스(615)는 스트론튬 티타네이트를 포함하는
스위칭 가능한 접합부.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| J301 | Trial decision |
Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20150527 Effective date: 20160314 |