KR102485485B1 - 스위칭 소자 및 이를 포함하는 저항 변화 메모리 장치 - Google Patents
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Abstract
일 실시 예에 있어서, 스위칭 소자는 기판 상의 제1 전극 및 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 전해질층을 포함한다. 상기 전해질층은 적어도 음의 전하로 대전된 제1층 및 양의 전하로 대전된 제2층을 포함한다.
Description
본 개시(disclosure)는 대체로(generally) 스위칭 소자 및 이를 포함하는 저항 변화 메모리 장치에 관한 것이다.
크로스 포인트 반도체 어레이 구조는 고집적도를 요구하는 메모리 장치의 셀 영역에 채택되고 있다. 구체적으로, 크로스 포인트 반도체 어레이 구조는 최근에 등장하는 저항 변화 메모리(Resistive RAM), 상변화 메모리(Phase Change RAM), 자기 변화 메모리(Magnetic RAM) 등에서, 서로 다른 평면 상에서 교차하는 전극 사이에서 형성되는 필라(pillar) 형태의 셀 구조로 적용되고 있다.
한편, 크로스 포인트 반도체 어레이 구조에서는, 인접하는 셀 사이에 발생하는 누설 전류(sneak current)에 의해, 셀 정보에 대한 쓰기 오류 및 읽기 오류가 발생할 가능성이 있다. 이러한 오류를 억제하기 위해, 상기 셀 내에 선택 소자를 추가적으로 배치하려는 연구가 진행되고 있다. 이러한 선택 소자로는, 트랜지스터, 다이오드, 터널 장벽 소자(tunnel barrier device), 오보닉 문턱 스위치(ovonic threshold switch) 등과 같은 스위칭 소자가 제안되고 있다.
본 개시의 일 실시 예는, 전류-전압(I-V) 스윙시 비선형적 거동 특성 및 비메모리 거동 특성을 구현하는 스위칭 소자를 제공한다.
본 개시의 다른 실시 예는, 상술한 스위칭 소자를 포함하는 저항 변화 메모리 장치를 제공한다.
본 개시의 일 측면에 따른 스위칭 소자가 개시된다. 상기 스위칭 소자는 기판 상의 제1 전극 및 제2 전극, 및 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 전해질층을 포함한다. 상기 전해질층은 적어도 음의 전하로 대전된 제1층 및 양의 전하로 대전된 제2층을 포함한다.
본 개시의 다른 측면에 따른 스위칭 소자가 개시된다. 상기 스위칭 소자는 기판 상에 순차적으로 적층되는 제1 전극, 전해질층 및 제2 전극을 포함한다. 상기 전해질층은 적어도 양의 전하로 대전된 박막층을 포함한다. 상기 전해질층은 상기 제1 전극 또는 상기 제2 전극의 산화에 의해 생성되는 금속 이온을 수용하며, 상기 박막층은 상기 금속 이온에 정전기적 척력을 작용한다.
본 개시의 또다른 측면에 따른 저항 변화 메모리 장치가 개시된다. 상기 저항 변화 메모리 장치는 기판 상에 적층된 선택 소자 및 가변 저항 소자를 포함한다. 상기 선택 소자는 반도체 기판 상에 순차적으로 배치되는 제1 전극, 전해질층 및 제2 전극을 포함한다. 상기 전해질층은 적어도 음의 전하로 대전된 제1층 및 양의 전하로 대전된 제2층을 포함한다.
상술한 본 개시의 실시 예에 따르면, 외부 전압에 따라 전해질층 내에 전도성 브릿지가 생성되거나 제거됨으로써, 비선형적 전류-전압 거동을 구현하는 스위칭 소자를 제공할 수 있다. 이때, 상기 전해질층 내의 양의 전하로 대전된 박막층은, 소정의 문턱 전압 미만에서, 상기 전도성 브릿지의 금속 또는 금속 이온에 정전기적 척력을 작용함으로써, 상기 전도성 브릿지의 적어도 일부분을 단절시킬 수 있다. 이에 의해, 스위칭 소자는 인가 전압이 소정의 제1 문턱 전압 이상으로 증가할 때 턴온되고, 인가 전압이 소정의 제2 문턱 전압 미만으로 감소할 때 턴오프될 수 있다.
도 1은 본 개시의 일 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 다른 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 단면도이다.
도 3a, 4a, 5a, 및 6a는 본 개시의 일 실시 예에 따르는 스위칭 소자의 구동 방식을 개략적으로 나타내는 모식도이다.
도 3b, 4b, 5b, 및 6b는 본 개시의 일 실시 예에 따르는 스위칭 소자의 구동시 전해질층의 에너지 밴드의 변화를 개략적으로 나타내는 모식도이다.
도 7은 본 개시의 일 실시 예에 따르는 스위칭 소자의 I-V 거동 특성을 나타내는 그래프이다.
도 8은 본 개시의 일 실시 예에 따르는 저항 변화 메모리 장치를 개략적으로 나타내는 단면도이다.
도 2는 본 개시의 다른 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 단면도이다.
도 3a, 4a, 5a, 및 6a는 본 개시의 일 실시 예에 따르는 스위칭 소자의 구동 방식을 개략적으로 나타내는 모식도이다.
도 3b, 4b, 5b, 및 6b는 본 개시의 일 실시 예에 따르는 스위칭 소자의 구동시 전해질층의 에너지 밴드의 변화를 개략적으로 나타내는 모식도이다.
도 7은 본 개시의 일 실시 예에 따르는 스위칭 소자의 I-V 거동 특성을 나타내는 그래프이다.
도 8은 본 개시의 일 실시 예에 따르는 저항 변화 메모리 장치를 개략적으로 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 출원의 실시 예들을 보다 상세하게 설명하고자 한다. 도면에서는 각 장치의 구성요소를 명확하게 표현하기 위하여 상기 구성요소의 폭이나 두께 등의 크기를 다소 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 시점에서 설명하였고, 일 요소가 다른 요소 위에 위치하는 것으로 언급되는 경우, 이는 상기 일 요소가 다른 요소 위에 바로 위치하거나 또는 그들 요소들 사이에 추가적인 요소가 개재될 수 있다는 의미를 모두 포함한다. 복수의 도면들 상에서 동일 부호는 실질적으로 서로 동일한 요소를 지칭한다.
또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, '포함하다' 또는 '가지다' 등의 용어는 기술되는 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 방법 또는 제조 방법을 수행함에 있어서, 상기 방법을 이루는 각 과정들은 문맥상 명백하게 특정 순서를 기재하지 않은 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 과정들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
도 1은 본 개시의 일 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 단면도이다. 도 1을 참조하면, 스위칭 소자(10)은 기판(101) 상에 배치되는 제1 전극(110), 전해질층(120) 및 제2 전극(130)을 포함한다.
기판(101)은 일 예로서, 실리콘, 갈륨비소 등의 기판일 수 있지만, 반드시 이에 한정되는 것은 아니고, 반도체 공정이 가능한, 세라믹, 폴리머, 또는 금속 재질의 기판 일 수도 있다. 상기 기판은 내부에 형성되는 집적 회로를 구비할 수 있다.
제1 전극(110) 및 제2 전극(130)은 금속 또는 금속 질화물 등의 전도성 재질을 포함할 수 있다. 제1 전극(110) 및 제2 전극(130) 중 어느 하나는 다른 하나와 비교하여 산화력이 큰 재질을 포함할 수 있다. 일 예로서, 제1 전극(110)이 제2 전극(130)보다 산화력이 큰 경우, 제1 전극(110)은 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti) 또는 이리듐(Ir) 중 어느 하나가 선택될 수 있으며, 제2 전극(130)은 이리듐(Ir), 백금(Pt), 루테늄(Ru), 텅스텐(W), 질화티타늄(TiN) 또는 질화탄탈륨(TaN) 중 어느 하나가 선택될 수 있다.
전해질층(120)은 제1 전극(110)과 제2 전극(130) 사이에 배치될 수 있다. 전해질층(120)은 제1 전극(110) 및 제2 전극(130) 중 산화력이 상대적으로 큰 전극으로부터 산화된 금속 이온을 수용할 수 있다.
전해질층(120)은 비정질 실리콘, 산화물, 또는 질화물을 포함할 수 있다. 전해질층(120)은 일 예로서, 금속셀레나이드층, 금속황화물층, 실리콘산화물층 또는 금속산화물층을 포함할수 있다. 전해질층(120)은 상기 재질의 단일층 또는 이들의 둘 이상의 적층 구조를 포함할 수 있다.
일 예로서, 상기 실리콘 산화물층은 화학양론비를 만족하지 않는 비정질 상태일 수 있다. 일 예로서, 상기 금속산화물층은 화학양론비를 만족하지 않는 조성의 구리산화물, 니켈산화물, 티타늄산화물, 주석산화물, 코발트산화물, 아연산화물, 알루미늄산화물 등을 포함할 수 있다.
전해질층(120)은 베이컨시(vacancy)와 같은 내부 결함을 구비할 수 있다. 전해질층(120) 내에 수용된 상기 금속이온은 상기 베이컨시에서 제공되는 전자에 의해 환원됨으로써, 금속으로 변환될 수 있다. 또한, 상기 변환된 금속은 전해질층(120) 내에서 재산화됨으로써, 금속 이온으로 변환될 수 있다. 이때, 베이컨시가 생성될 수 있다.
전해질층(120)은 적어도 음의 전하로 대전된 제1층 및 양의 전하로 대전된 제2층을 포함할 수 있다. 이때, 상기 제1층은 p형으로 도핑되고, 상기 제2층은 n형으로 도핑된 형태를 가질 수 있다.
구체적으로, 도 1을 참조하면, 전해질층(120)은 음의 전하로 대전된 제1층(121), 양의 전하로 대전된 제2층(122) 및 음의 전하로 대전된 제3층(123)이 순차적으로 적층된 구조를 포함할 수 있다. 이를 위한 제조 방법으로서, 제1 전극(110) 상에 p형으로 도핑된 제1층(121), n형으로 도핑된 제2층(122) 및 p형으로 도핑된 제3층(123)을 순차적으로 형성할 수 있다. 이와 같이, 제1층(121), 제2층(122) 및 제3층(123)이 각각 PN 접합하면, 제1층(121) 내지 제3층(123)의 각각의 경계면에 전자 및 홀의 결핍층(depletion)이 형성될 수 있다. 상기 전자 및 홀의 결핍층(depletion)은 양의 전하 또는 음의 전하로 대전된 박막층을 형성할 수 있다. 상기 박막층은 전해질층(120) 내에 내부 전계를 형성할 수 있다. 한편, 제1층(121), 제2층(122) 및 제3층(123)의 도핑 농도를 제어함으로써, 제1층(121) 내지 제3층(123)의 전체 영역에 걸쳐 전자 및 홀의 결핍층을 형성할 수 있다.
일 실시 예에 의하면, 전해질층(120)은 비정질 실리콘 산화물층일 수 있다. 이때, 실리콘 원자보다 원자가전자수가 큰 원자를 도핑함으로써, 상기 비정질 실리콘 산화물층을 n형으로 도핑할 수 있다. 또한, 실리콘 원자보다 원자가전자수가 작은 원자를 도핑함으로써, 상기 비정질 실리콘 산화물층을 p형으로 도핑할 수 있다. 이와 같이, 제1층(121), 제2층(122) 및 제3층(123)은, 전해질층(120)을 구성하는 비정질 실리콘 산화물층 내에 주입되는 도핑 물질을 달리 적용함으로써, 제조될 수 있다.
한편, 몇몇 다른 실시 예에서는, 상술한 실시예에서와는 달리, 제1층(121) 및 제3층(123)을 도펀트로써 도핑하지 않고, 제2층(122)만을 n형으로 도핑할 수 있다. 이 경우, n형으로 도핑된 제2층(122)으로부터 제1층(121) 및 제3층(123)으로의 전자 전도에 의해, 제2층(122)에 적어도 양의 전하가 대전될 수 있다. 이 경우, 제1층(121) 및 제3층(123)은 상기 전자 전도에 의해 음의 전하로 대전되거나 또는 전하로 대전되지 않을 수 있다.
한편, 몇몇 다른 실시 예에 있어서는, 제1층(121), 제2층(122) 및 제3층(123) 중 적어도 하나 이상은 다른 재질의 물질층으로 각각 제조될 수 있다. 즉, 일 예로서, 제1층(121)이 비정질 실리콘 산화물층인 경우, 제2층(122) 및 제3층(123) 중 적어도 하나는 비정질 실리콘 산화물층이 아닌 상술한 다른 재질의 전해질층일 수 있다.
한편, 몇몇 다른 실시 예에서는, 제1층(121), 제2층(122) 및 제3층(123)을 제조할 때, n형 및 p형 도핑층을 각각 형성하는 방법 대신에, 전해질층 내의 소정의 위치에 고정된 공간 전하(fixed space charge)를 구비하는 박막층을 각각 형성하는 방법을 적용할 수도 있다.
도 2는 본 개시의 다른 실시 예에 따르는 스위칭 소자를 개략적으로 나타내는 단면도이다. 스위칭 소자(20)는 기판(101) 상에 배치되는 제1 전극(110), 전해질층(220) 및 제2 전극(130)을 포함한다. 도 2를 참조하면, 전해질층(220)이 음의 전하로 대전된 제1층(221) 및 양의 전하로 대전된 제2층(222)이 적층된 구조를 가지는 점을 제외하고는, 스위칭 소자(20)의 구조는 도 1과 관련하여 상술한 스위칭 소자(10)의 구조와 실질적으로 동일하다.
일 실시 예에 따르면, 제1층(221)은 p형으로 도핑된 박막층이며, 제2층(222)은 n형으로 도핑된 박막층일 수 있다. 다른 실시 예에 따르면, 제1층(221)은 n형으로 도핑된 박막층이며, 제2층(222)은 p형으로 도핑된 박막층일 수 있다. 전해질층(220)의 내부에는 제1층(221)과 제2층(222)의 PN 접합에 의해 내부 전계가 형성될 수 있다.
한편, 몇몇 다른 실시 예에서는, 상술한 실시예와는 달리, 제1층(221)은 도펀트로써 도핑하지 않고, 제2층(222)만을 n형으로 도핑할 수 있다. 또는, 제1층(221)만을 n형으로 도핑하고, 제2층(222)은 도핑하지 않을 수 있다. 이 경우, n형으로 도핑된 박막층으로부터 다른 박막층으로 전자 전도가 이루어짐으로써, 상기 n형으로 도핑된 박막층 내에 양의 전하가 대전될 수 있다. 이때, 도핑되지 않은 박막층은 상기 전자의 전도에 의해 음의 전하로 대전되거나, 또는 전하로 대전되지 않을 수 있다.
한편, 몇몇 다른 실시 예에 있어서는, 제1층(221) 및 제2층(222)은 다른 재질의 물질층으로 각각 제조될 수도 있다. 즉, 일 예로서, 제1층(221)이 비정질 실리콘 산화물층인 경우, 제2층(222)은 비정질 실리콘 산화물층이 아닌 다른 재질의 전해질층일 수 있다.
한편, 몇몇 다른 실시 예에서는, 제1층(221) 및 제2층(222)을 제조할 때, n형 및 p형 도핑층을 각각 형성하는 방법 대신에, 전해질층 내의 소정의 위치에 고정된 공간 전하(fixed space charge)를 구비하는 박막층을 각각 형성하는 방법을 적용할 수도 있다.
도 3a, 4a, 5a, 및 6a는 본 개시의 일 실시 예에 따르는 스위칭 소자의 구동 방식을 개략적으로 나타내는 모식도이다. 도 3b, 4b, 5b, 및 6b는 본 개시의 일 실시 예에 따르는 스위칭 소자의 구동시 전해질층의 에너지 밴드의 변화를 개략적으로 나타내는 모식도이다. 도 7은 본 개시의 일 실시 예에 따르는 스위칭 소자의 I-V 거동 특성을 나타내는 그래프이다.
이하에서는 도 1과 관련하여 상술한 스위칭 소자(10)를 일 실시 예로서 이용하여 설명하기로 한다. 이때, 제1 전극(110)은 제2 전극(130)보다 산화력이 크며, 일 예로서, 제1 전극(110)은 은(Ag) 재질이며, 제2 전극(130)은 백금(Pt) 재질인 경우를 이용하여 설명한다. 전해질층(120)은 비정질 실리콘 산화물층일 수 있다. 다만, 이러한 재질의 한정은 설명의 편의를 위한 것이며, 본 발명의 사상이 이러한 재질을 가지는 스위칭 소자에 한정되는 것은 아니다.
도 3a 및 3b는, 제1 전극(110) 및 제2 전극(130) 사이에 외부 전압이 인가되지 않은 초기 상태를 나타낸다. 도 7의 I-V 특성 그래프에서는 0 V일 때의 상태를 의미한다.
도 3a를 참조하면, 전해질층(120)은 음의 전하로 대전된 제1층(121), 양의 전하로 대전된 제2층(122) 및 음의 전하로 대전된 제3층(123)을 포함한다. 도 3b를 참조하면, 대전된 상기 양의 전하 및 상기 음의 전하에 기인하는 내부 전계에 의해 제1층(121) 내지 제3층(123)에 걸쳐 에너지 밴드(121e, 122e, 123e)의 굽힘 현상이 발생함을 알 수 있다.
도 4a 및 도 4b는 외부로부터 제1 전극(110)에 양의 바이어스가 인가되고 제2 전극(130)에 음의 바이어스가 인가되는 경우를 나타낸다. 도 4b를 참조하면, 외부에서 인가되는 전압에 대응하여, 제1층(121) 내지 제3층(123)의 에너지 밴드(121e, 122e, 123e)가 변형될 수 있다.
한편, 상기 외부 인가 전압에 의해, 제1 전극(110)의 산화가 발생할 수 있다. 상기 산화에 의해 발생하는 은 이온은 전해질층(120)인 실리콘 산화물층 내에 수용될 수 있다. 제1 전극(110)과 제2 전극(130) 사이에 인가되는 외부 전압이 증가함에 따라, 상기 실리콘 산화물층 내의 베이컨시(vacancy)에서 상기 은 이온이 환원되어 은 금속(400)이 생성될 수 있다. 제1 전극(110)과 제2 전극(130) 사이에 형성되는 전계에 의해, 은 금속(400)은 제1 전극(110)으로부터 제2 전극(130)으로 필라멘트 형태로 성장할 수 있다. 상기 외부 전압에 의한 전계가 제1층(121) 내지 제3층(123)에 형성되는 내부 전계보다 큰 경우, 제1층(121)으로부터 제2층(122)을 가로질러 제3층(123)에 이르도록 은 금속(400)이 성장할 수 있다.
도 7을 참조하면, 0 V로부터 전압을 증가시켜 제1 문턱 전압(Vth1)에 이르기까지 상대적으로 낮은 수준의 전류가 흐른다. 한편, 외부 인가 전압이 제1 문턱 전압(Vth1)에 도달하면, 환원된 은 금속(400)이 제1 전극(110)과 제3 전극(130)을 서로 연결함으로써 전도성 브릿지가 형성될 수 있다. 이러한 과정을 도 7에서는 제1 과정(1)으로 도시하고 있다.
이와 같이, 외부로부터 제1 및 제2 전극(110, 130) 사이에 인가되는 전압이 제1 문턱 전압(Vth1) 이상으로 증가하는 경우, 스위칭 소자(10)에는 상대적으로 급격히 증가된 제1 전류(Ic1)가 흐를 수 있다. 증가된 제1 전류(Ic1)가 흐를 때, 스위칭 소자(10)가 턴온 되었다고 명명할 수 있다.
도 5a 및 5b는 스위칭 소자(10)의 턴온 상태로부터, 제1 및 제2 전극(110, 130) 사이에 인가되는 전압의 절대치를 감소시키는 경우를 나타낸다. 이 경우에도, 제1 전극(110)에는 양의 바이어스가 인가되고 제2 전극(130)에 음의 바이어스가 인가된 상태를 유지할 수 있다.
상기 턴온 상태에서 외부로부터 제1 및 제2 전극(110, 130) 사이에 인가되는 전압이 소정의 제2 문턱 전압 이하로 감소하는 경우, 상기 외부 인가 전압에 의해 형성되는 전계보다 제1층(121) 내지 제3층(123)에 형성되는 내부 전계의 작용력이 커질 수 있다. 일 예로서, 양의 전하로 대전된 제2층(122)과 상기 전도성 브릿지를 구성하는 은 금속 또는 은 이온(400c)과의 사이에서 전기적 척력이 보다 주도적으로 작용할 수 있다. 그 결과, 상기 척력에 의해 제2층(122) 내부의 은 금속 또는 은 이온(400c)이 제2층(122) 외부로 이동함으로써, 제2층(122)의 내부에서 상기 전도성 브릿지가 단절될 수 있다. 도 7에서는 이러한 과정을 제2 과정(2)으로 도시하고 있다.
도 7을 참조하면, 제1 전류(Ic1)가 흐르는 스위칭 소자(10)의 인가 전압을 제2 문턱 전압(Vth2) 미만으로 감소시키면, 스위칭 소자(10)에 흐르는 전류는 0 V에 이르기까지 감소할 수 있다.
도 6a 및 6b를 참조하면, 제1 전극(110)에 음의 바이어스가 인가되고 제2 전극(130)에 양의 바이어스가 인가되는 경우를 나타낸다. 도 6b를 참조하면, 외부에서 인가되는 전압에 대응하여, 제1층(121) 내지 제3층(123)의 에너지 밴드(121e, 122e, 123e)는 변형될 수 있다.
한편, 제1 전극(110)과 제2 전극(130) 사이에 인가되는 외부 전압의 절대치가 증가함에 따라, 제2층(122)의 외부로 이동하였던 은 이온(400c)이 상기 외부 전압에 의해 형성된 전계에 의해 제2층(122) 내로 이동할 수 있다. 이동한 은 이온(400c)은 제2층(122) 내의 베이컨시(vacancy)에서 음 금속(400)으로 환원될 수 있다. 제2층(122) 내에서 환원된 은 금속(400)은 상기 전도성 브릿지를 복원시킬 수 있다. 도 7에서는 이러한 과정을 제3 과정(3)으로 도시하고 있다.
도 7을 참조하면, 0 V로부터 전압을 음의 방향으로 감소시켜 제1 문턱 전압(Vth3)에 이르기까지 상대적으로 낮은 수준의 전류가 흐른다. 외부 인가 전압이 제1 문턱 전압(Vth3)에 도달하면, 스위칭 소자(10)에는 상대적으로 급격히 증가된 제2 전류(Ic2)가 흐를 수 있다. 이와 같이, 제1 문턱 전압(Vth3) 이하에서 증가된 제2 전류(Ic2)가 흐를 때, 스위칭 소자(10)가 턴온 되었다고 명명할 수 있다.
다시 도 7을 참조하면, 상기 턴온 상태에서 외부로부터 제1 및 제2 전극(110, 130) 사이에 인가되는 전압을 제2 문턱 전압(Vth4)를 초과하여 0 V까지 증가시키는 경우, 상기 외부 인가 전압에 의해 형성되는 전계보다 제1층(121) 내지 제3층(123)에 형성되는 내부 전계의 작용력이 다시 커질 수 있다. 일 예로서, 양의 전하로 대전된 제2층(122)과 상기 전도성 브릿지를 구성하는 은 금속 또는 은 이온과의 사이에서 정전기적 척력이 보다 주도적으로 작용할 수 있다. 그 결과, 상기 척력에 의해 제2층(122) 내부의 은 금속 또는 은 이온(400c)이 제2층(122) 외부로 이동함으로써, 제2층(122)의 내부에서 상기 전도성 브릿지가 다시 단절될 수 있다. 도 7에서는 이러한 과정을 제4 과정(4)으로 도시하고 있다.
결과적으로, 본 개시의 실시 예에 따르는 스위칭 소자(100)는 외부에서 제1 및 제2 전극(110, 130) 사이에 인가되는 전압의 절대치가 제1 문턱 전압(Vth1, Vth3)의 절대치 이상으로 증가할 경우, 전도성 브릿지의 생성에 의해 턴온되는 거동을 나타낸다. 또한, 상기 턴온 상태에서 외부로부터 제1 및 제2 전극(110, 130) 사이에 인가되는 전압의 절대치가 제2 문턱 전압(Vth2, Vth4)의 절대치 미만으로 감소하는 경우, 상기 전도성 브릿지의 단절에 의해 턴오프 되는 거동을 나타낸다. 이러한 전류-전압(I-V) 스윙 특성은 본 개시의 실시 예에 따르는 스위칭 소자가 문턱 전압을 전후로 하여 비메모리적 거동을 가짐을 나타낸다.
또한, 도 7에서와 같이 스위칭 소자는 제1 문턱 전압(Vth1, Vth3)을 전후로 I-V 그래프 상에서 비선형적 거동 특성을 나타낼 수 있다. 이에 따라, 본 개시의 실시 예에 따르는 스위칭 소자는 온-오프 특성을 보다 신뢰성 있게 구현할 수 있다.
도 8은 본 개시의 일 실시 예에 따르는 저항 변화 메모리 장치를 개략적으로 나타내는 단면도이다. 도 8을 참조하면, 저항 변화 메모리 장치(30)는 기판(801) 상에 적층된 선택 소자(31) 및 가변 저항 소자(32)를 포함한다. 가변 저항 소자(32)는 비휘발성 메모리 요소로 기능할 수 있으며, 선택 소자(31)는 가변 저항 소자(32)에 결합하여, 저항 변화 메모리 장치의 복수의 셀 구조 사이에서 누설 전류에 의해 정보 오류가 발생하는 것을 방지할 수 있다.
기판(801)은 일 예로서, 실리콘, 갈륨비소 등의 기판일 수 있지만, 반드시 이에 한정되는 것은 아니고, 반도체 공정이 가능한, 세라믹, 폴리머, 또는 금속 재질의 기판 일 수도 있다. 상기 기판은 내부에 형성되는 집적 회로를 구비할 수 있다.
선택 소자(31)는 본 발명의 일 실시 예에 따르는 스위칭 소자(10, 20)를 적용할 수 있다. 일 실시 예로서, 도 8에 도시되는 선택 소자(31)는 제1 전극(110), 전해질층(120) 및 제2 전극(130)을 포함할 수 있다. 전해질층(120)은 일 예로서, 비정질 실리콘, 산화물, 또는 질화물을 포함할 수 있다. 전해질층(120)은 일 예로서, 금속셀레나이드층, 금속황화물층, 실리콘산화물층 또는 금속산화물층을 포함할 수 있다. 전해질층(120)은 상기 재질의 단일층 또는 이들의 둘 이상의 적층 구조를 포함할 수 있다. 일 예로서, 상기 실리콘 산화물층은 화학양론비를 만족하지 않는 비정질 상태일 수 있다. 일 예로서, 상기 금속산화물층은 화학양론비를 만족하지 않는 조성의 구리산화물, 니켈산화물, 티타늄산화물, 주석산화물, 코발트산화물, 아연산화물, 알루미늄산화물 등을 포함할 수 있다.
도 8을 참조하면, 전해질층(120)은 음의 전하로 대전된 제1층(121), 양의 전하로 대전된 제2층(122) 및 음의 전하로 대전된 제3층(123)이 순차적으로 적층된 구조를 포함할 수 있다. 이를 위한 제조 방법으로서, 제1 전극(110) 상에 p형으로 도핑된 제1층(121), n형으로 도핑된 제2층(122) 및 p형으로 도핑된 제3층(123)을 순차적으로 형성할 수 있다. 이와 같이, 제1층(121), 제2층(122) 및 제3층(123)이 각각 PN 접합되면, 제1층(121) 내지 제3층(123)의 각각의 경계면에 전자 및 홀의 결핍층(depletion)이 형성될 수 있다. 상기 전자 및 홀의 결핍층(depletion)은 양의 전하 또는 음의 전하로 대전된 박막층을 형성할 수 있다.
한편, 몇몇 다른 실시 예에서는, 상술한 실시예에서와는 달리, 제1층(121) 및 제3층(123)은 도펀트로써 도핑하지 않고, 제2층(122)만을 n형으로 도핑할 수 있다. 이 경우, n형으로 도핑된 제2층(122)으로부터 제1층(121) 및 제3층(123)으로의 전자 전도에 의해, 제2층(122)에 양의 전하가 대전될 수 있다. 이때, 제1층(121) 및 제3층(123)은 상기 전자 전도에 의해 음의 전하로 대전되거나, 또는 전하로 대전되지 않을 수 있다.
한편, 몇몇 다른 실시 예에 있어서는, 제1층(121), 제2층(122) 및 제3층(123) 중 적어도 하나 이상은 다른 재질의 물질층으로 각각 제조될 수도 있다. 즉, 일 예로서, 제1층(121)이 비정질 실리콘 산화물층인 경우, 제2층(122) 및 제3층(123) 중 적어도 하나는 비정질 실리콘 산화물층이 아닌 상술한 다른 재질의 전해질층일 수 있다.
한편, 몇몇 다른 실시 예에서는, 제1층(121), 제2층(122) 및 제3층(123)을 제조할 때, n형 및 p형 도핑층을 각각 형성하는 방법 대신에, 전해질층 내의 소정의 위치에 고정된 공간 전하(fixed space charge)를 구비하는 박막층을 각각 형성하는 방법을 적용할 수도 있다.
또한, 몇몇 다른 실시 예에서는, 전해질층이 도 8에 도시된 바와는 달리, 음의 전하로 대전된 제1층 및 양의 전하로 대전된 제2층으로만 이루어질 수도 있다.
선택 소자(31)는 본 개시의 실시예를 통해 상술한 바와 같이, 전류-전압(I-V) 스윙시 문턱 전압을 전후하여 비선형적 거동 특성을 보이며, 비메모리 적 거동을 나타낼 수 있다.
제1 전극(110) 및 제2 전극(130) 중 어느 하나는 다른 하나 보다 산화력이 클 수 있다. 일 예로서, 제1 전극(110)이 제2 전극(130)보다 산화력이 큰 경우, 제1 전극(110)은 일 예로서, 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti) 또는 이리듐(Ir)을 포함할 수 있다. 제2 전극(130)은 일 예로서, 이리듐(Ir), 백금(Pt), 루테늄(Ru), 텅스텐(W), 질화티타늄(TiN) 또는 질화탄탈륨(TaN)을 포함할 수 있다.
제2 전극(130) 상에는 확산 방지막(130)이 배치될 수 있다. 확산 방지막(130)은 선택 소자(31)를 구성하는 물질과 저항 변화 소자(32)를 구성하는 물질 간의 확산을 억제하는 역할을 수행할 수 있다. 몇몇 다른 실시 예에서, 선택 소자(31)를 구성하는 물질과 저항 변화 소자(32)를 구성하는 물질의 열적, 화학적 안정성이 확보되는 경우, 확산 방지막(130)은 생략될 수도 있다.
확산 방지막(130) 상에 가변 저항 소자(32)가 배치될 수 있다. 가변 저항 소자(32)는 제1 메모리 전극(820), 저항 변화 메모리층(830) 및 제2 메모리 전극(840)을 포함할 수 있다.
저항 변화 메모리층(830)은 일 예로서, 티타늄 산화물, 알루미늄 산화물, 니켈 산화물, 구리 산화물, 지르코늄 산화물, 망간 산화물, 하프늄 산화물, 텅스텐 산화물, 탄탈륨 산화물, 니오븀 산화물, 철산화물과 같은 금속 산화물을 포함할 수 있다. 저항 변화 메모리층(830)은 다른 예로서, PCMO(Pr0 . 7Ca0 . 3MnO3), LCMO(La1 -xCaxMnO3), BSCFO(Ba0 . 5Sr0 . 5Co0 . 8Fe0 . 2O3 -δ), YBCO(YBa2Cu3O7 -x), (Ba,Sr)TiO3(Cr, Nb-doped), SrZrO3(Cr,V-doped), (La, Sr)MnO3, Sr1 - xLaxTiO3, La1 - xSrxFeO3, La1 - xSrxCoO3, SrFeO2.7, LaCoO3, RuSr2GdCu2O3, YBa2Cu3O7 등과 같은 페로브스카이트 물질을 포함할 수 있다. 저항 변화 메모리층(830)은 또다른 예로서, GexSe1 -x(Ag,Cu,Te-doped)와 같은 셀레나이드 계열의 물질 또는 Ag2S, Cu2S, CdS, ZnS 등과 같은 금속황화물을 포함할 수 있다.
제1 메모리 전극(820) 및 제2 메모리 전극(840)은 금속, 질화물, 전도성 산화물 등을 포함할 수 있다. 제1 메모리 전극(820) 및 제2 메모리 전극(840)은 일 예로서, 금(Au), 백금(Pt), 구리(Cu), 은(Ag), 루테늄(Ru), 티타늄(Ti), 이리듐(Ir), 텅스텐(W), 질화티타늄(TiN) 및 질화탄탈륨(TaN)에서 선택된 어느 하나를 각각 포함할 수 있다.
몇몇 실시 예에 있어서는, 확산 방지막(130) 및 제1 메모리 전극(820)이 생략되고, 선택 소자(31)의 제2 전극(130)이 가변 저항 소자(32)의 제1 메모리 전극(820)의 기능을 함께 수행할 수도 있다.
상술한 바와 같이, 본 발명의 일 실시 예에 따르면, 저항 변화 메모리 장치는 문턱 전압을 전후하여 비선형적 거동 특성을 나타내며, 높은 온오프 전류비를 가지는 선택 소자를 구비할 수 있다. 상기 선택 소자는 적어도 양의 전하로 대전된 박막층을 구비하는 전해질층을 포함하여, 외부로부터 인가되는 전압에 대응하여 전도성 브릿지를 생성하거나 제거함으로써, 보다 신뢰성 있는 비메모리적 스위칭 특성을 구현할 수 있다.
이상에서는 도면 및 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 출원의 기술적 사상으로부터 벗어나지 않는 범위 내에서 본 출원에 개시된 실시예들을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 20: 스위칭 소자, 30: 저항 변화 메모리 장치,
31: 선택 소자, 32: 가변 저항 소자,
101 801: 기판, 110: 제1 전극,
120 220: 전해질층, 121: 음의 전하로 대전된 제1층,
122: 양의 전하로 대전된 제2층, 123: 음의 전하로 대전된 제3층,
130: 제2 전극,
400: 금속, 400c: 금속 이온,
810: 확산 방지막, 820: 제1 메모리 전극,
830: 저항 변화 메모리층, 840: 제2 메모리 전극.
31: 선택 소자, 32: 가변 저항 소자,
101 801: 기판, 110: 제1 전극,
120 220: 전해질층, 121: 음의 전하로 대전된 제1층,
122: 양의 전하로 대전된 제2층, 123: 음의 전하로 대전된 제3층,
130: 제2 전극,
400: 금속, 400c: 금속 이온,
810: 확산 방지막, 820: 제1 메모리 전극,
830: 저항 변화 메모리층, 840: 제2 메모리 전극.
Claims (20)
- 기판 상의 제1 전극 및 제2 전극; 및
상기 제1 전극 및 상기 제2 전극 사이에 배치되는 전해질층을 포함하고,
상기 전해질층은
적어도 음의 전하로 대전된 제1층 및 양의 전하로 대전된 제2층을 포함하고,
상기 제1 및 제2 전극 사이에 제1 문턱 전압의 절대치 이상의 전압이 인가될 때 상기 제1층 및 상기 제2층 내에 형성되는 전도성 브릿지를 더 포함하고,
상기 인가 전압이 제2 문턱 전압의 절대치 미만으로 감소할 때, 상기 제2층 내의 상기 전도성 브릿지가 단절되는
스위칭 소자.
- ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제1층은 p형으로 도핑되고,
상기 제2층은 n형으로 도핑되는
스위칭 소자.
- ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 전해질층은
음의 전하로 대전된 상기 제1층, 양의 전하로 대전된 상기 제2층 및 음의 전하로 대전된 제3층이 순차적으로 적층된 구조를 포함하는
스위칭 소자.
- ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
외부에서 상기 제1 및 제2 전극 사이에 인가되는 전압의 절대치가 상기 제1 문턱 전압의 절대치 이상으로 증가할 경우, 턴온되며,
상기 턴온 상태에서 외부로부터 상기 제1 및 제2 전극 사이에 인가되는 전압의 절대치가 제2 문턱 전압의 절대치 미만으로 감소하는 경우, 턴오프 되는
스위칭 소자.
- ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈제4 항에 있어서,
상기 제1 문턱 전압의 절대치 이상의 크기를 가지는 인가 전압에서, 상기 전해질층 내부에 생성되는 상기 전도성 브릿지에 의해 턴온되며,
상기 제2 문턱 전압의 절대치 미만의 크기를 가지는 인가 전압에서, 상기 전도성 브릿지의 단절에 의해 턴오프되는
스위칭 소자.
- ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈제5 항에 있어서,
상기 전도성 브릿지의 단절은 상기 전도성 브릿지 내의 금속 또는 금속 이온과 상기 제2층 사이에 작용하는 정전기적 척력에 의해 발생하는
스위칭 소자.
- ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 전해질층은
비정질 실리콘, 산화물 또는 질화물을 포함하는
스위칭 소자.
- ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 전해질층은
금속셀레나이드층, 금속황화물층, 실리콘산화물층 또는 금속산화물층을 포함하는
스위칭 소자.
- ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈제1 항에 있어서,
상기 제1 전극은 상기 제2 전극보다 산화력이 큰
스위칭 소자.
- ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈제9 항에 있어서,
상기 제1 전극은 구리, 은, 루테늄, 티타늄 및 이리듐 중 어느 하나를 포함하는
스위칭 소자.
- 기판 상에 순차적으로 적층되는 제1 전극, 전해질층 및 제2 전극을 포함하되,
상기 전해질층은 적어도 음의 전하로 대전된 제1층 및 양의 전하로 대전된 제2층을 포함하고,
상기 전해질층은 상기 제1 전극 또는 상기 제2 전극의 산화에 의해 생성되는 금속 이온을 수용하며, 상기 제2층은 상기 금속 이온에 정전기적 척력을 작용하고,
상기 제1 및 제2 전극 사이에 제1 문턱 전압의 절대치 이상의 전압이 인가될 때 상기 제1층 및 상기 제2층 내에 형성되는 전도성 브릿지를 더 포함하고,
상기 인가 전압이 제2 문턱 전압의 절대치 미만으로 감소할 때, 상기 제2층 내의 상기 전도성 브릿지가 단절되는
스위칭 소자.
- ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈제11 항에 있어서,
상기 전해질층은 n형 도핑층 및 p형 도핑층을 포함하며,
상기 n형 도핑층 및 상기 p형 도핑층의 접합에 기인하여 발생하는 내부 전계를 가지는
스위칭 소자.
- ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈제11 항에 있어서,
외부에서 상기 제1 및 제2 전극 사이에 인가되는 전압의 절대치가 상기 제1 문턱 전압의 절대치 이상으로 증가할 경우, 상기 전도성 브릿지의 생성에 의해 턴온되며,
상기 턴온 상태에서 외부로부터 상기 제1 및 제2 전극 사이에 인가되는 전압의 절대치가 제2 문턱 전압의 절대치 미만으로 감소하는 경우, 상기 전도성 브릿지의 단절에 의해 턴오프 되는
스위칭 소자.
- ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈제11 항에 있어서,
상기 전해질층은
비정질 실리콘, 산화물, 또는 질화물을 포함하는
스위칭 소자.
- ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈제11 항에 있어서,
상기 제1 전극은 상기 제2 전극보다 산화력이 큰
스위칭 소자.
- ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈제15 항에 있어서,
상기 제1 전극은 구리, 은, 루테늄, 티타늄 및 이리듐 중 어느 하나를 포함하는
스위칭 소자.
- 기판 상에 적층된 선택 소자 및 가변 저항 소자를 포함하되,
상기 선택 소자는
반도체 기판 상에 순차적으로 배치되는 제1 전극, 전해질층 및 제2 전극을 포함하고,
상기 전해질층은
적어도 음의 전하로 대전된 제1층 및 양의 전하로 대전된 제2층을 포함하고,
상기 제1 및 제2 전극 사이에 제1 문턱 전압의 절대치 이상의 전압이 인가될 때 상기 제1층 및 상기 제2층 내에 형성되는 전도성 브릿지를 더 포함하고,
상기 인가 전압이 제2 문턱 전압의 절대치 미만으로 감소할 때, 상기 제2층 내의 상기 전도성 브릿지가 단절되는
저항 변화 메모리 장치.
- ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 가변 저항 소자는
상기 제2 전극 상에 배치되는 제1 메모리 전극, 저항 변화 메모리층, 및 제2 메모리 전극을 포함하는
저항 변화 메모리 장치.
- ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈제17 항에 있어서,
상기 선택 소자는
외부에서 상기 제1 및 제2 전극 사이에 인가되는 전압의 절대치가 상기 제1 문턱 전압의 절대치 이상으로 증가할 경우, 턴온되며,
상기 턴온 상태에서 외부로부터 상기 제1 및 제2 전극 사이에 인가되는 전압의 절대치가 제2 문턱 전압의 절대치 미만으로 감소하는 경우, 턴오프 되는
저항 변화 메모리 장치.
- ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈제19 항에 있어서,
상기 제1 문턱 전압의 절대치 이상의 크기를 가지는 인가 전압에서, 상기 전해질층 내부에 생성되는 상기 전도성 브릿지에 의해 턴온되며,
상기 제2 문턱 전압의 절대치 미만의 크기를 가지는 인가 전압에서, 상기 전도성 브릿지의 제거에 의해 턴오프되는
저항 변화 메모리 장치.
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