CN112289927B - 开关器件及其制造方法，相变随机存储器 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 239000004020 conductor Substances 0.000 claims abstract description 46
- 239000002019 doping agent Substances 0.000 claims description 9
- 238000000137 annealing Methods 0.000 claims description 8
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 239000012782 phase change material Substances 0.000 claims description 6
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 11
- 230000000694 effects Effects 0.000 abstract description 9
- 238000002347 injection Methods 0.000 abstract description 2
- 239000007924 injection Substances 0.000 abstract description 2
- 238000005468 ion implantation Methods 0.000 description 47
- 239000010410 layer Substances 0.000 description 37
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005137 deposition process Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910010038 TiAl Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/011—Manufacture or treatment of multistable switching devices
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
- H10N70/20—Multistable switching devices, e.g. memristors
- H10N70/253—Multistable switching devices, e.g. memristors having three or more electrodes, e.g. transistor-like devices
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Abstract
公开了一种开关器件的制造方法，包括：在衬底上形成绝缘层；在绝缘层上形成图案化的栅极导体；在栅极导体的表面形成侧墙以及在所述栅极导体两侧的衬底中形成源区和漏区包括：在栅极导体的表面形成第一侧墙，在第一侧墙两侧的衬底中形成第一掺杂区；在第一侧墙表面形成第二侧墙，在第二侧墙两侧的第一掺杂区中形成第二掺杂区；在第二侧墙表面依次形成第三侧墙和第四侧墙；在第四侧墙两侧的第二掺杂区中形成第三掺杂区，在第三掺杂区中形成第四掺杂区，其中，所述第一掺杂区至所述第四掺杂区的掺杂剂量依次增加。本申请的相变随机存储器，通过在侧墙形成过程中进行多次离子注入，可以获得更缓变的PN结，从而降低碰撞电离率，改善HCI效应。
Description
技术领域
本发明涉及存储器技术领域，特别涉及一种开关器件及其制造方法，相变随机存储器。
背景技术
相变随机存储器(Phase Change RAM，PCPAM)经由流动在顶电极和底电极之间的电流将插入在顶电极与底电极的相变层改变为晶态或非晶态。利用相变层在晶态中的电阻与相变层在非晶态中的电阻之间的差来读取存储在单元中的信息。
在PCRAM器件中，外围电路中的高压器件(5.0V)对热载流子(Hot CarrierInjection，HCI)有着较高的要求，因此需要比较厚的侧墙和栅极厚度；但同时为了提高I/O接口的传输速度，外围电路中需要更快的低压器件(1.2V)，这就需要较小的侧墙和栅极厚度去提高电流驱动能力和降低源/漏极寄生电容来做到高速I/O接口的要求。现有技术中，为了同时满足高压和低压器件的需求，侧墙的厚度为80nm，栅极的厚度为130nm，已经做到了极限，但是仍存在HCI效应，导致器件的电学性能退化，器件不能正常工作，影响器件的良率和可靠性。
本申请提供了一种相变随机存储器的开关器件及其制造方法，能够在保持侧墙和栅极厚度的情况下，进一步改善HCI效应。
发明内容
鉴于上述问题，本发明的目的在于提供一种相变随机存储器及其制造方法，通过在侧墙形成过程中进行多次离子注入，可以获得更缓变的PN结，从而降低碰撞电离率，改善HCI效应。
根据本发明的一方面，提供一种开关器件的制造方法，包括：在衬底上形成绝缘层；在所述绝缘层上形成图案化的栅极导体；在所述栅极导体的表面形成侧墙以及在所述栅极导体两侧的衬底中形成源区和漏区，其中，所述源区和漏区包括掺杂剂量递增的多个掺杂区域，所述多个掺杂区域的掺杂剂量沿所述栅极导体指向所述侧墙的方向递增。
可选地，在所述栅极导体的表面形成侧墙以及在所述栅极导体两侧的衬底中形成源区和漏区的步骤包括：在栅极导体的表面形成第一侧墙以及在第一侧墙两侧的衬底中形成第一掺杂区；在第一侧墙表面形成第二侧墙以及在第二侧墙两侧的第一掺杂区中形成第二掺杂区；在第二侧墙表面依次形成第三侧墙和第四侧墙；在第四侧墙两侧的第二掺杂区中形成第三掺杂区以及在第四侧墙两侧的第三掺杂区中形成第四掺杂区，其中，所述第一掺杂区至所述第四掺杂区的掺杂剂量依次增加。
可选地，所述第一掺杂区至所述第四掺杂区的掺杂类型相同。
可选地，所述第一掺杂区至所述第三掺杂区的掺杂总剂量为3E13～5E15。
可选地，所述第四掺杂区的掺杂总剂量为所述第一掺杂区至所述第三掺杂区掺杂总剂量的50～500倍。
可选地，在所述源区和漏区域中形成第三掺杂区以及第四掺杂区的步骤之间，还包括：对所述第一掺杂区至所述第三掺杂区进行退火。
可选地，在所述源区和漏区域中形成第四掺杂区的步骤之后，还包括：对所述第四掺杂区进行退火。
可选地，所述第一侧墙的厚度为20A。
可选地，所述第一侧墙和所述第二侧墙的厚度和为120A。
可选地，所述第一侧墙至所述第四侧墙的厚度和为80nm。
根据本发明的另一方面，提供一种开关器件，包括：衬底；绝缘层，位于所述衬底上；栅极导体，位于所述绝缘层上；侧墙，位于所述栅极导体的上表面及侧表面；源区和漏区，位于所述栅极导体两侧的衬底中，其中，所述源区和漏区包括掺杂剂量递增的多个掺杂区域，所述多个掺杂区域的掺杂剂量沿所述栅极导体指向所述侧墙的方向递增。
可选地，所述多个掺杂区域的掺杂类型相同。
可选地，所述侧墙包括第一侧墙至第四侧墙，所述掺杂区域包括第一掺杂区域至第四掺杂区域。
可选地，所述第二掺杂区位于所述第一掺杂区中，所述第三掺杂区位于所述第二掺杂区中，所述第四掺杂区位于所述第三掺杂区中。
可选地，所述第一掺杂区域至第四掺杂区域沿衬底表面方向的长度依次递减，掺杂剂量依次增加。
可选地，所述第一掺杂区至所述第三掺杂区的掺杂总剂量为3E13～5E15。
可选地，所述第四掺杂区的掺杂总剂量为所述第一掺杂区至所述第三掺杂区掺杂总剂量的50～500倍。
根据本发明的再一方面，提供一种相变随机存储器，包括：衬底；开关器件，位于所述衬底上；底电极，位于所述开关器件上；相变材料层，位于所述底电极上；顶电极，位于所述相变材料层上，其中，所述开关器件的源区和漏区包括第一掺杂区至第四掺杂区，所述第一掺杂区至所述第四掺杂区的掺杂剂量依次增加。
本发明的开关器件及其制造方法，通过在侧墙形成过程中进行多次的离子注入，由于每次离子注入的区域的范围不同，且多次离子注入中，掺杂剂量依次递增，从而获得更缓变的PN结，降低碰撞电离率，改善HCI效应。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至图6示出了本发明实施例的开关器件的制造方法的各阶段截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一区域“下面”或“下方”。
如果为了描述直接位于另一层、另一区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
参考图6，本申请的开关器件包括衬底210，位于衬底210上的绝缘层220，位于绝缘层220上的图案化的栅极导体230，以及位于栅极导体230侧表面的侧墙240和栅极导体230两侧衬底210中的源区和漏区250，源区和漏区250包括源区和漏区。
在该实施例中，侧墙240包括第一侧墙241至第四侧墙244，源区和漏区250包括第一掺杂区251至第四掺杂区254。其中，第二掺杂区252位于第一掺杂区251中，第三掺杂区253位于第二掺杂区252中，第四掺杂区254位于第三掺杂区253中。第一掺杂区251至第三掺杂区253沿衬底210表面方向上的长度依次递减，掺杂剂量依次增加，因此，可以获得更缓变的PN结，从而降低碰撞电离率，改善热载流子效应。
图1至图6示出了本发明实施例的开关器件的制造方法的各阶段截面图。
参考图1，在衬底210的表面形成绝缘层220，以及在绝缘层220的表面上形成栅极导体230。
在该实施例中，衬底210例如为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)衬底等。在其他实施例中，衬底210还可以为包括其他元素或化合物的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以包括其他外延结构，例如SGOI(绝缘体上锗硅)等。衬底210可以是P型或N型衬底。
衬底210上形成有绝缘层220，绝缘层220例如为氧化物层。
绝缘层220上形成有栅极导体230。可以理解的是，还形成有其他的必要部件，如栅介质层等。在具体的应用中，可以在绝缘层220的表面依次沉积栅介质材料层和栅极材料层，然后采用光刻以及刻蚀工艺，将栅介质材料层和栅极材料层图案化，从而形成栅介质层和栅极导体230。
在该实施例中，栅极导体230可以为单层或多层结构，材料例如可以为多晶硅、非晶硅或金属电极材料等的组合，金属材料例如可以为TiN、TiAl、Al、TaN、TaC、W等一种或多种组合。栅极导体230在沿衬底表面方向上的长度例如为1300A。
在栅极导体230的两个侧面的衬底区域，是用于形成源区和漏区的区域，为了方便描述，将其记作源区和漏区域。
进一步地，在栅极导体230的表面形成第一侧墙241，以及在源区和漏区域进行第一次离子注入，形成第一掺杂区251，如图2所示。
在该步骤中，通过化学气相沉积或物理气相沉积等沉积工艺在栅极导体230的表面沉积形成第一侧墙241。进一步地，在源区和漏区域通过离子注入N型的掺杂剂，从而形成第一掺杂区251，，第一次离子注入为轻掺杂离子注入。
在该实施例中，第一侧墙241例如为氧化物层，第一侧墙241覆盖栅极导体230的上表面以及侧表面，第一侧墙241的厚度为20A。
进一步地，在栅极导体230的侧表面上形成第二侧墙242，以及在源区和漏区域进行第二次离子注入形成第二掺杂区252，如图3所示。
在该步骤中，通过化学气相沉积或物理气相沉积等沉积工艺在栅极导体230侧表面的第一侧墙241表面形成第二侧墙242。进一步地，在源区和漏区域通过离子注入从而注入N型的掺杂剂，从而形成第二掺杂区252，第二次离子注入为轻掺杂离子注入。
在该实施例中，第二侧墙242例如为氮化物层，第二侧墙242仅位于栅极导体230的侧表面，且第一侧墙241与第二侧墙242在栅极导体230侧表面的厚度和例如为120A。
在该实施例中，第二次离子注入过程中，由于第二侧墙242的遮挡，第二掺杂区252沿衬底表面方向的长度小于第一掺杂区251沿衬底表面方向的长度。且第二次离子注入时，掺杂的剂量大于第一次离子注入时的掺杂剂量。
在该实施例中，第二次离子注入时的离子注入能量例如小于第一次离子注入时的离子注入能量，从而第二掺杂区252在衬底210中的深度小于第一掺杂区251的深度。
进一步地，在在栅极导体230的侧表面上形成第三侧墙243和第四侧墙244，如图4所示。
在该步骤中，通过化学气相沉积或物理气相沉积等沉积工艺在栅极导体230侧表面的第二侧墙242表面形成第三侧墙243和第四侧墙244。
在该实施例中，第三侧墙243例如为氧化物层，第四侧墙244例如为氮化物层，第三侧墙243和第四侧墙244依次位于栅极导体230的侧表面，且第一侧墙241，第二侧墙242，第三侧墙243和第四侧墙244在栅极导体230侧表面的厚度和例如为80nm。
进一步地，在源区和漏区域进行第三次离子注入从而形成第三掺杂区253，如图5所示。
在该实施例中，第三次离子注入为轻掺杂离子注入，在第三次离子注入过程中，掺杂剂为N型掺杂剂。由于第一侧墙241至第四侧墙244的遮挡，第三掺杂区253沿衬底表面方向的长度小于第二掺杂区252沿衬底表面方向的长度。且第三次离子注入时，掺杂的剂量大于第二次离子注入时的掺杂剂量，第一次离子注入、第二次离子注入以及第三次离子注入在源区和漏区域掺杂的剂量总量为3E13～5E13cm-2。
在该实施例中，第三次离子注入时的离子注入能量例如小于第二次离子注入时的离子注入能量，从而第三掺杂区253在衬底210中的深度小于第二掺杂区252的深度。
在该实施例中，第一掺杂区251，第二掺杂区252以及第三掺杂区253在沿衬底210表面方向上的长度依次递减，但掺杂剂量依次增加，从而在源区和漏区域形成缓变的PN结，降低了碰撞电离率，改善了热载流子效应。
在该实施例中，还包括在第三次离子注入后进行退火工艺，以激活第一掺杂区251，第二掺杂区252以及第三掺杂区253。
进一步地，在源区和漏区域进行第四次离子注入，从而形成第四掺杂区254，如图6所示。
在该实施例中，在源区和漏区域进行第四次N型掺杂剂的注入，从而在源区和漏区域形成第四掺杂区254，以及通过热退火工艺激活第四掺杂区254。在该实施例中，第四次离子注入的掺杂剂量为前三次掺杂总剂量的50～500倍。
在该实施例中，由于第四次离子注入时相较与第三次离子注入时侧墙240的厚度没有变化，因此第四掺杂区254沿衬底210表面方向的长度与第三掺杂区253沿衬底210表面方向的长度相同。
在该实施例中，第四次离子注入时的离子注入能量例如小于第三次离子注入时的离子注入能量，从而第四掺杂区254在衬底210中的深度小于第三掺杂区253的深度。
在该实施例中，源区和漏区域经过四次离子注入，由于前三次离子注入过程中，源区和漏区沿衬底210表面方向上的宽度会因为侧墙250的形成而导致变窄，因此前三次离子注入形成的掺杂区沿衬底210表面方向上的宽度也会依次变窄，同时由于每次离子注入时的掺杂剂量有所不同，从而形成了缓变的PN结。
在其他实施例中，侧墙240还可以是其他数量的氧化层和氮化层组合。侧墙240例如仅包括第一侧墙241和第二侧墙242，则在形成第一侧墙241后进行第一次离子注入，在形成第二侧墙242后进行第二次离子注入，退火工艺后进行第三次离子注入，以及再次进行退火工艺。
在该实施例中，开关器件位于相变随机存储器中，相变随机存储器包括：衬底；开关器件，位于衬底上；底电极，位于开关器件上；相变材料层，位于底电极上；顶电极，位于相变材料层上，其中，开关器件的源区和漏区的第一掺杂区至所述第四掺杂区的掺杂剂量依次增加，从而开关器件中的PN结更缓变，降低了热载流子效应，进而降低了器件的损坏率。
本发明的开关器件及其制造方法，通过在侧墙形成过程中进行多次的离子注入，由于每次离子注入的区域的范围不同，且多次离子注入中，掺杂剂量依次递增，从而获得更缓变的PN结，降低碰撞电离率，改善HCI效应。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (17)
1.一种开关器件的制造方法，包括：
在衬底上形成绝缘层；
在所述绝缘层上形成图案化的栅极导体；
在所述栅极导体的表面形成侧墙以及在所述栅极导体两侧的衬底中形成源区和漏区，
其中，所述源区和漏区包括掺杂剂量递增的多个掺杂区，所述多个掺杂区的掺杂剂量沿所述栅极导体指向所述侧墙的方向递增；
所述多个掺杂区包括第一掺杂区至第四掺杂区，所述第二掺杂区位于所述第一掺杂区中，所述第三掺杂区位于所述第二掺杂区中，所述第四掺杂区位于所述第三掺杂区中。
2.根据权利要求1所述的制造方法，其中，在所述栅极导体的表面形成侧墙以及在所述栅极导体两侧的衬底中形成源区和漏区的步骤包括：
在栅极导体的表面形成第一侧墙以及在第一侧墙两侧的衬底中形成第一掺杂区；
在第一侧墙表面形成第二侧墙以及在第二侧墙两侧的第一掺杂区中形成第二掺杂区；
在第二侧墙表面依次形成第三侧墙和第四侧墙；
在第四侧墙两侧的第二掺杂区中形成第三掺杂区以及在第四侧墙两侧的第三掺杂区中形成第四掺杂区，
所述第一掺杂区至所述第四掺杂区的掺杂剂量依次增加。
3.根据权利要求2所述的制造方法，其中，所述第一掺杂区至所述第四掺杂区的掺杂类型相同。
4.根据权利要求2所述的制造方法，其中，所述第一掺杂区至所述第三掺杂区的掺杂总剂量为3E13-5E15。
5.根据权利要求4所述的制造方法，其中，所述第四掺杂区的掺杂总剂量为所述第一掺杂区至所述第三掺杂区掺杂总剂量的50-500倍。
6.根据权利要求2所述的制造方法，其中，在源区和漏区域中形成第三掺杂区以及第四掺杂区的步骤之间，还包括：
对所述第一掺杂区至所述第三掺杂区进行退火。
7.根据权利要求2所述的制造方法，其中，在源区和漏区域中形成第四掺杂区的步骤之后，还包括：
对所述第四掺杂区进行退火。
8.根据权利要求2所述的制造方法，其中，所述第一侧墙的厚度为20A。
9.根据权利要求2所述的制造方法，其中，所述第一侧墙和所述第二侧墙的厚度和为120A。
10.根据权利要求9所述的制造方法，其中，所述第一侧墙至所述第四侧墙的厚度和为80nm。
11.一种开关器件，包括：
衬底；
绝缘层，位于所述衬底上；
栅极导体，位于所述绝缘层上；
侧墙，位于所述栅极导体的上表面及侧表面；
源区和漏区，位于所述栅极导体两侧的衬底中，
其中，所述源区和漏区包括掺杂剂量递增的多个掺杂区，所述多个掺杂区的掺杂剂量沿所述栅极导体指向所述侧墙的方向递增；
所述掺杂区包括第一掺杂区至第四掺杂区，所述第二掺杂区位于所述第一掺杂区中，所述第三掺杂区位于所述第二掺杂区中，所述第四掺杂区位于所述第三掺杂区中。
12.根据权利要求11所述的开关器件，其中，所述多个掺杂区的掺杂类型相同。
13.根据权利要求11所述的开关器件，其中，所述侧墙包括第一侧墙至第四侧墙。
14.根据权利要求11所述的开关器件，其中，所述第一掺杂区至第四掺杂区沿衬底表面方向的长度依次递减，掺杂剂量依次增加。
15.根据权利要求14所述的开关器件，其中，所述第一掺杂区至所述第三掺杂区的掺杂总剂量为3E13-5E15。
16.根据权利要求14所述的开关器件，其中，所述第四掺杂区的掺杂总剂量为所述第一掺杂区至所述第三掺杂区掺杂总剂量的50-500倍。
17.一种相变随机存储器，包括：
衬底；
开关器件，位于所述衬底 上；
底电极，位于所述开关器件上；
相变材料层，位于所述底电极上；
顶电极，位于所述相变材料层上，
其中，所述开关器件的源区和漏区包括第一掺杂区至第四掺杂区，所述第一掺杂区至所述第四掺杂区的掺杂剂量依次增加；
所述第二掺杂区位于所述第一掺杂区中，所述第三掺杂区位于所述第二掺杂区中，所述第四掺杂区位于所述第三掺杂区中。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010974563.6A CN112289927B (zh) | 2020-09-16 | 2020-09-16 | 开关器件及其制造方法，相变随机存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010974563.6A CN112289927B (zh) | 2020-09-16 | 2020-09-16 | 开关器件及其制造方法，相变随机存储器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112289927A CN112289927A (zh) | 2021-01-29 |
| CN112289927B true CN112289927B (zh) | 2022-05-13 |
Family
ID=74420027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202010974563.6A Active CN112289927B (zh) | 2020-09-16 | 2020-09-16 | 开关器件及其制造方法，相变随机存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112289927B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113471275B (zh) * | 2021-06-23 | 2022-08-23 | 长江存储科技有限责任公司 | 半导体器件及其制备方法 |
| CN114566432A (zh) * | 2022-04-29 | 2022-05-31 | 合肥新晶集成电路有限公司 | 半导体器件的制作方法以及半导体器件 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102054853A (zh) * | 2009-11-10 | 2011-05-11 | 中芯国际集成电路制造(上海)有限公司 | 相变随机存取存储器及制造方法 |
| CN103985634A (zh) * | 2013-02-08 | 2014-08-13 | 中芯国际集成电路制造(上海)有限公司 | 一种pmos晶体管的制造方法 |
| CN105448916A (zh) * | 2014-08-29 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN106856169A (zh) * | 2015-12-09 | 2017-06-16 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
| CN106960856A (zh) * | 2016-01-08 | 2017-07-18 | 爱思开海力士有限公司 | 开关器件及包括其的电阻式随机存取存储器 |
-
2020
- 2020-09-16 CN CN202010974563.6A patent/CN112289927B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN102054853A (zh) * | 2009-11-10 | 2011-05-11 | 中芯国际集成电路制造(上海)有限公司 | 相变随机存取存储器及制造方法 |
| CN103985634A (zh) * | 2013-02-08 | 2014-08-13 | 中芯国际集成电路制造(上海)有限公司 | 一种pmos晶体管的制造方法 |
| CN105448916A (zh) * | 2014-08-29 | 2016-03-30 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其形成方法 |
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| CN106960856A (zh) * | 2016-01-08 | 2017-07-18 | 爱思开海力士有限公司 | 开关器件及包括其的电阻式随机存取存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112289927A (zh) | 2021-01-29 |
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