CN111816766B - 相变存储器及相变存储器的制作方法 - Google Patents

相变存储器及相变存储器的制作方法 Download PDF

Info

Publication number
CN111816766B
CN111816766B CN202010879952.0A CN202010879952A CN111816766B CN 111816766 B CN111816766 B CN 111816766B CN 202010879952 A CN202010879952 A CN 202010879952A CN 111816766 B CN111816766 B CN 111816766B
Authority
CN
China
Prior art keywords
layer
phase change
change memory
tunnel barrier
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010879952.0A
Other languages
English (en)
Other versions
CN111816766A (zh
Inventor
刘峻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Original Assignee
Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Yangtze River Advanced Storage Industry Innovation Center Co Ltd filed Critical Yangtze River Advanced Storage Industry Innovation Center Co Ltd
Priority to CN202010879952.0A priority Critical patent/CN111816766B/zh
Publication of CN111816766A publication Critical patent/CN111816766A/zh
Application granted granted Critical
Publication of CN111816766B publication Critical patent/CN111816766B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本公开实施例公开了一种相变存储器及相变存储器的制作方法，所述相变存储器包括：由下至上依次层叠设置的第一导电线、相变存储单元以及第二导电线；其中，所述第一导电线和第二导电线平行于同一平面且彼此垂直；所述相变存储单元与所述第一导电线和第二导电线均垂直；所述相变存储单元包括：由下至上依次层叠设置的隧道势垒层、第一电极层、选通层、第二电极层、相变存储层和第三电极层；其中，所述第一电极层，用于阻挡所述隧道势垒层和所述选通层之间的扩散；所述隧道势垒层具有开启状态和关闭状态；其中，处于所述开启状态的所述隧道势垒层导电，处于所述关闭状态的所述隧道势垒层电绝缘。

Description

相变存储器及相变存储器的制作方法
技术领域
本公开实施例涉及半导体技术领域，特别涉及一种相变存储器及相变存储器的制作方法。
背景技术
相变存储器作为一种新兴的非易失性存储器件，在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性。
随着相变存储器的集成度提高，相邻存储单元之间的串扰问题愈发严重，降低了相变存储器的可靠性。
发明内容
有鉴于此，本公开实施例提供一种相变存储器及相变存储器的制作方法。
根据本公开实施例的第一方面，提供一种相变存储器，包括：
由下至上依次层叠设置的第一导电线、相变存储单元以及第二导电线；其中，所述第一导电线和第二导电线平行于同一平面且彼此垂直；所述相变存储单元与所述第一导电线和第二导电线均垂直；
所述相变存储单元包括：由下至上依次层叠设置的隧道势垒层、第一电极层、选通层、第二电极层、相变存储层和第三电极层；其中，所述第一电极层，用于阻挡所述隧道势垒层和所述选通层之间的扩散；
所述隧道势垒层具有开启状态和关闭状态；其中，处于所述开启状态的所述隧道势垒层导电，处于所述关闭状态的所述隧道势垒层电绝缘。
在一些实施例中，处于所述关闭状态的所述隧道势垒层的禁带宽度，大于所述选通层的禁带宽度，且大于所述相变存储层的禁带宽度。
在一些实施例中，所述隧道势垒层的厚度，小于所述选通层的厚度，且小于所述相变存储层的厚度。
在一些实施例中，所述隧道势垒层的组成材料包括以下至少之一：
硅氧化物；
硅氮化物；
金属氧化物。
在一些实施例中，在所述隧道势垒层的组成材料包括所述金属氧化物时，所述金属氧化物包括的金属与所述第一导电线包括的金属相同。
在一些实施例中，所述相变存储器还包括：
衬底；
第一隔离结构，沿第一方向与层叠设置的所述第一导电线和所述相变存储单元并列交替设置于所述衬底表面；其中，所述第一方向平行于所述衬底表面。
在一些实施例中，所述第一隔离结构包括：
第一隔离层，沿垂直于所述第一方向设置，覆盖所述第三电极层侧壁和所述相变存储层侧壁；
第二隔离层，沿垂直于所述第一方向设置，覆盖所述第二电极层侧壁、所述选通层侧壁、所述第一电极层侧壁、所述隧道势垒层侧壁和所述第一导电线侧壁。
在一些实施例中，所述相变存储器还包括：
第二隔离结构，沿第二方向与层叠设置的所述相变存储单元和所述第二导电线并列交替设置于所述衬底表面；其中，所述第二方向平行于所述衬底，且所述第二方向垂直于所述第一方向。
在一些实施例中，所述第二隔离结构包括：
第三隔离层，沿垂直于所述第二方向设置，覆盖所述第三电极层侧壁和所述相变存储层侧壁；
第四隔离层，沿垂直于所述第二方向设置，覆盖所述第二电极层侧壁、所述选通层侧壁、所述第一电极层侧壁、所述隧道势垒层侧壁和所述第二导电线侧壁。
在一些实施例中，沿平行于所述第一导电线的延伸方向，所述相变存储层具有第一宽度，所述第二电极层具有第二宽度；其中，所述第二宽度大于所述第一宽度；
和/或，
沿平行于所述第二导电线的延伸方向，所述相变存储层具有第三宽度，所述第二电极层具有第四宽度；其中，所述第四宽度大于所述第三宽度。
在一些实施例中，所述相变存储器包括层叠设置的至少两个相变存储阵列，所述相变存储阵列包括多个所述相变存储单元；其中，所述第一导电线或所述第二导电线设置在相邻的两个所述相变存储阵列结构之间。
根据本公开实施例的第二方面，提供一种相变存储器的制作方法，包括：
形成第一导电线；
在所述第一导电线表面形成隧道势垒层；其中，所述隧道势垒层具有开启状态和关闭状态，处于所述开启状态的所述隧道势垒层导电，处于所述关闭状态的所述隧道势垒层电绝缘；
在所述隧道势垒层表面由下至上依次形成层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；其中，所述第一电极层，用于阻挡所述隧道势垒层和所述选通层之间的扩散；
在所述第三电极层上形成第二导电线；其中，所述第二导电线和所述第一导电线平行于同一平面且彼此垂直。
在一些实施例中，所述形成第一导电线；在所述第一导电线表面形成隧道势垒层，包括：
在衬底表面形成具有第一厚度的所述第一导电线；
氧化所述第一导电线，形成所述隧道势垒层；或者，在所述第一导电线表面沉积所述隧道势垒层；其中，所述隧道势垒层的第二厚度小于所述第一厚度。
在一些实施例中，所述方法还包括：
在衬底表面形成层叠设置的第一导电材料层、隧道势垒材料层、第一电极材料层、选通材料层、第二电极材料层、相变存储材料层和第三电极材料层；
形成贯穿所述第一导电材料层、所述隧道势垒材料层、所述第一电极材料层、所述选通材料层、所述第二电极材料层、所述相变存储材料层和所述第三电极材料层的多个第一隔离结构；
其中，所述第一隔离结构沿平行于所述衬底表面的第二方向延伸；所述多个第一隔离结构，将所述第一导电材料层分割为彼此平行的多条第一导电线。
在一些实施例中，所述第一隔离结构还覆盖所述第三电极材料层表面，所述在所述第三电极层上形成第二导电线，包括：
去除覆盖在所述第三电极材料层表面的所述第一隔离结构，直至显露所述第三电极材料层；
形成覆盖所述第三电极材料层和所述第一隔离结构的第二导电材料层；
形成贯穿所述隧道势垒材料层、所述第一电极材料层、所述选通材料层、所述第二电极材料层、所述相变存储材料层、所述第三电极材料层和所述第二导电材料层的多个第二隔离结构；其中，所述第二隔离结构沿平行于所述衬底表面的第一方向延伸，所述第一方向垂直于所述第二方向；
其中，所述多个第二隔离结构，将所述第二导电材料层分割为彼此平行的多条第二导电线；所述第二隔离结构和所述第一隔离结构，将层叠设置的所述隧道势垒材料层、所述第一电极材料层、所述选通材料层、所述第二电极材料层、所述相变存储材料层和第三电极材料层分割为多个相变存储单元；每个所述相变存储单元包括层叠设置的隧道势垒层、第一电极层、选通层、第二电极层、相变存储层和第三电极层。
在一些实施例中，所述方法还包括：
在所述第二导电线表面形成第二个隧道势垒层；
在所述第二个隧道势垒层表面由下至上依次形成层叠设置的第二个第一电极层、第二个选通层、第二个第二电极层、第二个相变存储层和第二个第三电极层；其中，所述第二个隧道势垒层
在所述第二个第三电极层上形成第二个第一导电线。
本公开实施例通过在第一导电线和第二导电线之间设置层叠的隧道势垒层、第一电极层、选通层、第二电极层、相变存储层和第三电极层，当隧道势垒层处于关闭状态时，电绝缘的隧道势垒层可增大带电粒子在选通层和导电线之间发生隧穿的难度，减小由于带电粒子在选通层和导电线之间隧穿产生的漏电流，提高相变存储器的可靠性。
并且，通过减小漏电流，有利于改善由于漏电流较大对于存储单元尺寸缩小的限制，有利于存储单元尺寸的进一步缩小，进而提高相变存储器的集成度。
此外，相较于对不包括隧道势垒层的相变存储单元进行编程，本公开实施例中当隧道势垒层处于开启状态时，导电的隧穿势垒层也不会对相变存储单元所需的编程电流产生较大影响，即可近似认为隧穿势垒层不会降低编程电流。
再者，相较于设置直接接触的隧道势垒层和选通层，本公开实施例通过在隧道势垒层和选通层之间设置阻挡隧道势垒层和选通层之间扩散的第一电极层，有利于保证隧道势垒层和选通层的结构完整性，进而保证隧道势垒层和选通层的功能稳定性，有利于在减小漏电流的同时，保证相变存储器的可靠性较好。
附图说明
图1是根据一示例性实施例示出的一种相变存储器的示意图；
图2a是根据一示例性实施例示出的一种相变存储器的局部等效电路图；
图2b是根据一示例性实施例示出的一种相变存储器的电压-电流特性曲线图；
图3是根据一示例性实施例示出的另一种相变存储器的局部示意图；
图4a是图1示出的相变存储器的一种能带结构图；
图4b是图3示出的相变存储器的一种能带结构图；
图4c是图3示出的相变存储器的另一种能带结构图；
图4d是图1示出的相变存储器和图3示出的相变存储器的电压-电流特性曲线图；
图5是根据一示例性实施例示出的又一种相变存储器的局部示意图；
图6是根据一示例性实施例示出的一种相变存储器制作方法的流程图；
图7a至图7k是根据一示例性实施例示出的一种相变存储器制作方法的示意图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本发明。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开中的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层（即直接在某物上）的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“A与B相连”包含A、B两者相互接触地A与B相连的情形，或者A、B两者之间还间插有其他部件而A非接触地与B相连的情形。
在本公开实施例中，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。例如，互连层可包括一个或多个导体和接触子层（其中形成互连线和/或过孔触点）、以及一个或多个电介质子层。
需要说明的是，本发明实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
图1是根据一示例性实施例示出的一种相变存储器（Phase Change Memory，PCM）2000的局部示意图。参照图1所示，相变存储器包括由下至上依次层叠设置的第一导电线2100、电极层2220、选通层2230、电极层2240、相变存储层2250、电极层2260和第二导电线2230。相变存储器可以基于对相变存储层所做的加热和淬火，使得相变存储层2250在非晶相和晶相之间转换，进而利用相变存储层2250在非晶相的电阻率和晶相的电阻率之间的差异，存储数据。
图2a示出了一种相变存储器2000的局部等效电路图。参照图2a所示，相变存储器2000包括9个相变存储单元组成的相变存储阵列，沿平行于y方向延伸的三条第一导电线2100u1、2100s和2100u2，以及沿平行于x方向延伸的三条第二导电线2300u1、2300s和2300u2。在每个相变存储单元中，选通层2230可等效为一个选通元件，相变存储层2250可等效为一个可变电阻器，即每个相变存储单元可等效为一个可变电阻器和一个选通元件串联，该相变存储单元通过选通元件的一端与一条第一导电线电连接，并通过可变电阻器的一端与一条第二导电线电连接。
当需要对相变存储单元S进行编程操作，而无需对相变存储单元a、相变存储单元b以及相变存储单元c进行编程操作时，相变存储单元S即为选中的相变存储单元，相变存储单元a、相变存储单元b以及相变存储单元c为未选中的相变存储单元。此时，参照图2a所示，可通过第一导电线2100s向相变存储单元S施加第一位线电压（-Vll），并通过第二导电线2300s向相变存储单元S施加第一字线电压（Vhh），使得加载在相变存储单元S的电压（Vhh+Vll）足够大，以对相变存储单元S进行编程操作。
同时，通过第一导电线2100u1或2100u2向相变存储单元a和相变存储单元c施加第二位线电压（Vub）,通过第二导电线2300u1或2300u2向相变存储单元b和相变存储单元c施加第二字线电压（Vuw）。其中，第二位线电压的绝对值小于第一位线电压的绝对值，第二字线电压的绝对值小于第一字线电压的绝对值。
需要指出的是，通过第一导电线2100s向选中的相变存储单元S施加第一位线电压（-Vll）的同时，也会向与第一导电线2100s串联的相变存储单元b施加第一位线电压（-Vll）。类似地，通过第二导电线2300s向选中的相变存储单元S施加第一字线电压（Vhh）的同时，也会向与第二导电线2300s串联的相变存储单元a施加第一字线电压（Vhh）。
因此，对于图2a示出的存储阵列，相变存储单元S、a、b和c的电压分别依次为：
VS=Vhh+Vll （1）
Va=Vhh-Vub （2）
Vb=Vuw+Vll （3）
Vc=Vuw-Vub （4）
其中，VS为相变存储单元S的电压，Va为相变存储单元a的电压，Vb为相变存储单元b的电压，Vc为相变存储单元c的电压。
参照图2b所示，对相变存储单元进行写入（set）操作时，当相变存储单元上的电压增大至大于第一阈值电压（Vt1）且小于第二阈值电压（Vt2）时，相变存储单元中的相变存储层由非晶态转变为晶态，处于晶态的相变存储层的电阻小于处于非晶态的相变存储层的电阻。对相变存储单元进行读取时，施加在存储单元上的电压为读取电压（Vsense），读取电压大于第一阈值电压且小于第二阈值电压。对相变存储单元进行擦除（reset）操作时，当相变存储单元上的电压增大至大于第二阈值电压时，相变存储单元中的相变存储层由晶态转变为非晶态，处于晶态的相变存储层的电阻小于处于非晶态的相变存储层的电阻。
结合图2a和图2b所示，当相变存储单元S的漏电流较大时，为了保证对于选中的相变存储单元S的读取或编程操作的正常执行，需要增大对于相变存储单元S的读取电压或编程电压，进而增加了相变存储器的功耗。
并且，当相变存储单元S的漏电流较大时，会对相邻的未被选中的相变存储单元造成数据破坏，从而降低相变存储器的可靠性。为了减少漏电流导致的相邻存储单元之间的串扰，需要增大相邻相变存储单元之间的间距，从而限制了相变存储器中相变存储阵列尺寸的进一步缩小，进而限制了相变存储器集成度的提高。
图3是根据一示例性实施例示出的一种相变存储器1000的示意图。参照图3所示，相变存储器1000包括：
由下至上依次层叠设置的第一导电线1100、相变存储单元1200以及第二导电线1300；其中，第一导电线和第二导电线平行于同一平面且彼此垂直，所述相变存储单元与所述第一导电线和第二导电线均垂直；
相变存储单元1200包括：由下至上依次层叠设置的隧道势垒层1210、第一电极层1220、选通层1230、第二电极层1240、相变存储层1250和第三电极层1260；其中，第一电极层1220，用于阻挡隧道势垒层1210和选通层1230之间的扩散；
隧道势垒层1210具有开启状态和关闭状态；其中，处于开启状态的隧道势垒层1210导电，处于关闭状态的隧道势垒层1210电绝缘。
第一导电线1100的组成材料包括导电材料。导电材料包括但不限于钨（W）、钴（Co）、铜（Cu）、铝（Al）或者多晶硅等。
第一电极层1220、第二电极层1240和第三电极层1260的组成材料可包括：非晶碳，例如α相碳。第一电极层1220、第二电极层1240和第三电极层1260，用于传导电信号。参照图3所示，第一电极层1220位于隧道势垒层1210和选通层1230之间，第三电极层1260位于相变存储层1250和第二导电线1300之间。需要强调的是，设置第一导电线的第一平面和设置第二导电线的第二平面平行，且第一平面与第二平面不重叠。相变存储单元位于第一平面和第二平面之间，且相变存储单元与第一平面和第二平面均垂直。
隧道势垒层1210的组成材料可包括具有较大禁带宽度的绝缘介电材料，例如，金属氧化物（例如氧化铝）、硅氧化物或者硅氮化物等。参照图2所示，隧道势垒层1210位于第一导电线1100和第一电极层1220之间。
示例性地，对于处于关闭状态的隧道势垒层1210，当施加在隧道势垒层1210的电压增大至大于或等于隧道势垒层1210的阈值电压时，隧道势垒层1210从关闭状态切换为开启状态。当隧道势垒层1210处于开启状态时，隧道势垒层1210导电性能好。
当施加在隧道势垒层1210的电压减小至小于隧道势垒层1210的阈值电压时，隧道势垒层1210从开启状态切换为关闭状态。当隧道势垒层1210处于关闭状态时，隧道势垒层1210电绝缘。
选通层1230的组成材料可包括：阈值选择开关（Ovonic threshold switching，OTS）材料，例如ZnaTeb、GeaTeb、NbaOb或者SiaAsbTec等。
需要指出的是，当隧道势垒层1210直接与选通层1230接触时，在相变存储器的形成过程中，隧道势垒层1210的组成材料可能会向接触的选通层1230中扩散，和/或，选通层1230的组成材料可能会向接触的隧道势垒层1210中扩散。
示例性地，在相变存储器的制作过程中，通常会存在高温工艺，即需要对用于形成相变存储器的结构进行高温加热。当隧道势垒层1210直接与选通层1230接触时，在较高的温度作用下中，隧道势垒层1210的组成材料可能会向接触的选通层1230中扩散，和/或，选通层1230的组成材料可能会向接触的隧道势垒层1210中扩散。
可以理解的是，相较于隧道势垒层1210与选通层1230之间不存在扩散，当隧道势垒层1210的组成材料向选通层扩散后，会使得隧道势垒层1210的厚度减小，使得隧道势垒层1210处于关闭状态时的势垒宽度减小，不利于提高隧道势垒层1210对于带电粒子在选通层和导电线之间发生隧穿的难度，即不利于减小漏电流。
当选通层1230的组成材料向接触的隧道势垒层1210中扩散后，可改变形成的隧道势垒层1210的电性能，导致隧道势垒层1210在关闭状态时对于带电粒子的阻挡作用减小甚至消失，不利于减小漏电流。
甚至，当隧道势垒层1210的组成材料完全扩散至选通层1230中后，或者选通层1230的组成材料全部扩散至隧道势垒层1210中后，隧道势垒层1210和选通层1230作为一体结构，该一体结构并不具有上述关闭状态，无法减小相变存储器的漏电流，且降低了相变存储器的可靠性。
相较于设置直接接触的隧道势垒层和选通层，本公开实施例通过在隧道势垒层1210和选通层1230之间设置第一电极层1220，第一电极层1220能够阻挡隧道势垒层1210和选通层1230之间的扩散，有利于保证隧道势垒层1210和选通层1230的结构完整性，进而保证隧道势垒层1210和选通层1230的功能稳定性，有利于在减小漏电流的同时，保证相变存储器1000的可靠性较好。相变存储层1250的组成材料可包括：基于硫属元素化物的合金。例如，GST（Ge-Sb-Te）合金。相变存储层1250的组成材料还可包括任何其他适当的相变材料。需要指出的是，当相变存储层1250发生相变时，相变存储层1250的电阻发生变化。相变存储器1000可根据相变存储层1250的电阻状态变化进行数据的存储。
图4a示出了在第一导电线2100和第二导电线2300之间未施加电压时，相变存储器2000中相变存储单元的能带结构图。图4b示出了相变存储器1000中，在第一导电线1100和第二导电线1300之间未施加电压时，相变存储单元1200的能带结构图。图4c示出了相变存储器1000中，在第一导电线1100和第二导电线1300之间施加电压时，相变存储单元1200的能带结构图。
相变存储器1000包括的相变存储层1250，与相变存储器2000包括的相变存储层2250可相同。相变存储器1000包括的选通层1230，与相变存储器2000包括的选通层2230可相同。需要强调的是，结合图1和图3所示，在相变存储器2000中，第一电极层2220直接与第一导电线2100接触。相对地，在相变存储器1000中，隧道势垒层1210设置在第一导电线1100与第一电极层1220之间，即相变存储器1000中的第一导电线1100与第一电极层1220并未直接接触。
参照图4a所示，E21表示相变存储层2250的能带结构，EC21表示相变存储层2250的导带底，EV21表示相变存储层2250的价带顶，E22表示选通层2230的能带结构，EC22表示选通层2230的导带底，EV22表示选通层2230的价带顶。
参照图4b所示，E11表示相变存储层1250的能带结构，EC11表示相变存储层1250的导带底，EV11表示相变存储层1250的价带顶，E12表示选通层1230的能带结构，EC12表示选通层1230的导带底，EV12表示选通层1230的价带顶，E13表示隧道势垒层1210的能带结构，EC13表示隧道势垒层1210的导带底，EV13表示隧道势垒层1210的价带顶。
结合图4a和图4b所示，当施加在相变存储单元上的偏压较小时，相变存储单元的能带并未发生弯曲。并且，相较于相变存储器2000，相变存储器1000还包括了隧道势垒层1210，当施加在相变存储单元1200上的偏压较小使得隧道势垒层1210处于关闭状态时，隧道势垒层1210的势垒进一步阻碍了带电粒子（例如，电子）在第一导电线1100和第二导电线1300之间发生隧穿，进而有效降低了漏电流。
参照图4c所示，当施加在相变存储单元1200上的偏压较大使得隧道势垒层1210处于开启状态时，相变存储器1000中相变存储单元1200的能带结构发生弯曲，且处于开启状态的隧道势垒层1210的势垒高度，小于处于关闭状态的隧道势垒层1210的势垒高度。因此，相较于隧穿处于关闭状态的隧道势垒层1210，带电粒子隧穿处于开启状态的隧道势垒层1210的难度更低，进而能够提供更大的编程电流。
参照图4d所示，第一擦除和第一写入用于表示对相变存储器2000执行的操作，第二擦除和第二写入用于表示对相变存储器1000执行的操作。可以理解的是，相较于并未设置隧道势垒层1210的相变存储器2000，当相变存储器1000中的隧道势垒层1210处于关闭状态时，相变存储器1000中隧道势垒层1210的势垒减小了相变存储器1000中的电流，减小了漏电流。即当施加在相变存储单元上的电压较小且相同时，相变存储器1000中的漏电流，小于相变存储器2000中的漏电流。
可以理解的是，相较于并未设置隧道势垒层1210的相变存储器2000，当相变存储器1000中的隧道势垒层1210处于开启状态时，施加在存储单元1200上的电压可看作完全作用于相变存储层1250和选通层1230，带电粒子在相变存储器1000的相变存储单元1200中发生隧穿的几率，可看作与带电粒子在相变存储器2000的相变存储单元中发生隧穿的几率相同。即相较于未设置隧道势垒层1210的相变存储器2000，在施加在相变存储单元上的编程电压相同的情况下，本公开实施例设置隧道势垒层1210后对编程电流的影响较小，可近似看作隧道势垒层1210不会降低编程电流。
本公开实施例通过在第一导电线1100和第二导电线之间设置层叠的隧道势垒层1210、第一电极层1220、选通层1230、第二电极层1240、相变存储层1250和第三电极层1260，当隧道势垒层1210处于关闭状态时，电绝缘的隧道势垒层1210可增大带电粒子在选通层1230和导电线之间发生隧穿的难度，减小由于带电粒子在选通层1230和导电线之间隧穿产生的漏电流，提高相变存储器1000的可靠性。
并且，通过减小漏电流，有利于改善由于漏电流较大对于存储单元1200尺寸缩小的限制，有利于存储单元1200尺寸的进一步缩小，进而提高相变存储器1000的集成度。
在一些实施例中，处于关闭状态的隧道势垒层1210的禁带宽度，大于选通层1230的禁带宽度，且大于相变存储层1250的禁带宽度。
本公开实施例中，由于隧道势垒层1210的禁带宽度，大于选通层1230的禁带宽度和相变存储层1250的禁带宽度，如此，有利于增加处于关闭状态的隧道势垒层1210对于带电粒子隧穿的阻碍作用，进而减小相变存储器1000的漏电流，提高相变存储器1000的可靠性。
在一些实施例中，隧道势垒层1210的厚度，小于选通层1230的厚度，且小于相变存储层1250的厚度。
通过设置隧道势垒层1210的厚度，小于选通层1230的厚度，且小于相变存储层1250的厚度，以保证隧道势垒层1210的势垒宽度较小。具体地，当隧道势垒层1210的势垒宽度小于选通层1230的势垒宽度，且隧道势垒层1210的势垒宽度小于相变存储层1250的势垒宽度时，认为隧道势垒层1210的势垒宽度足够小。如此，使得隧道势垒层1210发生弯曲、并从关闭状态切换为开启状态的电压较小，能够减少隧道势垒层1210导致编程电压和编程电流降低的影响。
在一些实施例中，在隧道势垒层1210的组成材料包括金属氧化物时，金属氧化物包括的金属与第一导电线1100包括的金属相同。
示例性地，当隧道势垒层1210的组成材料包括金属氧化物，金属氧化物包括的金属与第一导电线1100包括的金属相同时，可通过氧化第一导电线1100表面的部分金属，以在第一导电线1100表面形成隧道势垒层1210。此时，隧道势垒层1210和第一导电线1100为连体结构。
需要指出的是，当通过氧化第一导电线1100包括的金属形成隧道势垒层1210时，对第一导电线1100氧化处理之后仍旧会剩余部分金属材料作为第一导电线1100。并且，虽然隧道势垒层1210和第一导电线1100为连体结构，但是第一导电线1100和隧道势垒层1210依旧为执行不同功能的两种结构。
本公开实施例中，通过对于隧道势垒层1210和第一导电线1100的材料进行选择，利用相同的金属材料形成第一导电线1100和隧道势垒层1210包括的金属氧化物，可减少工艺过程所需的材料种类。并且，还可通过氧化第一导电线1100包括的金属形成隧道势垒层1210包括的金属氧化物，增强第一导电线1100和隧道势垒层1210之间的结合紧密度，提高第一导电线1100和隧道势垒层1210之间的接触质量，有利于提高相变存储器1000的质量。
需要指出的是，在一些实施例中，在隧道势垒层1210的组成材料包括金属氧化物时，金属氧化物包括的金属与第一导电线1100包括的金属不同。
在一些实施例中，相变存储器1000还包括：
衬底；
第一隔离结构，沿第一方向与层叠设置的第一导电线1100和相变存储单元1200并列交替设置于衬底表面；其中，第一方向平行于衬底表面。
示例性地，衬底表示向其上增加后续材料层的材料。衬底可包括半导体材料，例如硅、锗或者砷化镓等。
第一隔离结构用于在第一方向上电隔离相邻的存储单元1200。第一隔离结构还用于在第一方向上电隔离相邻的第一导电线1100。
需要指出的是，在相变存储层1250发生相变过程中，会产生较大的热量，因此，为了减少相邻存储单元1200之间的串扰，第一隔离结构还用于进行热隔离。
结合图3所示，第一方向平行于x轴方向，第二方向平行于y轴（未示出）方向。其中，y轴垂直于zox平面。
在一些实施例中，第一隔离结构包括：
第一隔离层，沿垂直于第一方向设置，覆盖第三电极层1260侧壁和相变存储层1250侧壁；
第二隔离层，沿垂直于第一方向设置，覆盖第二电极层1240侧壁、选通层1230侧壁、第一电极层1220侧壁、隧道势垒层1210侧壁和第一导电线1100侧壁。
示例性地，第一隔离层位于第二隔离层和第三电极层1260层之间，且第一隔离层位于第二隔离层和相变存储层1250之间。
第一隔离层可用于封装相变存储单元1200平行于第二方向的侧壁。示例性地，第一隔离层可包括第一绝缘氮化物层和第一氧化物层，其中，第一绝缘氮化物位于第一氧化物层和第三电极层1260层之间，且第一绝缘氮化物位于第一绝缘氧化物层和相变存储层1250之间。
第二隔离层可用于热隔离相邻存储单元1200。示例性地，第二隔离层可包括第二绝缘氮化物层和热导率较低的第二氧化物层，其中，第二绝缘氮化物层位于第二氧化物层和第一隔离层之间，且第二绝缘氮化物层分别位于第二氧化物层和第二电极层1240、选通层1230、第一电极层1220以及第一导电线1100之间。
在一些实施例中，相变存储器1000还包括：
第二隔离结构，沿第二方向与层叠设置的相变存储单元和第二导电线并列交替设置于衬底表面；其中，第二方向平行于衬底，且第二方向垂直于第一方向。
第二隔离结构用于在第二方向上电隔离相邻的存储单元1200。第二隔离结构还用于在第二方向上电隔离相邻的第二导电线1300。
需要指出的是，在相变存储层1250发生相变过程中，会产生较大的热量，因此，为了减少相邻存储单元1200之间的串扰，第二隔离结构还用于进行热隔离。
第二隔离结构和第一隔离结构包括的组成材料可相同。第二隔离结构和第一隔离结构的组成材料可包括热导率较低的材料。
在一些实施例中，第二隔离结构包括：
第三隔离层，沿垂直于第二方向设置，覆盖第三电极层1260侧壁和相变存储层1250侧壁；
第四隔离层，沿垂直于第二方向设置，沿垂直于第二方向设置，覆盖第二电极层1240侧壁、选通层1230侧壁、第一电极层1220侧壁、隧道势垒层1210侧壁和第二导电线1300侧壁。
第三隔离层可用于封装相变存储单元1200平行于第一方向的侧壁。示例性地，第三隔离层可包括第三绝缘氮化物层和第三氧化物层，其中，第三绝缘氮化物分别位于第三氧化物层和第二导电线1300、第三电极层1260层以及相变存储层1250之间。
第四隔离层可用于热隔离相邻存储单元1200。示例性地，第四隔离层可包括第四绝缘氮化物层和热导率较低的第四氧化物层，其中，第四绝缘氮化物层位于第四氧化物层和第三隔离层之间，且第四绝缘氮化物层分别位于第四氧化物层和第二电极层1240、选通层1230以及第一电极层1220之间。
在一些实施例中，沿平行于第一导电线的延伸方向，相变存储层具有第一宽度，第二电极层具有第二宽度；其中，第二宽度大于第一宽度；
和/或，
沿平行于第二导电线的延伸方向，相变存储层具有第三宽度，第二电极层具有第四宽度；其中，第四宽度大于第三宽度。
示例性地，第一导电线的延伸方向平行于上述第二方向，第二导电线的延伸方向平行于上述第一方向。
相变存储层的底部与第二电极层的顶部接触。可以理解的是，对于每个相变存储单元，在平行于衬底表面的方向，相变存储层的底部面积小于第二电极层的顶部面积。
对于厚度相同的相变存储层，相较于相变存储层的底部面积大于或等于第二电极层的顶部面积，本公开实施例提供的相变存储单元减小了相变存储层的底部面积，使得相变存储层的体积减小，进而减小了使该相变存储层发生相变所需的能量，有利于降低相变存储器的功耗。
在一些实施例中，相变存储器1000包括层叠设置的至少两个相变存储阵列，每个相变存储阵列包括多个相变存储单元；其中，第一导电线或第二导电线设置在相邻的两个相变存储阵列之间。
在平行于衬底表面的方向，每个相变存储阵列中包括的多个相变存储单元并列设置。
示例性地，当相变存储器包括还包括层叠设置的2个相变存储阵列时，第一导电线或第二导电线设置在相邻的2个相变存储阵列之间。
当相变存储器包括还包括层叠设置的M个相变存储阵列，M为大于2的整数时，第一导电线位于第2N个相变存储阵列和第2N+1个相变存储阵列之间，第二导电线位于第2N-1个相变存储阵列和第2N个相变存储阵列之间，N为正整数，2N+1小于或等于M。
图5是根据一示例性实施例示出的一种相变存储器1000的示意图。参照图5所示，相变存储器1000由下至上依次包括：衬底1001、第一个第一导电线1100a、第一个相变存储阵列、第二导电线1300、第二个相变存储阵列以及第二个第一导电线1100b。第一个相变存储阵列包括平行于衬底1001并列设置的多个相变存储单元1200a，第二个相变存储阵列包括平行于衬底1001并列设置的多个相变存储单元1200b。
可以理解的是，相变存储单元1200a和相变存储单元1200b的结构相同，均包括：由下至上依次层叠设置的隧道势垒层1210、第一电极层1220、选通层1230、第二电极层1240、相变存储层1250和第三电极层1260。
需要强调的是，参照图5所示，对于第一相变存储阵列中的相变存储单元1200a，隧道势垒层1210位于第一个第一导电线1100a和第一电极层1220之间，第三电极层1260位于相变存储层1250和第二导电线1300之间。对于第二相变存储阵列中的相变存储单元1200b，隧道势垒层1210位于第二导电线1300和第一电极层1220之间，第三电极层1260位于相变存储层1250和第二个第一导电线1100b之间。
图6是根据一示例性实施例示出的一种相变存储器的制作方法，该方法用于制作本公开实施例提供的相变存储器1000。参照图6所示，所述方法包括以下步骤：
S100：形成第一导电线；
S110：在第一导电线表面形成隧道势垒层；其中，隧道势垒层具有开启状态和关闭状态，处于开启状态的隧道势垒层导电，处于关闭状态的隧道势垒层电绝缘；
S120：在隧道势垒层表面由下至上依次形成层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；其中，第一电极层，用于阻挡隧道势垒层和选通层之间的扩散；
S130：在第三电极层上形成第二导电线；其中，第二导电线和第一导电线平行于同一平面且彼此垂直。
本公开实施例通过在第一导电线和第二导电线之间设置层叠的隧道势垒层、第一电极层、选通层、第二电极层、相变存储层和第三电极层，当隧道势垒层处于关闭状态时，电绝缘的隧道势垒层可增大带电粒子在选通层和导电线之间发生隧穿的难度，减小由于带电粒子在选通层和导电线之间隧穿产生的漏电流，提高相变存储器的可靠性。
并且，通过减小漏电流，有利于改善由于漏电流较大对于存储单元尺寸缩小的限制，有利于存储单元尺寸的进一步缩小，进而提高相变存储器的集成度。
此外，相较于对不包括隧道势垒层的相变存储单元进行编程，本公开实施例中通过设置具有开启状态的隧道势垒层，当隧道势垒层处于开启状态时，导电的隧穿势垒层也不会对相变存储单元所需的编程电流产生较大影响，即可近似认为隧穿势垒层不会降低编程电流。
再者，相较于形成直接接触的隧道势垒层和选通层，本公开实施例通过在隧道势垒层和选通层之间形成阻挡隧道势垒层和选通层之间扩散的第一电极层，有利于保证隧道势垒层和选通层的结构完整性，进而保证隧道势垒层和选通层的功能稳定性，有利于在减小漏电流的同时，保证相变存储器的可靠性较好。
在一些实施例中，S100和S110包括：
在衬底表面形成具有第一厚度的第一导电线；
氧化第一导电线，形成隧道势垒层；其中，隧道势垒层的第二厚度小于第一厚度。
本公开实施例中，通过氧化第一导电线，以基于氧化第一导电线的到的金属氧化物形成隧道势垒层，增强了第一导电线和隧道势垒层之间的结合紧密度，提高第一导电线和隧道势垒层之间的接触质量，有利于提高相变存储器的质量。
在一些实施例中，S110可包括：在第一导电线表面沉积隧道势垒层。
在一些实施例中，所述方法还包括：
在衬底表面形成层叠设置的第一导电材料层、隧道势垒材料层、第一电极材料层、选通材料层、第二电极材料层、相变存储材料层和第三电极材料层；
形成贯穿第一导电材料层、隧道势垒材料层、第一电极材料层、选通材料层、第二电极材料层、相变存储材料层和第三电极材料层的多个第一隔离结构；
其中，第一隔离结构沿平行于衬底表面的第二方向延伸；多个第一隔离结构，将第一导电材料层分割为彼此平行的多条第一导电线。
示例性地，可对衬底表面的第一导电材料层、隧道势垒材料层、第一电极材料层、选通材料层、第二电极材料层、相变存储材料层和第三电极材料层进行双重图案化，并进行刻蚀形成沟槽，然后利用电介质填充沟槽形成第一隔离结构。
在一些实施例中，第一隔离结构还覆盖第三电极材料层表面，S130包括：
去除覆盖在第三电极材料层表面的第一隔离结构，直至显露第三电极材料层；
形成覆盖第三电极材料层和第一隔离结构的第二导电材料层；
形成贯穿隧道势垒材料层、第一电极材料层、选通材料层、第二电极材料层、相变存储材料层、第三电极材料层和第二导电材料层的多个第二隔离结构；其中，第二隔离结构沿平行于衬底表面的第一方向延伸，第一方向垂直于第二方向；
其中，多个第二隔离结构，将第二导电材料层分割为彼此平行的多条第二导电线；第二隔离结构和第一隔离结构，将层叠设置的隧道势垒材料层、第一电极材料层、选通材料层、第二电极材料层、相变存储材料层和第三电极材料层分割为多个相变存储单元；每个相变存储单元包括由下至上依次层叠设置的隧道势垒层、第一电极层、选通层、第二电极层、相变存储层和第三电极层。
示例性地，可对隧道势垒材料层、第一电极材料层、选通材料层、第二电极材料层、相变存储材料层、第三电极材料层和第二导电材料层进行双重图案化，并进行刻蚀形成沟槽，然后利用电介质填充沟槽形成第二隔离结构。其中，第二隔离结构垂直于第一隔离结构，且第二隔离结构与第一隔离结构存在交叉接触位置。
在一些实施例中，所述方法还包括：
在第二导电线表面形成第二个隧道势垒层；
在第二个隧道势垒层表面由下至上依次形成层叠设置的第二个第一电极层、第二个选通层、第二个第二电极层、第二个相变存储层和第二个第三电极层；
在第二个第三电极层上形成第二个第一导电线。
需要指出的是，相变存储器可包括多个层叠设置的相变存储阵列，每个存储阵列均包括平行于衬底表面并列设置的多个相变存储单元，每个存储阵列均设置在第一导电线和第二导电线之间，且第一导电线或第二导电线设置在相邻的两个相变存储阵列之间。
以下结合上述任意实施例提供具体示例：
示例1：
图7a至图7k是根据一示例性实施例示出的一种相变存储器的制作方法。参照图7a至图7k，所述方法包括以下步骤：
步骤一：参照图7a所示，在衬底1001表面形成第一导电材料层1110和存储堆叠结构，并形成覆盖存储堆叠结构的第一掩膜层1271；其中，存储堆叠结构包括：由下至上依次层叠设置的隧道势垒材料层1211、第一电极材料层1221、选通材料层1231、第二电极材料层1241、相变存储材料层1251和第三电极材料层1261；第一电极材料层1221，用于阻挡隧道势垒材料层1211和选通材料层1231之间的扩散。
第一导电材料层的组成材料包括导电材料。导电材料包括但不限于钨（W）、钴（Co）、铜（Cu）、铝（Al）或者多晶硅等。
第一电极材料层1221、第二电极材料层1241和第三电极材料层1261的组成材料可包括：非晶碳，例如α相碳。
隧道势垒材料层1211的组成材料可包括具有较大禁带宽度的绝缘介电材料，例如，金属氧化物（例如氧化铝）、硅氧化物或者硅氮化物等。
示例性地，可通过沉积的方式，在第一导电材料层表面形成隧道势垒材料层。
或者，当隧道势垒材料层为金属氧化物，且第一导电材料层包括的金属与隧道势垒材料层包括的金属相同时，可通过氧化第一导电材料层形成隧道势垒材料层。
需要指出的是，当通过氧化第一导电材料层形成隧道势垒材料层时，形成隧道势垒材料层后，会剩余未被氧化的第一导电材料层。隧道势垒材料层位于剩余未被氧化的第一导电材料层与第一电极层1221之间。
可以理解的是，当隧道势垒材料层为金属氧化物，且第一导电材料层包括的金属和隧道势垒材料层包括的金属不同时，可通过沉积的方式，在第一导电材料层表面形成隧道势垒材料层。
选通材料层1231的组成材料可包括：阈值选择开关（Ovonic thresholdswitching，OTS）材料，例如ZnaTeb、GeaTeb、NbaOb或者SiaAsbTec等。
相变存储材料层1251的组成材料可包括：基于硫属元素化物的合金。例如，GST（Ge-Sb-Te）合金。相变存储层的组成材料还可包括任何其他适当的相变材料。
第一掩膜层1271可包括光致抗蚀剂掩膜或基于光刻掩膜进行图案化的硬掩模。例如，氮化硅等。
步骤二：参照图7b所示，形成沿平行于z轴方向贯穿第一掩膜层1271、第三电极层1261和相变存储材料层1251的多个第一沟槽1011；其中，第一沟槽1011的底部显露第二电极材料层1241。
结合图7b所示，多个第一沟槽1011沿平行于x轴的方向并列排布。
步骤三：参照图7c所示，形成覆盖第一沟槽1011侧壁的第一绝缘层1012，并形成覆盖第一绝缘层1012的第二绝缘层1013；其中，第二绝缘层1013还覆盖第一沟槽1011底部显露的第二电极材料层1241。
示例性地，可通过化学气相沉积（CVD）的方式向第一沟槽1011中沉积第一绝缘层的组成材料。可以理解的是，在向第一沟槽1011中沉积第一绝缘层的组成材料的同时，部分第一绝缘层的组成材料会沉积在第一掩膜层1271顶部，进而覆盖第一掩膜层1271。
示例性地，第一绝缘层1012的组成材料可包括氮化物，例如氮化物。第二绝缘层1013的组成材料可包括氧化物，例如氧化硅等。第一绝缘层1012和第二绝缘层1013用于对覆盖的第三电极材料层1261和相变存储材料层1251进行封装。
需要指出的是，第一隔离层包括第一绝缘层1012和第二绝缘层1013。
步骤四：平坦化处理覆盖第一掩膜层1271表面的第一绝缘层和第二绝缘层；参照图7d所示，沿平行于z轴方向，刻蚀覆盖第一沟槽1011底部显露的第二电极材料层1241的第二绝缘层1013、第二电极材料层1241、选通材料层1231、第一电极材料层1221、隧道势垒材料层1211、第一导电材料层1110的第二沟槽；其中，第二沟槽的顶部与第一沟槽1011的底部连通；形成覆盖第二绝缘层1013、第二沟槽侧壁以及第二沟槽底部的第三绝缘层1014；使用第一填充材料填充形成有第三绝缘层1014的第一沟槽和第二沟槽，形成第一隔热结构1015。
覆盖第二沟槽侧壁的第三绝缘层1014、以及第一隔热结构1015，用于在x方向上电隔离相邻相变存储单元中的第二电极层、选通层、第一电极层、隧道势垒层以及第一导电线。
可以理解的是，在形成第二沟槽的过程中，会刻蚀部分覆盖第一绝缘层1012的第二绝缘层1013，因此，在形成第二沟槽之后，剩余的覆盖第一绝缘层1012的第二绝缘层1013的厚度，小于在形成第二沟槽前覆盖第一绝缘层1012的第二绝缘层1013的厚度。结合图7d所示，剩余的第二绝缘层1013位于第一绝缘层1012和第三绝缘层1014之间。
示例性地，第三绝缘层1014的组成材料可包括氮化物，例如氮化硅。第一隔热结构1015的组成材料可包括氧化物，例如氧化硅等。即第一填充材料可包括氧化物。
示例性地，可通过原子层气相沉积（ALD）、旋涂绝缘介质（SOD）或者化学气相沉积的方式填充形成有第三绝缘层1014的第一沟槽和第二沟槽，以形成隔热结构1015。
可以理解的是，第一填充材料的热导率较低，即第一隔热结构1015的热导率较低，如此，能够减少相邻存储单元之间的热量传递，进而减少由于热量传递导致的串扰，保证相变存储器的可靠性较好。
需要指出的是，第二隔离层包括第三绝缘层1014和第一隔热结构1015。
通过步骤二、步骤三和步骤四，在x方向对存储堆叠结构进行双重图案化（doublepatterning）处理，形成沿平行于x方向并列设置的多个第一隔离结构。其中，第一隔离结构包括第一隔离层和第二隔离层。
需要强调的是，每个第一隔离结构沿平行于y轴方向延伸，多个彼此平行的第一隔离结构将第一导电材料层1110分割为多条彼此平行的第一导电线1100，每条第一导电线沿平行于y轴方向延伸。
在平行于x轴的方向上，第一隔离结构与存储单元并列交替设置。可以理解的是，平行于x轴的方向为第一方向，平行于y轴的方向即为第二方向。
步骤五：参照图7e所示，平坦化处理图7d示出的结构，以去除覆盖第二电极层1261的第一掩膜层1271，直至显露第三电极层1261。
可以理解的是，在形成第三绝缘层1014的过程中，部分第三绝缘层1014的组成材料会覆盖在第一掩膜层1271上方。并且，在使用填充材料填充形成有第三绝缘层1014的第一沟槽和第二沟槽时，部分填充材料会覆盖第一掩膜层1271上方。因此，在上述平坦化处理过程中，也会去除覆盖在第一掩膜层1271上方的第三绝缘层1014的组成材料以及填充材料。
步骤六：参照图7f所示，在上述平坦化处理之后，形成覆盖第三电极层1261和第一隔离结构的第二导电材料层1310，并形成覆盖第二导电材料层1310的第二掩膜层1272。图7g示出了在AA’位置，在yoz平面的截面图。可以理解的是，yoz平面平行于y轴和z轴，且垂直于x轴。
第二掩膜层1272的组成材料与第一掩膜层1271的组成材料可相同。
步骤七：参照图7h所示，形成沿平行于z轴方向贯穿第二掩膜层1272、第二导电材料层1310、第三电极材料层1261和相变存储材料层1251的多个第三沟槽1012；其中，第三沟槽1012的底部显露第二电极材料层1241。
结合图7h所示，多个第三沟槽1012沿平行于y轴的方向并列排布，每个第三沟槽1012沿平行于x轴的方向延伸。需要指出的是，第三沟槽将第二导电材料层分割，剩余的第二导电材料层的组成材料形成第二导电线1300。
步骤八：类似上述步骤二和步骤三的方法，结合图7i所示，形成覆盖第三沟槽1012侧壁的第四绝缘层1022，并形成覆盖第四绝缘层1022的第五绝缘层1023；沿平行于z轴方向，从第三沟槽1012底部刻蚀第二电极材料层1241、选通材料层1231、第一电极材料层1221、隧道势垒材料层1211，形成第四沟槽；其中，第四沟槽的顶部与第三沟槽1012的底部连通，第四沟槽的底部显露第一导电线1100；形成覆盖第五绝缘层1023、第四沟槽侧壁以及第四沟槽底部的第六绝缘层1024；使用第二填充材料填充形成有第六绝缘层1024的第三沟槽1012和第四沟槽，形成第二隔热结构1025。
覆盖第四沟槽侧壁的第六绝缘层1024、以及第二隔热结构1025，用于在y方向上电隔离相邻存储单元中的第二电极层、选通层、第一电极层以及隧道势垒层。
可以理解的是，在形成第四沟槽的过程中，会刻蚀部分覆盖第四绝缘层1022的第五绝缘层1023，因此，在形成第四沟槽之后，剩余的覆盖第四绝缘层1022的第五绝缘层1023的厚度，小于在形成第四沟槽前覆盖第四绝缘层1022的第五绝缘层1023的厚度。结合图7i所示，剩余的第五绝缘层1023位于第四绝缘层1022和第六绝缘层1024之间。
示例性地，第四绝缘层1022和第六绝缘层1014的组成材料，可与第一绝缘层1012以及第三绝缘层1014的组成材料相同。例如，第四绝缘层1022和第六绝缘层1014的组成材料可包括氮化硅。
示例性地，第二隔热结构1025的形成方式可与第一隔热结构1015的形成方式相同。进一步地，第二隔热结构1025的组成材料可与第一隔热结构1015的组成材料相同，例如第二隔热结构1025的组成材料可包括氧化硅等。即第二填充材料可包括氧化硅等。
可以理解的是，第二填充材料的热导率较低，即第二隔热结构1025的热导率较低，如此，能够减少相邻存储单元之间的热量传递，进而减少由于热量传递导致的串扰，保证相变存储器的可靠性较好。
通过步骤七和步骤八，在y方向对存储堆叠结构进行双重图案化处理，形成沿y方向并列设置的多个第二隔离结构；其中，第二隔离结构包括第三隔离层和第四隔离层，第三隔离层包括第四绝缘层和第五绝缘层，第四隔离层包括第六绝缘层和第二隔热结构。
需要强调的是，每个第二隔离结构沿x轴方向延伸，多个彼此平行的第二隔离结构将第二导电材料层1310分割为多条彼此平行的第二导电线1300，每条第二导电线1300沿x轴方向延伸。
在平行于y轴的方向上，第二隔离结构与存储单元并列交替设置。
步骤九：参照图7j所示，平坦化处理图7i示出的结构，以去除覆盖第二导电线1300的第二掩膜层1272，直至显露第二导电线1300。
需要指出的是，沿y轴方向延伸的第一隔离结构以及沿x轴方向延伸的第二隔离结构，将存储堆叠结构分割为多个相变存储单元1200。每个相变存储单元1200包括由下至上依次层叠设置的隧道势垒层1210、第一电极层1220、选通层1230、第二电极层1240、相变存储层1250和第三电极层1260。
步骤十：参照图7k所示，类似于上述步骤一至步骤九，在第二导电线1300上形成上部存储阵列的存储单元1200b。
需要指出的是，在形成存储单元1200b的过程中，第二导电线1300与上部存储阵列的存储堆叠结构直接接触。并且，上部存储阵列的第一导电线1100b位于存储单元1200b的上方，而下部存储阵列的第一导电线1100b位于存储单元1200a的下方。
存储单元1200a和存储单元1200b共用相同的第二导电线1300。对于存储单元1200a，隧道势垒层1210位于第一导电线1300和选通层1220之间。对于存储单元1200b，隧道势垒层1210位于第二导电线1300和选通层1220之间。
即隧道势垒层始终位于选通层和导电线之间。此处，导电线包括第一导电线或第二导电线。对于位于第一导电线和第二导电线之间的存储单元，隧道势垒层位于选通层和相对靠近该选通层的导电线之间。
示例性地，存储器1000可包括三维相变存储器。第一导电线1100a和第一导电线1100b可为三维相变存储器的字线（word line），第二导电线1100b可为三维相变存储器的位线（bit line）。或者，第一导电线1100a和第一导电线1100b可为三维相变存储器的位线，第二导电线1100b可为三维相变存储器的字线。
相较于第一电极层直接设置在第一导电线和选通层之间，本示例通过在第一导电线和第一电极之间设置隧道势垒层，当隧道势垒层处于关闭状态时，电绝缘的隧道势垒层可增大选通层和第一导电线之间的势垒高度，增加带电粒子在选通层和导电线之间发生隧穿的难度，减小相变存储器中的漏电流，提高相变存储器的可靠性。
并且，通过减小漏电流，可改善由于漏电流较大对于存储单元尺寸缩小的限制，有利于存储单元尺寸的进一步缩小，进而提高相变存储器的集成度。
在本公开所提供的实施例中，应该理解到，所揭露的装置、系统与方法，可以通过其他的方式实现。
Figure 128292DEST_PATH_IMAGE002
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种相变存储器，其特征在于，包括：
由下至上依次层叠设置的第一导电线、相变存储单元以及第二导电线；其中，所述第一导电线和所述第二导电线平行于同一平面且彼此垂直，所述相变存储单元与所述第一导电线和第二导电线均垂直；
所述相变存储单元包括：由下至上依次层叠设置的隧道势垒层、第一电极层、选通层、第二电极层、相变存储层和第三电极层；其中，所述第一电极层，用于阻挡所述隧道势垒层和所述选通层之间的扩散；
所述隧道势垒层具有开启状态和关闭状态；其中，处于所述开启状态的所述隧道势垒层导电，处于所述关闭状态的所述隧道势垒层电绝缘；所述隧道势垒层的禁带宽度，大于所述选通层的禁带宽度；所述隧道势垒层的厚度，小于所述选通层的厚度，且小于所述相变存储层的厚度。
2.根据权利要求1所述的相变存储器，其特征在于，
处于所述关闭状态的所述隧道势垒层的禁带宽度，大于所述选通层的禁带宽度，且大于所述相变存储层的禁带宽度。
3.根据权利要求1或2所述的相变存储器，其特征在于，所述隧道势垒层的组成材料包括以下至少之一：
硅氧化物；
硅氮化物；
金属氧化物。
4.根据权利要求3所述的相变存储器，其特征在于，
在所述隧道势垒层的组成材料包括所述金属氧化物时，所述金属氧化物包括的金属与所述第一导电线包括的金属相同。
5.根据权利要求1所述的相变存储器，其特征在于，所述相变存储器还包括：
衬底；
第一隔离结构，沿第一方向与层叠设置的所述第一导电线和所述相变存储单元并列交替设置于所述衬底表面；其中，所述第一方向平行于所述衬底表面。
6.根据权利要求5所述的相变存储器，其特征在于，所述第一隔离结构包括：
第一隔离层，沿垂直于所述第一方向设置，覆盖所述第三电极层侧壁和所述相变存储层侧壁；
第二隔离层，沿垂直于所述第一方向设置，覆盖所述第二电极层侧壁、所述选通层侧壁、所述第一电极层侧壁、所述隧道势垒层侧壁和所述第一导电线侧壁。
7.根据权利要求5所述的相变存储器，其特征在于，所述相变存储器还包括：
第二隔离结构，沿第二方向与层叠设置的所述相变存储单元和所述第二导电线并列交替设置于所述衬底表面；其中，所述第二方向平行于所述衬底，且所述第二方向垂直于所述第一方向。
8.根据权利要求7所述的相变存储器，其特征在于，所述第二隔离结构包括：
第三隔离层，沿垂直于所述第二方向设置，覆盖所述第三电极层侧壁和所述相变存储层侧壁；
第四隔离层，沿垂直于所述第二方向设置，覆盖所述第二电极层侧壁、所述选通层侧壁、所述第一电极层侧壁、所述隧道势垒层侧壁和所述第二导电线侧壁。
9.根据权利要求1所述的相变存储器，其特征在于，
沿平行于所述第一导电线的延伸方向，所述相变存储层具有第一宽度，所述第二电极层具有第二宽度；其中，所述第二宽度大于所述第一宽度；
和/或，
沿平行于所述第二导电线的延伸方向，所述相变存储层具有第三宽度，所述第二电极层具有第四宽度；其中，所述第四宽度大于所述第三宽度。
10.根据权利要求1所述的相变存储器，其特征在于，
所述相变存储器包括层叠设置的至少两个相变存储阵列，所述相变存储阵列包括多个所述相变存储单元；其中，所述第一导电线或所述第二导电线设置在相邻的两个所述相变存储阵列结构之间。
11.一种相变存储器的制作方法，其特征在于，包括：
形成第一导电线；
在所述第一导电线表面形成隧道势垒层；其中，所述隧道势垒层具有开启状态和关闭状态，处于所述开启状态的所述隧道势垒层导电，处于所述关闭状态的所述隧道势垒层电绝缘；
在所述隧道势垒层表面由下至上依次形成层叠设置的第一电极层、选通层、第二电极层、相变存储层和第三电极层；其中，所述第一电极层，用于阻挡所述隧道势垒层和所述选通层之间的扩散；所述隧道势垒层的禁带宽度，大于所述选通层的禁带宽度；所述隧道势垒层的厚度，小于所述选通层的厚度，且小于所述相变存储层的厚度；
在所述第三电极层上形成第二导电线；其中，所述第二导电线和所述第一导电线平行于同一平面且彼此垂直。
12.根据权利要求11所述的方法，其特征在于，所述形成第一导电线；在所述第一导电线表面形成隧道势垒层，包括：
在衬底表面形成具有第一厚度的所述第一导电线；
氧化所述第一导电线，形成所述隧道势垒层；或者，在所述第一导电线表面沉积所述隧道势垒层；其中，所述隧道势垒层的第二厚度小于所述第一厚度。
13.根据权利要求11所述的方法，其特征在于，所述方法还包括：
在衬底表面形成层叠设置的第一导电材料层、隧道势垒材料层、第一电极材料层、选通材料层、第二电极材料层、相变存储材料层和第三电极材料层；
形成贯穿所述第一导电材料层、所述隧道势垒材料层、所述第一电极材料层、所述选通材料层、所述第二电极材料层、所述相变存储材料层和所述第三电极材料层的多个第一隔离结构；
其中，所述第一隔离结构沿平行于所述衬底表面的第二方向延伸；所述多个第一隔离结构，将所述第一导电材料层分割为彼此平行的多条第一导电线。
14.根据权利要求13所述的方法，其特征在于，所述第一隔离结构还覆盖所述第三电极材料层表面，所述在所述第三电极层上形成第二导电线，包括：
去除覆盖在所述第三电极材料层表面的所述第一隔离结构，直至显露所述第三电极材料层；
形成覆盖所述第三电极材料层和所述第一隔离结构的第二导电材料层；
形成贯穿所述隧道势垒材料层、所述第一电极材料层、所述选通材料层、所述第二电极材料层、所述相变存储材料层、所述第三电极材料层和所述第二导电材料层的多个第二隔离结构；其中，所述第二隔离结构沿平行于所述衬底表面的第一方向延伸，所述第一方向垂直于所述第二方向；
其中，所述多个第二隔离结构，将所述第二导电材料层分割为彼此平行的多条第二导电线；所述第二隔离结构和所述第一隔离结构，将层叠设置的所述隧道势垒材料层、所述第一电极材料层、所述选通材料层、所述第二电极材料层、所述相变存储材料层和第三电极材料层分割为多个相变存储单元；每个所述相变存储单元包括层叠设置的隧道势垒层、第一电极层、选通层、第二电极层、相变存储层和第三电极层。
15.根据权利要求11所述的方法，其特征在于，所述方法还包括：
在所述第二导电线表面形成第二个隧道势垒层；
在所述第二个隧道势垒层表面由下至上依次形成层叠设置的第二个第一电极层、第二个选通层、第二个第二电极层、第二个相变存储层和第二个第三电极层；
在所述第二个第三电极层上形成第二个第一导电线。
CN202010879952.0A 2020-08-27 2020-08-27 相变存储器及相变存储器的制作方法 Active CN111816766B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010879952.0A CN111816766B (zh) 2020-08-27 2020-08-27 相变存储器及相变存储器的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010879952.0A CN111816766B (zh) 2020-08-27 2020-08-27 相变存储器及相变存储器的制作方法

Publications (2)

Publication Number Publication Date
CN111816766A CN111816766A (zh) 2020-10-23
CN111816766B true CN111816766B (zh) 2020-11-27

Family

ID=72860637

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010879952.0A Active CN111816766B (zh) 2020-08-27 2020-08-27 相变存储器及相变存储器的制作方法

Country Status (1)

Country Link
CN (1) CN111816766B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112271254B (zh) * 2020-10-27 2021-12-28 长江先进存储产业创新中心有限责任公司 相变存储器及相变存储器的制作方法
WO2022104505A1 (en) * 2020-11-17 2022-05-27 Yangtze Advanced Memory Industrial Innovation Center Co., Ltd A novel gap fill and cell structure for improved selector thermal reliability for 3d pcm
CN112234141B (zh) * 2020-12-11 2021-03-02 长江先进存储产业创新中心有限责任公司 相变存储器以及相变存储器的制造方法
CN112652713A (zh) * 2020-12-15 2021-04-13 华中科技大学 一种具有类超晶格结构的选通管及其制备方法
CN112599668A (zh) * 2020-12-15 2021-04-02 长江先进存储产业创新中心有限责任公司 相变存储器及其制造方法
CN112786784B (zh) * 2021-01-18 2022-11-01 长江先进存储产业创新中心有限责任公司 相变存储装置及其制作方法
CN113299827A (zh) * 2021-04-20 2021-08-24 长江先进存储产业创新中心有限责任公司 相变存储器及其制作方法
CN113517313B (zh) * 2021-04-26 2023-04-18 长江先进存储产业创新中心有限责任公司 三维存储器及其制造方法
CN113299684A (zh) * 2021-04-27 2021-08-24 长江先进存储产业创新中心有限责任公司 存储器地址线的制作方法
CN113437213A (zh) * 2021-06-02 2021-09-24 长江先进存储产业创新中心有限责任公司 相变存储器及相变存储器的制作方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012056808A1 (ja) * 2010-10-25 2012-05-03 日本碍子株式会社 セラミックス材料、半導体製造装置用部材、スパッタリングターゲット部材及びセラミックス材料の製造方法
CN102592997B (zh) * 2012-03-11 2014-08-06 复旦大学 一种栅控二极管半导体器件的制造方法
KR102485485B1 (ko) * 2016-01-08 2023-01-06 에스케이하이닉스 주식회사 스위칭 소자 및 이를 포함하는 저항 변화 메모리 장치
CN110707209B (zh) * 2019-09-03 2022-03-18 华中科技大学 一种三维堆叠相变存储器及其制备方法
CN110595455A (zh) * 2019-09-04 2019-12-20 东南大学 一种基于隧道磁阻效应的高精度双质量硅微陀螺仪装置

Also Published As

Publication number Publication date
CN111816766A (zh) 2020-10-23

Similar Documents

Publication Publication Date Title
CN111816766B (zh) 相变存储器及相变存储器的制作方法
US10396125B2 (en) Cross-point memory and methods for fabrication of same
KR100668846B1 (ko) 상변환 기억 소자의 제조방법
JP6059349B2 (ja) ３次元メモリアレイアーキテクチャ
US7670871B2 (en) Method of fabricating a phase-change memory
US8598564B2 (en) Nonvolatile semiconductor memory device and manufacturing method thereof
US7682866B2 (en) Non-planarized, self-aligned, non-volatile phase-change memory array and method of formation
CN112018239B (zh) 相变存储器及相变存储器的制作方法
CN101533892A (zh) 电阻式存储器器件和形成电阻式存储器器件的方法
CN112234141B (zh) 相变存储器以及相变存储器的制造方法
CN112271254B (zh) 相变存储器及相变存储器的制作方法
CN112599667A (zh) 一种相变存储器及其制作方法
US9114980B2 (en) Field focusing features in a ReRAM cell
KR102474306B1 (ko) 크로스-포인트 어레이 장치 및 이의 제조 방법
CN113594201A (zh) 相变存储器及其制作方法
CN113594202A (zh) 相变存储器及其制作方法
CN112951876B (zh) 相变存储器及其制作方法
CN116830201A (zh) 具有双向阈值开关的相变存储单元
CN109768159B (zh) 存储器件
CN112106136A (zh) 用于3d相变存储单元以改善编程并增大阵列尺寸的新替换位线和字线方案
CN112585758A (zh) 用于3d pcm的改进的选择器热可靠性的新颖间隙填充和单元结构
CN112655094B (zh) 用于3d x点存储器的凹陷衬垫限制单元结构和制造方法
CN113299827A (zh) 相变存储器及其制作方法
CN113594200A (zh) 相变存储器及其制作方法
CN112106202A (zh) 用于3D X-Point存储器以改善编程并增大阵列尺寸的具有减小的WL和BL电阻的新单元堆叠层

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant