JP7438901B2 - スイッチング回路および記憶装置 - Google Patents
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Description
本発明の実施形態は、スイッチング回路および記憶装置に関する。
近年、ニューロン回路を用いたニューラルネットワーク技術の開発が進められている。
Ｎａｔｕｒｅ Ｃｏｍｕｎｉｃａｔｉｏｎｓ ９，４６６１（２０１８）
発明が解決しようとする課題の一つは、ニューロンの動作の模倣が可能なスイッチング回路を提供することである。
実施形態のスイッチング回路は、第１のキャパシタと、第１のキャパシタに直列に接続された第１の抵抗と、第１のキャパシタおよび第１の抵抗の上方に設けられるとともに第１のキャパシタに並列に接続された第１のセレクタと、を含む第１の回路と、第２のキャパシタと、第２のキャパシタに直列に接続された第２の抵抗と、第２のキャパシタおよび第２の抵抗の上方に設けられるとともに第２のキャパシタに並列に接続された第２のセレクタと、を含み、第２の抵抗を介して第１の回路に接続された第２の回路と、を具備する。第１および第２のキャパシタは、半導体基板に設けられた第１および第２の下部電極と、第１および第２の下部電極の上に設けられた誘電体層と、誘電体層の上に設けられ、誘電体層とともに第１および第２の抵抗を構成する抵抗層と、抵抗層の上であって且つ誘電体層および抵抗層を挟んで第１の下部電極の反対側に設けられ、第１の下部電極とともに第１のキャパシタを構成する第１の上部電極と、抵抗層の上であって且つ誘電体層および抵抗層を挟んで第２の下部電極の反対側に設けられ、第２の下部電極とともに第２のキャパシタを構成する第２の上部電極と、を有する。
以下、実施形態について、図面を参照して説明する。図面に記載された各構成要素の厚さと平面寸法との関係、各構成要素の厚さの比率等は現物と異なる場合がある。また、実施形態において、実質的に同一の構成要素には同一の符号を付し適宜説明を省略する。
本明細書において「接続」とは物理的な接続だけでなく電気的な接続も含む。
（第１の実施形態）
スイッチング回路の回路構成例について以下に説明する。図１は、スイッチング回路の回路構成例を説明するための回路図である。スイッチング回路は、第１のキャパシタＣ１と第１の抵抗Ｒ１と第１のセレクタＳ１とを含む第１の回路ＳＣ１と、第２のキャパシタＣ２と第２の抵抗Ｒ２と第２のセレクタＳ２とを含む第２の回路ＳＣ２と、を具備する。
スイッチング回路の回路構成例について以下に説明する。図１は、スイッチング回路の回路構成例を説明するための回路図である。スイッチング回路は、第１のキャパシタＣ１と第１の抵抗Ｒ１と第１のセレクタＳ１とを含む第１の回路ＳＣ１と、第２のキャパシタＣ２と第２の抵抗Ｒ２と第２のセレクタＳ２とを含む第２の回路ＳＣ２と、を具備する。
第１の抵抗Ｒ１の一方の端子は、例えば入力信号ＩＮを受信するための信号線に接続される。
第１のキャパシタＣ１は、第１の抵抗Ｒ１に直列に接続される。第１のキャパシタＣ１の上部電極は、第１の抵抗Ｒ１の他方の端子に接続される。第１のキャパシタＣ１の下部電極は、例えば接地電位ＧＮＤを供給するための配線に接続される。
第１のセレクタＳ１は、第１のキャパシタＣ１に並列に接続される。第１のセレクタＳ１の第１の電極は、第１の抵抗Ｒ１の他方の端子に接続される。第１のセレクタＳ１の第２の電極は、第１の電圧Ｖ１を供給するための電源に接続される。第１の電圧Ｖ１は、例えば正電圧である。
第２の抵抗Ｒ２の一方の端子は、第１の抵抗Ｒ１の他方の端子および第１のセレクタＳ１の第１の電極に接続される。これにより、第２の回路ＳＣ２は、第２の抵抗Ｒ２を介して第１の回路ＳＣ１に接続される。
第２のキャパシタＣ２は、第２の抵抗Ｒ２に直列に接続される。第２のキャパシタＣ２の上部電極は、第２の抵抗Ｒ２の他方の端子に接続される。第２のキャパシタＣ２の下部電極は、例えば接地電位ＧＮＤを供給するための配線に接続される。第２のキャパシタＣ２の容量は、第１のキャパシタＣ１の容量より大きい。
第２のセレクタＳ２は、第２のキャパシタＣ２に並列に接続される。第２のセレクタＳ２の第１の電極は、第２の抵抗Ｒ２の他方の端子に接続される。第２のセレクタＳ２の第２の電極は、第２の電圧Ｖ２を供給するための電源に接続される。第２の電圧Ｖ２は、例えば負電圧である。
第１のセレクタＳ１および第２のセレクタＳ２は、非線形抵抗スイッチング素子である。第１のセレクタＳ１および第２のセレクタＳ２は、閾値電圧を超える電圧が印加されるとオン状態に変化する。
図１に示すスイッチング回路は、例えばニューロン回路に適用可能である。ニューロン回路は、ニューラルネットワークを構築する回路ユニットである。
ニューロンは、生体の神経を構成する細胞である。生体は、ニューロンの細胞膜の内外に複数のイオンを含み、細胞膜の内外でのイオンの濃度差に応じて膜電位を形成する。
ニューロンの細胞膜は、カリウムイオン（Ｋ＋）のみを透過するカリウムチャネルと、ナトリウムイオン（Ｎａ＋）のみを透過するナトリウムチャネルと、を有する。
静止時の上記細胞膜は、カリウムチャネルおよびナトリウムチャネルを閉じている。このときの膜電位を静止膜電位という。
ニューロンが電気的な刺激からなる信号を受信すると、膜電位が一時的に変化する。まず、過分極が起きることにより、ナトリウムチャネルが開いてナトリウムイオンが細胞膜の外側から内側に移動する。これにより膜電位が静止膜電位よりも低下する。次に、脱分極が起きることにより、カリウムチャネルが一時的に開いてカリウムイオンが細胞膜の内側から外側に流出する。これにより膜電位が静止膜電位よりも上昇する。その後、膜電位が一定の値を超えると、ナトリウムチャネルおよびカリウムチャネルは閉じるが、細胞膜を介してナトリウムイオンおよびカリウムイオンが移動するため、膜電位が静止膜電位未満に低下した後、静止膜電位に戻る。これらの動作により膜電位の変化に応じたスパイクを有するスパイク信号を形成する。上記スパイク信号の形成動作を発火動作ともいう。
図１に示すスイッチング回路は、ナトリウムチャネルに相当する第１のセレクタＳ１と、カリウムチャネルに相当する第２のセレクタＳ２と、を具備し、入力信号ＩＮの電圧値に応じて第１のセレクタＳ１および第２のセレクタＳ２のオン状態またはオフ状態が変化することにより、出力信号ＯＵＴの電圧値を変化させてスパイク信号を形成できる。これにより、生体のニューロンの発火動作を模倣できる。
次に、図１に示すスイッチング回路の構造例について以下に説明する。図２は、スイッチング回路の構造例を説明するための上面模式図である。図３は、スイッチング回路の構造例を説明するための断面模式図であり、図２の線分Ｘ１－Ｙ１における断面を示す。図４は、スイッチング回路の構造例を説明するための断面模式図であり、図１の線分Ｘ２－Ｙ２における断面を示す。
図１に示すスイッチング回路は、図２ないし図４に示すように、電極１１と、電極１２と、誘電体層２と、抵抗層３と、導電層４１と、導電層４２と、導電層４３と、電極５１と、電極５２と、スイッチング層６１と、スイッチング層６２と、電極７１と、電極７２と、配線８１と、配線８２と、配線８３と、コンタクト９１と、コンタクト９２と、を具備する。各構成要素の間には、必要に応じて酸化シリコン（ＳｉＯ２）等の絶縁体が設けられる。各構成要素は、例えばフォトリソグラフィ技術を用いて形成される。
電極１１および電極１２は、半導体基板１に設けられる。電極１１および電極１２は、例えば、リンやボロン等のドーパントを含有するドープドシリコンを含む。電極１１および電極１２は、例えば半導体基板１に設けられた酸化シリコン（ＳｉＯ２）等の絶縁体により電気的に分離される。電極１１は、図１に示す第１のキャパシタＣ１の下部電極を構成する。電極１２は、図１に示す第２のキャパシタＣ２の下部電極を構成する。
誘電体層２は、電極１１の上に設けられる。誘電体層２は、例えば酸化ハフニウム（ＨｆＯ３）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、酸化ジルコニウム（ＺｒＯ２）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、およびチタン酸バリウムストロンチウム（ＢａＳｒＴｉＯ３）からなる群より選ばれる少なくとも一つの材料を含む。これらの材料を用いることにより、誘電体層２の誘電率を高めることができる。
抵抗層３は、誘電体層２の上に設けられる。抵抗層３は、例えばポリシリコンを含む。抵抗層３は、誘電体層２とともに図１に示す第２の抵抗Ｒ２を電極１１と電極１２との間の領域に構成し、誘電体層２とともに第１の抵抗Ｒ１を電極１１と導電層４３との間の領域に構成する。抵抗層３は、例えばポリシリコンを含む。ポリシリコンを用いることにより、抵抗層３に安定的に高抵抗を付与できる。
導電層４１は、電極１１に対抗して抵抗層３の上に設けられる。換言すると、導電層４１は、誘電体層２および抵抗層３に対して電極１１の反対側に設けられる。導電層４１は、図１に示す第１のキャパシタＣ１の上部電極を構成する。
導電層４２は、電極１２に対抗して抵抗層３の上に設けられる。換言すると、導電層４２は、誘電体層２および抵抗層３に対して電極１２の反対側に設けられる。導電層４２は、図１に示す第２のキャパシタＣ２の上部電極を構成する。スイッチング回路は、導電層４２を介して出力信号ＯＵＴを送信する。
電極１１および導電層４１は、図１に示す第１のキャパシタＣ１を構成する。電極１２および導電層４２は、図１に示す第２のキャパシタＣ２を構成する。なお、電極１１と導電層４１との重畳部の面積よりも電極１２と導電層４２との重畳部の面積を大きくすることにより、第１のキャパシタＣ１の容量よりも第２のキャパシタＣ２の容量を大きくできる。
導電層４３は、抵抗層３の上に設けられる。スイッチング回路は、導電層４３を介して入力信号ＩＮを受信する。
導電層４１、導電層４２、および導電層４３は、例えば、チタン、タングステン、銅、およびアルミニウムからなる群より選ばれる少なくとも一つの元素を含む。
電極５１は、導電層４１の上に設けられる。電極５２は、導電層４２の上に設けられる。電極５１および電極５２は、例えば、カーボン、窒化カーボン、チタン、窒化チタン、タングステン、窒化タングステン、銅、およびアルミニウムからなる群より選ばれる少なくとも一つの元素を含む。電極５１は、図１に示す第１のセレクタＳ１の第１の電極を構成する。電極５２は、図１に示す第２のセレクタＳ２の第１の電極を構成する。
スイッチング層６１は、電極５１の上に設けられる。スイッチング層６２は、電極５２の上に設けられる。スイッチング層６１およびスイッチング層６２は、硫黄、セレン、およびテルルからなる群より選ばれる少なくとも一つのカルコゲン元素を含有する。
電極７１は、スイッチング層６１の上に設けられる。電極７２は、スイッチング層６２の上に設けられる。電極７１および電極７２は、例えば、カーボン、窒化カーボン、チタン、窒化チタン、タングステン、窒化タングステン、銅、およびアルミニウムからなる群より選ばれる少なくとも一つの元素を含む。電極７１は、図１に示す第１のセレクタＳ１の第２の電極を構成する。電極７２は、図１に示す第２のセレクタＳ２の第２の電極を構成する。
電極５１、スイッチング層６１、および電極７１は、図１に示す第１のセレクタＳ１を構成する。電極５２、スイッチング層６２、および電極７２は、図１に示す第２のセレクタＳ２を構成する。第１のセレクタＳ１および第２のセレクタＳ２は、上記スイッチング層に印加される電圧が閾値電圧より低いと、上記スイッチング層が絶縁体として機能し、オフ状態になる。第１のセレクタＳ１および第２のセレクタＳ２は、上記スイッチング層に印加される電圧が閾値電圧を超えると、上記スイッチング層の抵抗値が急激に低下して導電体として機能し、オン状態になる。
配線８１は、電極７１の上に設けられる。配線８１は、第１の電圧Ｖ１を供給する電源に接続される。配線８２は、電極７２の上に設けられる。配線８２は、第２の電圧Ｖ２を供給する電源に接続される。配線８３は、コンタクト９１を介して電極１１に接続されるとともに、コンタクト９２を介して電極１２に接続される。配線８３は、例えば接地電位ＧＮＤを供給する配線に接続される。
配線８１、配線８２、および配線８３は、例えば、チタン、タングステン、銅、およびアルミニウムからなる群より選ばれる少なくとも一つの元素を含む。
コンタクト９１およびコンタクト９２は、例えば、チタン、タングステン、銅、およびアルミニウムからなる群より選ばれる少なくとも一つの元素を含む。
以上のように、本実施形態のスイッチング回路は、半導体基板に対してセレクタをキャパシタおよび抵抗の上方に設けることにより、例えばキャパシタおよび抵抗を形成する際に高温の熱処理が必要であっても、例えばポリシリコン等の低融点材料を抵抗に使用できる。
従来のＣＭＯＳベースのニューロン回路は、ニューロンの十分な発火動作を模倣することが困難である。これは、ＧＰＵ等のプロセッサにおいてエネルギー効率の向上を妨げる原因であると考えられる。
近年のニューロン回路では、非線形抵抗スイッチング素子としてモット絶縁体を用いることが知られている。このニューロン回路により、ニューロンのようなストカスティックな動作をより模倣しやすくできる。しかしながら、モット絶縁体を用いたニューロン回路は、オフ電流や耐熱性の観点で不十分である。
これに対し、本実施形態のスイッチング回路は、非線形抵抗スイッチング素子としてカルコゲン元素を含むカルコゲナイド系セレクタを用いる。カルコゲナイド系セレクタは、モット絶縁体よりも高い耐熱性および低オフ電流を有するため実用上有利である。また、カルコゲナイド系セレクタは、ＣＭＯＳプロセスと高い親和性を有するプロセスにより形成できるため、製造プロセスの複雑化を抑制できる。
（第２の実施形態）
図５は、ニューロン回路を用いた記憶装置の構成例を説明するための模式図である。記憶装置は、複数のニューロン回路１００と、複数のニューロン回路１００の上方に設けられたメモリセルアレイ（クロスバーアレイともいう）と、を具備する。
図５は、ニューロン回路を用いた記憶装置の構成例を説明するための模式図である。記憶装置は、複数のニューロン回路１００と、複数のニューロン回路１００の上方に設けられたメモリセルアレイ（クロスバーアレイともいう）と、を具備する。
各ニューロン回路１００は、第１の実施形態のスイッチング回路に相当する。各ニューロン回路１００は、複数のワード線ＷＬの一つまたは複数のビット線ＢＬの一つに接続される。複数のワード線ＷＬおよび複数のビット線ＢＬは、互いに異なる方向に延在する。なお、ワード線ＷＬに接続されるニューロン回路１００またはビット線ＢＬに接続されるニューロン回路１００は、必ずしも設けられなくてもよい。
メモリセルアレイは、複数のメモリセルＭＣを備える。各メモリセルＭＣは、複数のワード線ＷＬの一つおよび複数のビット線ＢＬの一つに接続される。
各メモリセルＭＣは、例えば抵抗変化メモリ（ＲｅＲＡＭ）、相変化メモリ（ＰＣＭ）、磁気抵抗メモリ（ＭＲＡＭ）、またはスピン注入磁化反転型磁気メモリ（ＳＴＴ－ＭＲＡＭ）のメモリ層を有する。これらのメモリ層は、閾値電圧を超える電圧の印加により電気抵抗が変化する。
図５に示す記憶装置は、ワードＷＬおよびビット線ＢＬにより選択される各メモリセルＭＣのメモリ層に閾値電圧を超える電圧を印加してメモリ層の電気抵抗を変化させることにより、データを記憶できる。
図５に示す記憶装置では、ワード線ＷＬにニューロン回路１００を接続することにより、例えば入力側のニューロン回路１００からスパイク信号をワード線ＷＬに入力することができる。また、ビット線ＢＬにニューロン回路１００を接続することにより、例えばビット線ＢＬからの出力信号から出力側のニューロン回路１００によりスパイク信号を生成して出力することができる。
以上のように、記憶装置にニューロン回路１００を用いることにより、生体の動作を模倣するニューラルネットワークを構築できる。ニューロン回路１００は、ＣＭＯＳプロセスと高い親和性を有するプロセスにより形成できるため、製造プロセスの複雑化を抑制できる。さらに、上記記憶装置をＧＰＵ等のプロセッサに用いる場合にエネルギー効率を向上させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体基板、２…誘電体層、３…抵抗層、１１…電極、１２…電極、４１…導電層、４２…導電層、４３…導電層、５１…電極、５２…電極、６１…スイッチング層、６２…スイッチング層、７１…電極、７２…電極、８１…配線、８２…配線、８３…配線、９１…コンタクト、９２…コンタクト、１００…ニューロン回路、Ｃ１…第１のキャパシタ、Ｃ２…第２のキャパシタ、ＩＬ…入力信号線、ＩＮ…入力信号、ＭＣ…メモリセル、ＯＬ…出力信号線、ＯＵＴ…出力信号、Ｒ１…第１の抵抗、Ｒ２…第２の抵抗、Ｓ１…第１のセレクタ、Ｓ２…第２のセレクタ、ＳＣ１…第１の回路、ＳＣ２…第２の回路、Ｖ１…第１の電圧、Ｖ２…第２の電圧。
Claims (6)
- 第１のキャパシタと、前記第１のキャパシタに直列に接続された第１の抵抗と、前記第１のキャパシタおよび前記第１の抵抗の上方に設けられるとともに前記第１のキャパシタに並列に接続された第１のセレクタと、を含む第１の回路と、
第２のキャパシタと、前記第２のキャパシタに直列に接続された第２の抵抗と、前記第２のキャパシタおよび前記第２の抵抗の上方に設けられるとともに前記第２のキャパシタに並列に接続された第２のセレクタと、を含み、前記第２の抵抗を介して前記第１の回路に接続された第２の回路と、
を具備し、
前記第１および第２のキャパシタは、
半導体基板に設けられた第１および第２の下部電極と、
前記第１および第２の下部電極の上に設けられた誘電体層と、
前記誘電体層の上に設けられ、前記誘電体層とともに前記第１および第２の抵抗を構成する抵抗層と、
前記抵抗層の上であって且つ前記誘電体層および前記抵抗層を挟んで前記第１の下部電極の反対側に設けられ、前記第１の下部電極とともに前記第１のキャパシタを構成する第１の上部電極と、
前記抵抗層の上であって且つ前記誘電体層および前記抵抗層を挟んで前記第２の下部電極の反対側に設けられ、前記第２の下部電極とともに前記第２のキャパシタを構成する第２の上部電極と、を有する、スイッチング回路。 - 前記第１および第２のセレクタのそれぞれは、
第１の電極と、
第２の電極と、
前記第１および第２の電極の間に設けられ、硫黄、セレンおよびテルルからなる群より選ばれる少なくとも一つのカルコゲン元素を含有するスイッチング層と、
を有する、請求項１に記載のスイッチング回路。 - 前記抵抗層は、ポリシリコンを含む、請求項１または請求項２に記載のスイッチング回路。
- 前記誘電体層は、酸化ハフニウム、ケイ酸ハフニウム、ケイ酸ジルコニウム、酸化ジルコニウム、チタン酸ストロンチウム、およびチタン酸バリウムストロンチウムからなる群より選ばれる少なくとも一つの材料を含む、請求項１ないし請求項３のいずれか一項に記載のスイッチング回路。
- メモリセルと、
前記メモリセルに接続されたワード線と、
前記メモリセルに接続されたビット線と、
前記ワード線または前記ビット線に接続され、請求項１ないし請求項４のいずれか一項に記載のスイッチング回路を含むニューロン回路と、
を具備する、記憶装置。 - 前記メモリセルは、抵抗変化メモリ、相変化メモリ、磁気抵抗メモリ、またはスピン注入磁化反転型磁気メモリのメモリ層を有する、請求項５に記載の記憶装置。
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