TWI434408B - 電阻式記憶體及處理電阻式記憶體之方法 - Google Patents

電阻式記憶體及處理電阻式記憶體之方法 Download PDF

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Description

電阻式記憶體及處理電阻式記憶體之方法
本發明一般而言係關於半導體記憶體裝置及方法及系統，且更特定而言，係關於電阻式記憶體及處理電阻式記憶體之方法。
通常提供記憶體裝置作為電腦或其他電子裝置中之內部半導體積體電路。存在諸多不同類型之記憶體，其中包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、快閃記憶體及電阻式(例如電阻可變)記憶體及其他記憶體。電阻式記憶體之類型包含可程式化導體記憶體、相變隨機存取記憶體(PCRAM)及電阻式隨機存取記憶體(RRAM)及其他電阻式記憶體。
應高記憶體密度、高可靠性及低電力消耗之需要，記憶體裝置針對一寬廣範圍之電子應用用作非揮發性記憶體。非揮發性記憶體可用於例如個人電腦、可攜式記憶棒、固態磁碟機(SSD)、數位相機、蜂巢式電話、諸如MP3播放器之可攜式音樂播放器、電影播放器及其他電子裝置。
記憶體裝置可包含配置成一矩陣(例如，陣列)之若干記憶體單元。舉例而言，一存取裝置，諸如記憶體單元之二極體、一場效電晶體(FET)或雙極接面電晶體(BJT)可耦合至形成陣列之一「列」之一存取線，例如字線。每一記憶體單元之記憶體元件可耦合至陣列之一「行」中之一資料線，例如位元線。以此方式，可藉由一列解碼器來存取一記憶體單元之存取裝置，該列解碼器藉由選擇耦合至其等之閘極之字線來啟動一列記憶體單元。可藉由相依於與一特定記憶體單元之一經程式化狀態相關聯之電阻，致使不同電流在一列選定記憶體單元中流動來判定(例如，感測)該等記憶體元件之經程式化狀態。
記憶體單元可程式化(例如，寫入)為一期望狀態。亦即，可為一記憶體單元設定若干經程式化狀態中之一者，例如，電阻位準。舉例而言，一單位階單元(SLC)可表示兩個邏輯狀態中之一者，例如，1或0。電阻式記憶體單元亦可程式化為兩個以上經程式化狀態中之一者(諸如)以表示兩個以上二進制數位，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110或1110。此等單元可稱作多狀態記憶體單元、多數位單元或多位階單元(MLC)。
諸如RRAM之電阻式記憶體可藉由改變一電阻式記憶體元件之電阻位準來儲存資料。可藉由施加能量源(諸如正或負電脈衝，例如正或負電壓或電流脈衝)至一特定電阻式記憶體元件達一預定持續時間來將資料程式化為一選定RRAM單元。可藉由施加各種量值、極性及持續時間之電壓或電流將RRAM單元程式化為若干電阻位準。
用於處理(例如，製作)RRAM單元之方法可包含RRAM單元之平坦製作。亦即，RRAM單元可具有一平坦結構。然而，具有一平坦結構之RRAM單元可較大，例如，具有一平坦結構之RRAM單元可增加一RRAM裝置之大小。此外，具有一平坦結構之RRAM單元可不一致或錯誤地運行，例如，具有一平坦結構之一RRAM單元之經感測電阻位準可不同於彼單元所程式化之電阻位準。
本文中闡述電阻式記憶體及處理電阻式記憶體之方法。處理電阻式記憶體之一項或多項方法實施例包含：在一夾層電介質中之一開口中保形地形成一單元材料，使得一接縫形成於該單元材料中；藉由修改該接縫來形成一導電通路；及在該單元材料及該接縫上形成一電極。
根據本發明之若干實施例處理電阻式記憶體(例如，電阻式記憶體單元)可減小與該等電阻式記憶體單元相關聯之電阻式記憶體單元及/或記憶體裝置之大小。根據本發明之若干實施例處理電阻式記憶體亦可增加該電阻式記憶體之一致性及可靠性。舉例而言，根據本發明之若干實施例處理電阻式記憶體可減少與電阻式記憶體相關聯之錯誤資料讀取之數目。
在本發明之以下詳細闡述中，參照形成本發明之一部分之隨附圖式，且圖式中以圖解說明之方式顯示可如何實踐本發明之若干實施例。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之若干實施例，且應瞭解，可在不背離本發明之範疇之前提下利用其他實施例且可作出製程、電或機械改變。
將瞭解，可添加、交換及/或刪除本文中之各種實施例中所顯示之元件以便提供本發明之若干額外實施例。另外，將瞭解，圖式中所提供之該等元件之比例及相對標度既定圖解說明本發明之實施例且不應視為具一限定意義。本文中所使用之若干」某事物可係指一個或多個此類事物。舉例而言，若干記憶體裝置可係指一個或多個記憶體裝置。
圖1A至1G圖解說明與根據本發明之若干實施例形成一電阻式記憶體單元相關聯之製程步驟。圖1A圖解說明一電極102上之一夾層電介質104之一示意性剖視圖，其中一開口106位於夾層電介質104中。電極102可係(例如)鎢或鉑。夾層電介質104可係(例如)氧化物電介質，諸如二氧化矽(SiO2 )。夾層電介質104亦可係(例如)氮化物電介質，諸如氮化矽(Si3 N4 )。本發明之實施例並不限於一特定類型之夾層電介質材料或電極。
如熟習此項技術者將瞭解，可以若干種方式在電極102上形成夾層電介質104，包含化學氣相沈積(CVD)或原子層沈積(ALD)。然後可移除(例如，蝕刻及/或圖案化)夾層電介質104之一部分，以形成開口106。如圖1所示，開口106係鄰近電極102。
在若干實施例中，開口106可具有10至30奈米之一直徑。舉例而言，開口106可具有約22奈米、約25奈米或約27奈米之一直徑。然而，實施例並不限於開口106之一特定直徑。
圖1B圖解說明圖1A中所示結構在一後續處理步驟之後之一示意性剖視圖。圖1B包含形成於夾層電介質104上及夾層電介質104中之開口106中之一電阻式記憶體單元材料108。在若干實施例中，電阻式記憶體單元材料108可保形地形成於夾層電介質104上及開口106中。電阻式記憶體單元材料108可以若干種方式保形地形成於夾層電介質104上及開口106中，包含ALD、CVD及電鍍。此外，保形形成之方法可包含使電阻式記憶體單元材料108之一部分處於自下而上填充或選擇性模式。然而，本發明之實施例並不限於保形形成之一特定方法。所使用之保形形成之方法可相依於(例如)用於電阻式記憶體單元材料108之材料。
電阻式記憶體單元材料108可係(例如)一電阻隨機存取記憶體(RRAM)單元材料。RRAM單元材料可包含(例如)Gex Sey ，諸如Cux Oy 、WOx 、Nb2 O5 、Al2 O3 、Ta2 O5 、TiOx 、ZrOx 、Nix O及Fex O之二元金屬氧化物及/或可支援固相電解質行為之其他材料。其他RRAM單元材料可包含諸如經摻雜或未經摻雜之SrTiO3 、SrZrO3 及BaTiO3 之鈣鈦礦氧化物，諸如Pr(1-x) Cax MnO3 (PCMO)、La(1-x) CaxMnO3 (LCMO)及Ba(1-x) Srx TiO3 之巨磁阻材料，及諸如Bengala Rose、AlQ3 Ag、Cu-TCNQ、DDQ、TAPA之聚合物材料及基於螢光物之聚合物，以及其他類型之RRAM單元材料。
在若干實施例中，電阻式記憶體單元材料108可保形地形成(例如，保形地沈積)於夾層電介質104上及開口106中，使得一接縫(例如，圖1B中所示之接縫110-1及110-2)形成於電阻式記憶體單元材料108中。如圖1B中所示，該接縫可為電阻式記憶體單元材料108中之一開口，例如，其中電阻式記憶體單元材料108之對置側彼此接近使得電阻式記憶體單元材料108不完全填充開口106之一區。亦即，電阻式記憶體單元材料108可形成於夾層電介質104上及開口106中，使得電阻式記憶體單元材料依從於夾層電介質104且在電阻式記憶體單元材料108中形成一接縫。在若干實施例中，如本文中將進一步闡述，形成於電阻式記憶體單元材料108中之該接縫可經修改以在電阻式記憶體單元材料108中形成一導電通路。
圖1B圖解說明根據本發明之若干實施例可自電阻式記憶體單元材料108之保形形成產生之一第一接縫及一第二接縫，例如，接縫110-1及110-2。如圖1B中所示，接縫110-1及110-2具有不同之特性。區別特性可包含作為一沈積程序之終止部分之一部分之表面或近表面修改。
形成於電阻式記憶體單元材料108中之該接縫之特性可相依於電阻式記憶體單元材料108之保形形成發生之時間量。舉例而言，該接縫之直徑及/或深度可隨電阻式記憶體單元材料108之保形形成發生之時間量增加而減小。在圖1B中所圖解說明之實施例中，致使接縫110-1之形成之保形形成發生之時間量可大於致使接縫110-2之形成之保形形成發生之時間量。舉例而言，如本文中將進一步闡述，接縫110-1之直徑d1小於接縫110-2之直徑d2。另外，如圖1B中所示，接縫110-1之深度D1小於接縫110-2之深度D2，例如，接縫110-2之底部部分112-2比接縫110-1之底部部分112-1更接近電極102。
在若干實施例中，電阻式記憶體單元材料108可保形地形成於開口106中，使得接縫之底部與電極102之間存在電阻式記憶體單元材料108，例如，使得接縫不與電極102接觸。舉例而言，如圖1B中所示，接縫110-1及110-2保形地形成，使得接縫110-1及110-2之底部部分112-1及112-2之間存在電阻式記憶體單元材料108，例如，使得接縫110-1及110-2不與電極102接觸。
該接縫之底部與電極102之間之距離可相依於電阻式記憶體單元材料108之保形形成發生之時間量。舉例而言，該接縫之底部與電極102之間之距離可隨電阻式記憶體單元材料108之保形形成發生之時間量增加而增加。在圖1B中所圖解說明之實施例中，致使接縫110-1之形成之保形形成發生之時間量可大於致使接縫110-2之形成之保形形成發生之時間量。舉例而言，如圖1B中所示，底部部分112-1與電極102之間之距離大於底部部分112-2與電極102之間之距離。在若干實施例中，該接縫之底部與電極102之間之距離可在3埃至15埃之範圍中。然而，本發明之實施例並不限於此。舉例而言，該接縫之底部與電極102之間之距離可高達100埃。
圖1C圖解說明具有形成於其中之接縫110-1及110-2之電阻式記憶體單元材料108之一示意性俯視圖。亦即，圖1C圖解說明圖1B中所示之電阻式記憶體單元材料108之保形形成之一示意性俯視圖。如圖1C中所示，接縫110-1之直徑d1小於接縫110-2之直徑d2。
在若干實施例中，形成於電阻式記憶體單元材料108中之接縫(例如，接縫110-1及110-2)可具有0.5至5.0奈米之一直徑。舉例而言，該接縫可具有約1奈米之一直徑。可(例如)在接縫之頂部處量測該接縫之直徑。
根據本發明之若干實施例，形成於電阻式記憶體單元材料108中之接縫之特性(例如，接縫之深度及/或直徑，及/或接縫之底部與電極102之間之距離)可因電阻式記憶體單元材料108在夾層電介質104上及開口106中之保形形成而產生。然而，使用先前方法(例如，平坦製作)可能不可達成接縫之此等特性。
圖1D圖解說明圖1B及1C中所示之結構在一後續處理步驟之後之一示意性剖視圖。圖1D包含形成於電阻式記憶體單元材料108上及電阻式記憶體單元材料108中之一接縫110中(例如，內)之一細絲114。細絲114可為一改性劑材料，該改性劑材料係不同於電阻式記憶體單元材料108及/或在接縫110中形成一導電通路使得接縫110為一導電通路之一材料。亦即，在接縫110中形成細絲114可修改接縫110以在電阻式記憶體單元材料108中形成一導電通路，細絲114可係(例如)諸如銀及銅之一金屬，或諸如銅氧化物及銀氧化物之一金屬氧化物。亦即，細絲114可係(例如)在固相中容易被氧化或還原之諸如銅及銀之一金屬。細絲114可係一額外(例如，頂部)電極結構(諸如結合圖1G所闡述之電極116)之一部分。
在若干實施例中，細絲114可係一細絲源材料。亦即，細絲114可含有可在電阻式記憶體單元材料108內形成一細絲之原子。
細絲(例如，細絲源材料114)可以若干種方式形成於電阻式記憶體單元材料108上及接縫110中，包含旋塗、噴濺、ALD、CVD及冷凝。在接縫110中形成細絲源材料114可增加細絲源材料114中之原子之濃度。因可增加細絲源材料114中之原子之濃度，細絲源材料114可係一薄材料，例如，細絲源材料114可具有小於電阻式記憶體單元材料108之厚度之一厚度，如圖1D中所示。
如圖1D中所示，細絲源材料114可形成於接縫110中，使得細絲源材料114之一末端鄰近接縫110之底部部分112。因細絲源材料114之該末端可鄰近接縫110之底部部分112，細絲源材料114之該末端與電極102之間可存在電阻式記憶體單元材料108，細絲源材料114可不與電極102接觸，及/或細絲源材料114之該末端與電極102之間之距離可在3埃至15埃之範圍中。細絲源材料114亦可形成於接縫110中，使得細絲源材料114完全填充接縫110，如圖1D中所示。
在若干實施例中，細絲源材料114在其形成於電阻式記憶體單元材料104上及接縫110中之後可被加熱。加熱細絲源材料114可將原子自細絲源材料114擴散至電阻式記憶體單元材料104中。
如前文所闡述，在接縫110中形成細絲源材料114可修改接縫110以在電阻式記憶體單元材料108中形成一導電通路。此導電通路可在不在細絲源材料114之末端與底部電極102之間形成任何額外材料之情形下形成以將細絲源材料114之末端耦合至底部電極102。更確切而言，該導電通路可包含沿自細絲源材料114之末端至底部電極102之一路徑延伸穿過電阻式記憶體單元材料108中之區115之一導電路徑。亦即，該導電通路可在僅在細絲源材料114之末端與底部電極材料102之間形成電阻式記憶體單元材料108(例如，電阻式記憶體單元材料108僅在區115中)之情形下形成。
圖1E圖解說明圖1D中所示之結構在一後續處理步驟之後之一示意性剖視圖。在圖1E中，電阻式記憶體單元材料108之一部分及細絲源材料114之一部分被移除。可以若干種方式移除(例如，蝕刻及/或圖案化)電阻式記憶體單元材料108及細絲源材料114之該等經移除部分，包含化學機械拋光(CMP)及毯覆式蝕刻。
電阻式記憶體單元材料108之經移除部分可包含(例如)電阻式記憶體單元材料108之不在開口106中之部分。細絲源材料114之經移除部分可包含(例如)細絲源材料114之不在接縫110中之部分。如圖1E中所示，移除電阻式記憶體單元材料108及細絲源材料114之此等部分可曝露夾層電介質104。
圖1F圖解說明圖1E之一示意性俯視圖。在若干實施例中，細絲源材料114可具有0.5至5.0奈米之一直徑d。舉例而言，細絲源材料114可具有約1奈米之一直徑d。細絲源材料114之直徑d可對應於接縫110之直徑。例如，在其中細絲源材料114完全填充接縫110之實施例中，細絲源材料114之直徑d可對應於接縫110之頂部處接縫110之直徑。
圖1G圖解說明圖1E及1F中所示之結構在一後續處理步驟之後之一示意性剖視圖。圖1G包含形成於夾層電介質104上之一電極116、電阻式記憶體單元材料108及細絲源材料114。電極116可係(例如)鎢或鉑。熟習此項技術者將瞭解，可以若干種方式在夾層電介質104、電阻式記憶體單元材料108及細絲源材料114上形成(例如，沈積及圖案化)電極116。在若干實施例中，細絲源材料114可係電極116之結構之一部分，如前文所闡述。
圖1G中所圖解說明之結構可係一電阻式記憶體單元之一組成部分，例如部分。舉例而言，圖1G中所圖解說明之結構可係一RRAM單元(例如，圖2中所示之記憶體單元212)之一組成部分。
根據本發明之若干實施例處理之電阻式記憶體單元(例如，RRAM單元)可減小該等電阻式記憶體單元及/或與該等電阻式記憶體單元相關聯之記憶體裝置之大小。根據本發明之若干實施例處理之電阻式記憶體單元亦可有增加之一致性及可靠性。舉例而言，根據本發明之若干實施例處理之電阻式記憶體單元與根據先前方法(例如，平坦製作)處理之記憶體單元相比具有增加之可靠性。
作為一項實例，電阻式記憶體單元材料108中之接縫110之底部部分112(例如，細絲源材料114之末端)與電極102之間之距離可在3埃至15埃之範圍中，如前文所闡述，其可減小該電阻式記憶體單元之大小。此距離亦可改良細絲源材料114之效能，其可增加電阻式記憶體單元(例如，圖2中所示之記憶體單元212)之一致性及可靠性。根據本發明之若干實施例，此距離可因電阻式記憶體單元材料108在夾層電介質104上及開口106中之保形形成而產生。然而，使用先前方法(例如，平坦製作)可能不可達成此距離。
另外，開口106可有10至30奈米之一直徑，如前文所闡述。此外，電阻式記憶體單元材料108中之接縫110(例如，細絲源材料114)可具有0.5至5.0奈米之一直徑，如前文所闡述。此等尺寸亦可減小電阻式記憶體單元之大小。根據本發明之若干實施例，此等尺寸可因電阻式記憶體單元材料108在夾層電介質104上及開口106中之保形形成而產生。然而，使用先前方法(例如，平坦製作)可能不可達成此等尺寸。
根據本發明之若干實施例處理之電阻式記憶體單元亦可減小電阻式記憶體單元材料108中之晶界之效應。舉例而言，電阻式記憶體單元材料108可含有晶界，且細絲源材料114可沿該等晶界較快地擴散。然而，本發明之實施例可將晶界互動區域限制於細絲源材料114之中心點，例如，電阻式記憶體單元材料108中之接縫110之中心點。此可減少與該等晶界相關聯之故障，此可增加電阻式記憶體單元之一致性及可靠性。根據本發明之若干實施例，此晶界區域互動限制可因電阻式記憶體單元材料108在夾層電介質104上及開口106中之保形形成而產生。然而，使用先前方法(例如，平坦製作)可能不可達成此晶界區域互動限制。
圖2圖解說明根據本發明之若干實施例之一電阻式記憶體200之一功能方塊圖。如圖2中所示，電阻式記憶體200包含電阻式記憶體結構202。電阻式記憶體結構202可係根據本發明之若干實施例處理之一結構。舉例而言，電阻式記憶體結構202可係於圖1G中所圖解說明之結構。
在圖2中，存取裝置210與電阻式記憶體結構202串聯耦合以形成記憶體單元212。記憶體單元212耦合至資料線，例如，位元線220及源極線222。存取裝置210可用作一開關以用於啟用及停用穿過電阻式記憶體結構202之電流流動。存取裝置210可係(例如)一閘極耦合至存取線(例如，字線224)之一電晶體，諸如一場效電晶體(FET)或雙極接面電晶體(BJT)。因此，當給字線224通電時，可接通存取裝置210，藉此經由電阻式記憶體結構202完成源極線222與位元線220之間之電路。
在若干實施例中，位元線220及源極線222耦合至用於感測(例如，自記憶體單元212讀取)之邏輯及用於程式化(例如，寫入)記憶體單元212之邏輯。例如，如圖2中所示，讀取/寫入控制多工器230具有耦合至位元線220之一輸出。讀取/寫入控制多工器230可由讀取/寫入控制邏輯線232控制以在耦合至雙極寫入脈衝產生器226之一第一輸入與耦合至讀取感測邏輯228之一第二輸入之間進行選擇。施加於電阻式記憶體結構202用於程式化之電壓或電流之量值、極性及/或持續時間可藉由其在與記憶體單元212相關聯之位元線220與源極線222之間之施加來控制。
在若干實施例中，在一寫入操作期間，偏壓產生器229可經由雙極寫入脈衝產生器226在與記憶體單元212相關聯之位元線220與源極線222之間建立一寫入偏壓電壓電位差，例如，一固定電壓。該寫入偏壓電壓可致使一特定量值之電流流動穿過電阻式記憶體結構202，其可將電阻式記憶體結構202之電阻改變為一特定電阻。該特定電阻可對應於電阻式記憶體結構202之經程式化狀態。
在若干實施例中，在一讀取操作期間，偏壓產生器129可經由讀取感測邏輯228在與記憶體單元212相關聯之位元線220與源極線222之間建立一讀取偏壓電壓電位差，例如，一固定電壓。該讀取偏壓電壓可致使一特定量值之電流對應於電阻式記憶體結構202之電阻而流動。例如，根據歐姆定律，電阻式記憶體結構202之電阻越大，針對一給定讀取偏壓電壓流動之電流越小。可藉由讀取感測邏輯228感測在一讀取操作期間流動穿過電阻式記憶體結構202之電流量(或與其成比例之一電壓)，例如，一感測放大器(圖中未展示)可比較一電路導出輸入與對應於兩個經程式化狀態之間之一邊界條件之一參考輸入，以判定對應於電阻式記憶體結構202之當前電阻所表示之經程式化狀態之一輸出。
在若干實施例中，可將一讀取電流施加穿過電阻式記憶體結構202，從而致使開發一對應電壓，其可被感測且與一參考電壓相比較。根據該比較，可(例如)基於歐姆定律之原理判定電阻式記憶體結構202之電阻。
儘管圖2圖解說明且以上論述闡述一特定讀取及寫入邏輯配置，但熟習此項技術者將瞭解本發明之若干實施例可使用用於切換及/或程式化電阻式記憶體結構202之邏輯之其他組態來實施。此外，熟習此項技術者將瞭解，電阻式記憶體200可包含圖2中未顯示之額外元件及/或電路，以便不使本發明之實施例模糊。
結論
本文中闡述電阻式記憶體及處理電阻式記憶體之方法。處理電阻式記憶體之一項或多項方法實施例包含：在一夾層電介質中之一開口中保形地形成一單元材料，使得一接縫形成於該單元材料中；藉由修改該接縫來形成一導電通路；及在該單元材料及該接縫上形成一電極。
儘管本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解，經計算以達成相同結果之一配置可替代所顯示之具體實施例。本發明既定涵蓋本發明之各種實施例之更改或變化形式。應瞭解，已以一說明性方式而非一限制性方式作出以上闡述。在審閱以上闡述後，熟習此項技術者將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之各種實施例之範疇包含其中使用以上結構及方法之其他應用。因此，本發明之各種實施例之範疇應參考隨附申請專利範圍連同該申請專利範圍授權之等效物之全部範圍來判定。
在前述實施方式中，出於簡化本發明之目的，將各種特性一起集合於一單項實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多之特性之一意圖。而是，如以下申請專利範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特性。因此，將以下申請專利範圍併入實施方式中，其中每一請求項獨立地作為一單獨實施例。
102．．．電極
104．．．夾層電介質
106．．．開口
108．．．電阻式記憶體單元材料
110．．．接縫
110-1．．．接縫
110-2．．．接縫
112．．．底部部分
112-1．．．底部部分
112-2．．．底部部分
114．．．細絲
115．．．區
116．．．電極
200．．．電阻式記憶體
202．．．電阻式記憶體結構
210．．．存取裝置
212．．．記憶體單元
220．．．位元線
222．．．源極線
224．．．字線
226．．．雙極寫入脈衝產生器
228．．．讀取感測邏輯
229．．．偏壓產生器
230．．．讀取/寫入控制多工器
232．．．讀取/寫入控制邏輯線
圖1A至1G圖解說明與根據本發明之若干實施例形成一電阻式記憶體單元相關聯之製程步驟。
圖2圖解說明根據本發明之若干實施例之一電阻式記憶體之一功能方塊圖。
102．．．電極
104．．．夾層電介質
108．．．電阻式記憶體單元材料
112．．．底部部分
114．．．細絲源材料
115．．．區
116．．．電極

Claims (31)

  1. 一種處理一電阻式記憶體單元之方法，其包括：在一夾層電介質中之一開口中保形地形成一單元材料，使得一接縫形成於該單元材料中；藉由修改該接縫來形成一導電通路；及在該單元材料及該接縫上形成一電極。
  2. 如請求項1之方法，其中修改該接縫包含在該接縫中形成一細絲。
  3. 如請求項2之方法，其中該方法包含在於該接縫中形成該細絲之後加熱該細絲。
  4. 如請求項2之方法，其中該細絲係一細絲源材料。
  5. 如請求項1之方法，其中該方法包含：在該開口中保形地形成該單元材料，使得單元材料形成於該接縫之一底部與鄰近該開口之一額外電極之間；及形成該導電通路不包含形成將該接縫之該底部耦合至該底部電極之一額外材料。
  6. 一種處理一電阻式隨機存取記憶體(RRAM)單元之方法，其包括：藉由在一夾層電介質中之一開口中保形地沈積一單元材料來在該單元材料中形成一接縫；藉由修改該接縫來在該單元材料中形成一導電通路；及在該單元材料及該接縫上形成一電極。
  7. 如請求項6之方法，其中修改該接縫包含在該接縫中形成一細絲。
  8. 如請求項6之方法，其中該方法包含在該開口中保形地沈積該單元材料，使得單元材料形成於該接縫之一底部與鄰近該開口之一額外電極之間。
  9. 如請求項8之方法，其中僅在該接縫之該底部與該額外電極之間形成單元材料。
  10. 如請求項6之方法，其中該方法包含在於該單元材料及該接縫上形成該電極之前移除該單元材料之一部分。
  11. 一種處理一電阻式記憶體單元之方法，其包括：在一夾層電介質中之一開口中保形地形成一電阻式記憶體單元材料，使得一接縫形成於該電阻式記憶體單元材料中；在該接縫中形成一細絲；及在該電阻式記憶體單元材料及細絲上形成一電極。
  12. 如請求項11之方法，其中該方法包含用不同於該電阻式記憶體單元材料之一材料形成該細絲。
  13. 如請求項11之方法，其中該方法包含在於該接縫中形成該細絲之後且在於該電阻式記憶體單元材料及細絲上形成該電極之前將原子自該細絲擴散至該電阻式記憶體單元材料。
  14. 如請求項13之方法，其中該方法包含藉由加熱該細絲來將原子自該細絲擴散。
  15. 如請求項11之方法，其中該方法包含在該開口中保形地形成該電阻式記憶體單元材料，使得該接縫不與鄰近該開口之一額外電極接觸。
  16. 如請求項11之方法，其中該方法包含在該接縫中形成該細絲使得該細絲完全填充該接縫。
  17. 一種電阻式記憶體單元，其包括：具有一開口之一夾層電介質；保形地形成於該開口中之一單元材料，使得該單元材料包括一接縫；該單元材料之該接縫中之一導電通路；及在該單元材料及該導電通路上之一電極。
  18. 如請求項17之電阻式記憶體單元，其中該導電通路包含一細絲。
  19. 如請求項18之電阻式記憶體單元，其中該細絲係一金屬或一金屬氧化物。
  20. 如請求項17之電阻式記憶體單元，其中該單元材料係一金屬氧化物。
  21. 如請求項17之電阻式記憶體單元，其中該導電通路具有0.5奈米至5.0奈米之一直徑。
  22. 如請求項17之電阻式記憶體單元，其中該開口具有10至30奈米之一直徑。
  23. 一種電阻式隨機存取記憶體(RRAM)單元，其包括：具有一開口之一夾層電介質；一電阻式記憶體單元材料，其保形地形成於該開口中使得該單元材料包含一接縫；該接縫中之一細絲；及該電阻式記憶體單元材料及細絲上之一電極。
  24. 如請求項23之RRAM單元，其中該細絲係不同於該電阻式記憶體單元材料之一材料。
  25. 如請求項23之RRAM單元，其中該電阻式記憶體單元材料係Gex Sey 。
  26. 如請求項23之RRAM單元，其中：該RRAM單元包含鄰近該夾層電介質中之該開口之一額外電極；且該接縫中之該細絲之一末端係距該額外電極3埃至15埃之一距離。
  27. 如請求項26之RRAM單元，其中該RRAM單元僅在該額外電極與該細絲之該末端之間包含電阻式記憶體單元材料。
  28. 如請求項23之RRAM單元，其中該細絲具有約1奈米之一直徑。
  29. 如請求項23之RRAM單元，其中該細絲係一細絲源材料。
  30. 一種電阻式記憶體單元，包括：具有一開口之一夾層電介質；保形地形成一單元材料於該開口中；該單元材料中之一導電通路，其中該導電通路具有0.5至5.0奈米之一直徑；及在該單元材料及該導電通路上之一電極。
  31. 一種電阻式記憶體單元，包括：具有一開口之一夾層電介質，其中該開口具有10至30 奈米之一直徑；保形地形成一單元材料於該開口中；該單元材料中之一導電通路；及在該單元材料及該導電通路上之一電極。
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