KR20120117923A - 저항 메모리 및 저항 메모리를 처리하는 방법 - Google Patents

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존 에이. 스마이스 3세
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Abstract

저항 메모리 및 저항 메모리를 처리하는 방법이 기술된다. 저항 메모리를 처리하는 하나 이상의 방법 실시예는 셀 물질에 심(seam)이 형성되도록 층간 유전체 내 개구에 셀 물질을 순응적으로 형성하는 단계; 상기 심을 변성시키는 것에 의해 전도성 경로를 형성하는 단계; 및 상기 셀 물질과 심 위에 전극을 형성하는 단계를 포함한다.

Description

저항 메모리 및 저항 메모리를 처리하는 방법{RESISTIVE MEMORY AND METHODS OF PROCESSING RESISTIVE MEMORY}
본 발명은 일반적으로 반도체 메모리 디바이스 및 방법, 및 시스템에 관한 것으로, 특히, 저항 메모리 및 저항 메모리를 처리하는 방법에 관한 것이다.
메모리 디바이스는 일반적으로 컴퓨터나 다른 전자 디바이스에서 내부 회로, 반도체 회로, 집적 회로로 제공된다. 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기 동적 랜덤 액세스 메모리(SDRAM), 플래쉬 메모리 및 저항 메모리, 예를 들어, 특히 저항 가변 메모리를 포함하는 많은 여러 유형의 메모리들이 있다. 저항 메모리의 유형은 특히 프로그래밍 가능한 전도체 메모리, 위상 변화 랜덤 액세스 메모리(PCRAM) 및 저항 랜덤 액세스 메모리(resistive random access memory: RRAM)를 포함한다.
메모리 디바이스는 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 필요로 하는 폭넓은 전자 응용을 위한 비휘발성 메모리로 사용된다. 비휘발성 메모리는 예를 들어, 퍼스널 컴퓨터, 휴대용 메모리 스틱, 고체 상태 드라이브(SSD), 디지털 카메라, 셀룰러 전화, MP3와 같은 휴대용 뮤직 플레이어, 영화 플레이어 및 다른 전자 디바이스에 사용될 수 있다.
메모리 디바이스는 매트릭스, 예를 들어 어레이로 배열된 다수의 메모리 셀을 포함할 수 있다. 예를 들어, 메모리 셀의 다이오드, 전계 효과 트랜지스터(FET) 또는 바이폴러 접합 트랜지스터(BJT)와 같은 액세스 디바이스는 액세스 라인, 예를 들어, 워드 라인에 연결되어 어레이의 "행"을 형성할 수 있다. 각 메모리 셀의 메모리 요소는 어레이의 "열"에 데이터 라인, 예를 들어, 비트 라인과 연결될 수 있다. 이런 방식으로, 메모리 셀의 액세스 디바이스는 그 게이트에 연결된 워드 라인을 선택하는 것에 의해 메모리 셀의 행을 작동시키는 행 디코더를 통해 액세스될 수 있다. 선택된 메모리 셀의 행의 프로그래밍된 상태는 특정 메모리 셀에 대해 프로그래밍된 상태와 연관된 저항에 따라 메모리 요소에 서로 다른 전류가 흐르게 하는 것에 의해 결정될 수 있는데, 예를 들어 센싱될 수 있다.
메모리 셀은 예를 들어 원하는 상태로 프로그래밍될 수 있는데, 예를 들어 기록될 수 있다. 즉, 다수의 프로그래밍된 상태, 예를 들어 저항 레벨 중 하나가 메모리 셀에 대해 설정될 수 있다. 예를 들어, 단일 레벨의 셀(SLC)은 2개의 논리 상태 중 하나, 예를 들어, 1 또는 0을 나타낼 수 있다. 저항 메모리 셀은 또한 2개를 초과하는 이진 비트, 예를 들어, 1111, 0111, 0011, 1011, 1001, 0001, 0101, 1101, 1100, 0100, 0000, 1000, 1010, 0010, 0110 또는 1110을 나타내는 것과 같은 2개를 초과하는 프로그래밍된 상태 중 하나로 프로그래밍될 수 있다. 이러한 셀은 다중 상태 메모리 셀, 다중 디지트 셀 또는 다중 레벨 셀(MLC)이라고 언급될 수 있다.
RRAM과 같은 저항 메모리는 저항 메모리 요소의 저항 레벨을 변경시키는 것에 의해 데이터를 저장할 수 있다. 데이터는 양 또는 음의 전기 펄스, 예를 들어, 양 또는 음의 전압 또는 전류 펄스와 같은 에너지 소스를 미리 결정된 지속시간 동안 특정 저항 메모리 요소에 인가하는 것에 의해 선택된 RRAM 셀에 프로그래밍될 수 있다. RRAM 셀은 여러 크기, 극성 및 지속시간의 전압 또는 전류를 인가하는 것에 의해 다수의 저항 레벨로 프로그래밍될 수 있다.
RRAM 셀을 처리, 예를 들어, 제조하는 방법은 RRAM 셀의 평면 제조를 포함할 수 있다. 즉, RRAM 셀은 평면 구조를 구비할 수 있다. 그러나, 평면 구조를 가지는 RRAM 셀은 클 수 있으며, 예를 들어 평면 구조를 가지는 RRAM 셀은 RRAM 디바이스의 사이즈를 증가시킬 수 있다. 나아가, 평면 구조를 가지는 RRAM 셀은 비일관적으로 또는 오류 있게 동작할 수 있으며, 예를 들어, 평면 구조를 가지는 RRAM 셀의 센싱된 저항 레벨은 이 셀이 프로그래밍된 저항 레벨과는 다를 수 있다.
도 1a 내지 도 1g는 본 발명의 다수의 실시예에 따른 저항 메모리 셀을 형성하는 것과 연관된 공정 단계를 도시한 도면;
도 2는 본 발명의 다수의 실시예에 따른 저항 메모리의 기능 블록도.
저항 메모리와 저항 메모리를 처리하는 방법이 개시된다. 저항 메모리를 처리하는 하나 이상의 방법 실시예는 셀 물질에 심(seam)이 형성되도록 층간 유전체 내 개구에 셀 물질을 순응적으로 형성하는 단계; 상기 심을 변성시키는 것에 의해 전도성 경로를 형성하는 단계; 및 상기 셀 물질과 심 위에 전극을 형성하는 단계를 포함한다.
본 발명의 다수의 실시예에 따라 저항 메모리, 예를 들어, 저항 메모리 셀을 처리하는 것은 저항 메모리 셀 및/또는 저항 메모리 셀과 연관된 메모리 디바이스의 사이즈를 감소시킬 수 있다. 본 발명의 다수의 실시예에 따라 저항 메모리를 처리하는 것은 저항 메모리의 일관성과 신뢰성을 더 증가시킬 수 있다. 예를 들어, 본 발명의 실시예에 따라 저항 메모리를 처리하는 것은 저항 메모리와 연관된 오류 데이터 판독의 수를 감소시킬 수 있다.
본 발명의 이하 상세한 설명에서, 그 일부를 형성하며 본 발명의 다수의 실시예가 실시될 수 있는 예를 도시하는 첨부 도면을 참조한다. 이들 실시예는 이 기술 분야에 통상의 지식을 가진 자가 본 발명의 다수의 실시예를 실시할 수 있을 만큼 충분히 상세히 기술되고, 다른 실시예도 사용될 수 있고 공정, 전기 또는 기계적 변경이 본 발명의 범위를 벗어남이 없이 이루어질 수 있다는 것이 이해되어야 할 것이다.
이해될 수 있는 바와 같이, 여러 실시예에 도시된 요소는 본 발명의 다수의 추가적인 실시예를 제공하기 위하여 추가되거나 교환되거나 및/또는 제거될 수 있다. 나아가, 이해될 수 있는 바와 같이, 도면에 제공된 요소의 비율과 상대적인 스케일은 본 발명의 실시예를 예시하는 것일 뿐 발명을 제한하려는 것이 전혀 아니다. 본 명세서에 사용된 바와 같이 "다수의" 라는 용어는 종종 하나 이상의 것을 언급할 수 있다. 예를 들어, 다수의 메모리 디바이스는 하나 이상의 메모리 디바이스를 언급할 수 있다.
도 1a 내지 도 1g는 본 발명의 다수의 실시예에 따라 저항 메모리 셀을 형성하는 것과 연관된 공정 단계를 예시한다. 도 1a는, 층간 유전체(104)에 개구(106)가 있는 채로, 전극(102) 위에 있는 층간 유전체(104)의 개략 단면도를 도시한다. 전극(102)은 예를 들어, 텅스텐이나 백금일 수 있다. 층간 유전체(104)는 예를 들어, 실리콘 이산화물(SiO2)과 같은 산화물 유전체일 수 있다. 층간 유전체(104)는 또한 예를 들어 실리콘 질화물(Si3N4)과 같은 질화물 유전체일 수 있다. 본 발명의 실시예는 특정 유형의 층간 유전체 물질이나 전극으로 제한되는 것은 아니다.
층간 유전체(104)는 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이 화학적 증기 증착(CVD) 또는 원자층 증착(ALD)을 포함하는 다수의 방식으로 전극(102) 위에 형성될 수 있다. 층간 유전체(104)의 일부분이 제거되고 예를 들어 에칭 및/또는 패터닝되어 개구(106)를 형성할 수 있다. 개구(106)는 도 1에 도시된 바와 같이 전극(102)에 인접하고 있다.
다수의 실시예에서, 개구(106)는 10 내지 30 나노미터의 직경을 가질 수 있다. 예를 들어, 개구(106)는 대략 22나노미터, 대략 25나노미터 또는 대략 27나노미터의 직경을 가질 수 있다. 그러나, 실시예는 개구(106)의 특정 직경으로 제한되는 것은 아니다.
도 1b는 후속 처리 단계 후에 도 1a에 도시된 구조물의 개략 단면도를 도시한다. 도 1b는 층간 유전체(104) 내 개구(106)에 그리고 층간 유전체(104) 위에 형성된 저항 메모리 셀 물질(108)을 포함한다. 다수의 실시예에서, 저항 메모리 셀 물질(108)은 층간 유전체(104) 위에 그리고 개구(106) 내에 순응적으로 형성될 수 있다. 저항 메모리 셀 물질(108)은 ALD, CVD 및 도금을 포함하는 다수의 방식으로 층간 유전체(104) 위에 그리고 개구(106) 내에 순응적으로 형성될 수 있다. 나아가, 순응적으로 형성하는 방법은 하부에서 상부로 충전하는 또는 선택적 모드에 있는 저항 메모리 셀 물질(108)의 일부분을 가지는 단계를 포함할 수 있다. 그러나, 본 발명의 실시예는 순응적으로 형성하는 특정 방법으로 제한되는 것은 아니다. 순응적으로 형성하는 방법은 예를 들어 저항 메모리 셀 물질(108)에 사용되는 물질에 따라 달라질 수 있다.
저항 메모리 셀 물질(108)은 예를 들어 저항 랜덤 액세스 메모리(RRAM) 셀 물질일 수 있다. RRAM 셀 물질은 예를 들어 GexSey, 이진 금속 산화물, 예를 들어 CuxOy, WOx, Nb2O5, Al2O3, Ta2O5, TiOx, ZrOx, NixO 및 FexO 및/또는 고체 위상 전해질 거동을 지원할 수 있는 다른 물질을 포함할 수 있다. 다른 RRAM 셀 물질은 다른 유형의 RRAM 셀 물질 중에서 도핑되거나 도핑되지 않은 SrTiO3, SrZrO3 및 BaTiO3와 같은 페로브스카이트 산화물(perovskite oxides), Pr(1-x)CaxMnO3(PCMO), La(1-x)CaxMnO3(LCMO) 및 Ba(1-x)SrxTiO3와 같은 거대한 자기 저항 물질(colossal magnetoresistive materials), 벤갈라 로제(Bengala Rose), AlQ3Ag, Cu-TCNQ, DDQ, TAPA 및 플루오레신(Fluorescine) 기반 폴리머와 같은 폴리머 물질을 포함할 수 있다.
다수의 실시예에서, 저항 메모리 셀 물질(108)은 도 1b에 도시된 심(seam), 예를 들어, 심(110-1, 110-2)이 저항 메모리 셀 물질(108)에 형성되도록 층간 유전체(104) 위에 그리고 개구(106) 내에 순응적으로 형성된, 예를 들어 순응적으로 증착될 수 있다. 도 1b에 도시된 바와 같이, 이 심은 저항 메모리 셀 물질(108), 예를 들어, 저항 메모리 셀 물질(108)이 개구(106)를 완전히 채우지 않도록 저항 메모리 셀 물질(108)의 대향하는 측면이 서로 접근하는 영역에 개구일 수 있다. 즉, 저항 메모리 셀 물질(108)은 저항 메모리 셀 물질은 층간 유전체(104)에 순응하고 저항 메모리 셀 물질(108)에 심을 형성하도록 층간 유전체(104) 위와 개구(106) 내에 형성될 수 있다. 다수의 실시예에서, 저항 메모리 셀 물질(108)에 형성된 심은 여기에 더 설명되는 바와 같이 저항 메모리 셀 물질(108)에 전도성 경로를 형성하도록 변성될 수 있다.
도 1b는 본 발명의 다수의 실시예에 따라 저항 메모리 셀 물질(108)을 순응적으로 형성한 결과로 초래될 수 있는 제1 및 제2 심, 예를 들어 심(110-1, 110-2)을 도시한다. 도 1b에 도시된 바와 같이, 심(110-1, 110-2)은 서로 다른 특성을 가진다. 이 특성을 구별하는 것은 표면 또는 근 표면, 증착 절차의 종료 부분의 일부로서 변성을 포함할 수 있다.
저항 메모리 셀 메모리(108)에 형성된 심의 특성은 저항 메모리 셀 물질(108)의 순응 형성이 일어나는 시간의 크기에 좌우될 수 있다. 예를 들어, 심의 직경 및/또는 깊이는 저항 메모리 셀 물질(108)의 순응 형성이 발생하는 시간의 크기가 증가함에 따라 감소할 수 있다. 도 1b에 도시된 실시예에서, 심(110-1)의 형성을 초래하는 순응 형성이 발생하는 시간의 크기는 심(110-2)의 형성으로 초래하는 순응 형성이 발생하는 시간의 크기보다 더 클 수 있다. 예를 들어, 심(110-1)의 직경(d1)은 여기서 더 기술되는 바와 같이 심(110-2)의 직경(d2)보다 더 작다. 추가적으로, 심(110-1)의 깊이(D1)는 심(110-2)의 깊이(D2)보다 더 작으며, 예를 들어 심(110-2)의 하부 부분(112-2)은 도 1b에 도시된 바와 같이 심(110-1)의 하부 부분(112-1)보다 전극(102)에 더 가깝다.
다수의 실시예에서, 저항 메모리 셀 물질(108)은 예를 들어 심이 전극(102)과 접촉하지 않도록 심의 하부와 전극(102) 사이에 저항 메모리 셀 물질(108)이 있도록 개구(106)에 순응적으로 형성될 수 있다. 예를 들어 도 1b에 도시된 바와 같이 심(110-1, 110-2)은 예를 들어 심(110-1, 110-2)이 전극(102)과 접촉하지 않도록 심(110-1, 110-2)의 하부 부분(112-1, 112-2) 사이에 저항 메모리 셀 물질(108)이 있도록 순응적으로 형성된다.
심의 하부와 전극(102) 사이의 거리는 저항 메모리 셀 물질(108)의 순응 형성이 발생하는 시간의 크기에 좌우될 수 있다. 예를 들어, 심의 하부와 전극(102) 사이의 거리는 저항 메모리 셀 물질(108)의 순응 형성이 발생하는 시간의 크기가 증가함에 따라 증가할 수 있다. 도 1b에 도시된 실시예에서, 심(110-1)의 형성으로 초래되는 순응 형성이 발생하는 시간의 크기는 심(110-2)의 형성으로 초래되는 순응 형성이 발생하는 시간의 크기보다 더 클 수 있다. 예를 들어, 하부 부분(112-1)과 전극(102) 사이의 거리는 도 1b에 도시된 바와 같이 하부 부분(112-2)과 전극(102) 사이의 거리보다 더 크다. 다수의 실시예에서, 심의 하부와 전극(102) 사이의 거리는 3옹스트롬 내지 15옹스트롬 범위일 수 있다. 그러나, 본 발명의 실시예는 이것으로 제한되는 것은 아니다. 예를 들어, 심의 하부와 전극(102) 사이의 거리는 최대 100옹스트롬일 수 있다.
도 1c는 내부에 형성된 심(110-1, 110-2)을 구비하는 저항 메모리 셀 물질(108)의 개략 평면도를 도시한다. 즉, 도 1c는 도 1b에 도시된 저항 메모리 셀 물질(108)의 순응 형성의 개략 평면도를 도시한다. 도 1c에 도시된 바와 같이 심(110-1)의 직경은 심(110-2)의 직경(d2)보다 더 작다.
다수의 실시예에서, 저항 메모리 셀 물질(108)에 형성된 심, 예를 들어 심(110-1, 110-2)은 0.5 내지 5.0나노미터의 직경을 가질 수 있다. 예를 들어, 이 심은 대략 1나노미터의 직경을 가질 수 있다. 이 심의 직경은 예를 들어 심의 상부에서 측정될 수 있다.
저항 메모리 셀 물질(108)에 형성된 심의 특성, 예를 들어, 심의 깊이 및/또는 직경 및/또는 심의 하부와 전극(102) 사이의 거리는 본 발명의 다수의 실시예에 따라 층간 유전체(104) 위와 개구(106) 내에 저항 메모리 셀 물질(108)의 순응 형성으로부터 초래될 수 있다. 그러나, 심의 이들 특성은 이전의 접근법, 예를 들어 평면 제조법을 사용하여서는 달성되지 못할 수 있다.
도 1d는 후속 처리 단계 후에 도 1b 및 도 1c에 도시된 구조의 개략 단면도를 도시한다. 도 1d는 저항 메모리 셀 물질(108) 위에 그리고 저항 메모리 셀 물질(108) 내 심(110)에 예를 들어 심(110) 내에 형성된 필라멘트(114)를 포함한다. 필라멘트(114)는 저항 메모리 셀 물질(108)과 다른 물질이고 및/또는 심(110)이 전도성 경로이도록 심(110)에 전도성 경로를 형성하는 변성 물질(modifier material)일 수 있다. 즉, 심(110)에 필라멘트(114)를 형성하는 것은 저항 메모리 셀 물질(108)에 전도성 경로를 형성하도록 심(110)을 변성시킬 수 있다. 필라멘트(114)는 예를 들어, 은 및 구리와 같은 금속 또는 구리 산화물과 은 산화물과 같은 금속 산화물일 수 있다. 즉, 필라멘트(114)는 고체 상에서 용이하게 산화되거나 환원되는 예를 들어 구리와 은과 같은 금속일 수 있다. 필라멘트(114)는 도 1g와 연관하여 기술된 전극(116)과 같은 추가적인 예를 들어 상부 전극 구조물의 일부일 수 있다.
다수의 실시예에서, 필라멘트(114)는 필라멘트 소스 물질일 수 있다. 즉, 필라멘트(114)는 저항 메모리 셀 물질(108) 내 필라멘트를 형성할 수 있는 원자를 포함할 수 있다.
필라멘트, 예를 들어, 필라멘트 소스 물질(114)은 스핀 코팅, 스프레이, ALD, CVD 및 응축을 포함하는 다수의 방식으로 저항 메모리 셀 물질(108) 위에 그리고 심(110) 내에 형성될 수 있다. 심(110) 내에 필라멘트 소스 물질(114)을 형성하는 것은 필라멘트 소스 물질(114) 내에 원자의 농도를 증가시킬 수 있다. 필라멘트 소스 물질(114)에서 원자의 농도가 증가될 수 있으므로, 필라멘트 소스 물질(114)은 얇은 물질일 수 있으며, 예를 들어, 필라멘트 소스 물질(114)은 도 1d에 도시된 바와 같이 저항 메모리 셀 물질(108)의 두께보다 더 작은 두께를 가질 수 있다.
도 1d에 도시된 바와 같이, 필라멘트 소스 물질(114)은 필라멘트 소스 물질(114)의 단부가 심(110)의 하부 부분(112)에 인접하도록 심(110)에 형성될 수 있다. 필라멘트 소스 물질(114)의 단부가 심(110)의 하부 부분(112)에 인접할 수 있으므로, 필라멘트 소스 물질(114)의 단부와 전극(102) 사이에 저항 메모리 셀 물질(108)이 있을 수 있고, 필라멘트 소스 물질(114)은 전극(102)과 접촉하지 않을 수 있고, 및/또는 필라멘트 소스 물질(114)의 단부와 전극(102) 사이의 거리는 3옹스트롬 내지 15옹스트롬 범위일 수 있다. 필라멘트 소스 물질(114)은 도 1d에 도시된 바와 같이 필라멘트 소스 물질(114)이 심(110)을 완전히 충전하도록 심(110)에 형성될 수도 있다.
다수의 실시예에서, 필라멘트 소스 물질(114)은 저항 메모리 셀 물질(104) 위와 심(110) 내에 형성된 후에 가열될 수 있다. 필라멘트 소스 물질(114)을 가열하는 것은 필라멘트 소스 물질(114)로부터 저항 메모리 셀 물질(104)로 원자를 확산시킬 수 있다.
이전에 설명된 바와 같이 심(110) 내에 필라멘트 소스 물질(114)을 형성하는 것은 저항 메모리 셀 물질(108)에 전도성 경로를 형성하기 위해 심(110)을 변성시킬 수 있다. 이 전도성 경로는 필라멘트 소스 물질(114)의 단부를 하부 전극(102)에 연결하기 위하여 필라멘트 소스 물질(114)의 단부와 하부 전극(102) 사이에 추가적인 물질을 형성함이 없이 형성될 수 있다. 오히려, 전도성 경로는 필라멘트 소스 물질(114)의 단부로부터 하부 전극(102)으로 가는 경로를 따라 저항 메모리 셀 물질(108)에 영역(115)을 통해 연장하는 전도성 경로를 포함할 수 있다. 즉, 전도성 경로는 필라멘트 소스 물질(114)의 단부와 하부 전극 물질(102) 사이에 형성된 저항 메모리 셀 물질(108)만으로, 예를 들어 영역(115) 내 저항 메모리 셀 물질(108)만으로 형성될 수 있다.
도 1e는 후속 처리 단계 후에 도 1d에 도시된 구조물의 개략 단면도를 도시한다. 도 1e에서, 저항 메모리 셀 물질(108)의 일부분과 필라멘트 소스 물질(114)의 일부분이 제거된다. 저항 메모리 셀 물질(108)과 필라멘트 소스 물질(114)의 제거된 부분은 화학적 기계적 연마(CMP) 및 블랭킷 에칭을 포함하는 다수의 방식으로 제거, 예를 들어 에칭 및/또는 패터닝될 수 있다.
저항 메모리 셀 물질(108)의 제거된 부분은 예를 들어 개구(106)에 있지 않은 저항 메모리 셀 물질(108)의 일부분을 포함할 수 있다. 필라멘트 소스 물질(114)의 제거된 부분은 심(110)에 있지 않은 필라멘트 소스 물질(114)의 예를 들어 일부분을 포함할 수 있다. 저항 메모리 셀 물질(108)과 필라멘트 소스 물질(114)의 이들 부분을 제거하는 것은 도 1e에 도시된 바와 같이 층간 유전체(104)를 노출시킬 수 있다.
도 1f는 도 1e의 개략 평면도를 도시한다. 다수의 실시예에서, 필라멘트 소스 물질(114)은 0.5 내지 5.0 나노미터의 직경(d)을 가질 수 있다. 예를 들어, 필라멘트 소스 물질(114)은 대략 1 나노미터의 직경(d)을 가질 수 있다. 필라멘트 소스 물질(114)의 직경(d)은 심(110)의 직경에 대응할 수 있다. 예를 들어, 필라멘트 소스 물질(114)이 심(110)을 완전히 충전하는 실시예에서, 필라멘트 소스 물질(114)의 직경(d)은 심(110)의 상부에 심(110)의 직경에 대응할 수 있다.
도 1g는 후속 처리 단계 후에 도 1e 및 도 1f에 도시된 구조물의 개략 단면을 도시한다. 도 1g는 층간 유전체(104), 저항 메모리 셀 물질(108) 및 필라멘트 소스 물질(114)에 형성된 전극(116)을 포함한다. 전극(116)은 예를 들어 텅스텐이나 백금일 수 있다. 전극(116)은 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이 다수의 방법으로 예를 들어 층간 유전체(104), 저항 메모리 셀 물질(108) 및 필라멘트 소스 물질(114) 위에 형성, 예를 들어 증착되고 패터닝될 수 있다. 다수의 실시예에서, 필라멘트 소스 물질(114)은 이전에 기술된 바와 같이 전극(116)의 구조물의 일부일 수 있다.
도 1g에 도시된 구조물은 저항 메모리 셀의 성분, 예를 들어 일부분일 수 있다. 예를 들어, 도 1g에 도시된 구조물은 RRAM 셀의 성분, 예를 들어 도 2에 도시된 메모리 셀(212)일 수 있다.
본 발명의 다수의 실시예에 따라 처리된 저항 메모리 셀, 예를 들어, RRAM 셀은 저항 메모리 셀 및/또는 저항 메모리 셀과 연관된 메모리 디바이스의 사이즈를 감소시킬 수 있다. 본 발명의 다수의 실시예에 따라 처리된 저항 메모리 셀은 일관성과 신뢰성을 더 구비할 수 있다. 예를 들어, 본 발명의 다수의 실시예에 따라 처리된 저항 메모리 셀은 이전의 접근법, 예를 들어 평면 제조법에 따라 처리된 메모리 셀에 비해 증가된 신뢰성을 구비할 수 있다.
일례로써, 저항 메모리 셀 물질(108) 내 심(110)의 하부 부분(112), 예를 들어, 필라멘트 소스 물질(114)의 단부와 전극(102) 사이의 거리는 이전에 기술된 바와 같이 3옹스트롬 내지 15옹스트롬 범위일 수 있고 이는 저항 메모리 셀의 사이즈를 감소시킬 수 있다. 이 거리는 저항 메모리 셀, 예를 들어, 도 2에 도시된 메모리 셀(212)의 일관성과 신뢰성을 증가시킬 수 있는 필라멘트 소스 물질(114)의 성능을 더 개선시킬 수 있다. 이 거리는 본 발명의 다수의 실시예에 따라 층간 유전체(104) 위와 개구(106) 내에 저항 메모리 셀 물질(108)의 순응 형성으로부터 초래될 수 있다. 그러나, 이 거리는 이전의 접근법, 예를 들어, 평면 제조법을 사용하여서는 달성되지 못할 수 있다.
추가적으로, 개구(106)는 이전에 기술된 바와 같이 10 내지 30 나노미터의 직경을 구비할 수 있다. 나아가, 저항 메모리 셀 물질(108), 예를 들어 필라멘트 소스 물질(114)에 심(110)은 이전에 기술된 바와 같이 0.5 내지 5.0나노미터의 직경을 가질 수 있다. 이들 크기는 또 저항 메모리 셀의 사이즈를 더 감소시킬 수 있다. 이들 크기는 본 발명의 다수의 실시예에 따라 층간 유전체(104) 위와 개구(106) 내에 저항 메모리 셀 물질(108)의 순응 형성으로부터 초래될 수 있다. 그러나, 이들 크기는 이전의 접근법, 예를 들어, 평면 제조법을 사용하여서는 달성되지 못할 수 있다.
본 발명의 다수의 실시예에 따라 처리된 저항 메모리 셀은 저항 메모리 셀 물질(108)의 입자 경계 효과를 더 감소시킬 수 있다. 예를 들어, 저항 메모리 셀 물질(108)은 입자 경계를 포함할 수 있고 필라멘트 소스 물질(114)은 입자 경계를 따라 더 빠르게 확산될 수 있다. 그러나, 본 발명의 실시예는 필라멘트 소스 물질(114)의 중심점, 예를 들어 저항 메모리 셀 물질(108) 내 심(110)의 중심점으로 입자 경계 상호작용 영역을 제한할 수 있다. 이것은 입자 경계와 연관된 실패를 감소시킬 수 있으며 이는 저항 메모리 셀의 일관성과 신뢰성을 증가시킬 수 있다. 이 입자 경계 영역 상호작용 제한은 본 발명의 다수의 실시예에 따라 층간 유전체(104) 위와 개구(106) 내에 저항 메모리 셀 물질(108)의 순응 형성으로부터 초래될 수 있다. 그러나, 이 입자 경계는 이전의 접근법, 예를 들어 평면 제조법을 사용하여서는 달성되지 않을 수 있다.
도 2는 본 발명의 다수의 실시예에 따라 저항 메모리(200)의 기능 블록도를 도시한다. 도 2에 도시된 바와 같이, 저항 메모리(200)는 저항 메모리 구조(202)를 포함한다. 저항 메모리 구조(202)는 본 발명의 다수의 실시예에 따라 처리된 구조일 수 있다. 예를 들어, 저항 메모리 구조(202)는 도 1g에 도시된 구조일 수 있다.
도 2에서, 액세스 디바이스(210)는 메모리 셀(212)을 형성하기 위해 저항 메모리 구조(202)와 일렬로 연결된다. 메모리 셀(212)은 데이터 라인, 예를 들어, 비트 라인(220)과 소스 라인(222)에 연결된다. 액세스 디바이스(210)는 저항 메모리 구조(202)를 통해 전류를 흐르게 하거나 하지 않는 스위치 역할을 할 수 있다. 액세스 디바이스(210)는 예를 들어, 액세스 라인, 예를 들어 워드 라인(224)에 연결된 게이트를 가지는 전계 효과 트랜지스터(FET) 또는 바이폴러 접합 트랜지스터(BJT)와 같은 트랜지스터일 수 있다. 따라서, 워드 라인(224)이 활성화될 때 액세스 디바이스(210)가 턴온되는 것에 의해 저항 메모리 구조(202)를 통해 소스 라인(222)과 비트 라인(220) 사이에 회로를 완성할 수 있다.
다수의 실시예에서, 비트 라인(220)과 소스 라인(222)은 메모리 셀(212)을 센싱, 예를 들어 판독하는 논리회로와, 이 메모리 셀(212)을 프로그래밍, 예를 들어 기록하는 논리회로에 연결된다. 예를 들어 도 2에 도시된 바와 같이, 판독/기록 제어 멀티플렉서(230)는 비트 라인(220)에 연결된 출력을 구비한다. 판독/기록 제어 멀티플렉서(230)는 바이폴러 기록 펄스 생성기(226)에 연결된 제1 입력과 판독 센싱 논리회로(228)에 연결된 제2 입력 사이를 선택하기 위해 판독/기록 제어 논리 라인(232)에 의해 제어될 수 있다. 프로그래밍을 위해 저항 메모리 구조(202)에 가해지는 전압이나 전류의 크기, 극성 및/또는 지속시간은 메모리 셀(212)과 연관된 비트 라인(220)과 소스 라인(222) 사이에 인가하는 것에 의해 제어될 수 있다.
다수의 실시예에서, 기록 동작 동안, 바이어스 생성기(229)는 바이폴러 기록 펄스 생성기(226)를 통해 비트 라인(220)과 소스 라인(222) 사이의 기록 바이어스 전압 전위 차, 예를 들어 메모리 셀(212)과 연관된 고정된 전압을 수립할 수 있다. 기록 바이어스 전압은 특정 전류 크기가 저항 메모리 구조(202)를 통해 흐르게 할 수 있으며 이는 저항 메모리 구조(202)의 저항을 특정 저항으로 변경시킬 수 있다. 이 특정 저항은 저항 메모리 구조(202)의 프로그래밍된 상태에 대응할 수 있다.
다수의 실시예에서, 판독 동작 동안, 바이어스 생성기(129)는 판독 센싱 논리회로(228)을 통해 비트 라인(220)과 소스 라인(222) 사이에 판독 바이어스 전압 전위 차, 예를 들어 메모리 셀(212)과 연관된 고정된 전압을 수립할 수 있다. 판독 바이어스 전압은 특정 전류 크기가 저항 메모리 구조(202)의 저항에 대응하여 흐르게 할 수 있다. 예를 들어, 저항 메모리 구조(202)의 저항이 크면 클수록, 옴의 법칙에 따라 주어진 판독 바이어스 전압에 대해 흐르는 전류는 더 작아진다. 판독 동작 동안 저항 메모리 구조(202)를 통해 흐르는 전류의 크기(또는 이에 비례하는 전압)는 판독 센싱 논리회로(228)에 의해 센싱될 수 있으며, 예를 들어, 센싱 증폭기(미도시)는 2개의 프로그래밍된 상태 사이에 경계 조건에 대응하는 기준 입력과 회로에서 유도되는 입력을 비교하여, 저항 메모리 구조(202)의 현재 저항으로 표시된 프로그래밍된 상태에 대응하는 출력을 결정할 수 있다.
다수의 실시예에서, 판독 전류는 저항 메모리 구조(202)를 통해 인가되어 대응하는 전압이 생성될 수 있게 하며 이는 센싱되어 기준 전압과 비교될 수 있다. 이 비교로부터, 저항 메모리 구조(202)의 저항이 예를 들어 옴의 법칙의 원리에 따라 결정될 수 있다.
도 2와 상기 설명은 특정 판독 및 기록 논리 배열을 도시하고 기술하고 있으나, 이 기술 분야에 통상의 지식을 가진 자라면 본 발명의 다수의 실시예는 저항 메모리 구조(202)를 스위칭 및/또는 프로그래밍하는 다른 구성의 논리회로를 사용하여 구현될 수도 있다는 것을 이해할 수 있을 것이다. 나아가, 저항 메모리(200)는 이 기술 분야에 통상의 지식을 가진 자라면 이해할 수 있는 바와 같이 본 발명의 실시예를 불명료하지 않게 하기 위해 도 2에 도시되지 않은 추가적인 요소 및/또는 회로를 포함할 수 있다.
결론
저항 메모리 및 저항 메모리를 처리하는 방법이 기술된다. 저항 메모리를 처리하는 하나 이상의 방법 실시예는 셀 물질에 심이 형성되도록 층간 유전체 내 개구에 셀 물질을 순응적으로 형성하는 단계; 심을 변성시키는 것에 의해 전도성 경로를 형성하는 단계; 및 상기 셀 물질과 심 위에 전극을 형성하는 단계를 포함한다.
특정 실시예가 도시되고 기술되었으나, 이 기술 분야에 통상의 지식을 가진 자라면 동일한 결과를 달성하기 위해 계산된 배열이 도시된 특정 실시예를 대체할 수 있다는 것을 이해할 수 있을 것이다. 본 발명은 본 발명의 여러 실시예의 변형이나 변경을 포함하도록 의도된 것이다. 상기 설명은 예시를 위한 것일 뿐 발명을 제한하려는 것이 전혀 아니라는 것을 이해하여야 할 것이다. 상기 실시예의 조합과 여기에 구체적으로 기술되지 않은 다른 실시예는 상기 설명을 참조하면 이 기술 분야에 통상의 지식을 가진 자에게는 명백할 것이다. 본 발명의 여러 실시예의 범위는 상기 구조와 방법이 사용되는 다른 응용을 포함한다. 그러므로, 본 발명의 여러 실시예의 범위는 첨부된 청구범위에 기재된 사항과 완전히 균등한 범위를 포함하여 첨부된 청구범위를 참조하여 결정되어야 한다.
상기 상세한설명 란에서 여러 특징이 본 발명을 합리적으로 설명하기 위하여 하나의 실시예로 함께 그룹지어져 있다. 본 발명의 방법은 본 발명의 개시된 실시예가 각 청구항에 명시적으로 언급된 것보다 더 많은 특징을 사용하려는 의도를 반영하는 것으로 해석되어서는 아니된다. 오히려, 이하 청구범위가 반영하듯이 본 발명의 주제는 하나의 개시된 실시예의 모든 특징보다 더 적다. 따라서, 이하 청구범위는 위 상세한설명 란에 포함되며 각 청구항은 각자 별도의 실시예로 존재한다.

Claims (29)

  1. 저항 메모리 셀을 처리하는 방법으로서,
    셀 물질에 심(seam)이 형성되도록 층간 유전체 내 개구에 셀 물질을 순응적으로 형성하는 단계;
    상기 심을 변성시키는 것에 의해 전도성 경로를 형성하는 단계; 및
    상기 셀 물질과 상기 심 위에 전극을 형성하는 단계를 포함하는, 저항 메모리 셀의 처리 방법.
  2. 제1항에 있어서, 상기 심을 변성시키는 것은 상기 심에 필라멘트를 형성하는 것을 포함하는 것인, 저항 메모리 셀의 처리 방법.
  3. 제2항에 있어서, 상기 필라멘트가 상기 심에 형성된 후에 상기 필라멘트를 가열하는 단계를 포함하는, 저항 메모리 셀의 처리 방법.
  4. 제2항에 있어서, 상기 필라멘트는 필라멘트 소스 물질인 것인, 저항 메모리 셀의 처리 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 방법은 셀 물질이 상기 심의 하부와 상기 개구에 인접한 추가적인 전극 사이에 형성되도록 상기 개구 내 상기 셀 물질을 순응적으로 형성하는 단계를 포함하며;
    상기 전도성 경로를 형성하는 단계는 상기 심의 하부를 상기 하부 전극에 연결하는 추가적인 물질을 형성하는 단계를 포함하지 않는 것인, 저항 메모리 셀의 처리 방법.
  6. 저항 랜덤 액세스 메모리(resistive random access memory: RRAM) 셀을 처리하는 방법으로서,
    층간 유전체 내 개구에 셀 물질을 순응적으로 증착하는 것에 의해 셀 물질 내에 심을 형성하는 단계;
    상기 심을 변성시키는 것에 의해 상기 셀 물질에 전도성 경로를 형성하는 단계; 및
    상기 셀 물질과 상기 심 위에 전극을 형성하는 단계를 포함하는, 저항 랜덤 액세스 메모리 셀의 처리 방법.
  7. 제6항에 있어서, 상기 심을 변성시키는 것은 상기 심에 필라멘트를 형성하는 것을 포함하는 것인, 저항 랜덤 액세스 메모리 셀의 처리 방법.
  8. 제6항 또는 제7항에 있어서, 셀 물질이 상기 심의 하부와 상기 개구에 인접한 추가적인 전극 사이에 형성되도록 상기 개구 내에 상기 셀 물질을 순응적으로 증착하는 단계를 포함하는, 저항 랜덤 액세스 메모리 셀의 처리 방법.
  9. 제8항에 있어서, 상기 심의 하부와 상기 추가적인 전극 사이에만 셀 물질이 형성되는 것인, 저항 랜덤 액세스 메모리 셀의 처리 방법.
  10. 제6항 또는 제7항에 있어서, 상기 셀 물질과 상기 심을 상기 전극을 형성하기 전에 상기 셀 물질의 일부분을 제거하는 단계를 포함하는, 저항 랜덤 액세스 메모리 셀의 처리 방법.
  11. 저항 메모리 셀을 처리하는 방법으로서,
    상기 저항 메모리 셀 물질에 심이 형성되도록 층간 유전체 내 개구에 저항 메모리 셀 물질을 순응적으로 형성하는 단계;
    상기 심에 필라멘트를 형성하는 단계; 및
    상기 저항 메모리 셀 물질과 필라멘트 위에 전극을 형성하는 단계를 포함하는, 저항 메모리 셀의 처리 방법.
  12. 제11항에 있어서, 상기 저항 메모리 셀 물질과는 다른 물질로 상기 필라멘트를 형성하는 단계를 포함하는, 저항 메모리 셀의 처리 방법.
  13. 제11항에 있어서, 상기 필라멘트가 상기 심에 형성된 후에 그리고 상기 전극이 상기 저항 메모리 셀 물질과 필라멘트 위에 형성되기 전에 상기 필라멘트로부터 상기 저항 메모리 셀 물질로 원자를 확산시키는 단계를 포함하는, 저항 메모리 셀의 처리 방법.
  14. 제13항에 있어서, 상기 필라멘트를 가열하는 것에 의해 상기 필라멘트로부터 원자를 확산시키는 단계를 포함하는, 저항 메모리 셀의 처리 방법.
  15. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 심이 상기 개구에 인접한 추가적인 전극과 접촉하지 않도록 상기 개구 내 상기 저항 메모리 셀 물질을 순응적으로 형성하는 단계를 포함하는, 저항 메모리 셀의 처리 방법.
  16. 제11항 내지 제14항 중 어느 한 항에 있어서, 상기 필라멘트가 상기 심을 완전히 충전하도록 상기 심에 상기 필라멘트를 형성하는 단계를 포함하는, 저항 메모리 셀의 처리 방법.
  17. 개구를 구비하는 층간 유전체;
    상기 개구 내에 순응적으로 형성된 셀 물질;
    상기 셀 물질 내에 있는 전도성 경로; 및
    상기 셀 물질과 상기 전도성 경로 위에 전극을 포함하는 저항 메모리 셀.
  18. 제17항에 있어서, 상기 전도성 경로는 필라멘트를 포함하는 것인 저항 메모리 셀.
  19. 제18항에 있어서, 상기 필라멘트는 금속이나 금속 산화물인 것인 저항 메모리 셀.
  20. 제17항 내지 제19항 중 어느 한 항에 있어서, 상기 셀 물질은 금속 산화물인 것인 저항 메모리 셀.
  21. 제17항 내지 제19항 중 어느 한 항에 있어서, 상기 전도성 경로는 0.5나노미터 내지 5.0나노미터의 직경을 가지는 것인 저항 메모리 셀.
  22. 제17항 내지 제19항 중 어느 한 항에 있어서, 상기 개구는 10 내지 30나노미터의 직경을 가지는 것인 저항 메모리 셀.
  23. 저항 랜덤 액세스 메모리(RRAM) 셀로서,
    개구를 구비하는 층간 유전체;
    셀 물질이 심을 포함하도록 상기 개구에 순응적으로 형성된 저항 메모리 셀 물질;
    상기 심 내에 있는 필라멘트; 및
    상기 저항 메모리 셀 물질과 필라멘트 위에 전극을 포함하는 저항 랜덤 액세스 메모리 셀.
  24. 제23항에 있어서, 상기 필라멘트는 상기 저항 메모리 셀 물질과는 다른 물질인 것인 저항 랜덤 액세스 메모리 셀.
  25. 제23항에 있어서, 상기 저항 메모리 셀 물질은 GexSey인 것인 저항 랜덤 액세스 메모리 셀.
  26. 제23항에 있어서, 상기 RRAM 셀은 상기 층간 유전체 내 개구에 인접하게 추가적인 전극을 포함하며;
    상기 심 내 필라멘트의 단부는 상기 추가적인 전극으로부터 3옹스트롬 내지 15옹스트롬 거리에 있는 것인 저항 랜덤 액세스 메모리 셀.
  27. 제26항에 있어서, 상기 RRAM 셀은 상기 추가적인 전극과 상기 필라멘트의 단부 사이에만 저항 메모리 셀 물질을 포함하는 것인 저항 랜덤 액세스 메모리 셀.
  28. 제23항에 있어서, 상기 필라멘트는 약 1나노미터의 직경을 가지는 것인 저항 랜덤 액세스 메모리 셀.
  29. 제23항 내지 제28항 중 어느 한 항에 있어서, 상기 필라멘트는 필라멘트 소스 물질인 것인 저항 랜덤 액세스 메모리 셀.
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