JP5217259B2

JP5217259B2 - 半導体装置及びその製造方法

Info

Publication number: JP5217259B2
Application number: JP2007152127A
Authority: JP
Inventors: 浩司角田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-06-07
Filing date: 2007-06-07
Publication date: 2013-06-19
Anticipated expiration: 2027-06-07
Also published as: JP2008306005A

Description

本発明は、抵抗素子の電気抵抗の変化に応じて情報を記憶する不揮発性メモリに好適な半導体装置及びその製造方法に関する。

従来の不揮発性メモリとしてフラッシュメモリが挙げられる。しかし、フラッシュメモリに対して、３２ｎｍノード以降の微細化には、セル間のクロストーク、ＦＧ（浮遊ゲート）−ＣＧ（制御ゲート）間の容量結合の減少、及びトンネル酸化膜の信頼性等の物理的・本質的な限界が壁となり立ちはだかると予想されている。そこで、近年では、フラッシュメモリとは異なる原理で動作し、より微細化が容易な新規メモリに対する要求が高まっている。そして、外部からの電気的な刺激に応じて抵抗値が変化する物質を用いてデータを記憶する不揮発性メモリセルについての研究が盛んになってきている。このような不揮発性メモリセルを備えたメモリは、抵抗変化メモリとよばれる。このような物質は、その電気的特性に応じて大きく二つに分類することができる。一方は双極性材料とよばれることがあり、他方は単極性材料とよばれることがある。

双極性材料としては、Ｃｒ等の不純物が微量にドープされたＳｒＴｉＯ₃及びＳｒＺｒＯ₃が挙げられる。双極性材料からなる薄膜又はバルク材料に、ある閾値以上の電圧を印加すると、抵抗の変化が生じる。但し、変化の前後で抵抗は安定に保たれる。抵抗の変化が生じた後に、逆極性の他の閾値以上の電圧を印加すると、双極性材料の抵抗は元の抵抗と同程度に戻る。このように、双極性材料では、抵抗の変化に互いに極性が異なる電圧の印加が必要である。

双極性材料に負の電圧を印加していくと、ある閾値電圧で電流の絶対値が急増する。つまり、双極性材料の抵抗が高抵抗から低抵抗に急激に変化する。このような高抵抗から低抵抗への切り替わり現象及びその過程はセット（ｓｅｔ）とよばれることがある。次に、電圧を正の方向へ掃印していくと、ある閾値電圧で電流の値が急減する。つまり、双極性材料の抵抗が低抵抗から高抵抗に急激に戻る。このような低抵抗から高抵抗への切り替わり現象及びその過程はリセット（ｒｅｓｅｔ）とよばれることがある。また、各抵抗は、これらの閾値電圧の間では安定であり、電圧が印加されていなくても保持される。従って、高抵抗の状態及び低抵抗の状態を、夫々「０」及び「１」に対応させることにより、双極性材料をメモリに使用することが可能となる。なお、抵抗が変化する閾値電圧は、材料及び結晶性等に依存する。

単極性材料としては、Ｎｉ酸化物及びＴｉ酸化物等の単一の遷移金属の酸化物（ＴＭＯ：Transition Metal Oxide）が挙げられる。単極性材料では、抵抗の変化が印加電圧の極性によらずに生じると共に、低抵抗から高抵抗への変化（ｒｅｓｅｔ）が生じる電圧の絶対値が、高抵抗から低抵抗への変化（ｓｅｔ）が生じる電圧の絶対値よりも小さい。また、双極性材料と同様に、変化の前後で抵抗は安定に保たれる。従って、高抵抗の状態及び低抵抗の状態を、夫々「０」及び「１」に対応させることにより、単極性材料をメモリに使用することも可能となる。このため、電圧の極性を変えることなく抵抗の大きさを切り替えることが可能である。

但し、これらの双極性材料及び単極性材料の抵抗の変化は、薄膜等の形成直後から発現するものではなく、薄膜等に比較的大きな電圧を印加することにより、絶縁破壊に類似する現象が生じた後に発現する。このような現象を生じさせる処理はフォーミングとよばれることがある。そして、フォーミングによりフィラメントとよばれる伝導領域が生成され、このフィラメントにおける特性の変化により抵抗が変化すると考えられている。

このような抵抗変化メモリには、従来のフラッシュメモリと比較して種々の利点がある。例えば、必要とされるプロセス温度が低い。また、微細化が容易である。更に、Ｓｉを用いたＣＭＯＳロジックへの混載が容易である。そして、近年では、容易に形成することができる単一の遷移金属の酸化物（Ｎｉ酸化物及びＴｉ酸化物等）を用いた抵抗変化メモリが特に注目されている。

しかしながら、本願発明者は、抵抗変化材料としてＮｉ酸化物又はＴｉ酸化物を使用して抵抗変化素子を形成すると、微細化に連れてフォーミングに必要とされる電圧（フォーミング電圧）が大きくなったり、抵抗変化素子の特性が大きくばらついたりしてしまうことを見出した。フォーミング電圧が高くなると、それを見込んで昇圧回路の面積を大きく確保しておく必要が生じたり、抵抗変化素子にトランジスタが接続されている場合には、ｐｎ接合又はゲート絶縁膜に破壊が生じたりする。また、フォーミング電圧が高くなると、フォーミグの結果、フィラメントが形成されるだけでなく、完全な絶縁破壊が生じて抵抗変化素子として機能できなくなることもある。

フォーミング電圧の低下という点のみに着目すれば、抵抗変化材料の膜を薄くすることも考えられるが、この場合には、抵抗の変化の繰り返しに対する耐性が低下する可能性がある。また、この膜を挟む２個の電極の材料の熱拡散の影響によって、本来保持されるべき抵抗が変化しやすくなる可能性も高い。

このように、現状では、抵抗変化素子の微細化に伴うフォーミング電圧の変動を効果的に抑制することはできない。

特開２００５−２３６００３号公報特開２００５−２２９０１５号公報 S. Seo, M. J. Lee, D. H. Seo, E. J. Jeoung, D.−S. Suh, Y. S. Joung, I. K. Yoo, I. R. Hwang, S. H. Kim, I. S. Byun, J.−S. Kim, J. S. Choi, and B. H. Park, Appl. Phys. Lett. 85, 5655 (2004) I. G. Baek, M. S. Lee, S. Seo, M. J. Lee, D. H. Seo, D.−S. Suh, J. C. Park, S. O. Park, H. S. Kim, I. K. Yoo, U.−In Chung, and J. T. Moon, IEDM Tech. Dig., 2004, p.587 B. J. Choi, D. S. Jeong, S. K. Kim, C. Rohde, S. Choi, J. H. Oh, H. J. Kim, C. S. Hwang, K. Szot, R. Waser, B. Reichenberg, and S. Tiedke, J. Appl. Phys. 98, 033715 (2005)

本発明の目的は、微細化に伴うフォーミング電圧の変動を抑制することができる半導体装置及びその製造方法を提供することにある。

本願発明者は、抵抗変化素子の微細化に伴うフォーミング電圧のばらつきの原因について鋭意検討を重ねた結果、次のような見解に至った。

従来の抵抗変化メモリでは、抵抗変化膜が多結晶又はアモルファス相のみから構成されている。また、フィラメントは抵抗変化膜の中で電圧に対して最も弱い部分に生成されると考えられる。但し、電圧に対して最も弱い部分は、抵抗変化膜によって相違している。例えば、抵抗変化膜が多結晶のみから構成されている場合、電圧に対して最も弱い部分は結晶粒界であると考えられるが、結晶粒界の性質は多種多様であり、フィラメントとなる部分は抵抗変化膜毎に相違する。また、抵抗変化膜がアモルファス相のみから構成されている場合には、その内部で原子が不規則に配列しているため、やはりフィラメントになる部分は抵抗変化膜毎に相違する。従って、フォーミング電圧の大きさは、実際にフォーミングを行わなければ特定することができない。

このような状況でも、抵抗変化素子の微細化の程度が小さい場合は、フォーミング電圧のばらつきが小さいのは、抵抗変化膜中での電圧に対する弱さの割合の分布が複数の抵抗変化素子間で同程度になりやすく、フィラメントになる部分の弱さ自体も同程度となっているからであると考えられる。

これに対し、微細化が促進されると、複数の抵抗変化素子間で、抵抗変化膜中での電圧に対する弱さの割合の分布に大きな相違が生じるようになり、フィラメントになる部分の弱さ自体にも大きなばらつきが生じてくる。このため、フォーミング電圧のばらつきが大きくなっていると考えられる。つまり、微細化に伴って、ある抵抗変化素子には含まれる特徴が、他の抵抗変化素子には含まれていないことが多くなっており、フォーミング電圧のばらつきが大きくなっているのである。

逆の見方をすると、微細化が進められたとしても、電圧に対して最も弱い部分の特徴が各抵抗変化素子の間で同様のものとなっていれば、フォーミング電圧のばらつきが抑制され、また、フォーミング電圧の大きさを予測することが可能となるといえる。

そして、本願発明者は、上記見解に基づいて更に鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。

本発明に係る半導体装置には、第１及び第２の電極と、金属酸化物を含有し、その抵抗が前記第１及び第２の電極の間に印加された電圧に伴って変化する抵抗変化部と、が設けられている。そして、前記抵抗変化部中に、前記第１の電極から前記第２の電極に向けて延びる線に沿って、前記金属酸化物を含有する構造同士が物理的に接する部分が存在している。前記線に沿って物理的に接する部分は、前記第１及び第２の電極の少なくとも一方に接している。

本発明に係る半導体装置の製造方法では、第１の電極を形成し、その後、前記第１の電極上に、金属酸化物を含有する抵抗変化部を形成する。次に、前記抵抗変化部上に、第２の電極を形成する。なお、前記抵抗変化部として、その中に、前記第１の電極から前記第２の電極に向けて延びる線に沿って、前記金属酸化物を含有する構造同士が物理的に接する部分が存在し、前記線に沿って物理的に接する部分は、前記第１及び第２の電極の少なくとも一方に接し、その抵抗が前記第１及び第２の電極の間に印加された電圧に伴って変化するものを形成する。

本発明によれば、金属酸化物を含有する構造同士が物理的に接する部分が電圧に対して最も弱い部分となるため、フィラメントになる部分の特徴が各抵抗変化素子の間で同様のものとなる。この結果、フォーミング電圧のばらつきを抑制することができる。また、フォーミング電圧の大きさを予測することも可能となる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。

（第１の実施形態）
先ず、本発明の第１の実施形態について説明する。図１は、本発明の第１の実施形態に係る半導体装置（抵抗変化メモリ）の構造を示す断面図である。また、図２は、第１の実施形態に係る半導体装置（抵抗変化メモリ）の構造を示すレイアウト図である。

本実施形態では、半導体基板１の表面に、ＳＴＩ（Shallow Trench Isolation）法等により素子分離絶縁膜２が形成されている。半導体基板１の表面の導電型は、例えばｐ型である。また、半導体基板１上に、ゲート絶縁膜３及びゲート電極４が形成されている。更に、半導体基板１の表面に、平面視でゲート電極４を挟むようにして、導電型がｎ型のソース５及びドレイン６が形成されている。また、ゲート電極４の側方にサイドウォール絶縁膜７が形成されている。このようにして、トランジスタ３０が構成されている。なお、ドレイン６は、トランジスタ３０毎に独立して形成されているが、ソース５は、複数のトランジスタ３０により共有されている。

半導体基板１上に、トランジスタ３０を覆う層間絶縁膜８が形成されている。層間絶縁膜８は、例えば酸化シリコンから構成されている。層間絶縁膜８に、ソース５まで到達するコンタクトホール及びドレイン６まで到達するコンタクトホールが形成されており、これらの内部にコンタクトプラグ９が埋め込まれている。コンタクトプラグ９は、例えば、コンタクトホールの側面及び底面上に形成されたバリアメタル膜、及びその上に形成されたＷ膜とから構成されている。層間絶縁膜８の表面は平坦化されている。

そして、層間絶縁膜８上に、ソース５に接するコンタクトプラグ９に接する信号線１４、及びドレイン６に接するコンタクトプラグ９に接するパッド１３が形成されている。信号線１４及びパッド１３は、例えばバリアメタル膜１０、その上に形成されたＡｌ膜１１及びその上に形成されたバリアメタル膜１２の積層体から構成されている。

層間絶縁膜８上に、パッド１３及び信号線１４を覆う層間絶縁膜１５が形成されている。層間絶縁膜１５は、例えば酸化シリコンから構成されている。層間絶縁膜１５に、パッド１３まで到達するコンタクトホールが形成されており、これらの内部にコンタクトプラグ１６及び抵抗変化部１８がこの順で埋め込まれている。コンタクトプラグ１６は、例えば、コンタクトホールの側面及び底面上に形成されたバリアメタル膜、及びその上に形成されたＷ膜とから構成されている。抵抗変化部１８の詳細については後述する。層間絶縁膜１５の表面は平坦化されている。

そして、層間絶縁膜１５上に、抵抗変化部１８に接する上部電極１９が形成されている。本実施形態では、詳細は後述するが、コンタクトプラグ１６が下部電極として機能し、コンタクトプラグ１６、抵抗変化部１８及び上部電極１９から抵抗変化素子２０が構成されている。例えば、上部電極１９はＰｔから構成され、この厚さは５０ｎｍ程度である。

層間絶縁膜１５上に、上部電極１９を覆う層間絶縁膜２１が形成されている。層間絶縁膜２１は、例えば酸化シリコンから構成されている。層間絶縁膜２１に、抵抗変化素子２０まで到達するコンタクトホールが形成されており、この内部にコンタクトプラグ２２が埋め込まれている。コンタクトプラグ２２は、例えば、コンタクトホールの側面及び底面上に形成されたバリアメタル膜、及びその上に形成されたＷ膜とから構成されている。層間絶縁膜２１の表面は平坦化されている。

そして、層間絶縁膜２１上に、複数のコンタクトプラグ２２に接するビット線２３が形成されている。ビット線２３は、例えばＡｌから構成されている。層間絶縁膜２１上には、更に他の層間絶縁膜及び配線等が形成されている。

ビット線２３は、図２に示すように、複数設けられており、これらは互いに平行に延びている。また、ゲート電極４はワード線として機能し、１本の信号線１４が平面視で２つのワード線（ゲート電極４）に挟まれている。図３は、第１の実施形態に係る抵抗変化メモリの構成を示す回路図である。

図３に示すように、複数の信号線１４が平行に互いに延びており、各信号線１４の両側に１本ずつのワード線（ゲート電極４）が位置している。また、複数のビット線２３がこれらと交差している。そして、信号線１４とビット線２３との交点の近傍において、２個のトランジスタ３０のソース５が信号線１４に共通接続され、これらのトランジスタ３０の各ゲート電極４がワード線となっている。また、これらのトランジスタ３０のドレイン６に抵抗変化素子２０の下部電極（コンタクトプラグ１６）が接続され、抵抗変化素子２０の上部電極１９がビット線２３に接続されている。

また、図示しないが、ワード線（ゲート電極４）、信号線１４及びビット線２３には、抵抗変化部１８の抵抗を変化させることにより、抵抗変化素子２０に情報を記憶させる書き込み回路が接続されている。更に、信号線１４及びビット線２３には、抵抗変化部１８の抵抗を判別することにより、抵抗変化素子２０から情報を読み出す読み出し回路も接続されている。

ここで、抵抗変化部１８について詳述する。図４は、第１の実施形態における抵抗変化部１８の詳細を示す断面図である。例えば、抵抗変化部１８の材料はＴｉ酸化物であり、抵抗変化部１８の厚さは４０ｎｍ程度である。また、抵抗変化部１８には、平面視において、その中心部に線状の孔跡１８ａが存在している。孔跡１８ａは抵抗変化部１８の表面から深さ方向に延びている。つまり、孔跡１８ａは、下部電極として機能するコンタクトプラグ１６から上部電極１９に向けて延びる線に沿っている。そして、孔跡１８ａに沿って、抵抗変化部を構成するＴｉ酸化物膜中の互いに異なる部分同士が接している。孔跡１８ａは、例えばＣＶＤ法等の堆積法による抵抗変化部１８の形成と同時に形成される。

このように構成された抵抗変化メモリでは、抵抗変化部１８中に線状の孔跡１８ａが存在する。従って、比較的大きな電圧が印加されると、この孔跡１８ａ及びその延長線上に擬似絶縁破壊が生じ、ここにフィラメントが生成される。即ち、フォーミングが行われる。そして、孔跡１８ａの特徴には、あまりばらつきが生じないため、フォーミング電圧のばらつきも小さなものとなる。更に、孔跡１８ａが確実にフィラメントとなるため、フォーミング電圧が異常に上昇することもない。つまり、抵抗変化部１８を、抵抗の変化の繰り返しに対する耐性が低下したり、熱拡散の影響を受けやすくなったりするほど薄くせずとも、適切な電圧でフォーミングを行うことが可能である。

次に、第１の実施形態に係る抵抗変化メモリを製造する方法について説明する。図５Ａ乃至図５Ｆは、第１の実施形態に係る抵抗変化メモリを製造する方法を工程順に示す断面図である。

先ず、図１に示すように、半導体基板１の表面に素子分離絶縁膜２を形成する。次に、素子分離絶縁膜２により画定された素子活性領域内に、トランジスタ３０を形成する。次いで、層間絶縁膜８、コンタクトプラグ９、パッド１３及び信号線１４、及び層間絶縁膜１５をこの順で形成する。

次に、層間絶縁膜１５にコンタクトホールを形成し、このコンタクトホール内及び層間絶縁膜１５上にコンタクトプラグ１６の原料膜（例えば、Ｗ膜）を堆積する。次いで、層間絶縁膜１５の表面が露出するまでＣＭＰ等による平坦化を行う。その後、図１及び図５Ａに示すように、コンタクトホール内の原料膜に対して、例えば、ＲＩＥ法によるエッチバックを行うことにより、深さが４０ｎｍ程度の孔１７を形成すると共に、所定の高さのコンタクトプラグ１６を形成する。

続いて、図５Ｂに示すように、例えば、Ｔｉ（ＯＣ₃Ｈ₇）₄及びＯ₃を原料としたＣＶＤ法等の堆積法により、温度：２５０℃の条件下で、Ｔｉ酸化物膜１８ｂを孔１７内及び層間絶縁膜１５上に１００ｎｍ程度の厚さ（層間絶縁膜１５の表面を基準とした厚さ）で形成する。この時、コンタクトホールの中央部において、Ｔｉ酸化物膜１８ｂに孔跡１８ａが形成される。つまり、コンタクトホール内では、Ｔｉ酸化物膜１８ｂが中央部に向けて四方八方から成長し、最終的に中央部において横方向の成長が収束する。この結果、中央部に孔跡１８ａが形成される。

次に、Ｔｉ酸化物膜１８ｂに対するＣＭＰ等による平坦化を層間絶縁膜１５が露出するまで行う。この結果、図５Ｃに示すように、孔跡１８ａが形成された抵抗変化部１８が得られる。

次いで、図５Ｄに示すように、例えば、ＤＣスパッタ法により、温度：５０℃、パワー：１ｋＷ、雰囲気：Ａｒ雰囲気、圧力：０．５Ｐａの条件下で、Ｐｔ膜１９ａを５０ｎｍ程度の厚さで層間絶縁膜１５及び抵抗変化部１８上に形成する。

その後、図５Ｅに示すように、フォトリソグラフィ技術により、Ｐｔ膜１９ａのうちの上部電極１９を形成する予定の部分を覆うレジストパターン３１を形成する。

続いて、図５Ｆに示すように、レジストパターン３１をマスクとして、Ｐｔ膜１９ａに対するドライエッチングを行う。この結果、Ｐｔ膜１９ａから上部電極１９が得られる。そして、レジストパターン３１を除去する。

その後、層間絶縁膜２１等を形成し、抵抗変化メモリを完成させる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。第２の実施形態では、抵抗変化部１８の構成が第１の実施形態と相違している。図６は、第２の実施形態における抵抗変化部１８の詳細を示す断面図である。

第２の実施形態では、コンタクトプラグ１６上にコンタクトホールの側面に倣う円筒状のＴｉ酸化物膜２８ａが形成されている。また、Ｔｉ酸化物膜２８ａの内側面及びコンタクトプラグ１６の表面に倣うＴｉ酸化物膜２８ｂがＴｉ酸化物膜２８ａの内側に形成されている。コンタクトホールは、Ｔｉ酸化物膜２８ｂによっても完全には埋め込まれておらず、Ｔｉ酸化物膜２８ｂの内側にＳＯＧ（Spin On Glass）膜２８ｃが形成されている。そして、第２の実施形態では、Ｔｉ酸化物膜２８ａ、Ｔｉ酸化物膜２８ｂ及びＳＯＧ膜２８ｃから抵抗変化部１８が構成されている。なお、Ｔｉ酸化物膜２８ａとＴｉ酸化物膜２８ｂとの界面は、下部電極として機能するコンタクトプラグ１６から上部電極１９に向けて延びる無数の線の集合であり、第２の実施形態では、Ｔｉ酸化物膜２８ａ及び２８ｂがこのような無数の線に沿って互いに接している。他の構成は第１の実施形態と同様である。

このような第２の実施形態では、抵抗変化部１８中にＴｉ酸化物膜２８ａとＴｉ酸化物膜２８ｂとの界面が存在する。従って、比較的大きな電圧が印加されると、この界面の一部に擬似絶縁破壊が生じ、ここにフィラメントが生成される。即ち、フォーミングが行われる。そして、Ｔｉ酸化物膜２８ａとＴｉ酸化物膜２８ｂとの界面の特徴には、あまりばらつきが生じないため、フォーミング電圧のばらつきも小さなものとなる。更に、この界面の一部が確実にフィラメントとなるため、フォーミング電圧が異常に上昇することもない。つまり、抵抗変化部１８を、抵抗の変化の繰り返しに対する耐性が低下したり、熱拡散の影響を受けやすくなったりするほど薄くせずとも、適切な電圧でフォーミングを行うことが可能である。

次に、第２の実施形態に係る抵抗変化メモリを製造する方法について説明する。図７Ａ乃至図７Ｇは、第２の実施形態に係る抵抗変化メモリを製造する方法を工程順に示す断面図である。

先ず、第１の実施形態と同様にして、コンタクトプラグ１６の原料膜の堆積及び平坦化までの処理を行う。次に、図７Ａに示すように、コンタクトホール内の原料膜に対して、例えば、ＲＩＥ法によるエッチバックを行うことにより、深さが４０ｎｍ程度の孔１７を形成すると共に、所定の高さのコンタクトプラグ１６を形成する。

次に、図７Ｂに示すように、例えば、Ｔｉ（ＯＣ₃Ｈ₇）₄及びＯ₃を原料としたＣＶＤ法により、温度：２５０℃の条件下で、Ｔｉ酸化物膜２８ａを孔１７内及び層間絶縁膜１５上に１０ｎｍ程度の厚さで形成する。

次いで、図７Ｃに示すように、Ｔｉ酸化物膜２８ａに対するエッチバックを行うことにより、Ｔｉ酸化物膜２８ａを孔１７の側面上のみに残存させる。

その後、図７Ｄに示すように、例えば、Ｔｉ（ＯＣ₃Ｈ₇）₄及びＯ₃を原料としたＣＶＤ法により、温度：２５０℃の条件下で、Ｔｉ酸化物膜２８ｂをＴｉ酸化物膜２８ａの内側及び層間絶縁膜１５上に１０ｎｍ程度の厚さで形成する。続いて、ＳＯＧの塗布及びキュアを行うことにより、孔１７の内側を埋め込むＳＯＧ膜２８ｃをＴｉ酸化物膜２８ｂ上に形成する。

次に、ＳＯＧ膜２８ｃ及びＴｉ酸化物膜２８ｂに対するＣＭＰ等による平坦化を層間絶縁膜１５が露出するまで行う。この結果、図７Ｅに示すように、Ｔｉ酸化物膜２８ａ、Ｔｉ酸化物膜２８ｂ及びＳＯＧ膜２８ｃからなる抵抗変化部１８が得られる。

次いで、図７Ｆに示すように、例えば、ＤＣスパッタ法により、温度：５０℃、パワー：１ｋＷ、雰囲気：Ａｒ雰囲気、圧力：０．５Ｐａの条件下で、Ｐｔ膜１９ａを５０ｎｍ程度の厚さで層間絶縁膜１５及び抵抗変化部１８上に形成する。その後、フォトリソグラフィ技術により、Ｐｔ膜１９ａのうちの上部電極１９を形成する予定の部分を覆うレジストパターン３１を形成する。

続いて、図７Ｇに示すように、レジストパターン３１をマスクとして、Ｐｔ膜１９ａに対するドライエッチングを行う。この結果、Ｐｔ膜１９ａから上部電極１９が得られる。そして、レジストパターン３１を除去する。

なお、第２の実施形態では、Ｔｉ酸化物膜２８ｂにコンタクトプラグ１６の表面に倣う部分（底部）が設けられているが、この部分が設けられていなくてもよい。即ち、図８に示すように、Ｔｉ酸化物膜２８ｂの形状が、Ｔｉ酸化物膜２８ａと同様に円筒状であってもよい。また、図９に示すように、Ｔｉ酸化物膜２８ｂによって孔１７が完全に埋め込まれていてもよい。この場合、ＳＯＧ膜２８ｃは不要であり、抵抗変化部１８は、Ｔｉ酸化物膜２８ａ及び２８ｂから構成される。

なお、抵抗変化部１８の材料はＴｉ酸化物に限定されることはなく、Ｎｉ酸化物、Ｔａ酸化物、Ｈｆ酸化物、Ｚｒ酸化物、Ｙ酸化物、Ｃｅ酸化物、Ｍｇ酸化物、Ｚｎ酸化物、Ｗ酸化物、Ｎｂ酸化物、Ｃｒ酸化物、Ｍｎ酸化物、Ａｌ酸化物、Ｖ酸化物、Ｃｏ酸化物、Ｃｕ酸化物等の電圧パルスにより抵抗変化を示す金属酸化物（特に、遷移金属酸化物）又はこれらの混合物を用いてもよい。

また、第１及び第２の実施形態では、抵抗変化メモリのスイッチング素子として電界効果トランジスタが用いられているが、これに代えてダイオードを用いてもよい。また、配線がより多数であってもよい。また、抵抗変化素子２０及びビット線２３がより上層に配置されていてもよい。また、第１及び第２の実施形態では、上部電極１９がＰｔから構成されているが、他の電極材料を用いてもよい。例えば、Ｉｒ、Ｗ、Ｎｉ、Ａｕ、Ｃｕ、Ａｇ、Ｐｄ、Ｚｎ、Ｃｒ、Ａｌ、Ｍｎ、Ｔａ、ＴａＮ、Ｔｉ、ＴｉＮ、Ｒｕ、ＲｕＯ₂、ＩＴＯ（Indium-Tin-Oxide）、ＩｒＯ₂、ＳｒＲｕＯ₃、ＣｏＳｉ₂、ＷＳｉ₂、ＮｉＳｉ、ＭｏＳｉ₂、ＴｉＳｉ₂、Ａｌ−Ｓｉ合金、Ａｌ−Ｃｕ合金、Ａｌ−Ｓｉ−Ｃｕ合金等の、金属、金属化合物又はシリサイドを用いてもよい。更に、コンタクトプラグ９等の材料としてＣｕを用いてもよい。

本発明の第１の実施形態に係る半導体装置（抵抗変化メモリ）の構造を示す断面図である。第１の実施形態に係る半導体装置（抵抗変化メモリ）の構造を示すレイアウト図である。第１の実施形態に係る抵抗変化メモリの構成を示す回路図である。第１の実施形態における抵抗変化部１８の詳細を示す断面図である。第１の実施形態に係る抵抗変化メモリを製造する方法を示す断面図である。図５Ａに引き続き、抵抗変化メモリを製造する方法を示す断面図である。図５Ｂに引き続き、抵抗変化メモリを製造する方法を示す断面図である。図５Ｃに引き続き、抵抗変化メモリを製造する方法を示す断面図である。図５Ｄに引き続き、抵抗変化メモリを製造する方法を示す断面図である。図５Ｅに引き続き、抵抗変化メモリを製造する方法を示す断面図である。第２の実施形態における抵抗変化部１８の詳細を示す断面図である。第２の実施形態に係る抵抗変化メモリを製造する方法を示す断面図である。図７Ａに引き続き、抵抗変化メモリを製造する方法を示す断面図である。図７Ｂに引き続き、抵抗変化メモリを製造する方法を示す断面図である。図７Ｃに引き続き、抵抗変化メモリを製造する方法を示す断面図である。図７Ｄに引き続き、抵抗変化メモリを製造する方法を示す断面図である。図７Ｅに引き続き、抵抗変化メモリを製造する方法を示す断面図である。図７Ｆに引き続き、抵抗変化メモリを製造する方法を示す断面図である。第２の実施形態の変形例を示す断面図である。第２の実施形態の他の変形例を示す断面図である。

符号の説明

１８：抵抗変化部
１８ａ：孔跡
２８ａ、２８ｂ：Ｔｉ酸化物膜
２８ｃ：ＳＯＧ膜

Claims

第１及び第２の電極と、
金属酸化物を含有し、その抵抗が前記第１及び第２の電極の間に印加された電圧に伴って変化する抵抗変化部と、
を有し、
前記抵抗変化部中に、前記第１の電極から前記第２の電極に向けて延びる線に沿って、前記金属酸化物を含有する構造同士が物理的に接する部分が存在し、
前記線に沿って物理的に接する部分は、前記第１及び第２の電極の少なくとも一方に接していることを特徴とする半導体装置。
前記線に沿って物理的に接する部分は、金属酸化物膜中の互いに異なる部分同士であることを特徴とする請求項１に記載の半導体装置。
前記線に沿って物理的に接する部分は、互いに異なる金属酸化物膜中の部分同士であることを特徴とする請求項１に記載の半導体装置。
第１の電極を形成する工程と、
前記第１の電極上に、金属酸化物を含有する抵抗変化部を形成する工程と、
前記抵抗変化部上に、第２の電極を形成する工程と、
を有し、
前記抵抗変化部として、
その中に、前記第１の電極から前記第２の電極に向けて延びる線に沿って、前記金属酸化物を含有する構造同士が物理的に接する部分が存在し、
前記線に沿って物理的に接する部分は、前記第１及び第２の電極の少なくとも一方に接し、
その抵抗が前記第１及び第２の電極の間に印加された電圧に伴って変化するものを形成することを特徴とする半導体装置の製造方法。
前記抵抗変化部を形成する工程は、底部から前記第１の電極が露出している孔内に金属酸化物膜を堆積することにより、前記金属酸化物膜中の互いに異なる部分同士を前記線に沿って物理的に接触させる工程を有することを特徴とする請求項４に記載の半導体装置の製造方法。
前記抵抗変化部を形成する工程は、
底部から前記第１の電極が露出している孔の側面に沿って第１の金属酸化物膜を形成する工程と、
前記第１の金属酸化物膜の内側面に接する部分を有する第２の金属酸化物膜を形成する工程と、
を有することを特徴とする請求項４に記載の半導体装置の製造方法。