JP2022182534A - 可変容量素子、メモリ、デバイス及び可変容量素子の製造方法 - Google Patents

Abstract

【課題】抵抗変化型メモリは、抵抗を用いているためエネルギーの散逸が生じやすく、消費電力の低減が難しく、動作が不安定であり、再現性が低いという課題を抱えている。ニューロモルフィックデバイスの人工シナプスとしての利用に対しても好適な新規な可変容量素子を提供する。【解決手段】可変容量素子１及びメモリ構成であって、トンネル電流３が流れる第１絶縁層１４と、第１絶縁層よりトンネル電流が流れにくい又はトンネル電流が流れない第２絶縁層１５で有機半導体層１３を挟む。【選択図】図２

Description

本発明は、キャパシタンスを変化させる可変容量素子、可変容量素子を用いたメモリ、可変容量素子を用いたスイッチデバイス及び可変容量素子の製造方法に関するものである。

電源供給がなくてもメモリ状態が保持される不揮発メモリには種々のものがあるが、２端子素子のメモリとしては、特許文献１に記載されるような抵抗変化型メモリ（Resistive Random Access Memory: ReRAM）がある。抵抗変化型メモリ（ReRAM）は、酸化還元反応等によって電気抵抗を変化させる抵抗素子の一種である。

特開２０１９－１１４６４４号公報

抵抗変化型メモリは、抵抗を用いているためエネルギーの散逸が生じやすく、消費電力の低減が難しい。また、特許文献１に記載されているように抵抗変化型メモリ（ReRAM）は主にフィラメントを利用した動作機構であるため、動作が不安定であり、再現性が低いという課題を抱えている。また、新規な可変容量素子も望まれている。

トンネル電流が流れる第１絶縁層と、第１絶縁層よりトンネル電流が流れにくい又はトンネル電流が流れない第２絶縁層で半導体層を挟むことにより、可変容量素子及びメモリを提供する。

本発明により新たな素子を提供することができる。本素子は２端子の可変容量素子であり、デバイス作製や回路設計が簡素になる。また、２端子素子のメモリとしては、抵抗変化型メモリ（ReRAM）があるが、抵抗変化型メモリは酸化還元反応等によって電気抵抗を変化させる抵抗素子の一種であるのに対し、本素子（Capasitive Random Access Memory: CaRAM）は静電容量を変化させるコンデンサの一種である。一般に抵抗よりもコンデンサの方がエネルギーの散逸が少なく、消費電力を小さくすることが出来る。さらに、本素子は、ニューロモルフィックデバイスとして利用することができ、人工シナプスとしての適合性が高い。

実施例１における可変容量素子の断面図。 実施例１における可変容量素子の有機半導体層に正孔キャリアを注入している状態の断面図。 実施例１における可変容量素子の有機半導体層が正孔キャリアを有した状態の断面図。 実施例１における可変容量素子の有機半導体層から正孔キャリアを流出させている状態の断面図。 実施例２における可変容量素子を用いた神経デバイスの断面図。 実施例２における可変容量素子を用いた神経デバイスの等価回路。

実施例１として、Ｐ型の有機半導体を用いた可変容量素子１を説明する。しかし、可変容量素子にはＰ型の無機半導体を用いても良く、Ｎ型の有機／無機半導体を用いてもよい。また、可変容量素子は変化した容量を記憶する。そのため、可変容量素子を不揮発性のメモリとして用いることができる。

図１（ａ）の可変容量素子１は、第１電極１１、第２電極１２とＰ型の有機半導体層１３を備える。そして、第１電極１１と有機半導体層１３の間に、第１絶縁層１４を有し、第２電極１２と有機半導体層１３の間に、第２絶縁層１５を有する。第１電極１１は基板１６の面に設けられ、第１絶縁層１４の基板１６と反対側の面上にはバンク１７が設けられる。第１電極１１には第１配線２１が接続し、第２電極１２には第２配線２２が接続する。有機半導体層１３は第１絶縁層１４と第２絶縁層１５とにより絶縁され電気的に浮遊状態にある浮遊半導体層として設けられる。第１絶縁層１４は、トンネル電流３が流れ得る厚さや材質等を有する。一方、第２絶縁層１５はトンネル電流が流れない厚さや材質等を有する。一般的に、同じ材質であれば、薄い絶縁層はトンネル電流が流れ、厚い絶縁層はトンネル電流が流れないか流れにくい。

＜低容量状態＞
有機半導体層１３は絶縁性があるため、可変容量素子１は、第１電極１１と第２電極１２の間に第１絶縁層１４、有機半導体層１３、第２絶縁層１５からなる絶縁体を挟んだコンデンサＣｏｆｆとして機能する。そして、可変容量素子１は、図１（ａ）の状態では第１コンデンサＣ１、第２コンデンサＣ２、第３コンデンサＣ３の３つのコンデンサが直列に接続された構造となっている。第１コンデンサＣ１は第１絶縁層１４を、第２コンデンサＣ２は有機半導体層１３を、第２コンデンサＣ３は第２絶縁層１５を、それぞれ誘電体としたコンデンサである。可変容量素子１の等価回路を、コンデンサＣｏｆｆとして図１（ｂ）に示す。

＜高容量化＞
ここで、第２配線２２より第１配線２１を高電位として、第１電極１１と第２電極１２の間に電圧を印加する。この電圧は、第１絶縁層１４にトンネル電流３を流すことが可能な程度の電位差である。そうすると、図２に矢印で示すように第１絶縁層１４にトンネル電流３が流れる。しかし、第２絶縁層１５には電流が流れない。

＜高容量状態＞
トンネル電流３が流れた結果、図３（ａ）に示すように、有機半導体層１３に正孔４が生じる。このようにして生じた正孔は、有機半導体層１３の浮遊構造によって有機半導体層１３内に保持される。正孔４を有する有機半導体層１３は導体として機能し、図１における第２コンデンサＣ２は消滅する。この時の可変容量素子１の等価回路を、コンデンサＣｏｎとして図３（ｂ）に示す。ＣｏｎはＣｏｆｆよりも容量値が高い。このようにして、高容量状態のコンデンサＣｏｎを実現することができる。

近似的なモデルにより合成容量を計算すると以下の通りである。
ε０を真空誘電率、Ｓをコンデンサの面積とし、第１～第３コンデンサＣ１～Ｃ３の誘電体の比誘電率をε１～ε３、厚さをｄ１、ｄ２、ｄ３とする。
そうすると、第１～第３コンデンサＣ１～Ｃ３の容量値は以下のようになる。

Ｃ１＝ε０＊ε１＊Ｓ／ｄ１
Ｃ２＝ε０＊ε２＊Ｓ／ｄ２
Ｃ３＝ε０＊ε３＊Ｓ／ｄ３

そうすると、ＣｏｆｆとＣｏｎの値は、以下のように表される。
Ｃｏｆｆ＝ε０＊Ｓ／（ｄ１／ε１＋ｄ２／ε２＋ｄ３／ε３）
Ｃｏｎ＝ε０＊Ｓ／（ｄ１／ε１＋ｄ３／ε３）

ＣｏｎはＣｏｆｆよりも分母が小さいため、
Ｃｏｎ＞Ｃｏｆｆ
となる。
このように、第１絶縁層１４にトンネル電流３を流して有機半導体層１３に正孔４を注入することにより、容量値は高くなる。
なお、上記の計算では、近似的なモデルとして第１～第３コンデンサＣ１～Ｃ３の面積Ｓを同じとしたが、実際の可変容量素子１では、各コンデンサの面積は異なってもよい。

第１絶縁層１４と第２絶縁層１５が同じ材質であると、第１コンデンサＣ１と第３コンデンサＣ３の比誘電率は、
ε１＝ε３
となる。
そうすると、
Ｃｏｎ＝ε０＊ε１＊Ｓ／（ｄ１＋ｄ３）
となる。
このように、第１絶縁層１４と第２絶縁層１５が同じ材質であると、有機半導体層１３にキャリアを注入して導体とすることにより、ｄ１＋ｄ３の厚さを持つ一つのコンデンサのように振る舞う。

＜低容量化＞
第２配線２２より第１配線２１を低電位として、第１電極１１と第２電極１２の間に電圧を印加する。この電圧は、第１絶縁層１４にトンネル電流３を流すことが可能な程度の電位差である。そうすると、図４に矢印で示すように第１絶縁層１４にトンネル電流３が流れ、保持された正孔が流出する。これにより有機半導体層１３は再び絶縁性が優位となり、図１の低容量状態のコンデンサＣｏｆｆとなる。

＜パルス駆動＞
図２，４の説明で示した可変容量素子１の高容量化や低容量化の際の電圧は、パルス状に印加することができる。そして、パルスを複数回印加することにより、有機半導体層１３の導電性を連続的に変化させることができる。発明者は、パルスを印加する回数により、可変容量素子１の容量を連続的に変化させられることを発見した。低容量状態の可変容量素子１に図２に示す方向で電圧パルスを複数回印加すると、印加回数が多くなるほど容量値が高くなる。また、高容量状態の可変容量素子１に図４に示す方向でパルスを印加すると、印加回数が多くなるほど容量値が低くなる。以上の現象を発明者は見いだした。このようにパルス駆動により、可変容量素子１を所望の容量値とすることができる。また、容量値は記憶されるため、可変容量素子１を不揮発性のメモリとして用いることもできる。

＜製造方法＞
可変容量素子１を製造する際には、基板１６に第１電極１１と第１配線２１が積層され、さらに第１絶縁層１４で覆う。そして、第１絶縁層１４に複数のバンク１７を設け、その中に半導体溶液を注入して有機半導体層１３を形成する。さらに、第２絶縁層１５で覆う。第２絶縁層１５には第２電極１２を設ける。第２電極１２は第２配線２２に電気的に接続される。

このように、第１絶縁層１４の表面に有機半導体層１３を設けて第１絶縁層１４を有機半導体層１３の成膜基とすることにより、第１絶縁層１４と有機半導体層１３の界面を平坦にし易くなる。この界面はトンネル電流３が通過するため、可変容量素子１の安定的な性能発揮のために、上記の順序で可変容量素子１を製造することが好ましい。しかし、第２絶縁層１５に有機半導体層１３を形成し、さらに第１絶縁層１４を形成してもよい。この場合には、第２絶縁層１５はトンネル電流を流さないため、厚く形成することができる。そのため、図１～４に示すような基板１６を省略することができる。

第１電極１１、第２電極１２は銀電極など、種々の素材を用いることができる。基板１６はガラスやガラスの表面をコーティングしたもの、高分子フィルムなどを用いることができる。また、第１絶縁層１４と第２絶縁層１５には、パラキシリレン系ポリマー等の絶縁性高分子、第１電極１１の表面を酸化するなどして得られる絶縁性酸化膜、自己組織化単分子膜などを用いることができる。第１絶縁層１４と第２絶縁層１５は、同じ材質であってもよく、異なった誘電率の異なる材質であってもよい。なお、実施例１では第２絶縁層１５はトンネル電流が流れないとしたが、第１絶縁層１４よりトンネル電流が流れにくい材質や厚さ等を有したものであってもよい。

また、有機半導体層１３のトンネル電流３の通過面を平坦にするため、非晶性半導体を用いることが好ましい。Ｐ型の非晶性半導体としては、Ｐｏｌｙ－ＴＰＤを用いることができる。なお、Ｐ型の結晶性半導体としては、Ｐ３ＨＴを用いることもできる。

実施例１では、Ｐ型の有機半導体層１３を用いたがＮ型であってもよい。この場合も絶縁層の一方にトンネル電流を流して用いるが、印加電圧の極性は逆になる。ただし、半導体層は電子移動度または正孔移動度の一方が他方よりも十分に低く、Ｐ型又はＮ型の一方のみとして機能することが好ましい。もし半導体層がＰ型およびＮ型の両方として機能する場合、低容量化の操作を行った際に逆符号のキャリアが注入されてしまい、十分に低容量化されない可能性があるためである。また、半導体層は、無機半導体層であってもよい。無機半導体層としては、Ｐ型又はＮ型の一方のみとして機能する酸化物半導体を用いることが好ましい。

本発明の可変容量素子は、ニューロモルフィックデバイスと呼ばれる、物理デバイスレベルで神経系の動作を再現するデバイスとしても利用することができる。容量性素子をシナプス素子に利用してニューロンの機能を模擬したデバイスの例を、実施例２として示す。

図５に示したデバイスでは、左方に実施例１の可変容量素子１を複数備えている。複数の可変容量素子１は、複数の軸索末端が神経細胞に結合する複数のシナプス結合を模擬している。各可変容量素子１の第２電極１２は、第２配線２２を介して入力端子７と接続している。

図５の右方には有機トランジスタ５等を配した状態を記載している。有機トランジスタ５はＦＥＴであり、第１絶縁層１４の基板１６とは反対側に、ソース電極５１、有機半導体層５２、ドレイン電極５３を備える。また、第１絶縁層１４の基板１６の側にゲート電極５４を備える。ゲート電極５４は、複数の可変容量素子１の第１電極１１も担う共通電極として、有機トランジスタ５まで延在した延在電極である。

有機トランジスタ５のソース電極５１は電源端子６１に、ドレイン電極５３は出力端子６２に接続している。また、ドレイン電極５３は、抵抗層６３を介して接地電極６４に接続し、接地電極６４は接地端子６５に接続している。

図６は図５のデバイスの等価回路を示す。有機トランジスタ５のドレイン電極５３は、出力端子６２に接続すると共に抵抗層６３を介して接地端子６５でアース電位に接続している。これにより、出力端子６２にはデバイスの出力電圧が得られる。可変容量素子１は不揮発メモリであり、入力端子７からのパルス信号により、記憶する容量値を変化させる。そして、その容量値は、シナプスの結合の強さを表す重みとなり、容量値が大きい可変容量素子１ほど、入力端子７の電圧をゲート電極５４に反映させやすいものとなる。

以上、本発明の実施の形態について図面を参照して詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計の変更等があっても本発明に含まれる。また、上述の各実施の形態は、その目的及び構成等に特に矛盾や問題がない限り、互いの技術を流用して組み合わせることが可能である。
第２絶縁層１５はトンネル電流が流れないとしたが、第１絶縁層１４よりトンネル電流が流れにくいものであってもよい。

１ 可変容量素子
１１ 第１電極
１２ 第２電極
１３ 有機半導体層
１４ 第１絶縁層
１５ 第２絶縁層
１６ 基板
１７ バンク
２１ 第１配線
２２ 第２配線
３ トンネル電流
４ 正孔
５ 有機トランジスタ
５１ ソース電極
５２ 有機半導体層
５３ ドレイン電極
５４ ゲート電極
６１ 電源端子
６２ 出力端子
６３ 抵抗層
６４ 接地電極
６５ 接地端子
７ 入力端子

Claims (6)

1. 第１電極、第２電極と半導体層を備え、
   前記第１電極と前記半導体層の間に、トンネル電流が流れる第１絶縁層を有し、
   前記第２電極と前記半導体層の間に、前記第１絶縁層よりトンネル電流が流れにくい又はトンネル電流が流れない第２絶縁層を有したことを特徴とする可変容量素子。
2. 前記第１絶縁層における前記半導体層の側の面が、前記半導体層の成膜基であることを特徴とする請求項１に記載の可変容量素子。
3. 前記半導体層は、Ｎ型又はＰ型の一方のみとして機能することを特徴とする請求項１または２に記載の可変容量素子。
4. 請求項１乃至３のいずれか一項に記載された可変容量素子を用いたメモリ。
5. 請求項１乃至３のいずれか一項に記載された可変容量素子を複数備え、
   複数の前記可変容量素子における前記第１電極または前記第２電極を接続して延在させ、ＦＥＴトランジスタのゲート電極としたことを特徴とするデバイス。
6. 基板に第１電極を設け、
   前記第１電極の前記基板とは反対側に、トンネル電流が流れる第１絶縁層を設け、
   前記第１絶縁層の前記第１電極とは反対側に、半導体層を設け、
   前記半導体層の前記第１絶縁層とは反対側に、前記第１絶縁層よりトンネル電流が流れにくい又はトンネル電流が流れない第２絶縁層を設け、
   前記第２絶縁層の前記半導体層とは反対側に第２電極を設けたことを特徴とする可変容量素子の製造方法。

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