TWI239599B - Asymmetric memory cell - Google Patents

Description

1239599 (1) 玖、發明說明 【發明所屬之技術領域】 本發明一般係有關積體電路（1C )記憶胞行列，且更 明確言之，係有關非對稱記憶電阻記憶胞及其製造方法。 【先前技術】 一般言之，使用記憶電阻材料，諸如大磁電阻材料之 記憶胞由未製圖（CMR )之導電性大底電極，未製圖之 CMR材料，及較小之頂電極構成。此等裝置工作於有限 之應用中，但此等不適用於密集之記憶行列應用，因爲其 記憶胞之體積相當大。 CMR材料可說具有非揮發性質，因爲 CMR材料之 電阻在大部份環境下維持不變。然而，當高電場感應電流 流過 CMR 材料時，可引起 CMR 電阻改變。在規劃程 序之期間中，電極附近之高電場區處之記憶電阻器之電阻 係數先改變。試驗資料顯示在陰極處（稱爲端 A )之材 料之電阻係數增加，同時在陽極處（稱爲端B )者降低。 在抹消程序之期間中，脈波極性顛倒。即陰及陽極之稱呼 倒反。然後’端 A附近之材料之電阻係數降低，及端 B附近之電阻係數增加。 隨胞記憶器之要求增加，減小行列中之記憶胞之體積 之動力增加。然而，較小之特色體積使裝置更易感受製程 容差。由於製程容差，極小幾何非對稱之裝置恆不可能。 然而’ 一分析（提供於下）顯示所製之充分幾何對稱之記 - 5- (2) 1239599 憶胞不能適當工作。即使可規劃此等對稱之裝置’但自高 電阻狀態至低電阻狀態之淨電阻改變可相當低。 宜可設計具有足夠之非對稱之記憶胞，以保証重大之 電阻狀態改變，而不管製程容差如何。 【發明內容】 本發明說明一種非揮發性記憶行列之薄膜電阻記憶裝 置及類似電阻應用。裝置記憶性質取決於記憶胞之非對稱 結構。 依此，提供一種製造非對稱記憶胞之方法。該方法包 括：構製一底電極，具有一第一區；構製一電脈波改變電 阻（EPVR )材料，覆蓋底電極；構製一頂電極，覆蓋 EPVR層，具有較第一區爲小之一第二區。在一些方面， 頂電極第二區較第一區至少小 20%。EPVR爲諸如大磁 電阻（CMR )，高溫超導（HTSC )，或鈣鈦石金屬氧化 物材料之一材料所製。 該方法可另包括：感應一電場於頂電極及底電極之間 ;及反應電場，感應電流流過頂電極鄰近之 EPVR。 該方法另包括反應流過頂電極鄰近之 EPVR之感應 電流，修改頂及底電極間之EPVR之電阻。更明確言之 ，修改第二 EPVR區電阻，及第一 EPVR區電阻保持 不變。普通修改該電阻於 100歐姆至 10百萬歐姆之 範圍內。 上述方法及非對稱記憶胞之額外細節提供於下。 (3) 1239599 【實施方式】 圖 1A及 1B爲一記憶胞在規劃（圖 1A )及抹消 (圖 1 B )操作期間中之部份斷面圖。頂及底電極相同， 及記憶電阻材料整個均均。如裝置之幾何結構可製成完全 對稱，則當施加任一負電場（圖 1A )或正電場時，在高 電阻狀態中淨電阻保持不變。注意訂定電場方向與頂電極 相關。即是，視電場自頂電極感應出來。在此情形，規劃 爲不可能。故此，幾何對稱裝置結構，諸如圖 1A 及 1 B所示者爲不可行。 更明確言之，在有電場存在中，幾何對稱之記憶胞在 電極（區 A及 B)附近具有高電流密度，及在裝置之 中央部份具有低電流密度。結果，在頂及底電極附近之 CMR材料之電阻係數改變。例如，如在頂電極附近之記 憶電阻材料之電阻係數增加，及底電極附近之記憶電阻材 料之電阻係數降低，則可規劃記憶胞於高電阻材狀態。當 施加於頂電極之電脈波之極性顛倒（變爲正脈波，圖 1 B )，則在頂電極附近（區 A )之材料變爲低電阻（RL ) ，同時在底電極附近（區 B)之材料變爲高電阻（RH) 。然而，記憶電阻之整個電阻保持相同，仍在高電阻狀態 。故此，不能規劃記憶電阻器於低電阻狀態。 由於區A及區B分別非常接近頂及底電極，且其厚 度可薄至10毫微米（nm)，故可錯誤歸類上述效應爲介 面效應。然而，記憶器並非一介面性質改變，而是一整體 -7 - (4) 1239599 電阻係數改變。 圖 2A及 2B爲一記憶胞之部份斷面圖，在此，記 憶電阻器具有圓柱形，並埋置於氧化物或任何適當之絕緣 體（先前技藝）中。在頂及底電極二者附近之電場密度高 。由於頂電極附近之電場方向與底電極附近者相反，故頂 電極附近之記憶電阻材料之電阻係數增加，同時底電極附 近之記憶電阻材料之電阻係數降低。結果，規劃記憶電阻 至高電阻狀態，而不管正或負脈波施加於頂電極上。而且 ，幾何對稱結構不適用於電阻記憶胞。 圖 3爲本發明之非對稱記憶胞之部份斷面圖。記憶 胞 3 00包含一底電極 3 02，具有一第一區，及一電脈波 改變電阻（EPVR )材料層 3 04 覆蓋底電極 3 02。一頂 電極 3 06 覆蓋 EPVR層 3 04。頂電極 3 06 具有一第 二區較較一區小。在一些方面，頂電極第二區較之底電極 第一區至少小 2 0 %。注意頂電極 3 0 6顯示爲二電極之 較小者。然而，在本發明之其他方面（未顯示），具有底 電極 3 0 2 $父頂電極 3 0 6極小 2 0 % 之記憶胞 3 0 0同 等作用。 如此處所用，一電極區定義爲與 EPVR層 304接 觸之表面區。雖頂及底電極在其接觸 EPVR處顯示平坦 ，但並非必需如此。 EPVR層 3 04爲諸如大磁電阻（CMR)，高溫超導 (HTSC )，或鈣鈦石金屬氧化物材料之一材料。底電極 3 02 爲諸如 Pt，TiN，TaN，Ti AIN，Ta AIN，A g，Au， (5) 1239599 或 Ir之材料。同樣，頂電極 3 06爲諸如 Pt，TiN， TaN，TiAlN，TaAIN，Ag，Au，或 Ir 之材料。頂及底 電極無需爲相同材料所製。 整個考量，E P V R 層 3 0 4 反應施加於頂及底電極 3 06/3 02 間之第一電壓脈波時，具有在頂及底電極 3 0 6/3 02間所量得之第一總電阻。例如，第一電壓脈波可 製造始自較小之頂電極 306之透視之一負電場。EPVR 層304反應第二電壓脈波，具有較第一電阻爲小之一第 二總電阻。例如，第二電壓脈可製造始自頂電極 3 0 6之 透視之一*正電場。 EPVR層第一電阻在 1〇〇歐姆至 10M歐姆範圍， 反應具有 2至 5伏範圍之負幅度及1毫微秒（n s )及 1〇微秒（// s )範圍之持續時間之第一電壓脈波。EPVR 層第二電阻在 100 歐姆至 lk歐姆範圍，反應具有 2 至 5伏範圍之正幅度及1毫微秒（ns )及 10微秒（ # s )範圍之持續時間之第二電壓脈波。 功能說明 爲克服以上背景部份中所述之對稱記憶胞固有之問題 ，發展出一種非對稱電阻記憶結構。頂電極較之底電極爲 小。一方面，底電極區較頂電極大 1.3倍。 圖 4A及 4B顯示本發明之記憶胞規劃（圖 4A ) 及抹消（圖 4B )操作。當電壓施加於頂及底電極上時， 頂電極附近之電場強度及因而電流密度大。底電極附近之 -9- (6) 1239599 電場強度/電流密度小。結果，僅頂電極附近之記憶電 阻材料之電阻係數改變。由於底電極附近所施加電場 / 電流之結果，底電極附近之 E P V R材料中無電阻改變。 在高密度佈置中，記憶裝置可具有圓形或方形，此在製造 後普通變爲圓形。記憶胞可由普通程序製造，唯一不同爲 需要增加或減小底電極之直徑至大於或小於頂電極約 20% 〇 圖5爲流程圖，顯示用以製造非對稱記憶胞之本發 明方法。雖爲淸楚起見，該方法顯示爲一列編號之步驟， 但除非明確說明，編號應不指順序。應明瞭一些步驟可跳 過，平行執行，或執行無需維持嚴格順序。方法在步驟 5〇〇開始。 步驟5 02構製一底電極，具有一第一區。步驟504 構製一電脈波改變電阻（EPVR )材料，覆蓋底電極。步 驟 5 06構製一頂電極，覆蓋 EPVR層，具有一第二區 小於第一區。在一些方面，第二區較第一區至少小 20% 。或且，如上述，底電極可具有較頂電極爲小之區（至少 小 20%)。步驟 508感應一^電場於頂電極及底電極之 間。步驟 5 1 0反應電場，感應電流流過頂電極鄰近之 EPVR 〇 步驟 5 02中構製底電極包括由諸如 Pt，TiN，TaN ，TiAIN，TaAIN，Ag，Au ’或 h之材料構製底電極。 同樣，步驟 5 06中構製頂電極包括由諸如 Pt，TiN， TaN，TiAIN，TaAIN，Ag，Αυ，或lr之材料構製頂電 -10- (7) 1239599 極。頂及底電極可由不同之材料製造。步驟504中構製 EPVR層包括由諸如CMR，HTSC，或鈣鈦石金屬氧化物 材料之一材料製造 EPVR層。 在一些方面，在步驟510中感應一電場於頂電極及 底電極之間包括施加具有幅度在2至5伏範匱I及持續 時間在1毫微秒（ns )至1 〇微秒（// m )範圍之負電 壓脈波於頂及底電極之間。然後，在步驟5 1 2中修改頂 及底電極間之EPVR之電阻包括製造一第一高電阻（100 至 10M歐姆）於二電極之間。 在其他方面，在步驟 5 1 0中感應一電場於頂電極及 底電極之間包括施加具有幅度在2至5伏範圍及持續 時間在1 n s至1 0 // m範圍之正電壓脈波於頂及底電極 之間。然後，在步驟 5 12中修改頂及底電極間之 EPVR 之電阻包括製造較第一電阻爲低之一第二電阻（1〇〇至 1 0 0 0歐姆）於二電極之間。 在一些方面，修改頂及底電極間之EPVR反應感應電 流流過頂電極鄰近之EPVR之電阻（步驟 512)包括修 改該電阻於 歐姆至 10M歐姆之範圍內。 已提供一種非對稱記憶胞及製造非對稱記憶胞之方法 。已提供少數實例來說明本發明’然而，本發明並不僅限 於此等實例。精於本藝之人士可想出本發明之其他改變及 實施例。 【圖式簡單說明】 -11 - (8) 1239599 圖1 A及1B爲在規劃（圖1 a )及抹消（圖1 B )操作之期間中之記憶胞之部份斷面圖。 圖2 A及 2 B爲記憶胞之部份斷面圖，在此，記憶 電阻器具有圓柱形且埋置於氧化物或任何適當之絕緣體中 〇 圖3爲本發明之非對稱記憶胞之部份斷面圖。 圖 4A及 4B顯示本發明記憶胞規劃（圖 4A )及 抹消（圖 4B )操作。 圖5爲流程圖，顯示用以製造非對稱記憶胞之本發 明方法。

【主要元件對照表】 3 00 記憶胞 3 02 底電極 304 電脈波改變電阻材料層 3 06 頂電極 -12 -

Claims (1)

1239599 (1) 拾、申請專利範圍 1 . 一種製造非對稱記憶胞之方法，該方法包含： 構製一底電極，具有一第一區； 構製一電脈波改變電阻（E P V R )材料，覆蓋底電極 構製一頂電極，覆蓋 EPVR層，具有較第一區爲小 之~*第一區 ° 2.如申請專利範圍第 1項所述之方法，另包含： 感應一電場於頂電極及底電極之間；及 反應該電場，感應電流流過頂電極鄰近之 E P V R。 3 ·如申請專利範圍第 2項所述之方法，另包含： 反應流過頂電極鄰近之 EPVR之感應電流，修改頂 及底電極間之 EPVR之電阻。 4 ·如申請專利範圍第 3項所述之方法，其中，感 應頂電極及底電極間之電場包括施加具有幅度在2至 5 伏範圍及持續時間在 1毫微秒（ns )至 1 〇微秒（// s )範圍之一負電壓脈波於頂及底電極之間；及 其中，修改頂及底電極間之 EPVR之電阻包括製造 一第一高電阻電阻於二電極之間。 5.如申請專利範圍第 4項所述之方法，其中，感 應頂電極及底電極間之電場包括施加具有幅度在2至 5 伏範圍及持續時間在 1毫微秒（ns )至 10微秒（// s )範圍之一正電壓脈波於頂及底電極之間；及 其中，修改頂及底電極間之 EPVR之電阻包括製造 -13- 1239599 (2) 較第一電阻爲低之一第二電阻於二電極之間。 6. 如申請專利範圍第 1項所述之方法，構製具有 較第一區爲小之一第二區之一頂電極覆蓋 EPVR層包括 第二區較之第一區至少小 2 0 %。 7. 如申請專利範圍第1項所述之方法，其中，構 製底電極包括自包含 Pt，TiN，TaN，TiAlN，TaAIN，Ag ，Au，及Ir之群中選出之材料構製底電極；及 其中，構製頂電極包括自包含諸如 Pt，TiN，TaN， TiAIN，TaAIN，Ag，Au，及 lr之群中選出之材料構製 頂電極。 8 ·如申請專利範圍第1項所述之方法，其中，構 製 EPVR層包含自大磁電阻（CMR)，高溫超導（HTSC )，及鈣鈦石金屬氧化物材料之群中選出之材料製造 EPVR 層。 9.如申請專利範圍第 3項所述之方法，其中，修 改頂及底電極間之 E P V R反應感應電流流過頂電極鄰近 之EPVR之電阻包括修改該電阻於 1〇〇歐姆至 1〇百 萬歐姆之範圍內。 1 〇· —種製造非對稱記憶胞之方法，該方法包含： 構製一底電極，具有一第一區； 構製一電脈波改變電阻（EPVR)材料，覆蓋底電極 構製一頂電極，覆蓋 EPVR層，具有一第二區大於 第一區。 -14 - 1239599 (3) 1 1 ·如申請專利範圍第1 〇項所述之方法，其中， 構製具有較第一區爲大之第二區之頂電極覆蓋 EPVR層 包括第一區較第二區至少小 2 0 %。 12· —種非對稱記憶胞，包含： 一底電極，具有一第一區； 一電脈波改變電阻（epvr )材料層，覆蓋底電極； 及 一頂電極，覆蓋EPVR層，具有較第一區爲小之一 第二區。 13·如申請專利範圍第12項所述之記憶胞，其中 ，頂電極第一區較底電極第一區至少小 20%。 14·如申請專利範圍第丨3項所述之記憶胞，其中 ，底電極爲自包含 Pt，TiN，TaN，TiAIN，TaAIN，Ag， Au，及Ir之群中選出之材料；及 其中，頂電極爲自包含 Pt，TiN，TaN，TiAIN， TaAIN，Ag，Au，及Ir之群中選出之材料。 1 5 ·如申請專利範圍第 13項所述之記憶胞，其中 ，EPVR層反應施加於頂及底電極間之一第一電壓脈波， 具有在頂及底電極間所量得之一第一總電阻；及 其中，RPVR層反應一第二電壓脈波，具有一第二總 電阻小於第一電阻。 1 6 ·如申請專利範圍第15項所述之記憶胞，其中’ EPVR層之第一電阻在100歐姆至 1〇百萬歐姆之間’ 反應具有負幅度在 2至5伏範圍及持續時間在1毫微 -15- 1239599 (4) 秒（n s )至1 〇微秒（// s )範圍之第一電壓脈波。 1 7 .如申請專利範圍第16項所述之記憶胞，其中， EpVR層之第二電阻在100歐姆至Ik歐姆之間，反應 具有正幅度在 2至 5伏範圍及持續時間在1 _微秒 (ns)至 10微秒（// s)範圍之第二電壓脈波。 1 8 .如申請專利範圍第1 2項所述之記憶胞，其中 ’ EpVR層爲自包含大磁電阻（CMR )，高溫超導（ HTSC )’及鈣鈦石金屬氧化物材料之群中選出之材料。 19· 一種非對稱記憶胞，包含： 一底電極，具有一第一區； 一電脈波改變電阻（EPVR )材料層，覆蓋底電極； 及 一頂電極，覆蓋 EPVR層，具有較第一區爲大之一 第二區。 20.如申請專利範圍第 19項所述之記憶胞，其中 ，底電極第一區較頂電極第一區至少小 2 0 %。