JP4118942B2 - 不揮発性記憶素子およびその製造方法 - Google Patents

不揮発性記憶素子およびその製造方法 Download PDF

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Description

本発明は、微細化および高速化に適した不揮発性記憶素子およびその製造方法に関する。
近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも記憶部の材料として低消費電力で高速読み書きが可能な強誘電体膜などを用いた不揮発性記憶素子の用途が急速に拡大している。
さらに、可変抵抗膜を記憶部の材料として用いる不揮発性記憶素子は抵抗変化素子のみで記憶素子を構成できるので、さらなる微細化、高速化および低消費電力化が期待されている。
ところで、可変抵抗膜を記憶部の材料として用いる場合には、例えば、電気的パルスの入力などにより、抵抗値が高抵抗から低抵抗へ、または低抵抗から高抵抗へと２値の間を明確に区別して、かつ安定に変化をすることが必要である。
この安定な抵抗変化の動作の実現のために、超巨大磁気抵抗（ＣＭＲ）材料などのメモリ抵抗材料を利用して、十分な抵抗状態の変化を保証するための非対称メモリセルの構成とその製造方法が示されている（例えば、特許文献１、２参照）。この非対称メモリセルは、第１の面積を有する下部電極を形成するステップと、下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料を形成するステップと、ＥＰＶＲ層上に載る、第１面積よりも狭い第２の面積を有する上部電極を形成するステップとを含んで形成される。電極の大きさをこのように非対称な電極構成にすると、非対称メモリセルに流れる電流の大きさを適当に選ぶことにより、下部電極よりも面積の狭い上部電極に隣接したＥＰＶＲ材料だけが、電流密度が高くなり抵抗変化を起こすようにすることができる。このようにすると、非対称メモリセルは、その電極の非対称な構成ゆえに外部からの電圧印加または電流印加により、安定に抵抗変化を起こし続けることができる。
また、メモリ記憶素子と制御素子を水平方向に延在して構成して、メモリ記憶素子の断面積が制御素子の断面積よりも小さく形成することにより、メモリ記憶素子が制御素子よりも低いエネルギーレベルで状態を変更できることが示されている（例えば、特許文献３）。このような構成により、経済的で、大容量のメモリ構造を実現しようとしている。
特開２００４−３４９６９１号公報 特開２００５−１７５４６１号公報 特開２００４−６７７７号公報
ところで、特許文献１、２で示された例では、微細化を進めていくとＥＰＶＲ層での隣り合う下部電極および上部電極の間でクロストークの課題が生じることが予測される。さらに、微細化したときも含めて、抵抗変化素子の抵抗を変化させる駆動電圧の印加方法について具体的に示されていない。
また、特許文献３で示された例では、抵抗変化素子の抵抗を変化させる駆動電圧の印加方法については、抵抗変化素子よりも断面積の大きい制御素子で駆動することが示されているものの、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスに親和性のある記憶素子の構造が示されていない。
また、抵抗変化素子とダイオードが直列に接続されている場合に、ダイオードで駆動できる電流量は小さく、ダイオードは抵抗変化素子に必要十分な電流を供給できない場合がある。
したがって、これらの課題を解決するためには、現状および将来の微細化プロセスに親和性があり量産プロセスに適した構成を持ち、しかも、微細な抵抗変化素子に必要十分な電流を安定に供給できるダイオードを適切に配置した不揮発性記憶素子が必要となる。
以上の課題に鑑み、本発明は、量産プロセスに親和性のある構造を持つ微細な抵抗変化素子と、この抵抗変化素子に必要十分な電流を供給するダイオードを最適に接続した不揮発性記憶素子の構成とその製造方法を提供することを目的とする。
上記目的を達成するために、本発明の不揮発性記憶素子は、基板と、前記基板上に形成された層間絶縁膜と、前記層間絶縁膜に覆われた下部電極と前記下部電極よりも基板から遠い側に設けられた上部電極と前記上部電極および前記下部電極の間に介在する可変抵抗膜とを有する抵抗変化素子と、前記上部電極よりも基板から遠い側に前記上部電極に直列に接続されるように設けられた第１の電極と前記第１の電極よりも基板から遠い側に設けられた第２の電極と前記第１の電極および前記第２の電極の間に介在する絶縁層または半導体層とを有するダイオードと、を備える不揮発性記憶素子であって、前記層間絶縁膜には前記層間絶縁膜を前記基板の主面に対して略垂直な方向に貫通して前記下部電極に到達するようにコンタクトホールが形成され、前記可変抵抗膜が前記コンタクトホールに埋め込まれ、前記絶縁層または前記半導体層が前記第１の電極と接触する部分の面積を第１の面積、前記可変抵抗膜が前記上部電極と接触する部分の面積を第２の面積、前記可変抵抗膜が前記下部電極と接触する部分の面積を第３の面積とするとき、前記第１の面積が、前記第２の面積および前記第３の面積の少なくとも一方よりも大きい。
かかる構成では、不揮発性記憶素子は、ＣＭＯＳプロセス等で用いられる配線工程と同等の微細化された半導体プロセスで製作され、抵抗変化素子の製作においても可変抵抗膜に固有な特殊な半導体プロセスは使わなくてすむ。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルールの最小サイズで可変抵抗膜を製作することができるため、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスに親和性のある量産プロセスにより製作することができる。
しかも、隣接する抵抗変化素子間は層間絶縁膜で分離され、抵抗変化素子と積層方向に直列に接続されたダイオードから必要十分な電流を印加することができるので、不揮発性記憶素子は、クロストークがなく安定に抵抗変化を繰り返すことができる。
上記不揮発性記憶素子において、前記第１の面積が前記第２の面積よりも大きくてもよく、前記第１の面積が前記第３の面積よりも大きくてもよく、前記第２の面積が前記第３の面積よりも大きくてもよい。
上記不揮発性記憶素子において、前記可変抵抗膜は、前記下部電極に向かってテーパ状に細くなるように構成されていてもよい。
かかる構成では、可変抵抗膜と下部電極との界面における電流密度が高くなり、より容易に抵抗状態の変化が起こるようになる。また、隣接する下部電極間の距離を増大させることにより、クロストークがさらに確実に防止される。しかも、印加した電流を効率的に上部電極に集中させて電流密度を上げるので、抵抗変化素子の抵抗変化がさらに確実に実現される。
上記不揮発性記憶素子において、前記コンタクトホールが前記下部電極に向かってテーパ状に細くなるように形成されていてもよい。
かかる構成では、コンタクトホールの形状をテーパ形状とすることで、可変抵抗膜と下部電極との界面の面積をより容易に小さくすることができる。可変抵抗膜と下部電極との界面における電流密度が高くなり、より容易に抵抗状態の変化が起こるようになる。
上記不揮発性記憶素子において、前記上部電極の少なくとも一部が前記コンタクトホールに埋め込まれていてもよく、前記上部電極の一部が前記可変抵抗膜の中央部に凸状に埋め込まれていてもよい。
かかる構成では、抵抗変化素子がさらにコンパクトに集積化でき、可変抵抗膜と上部電極との密着性がさらに向上することができる。
上記不揮発性記憶素子において、前記上部電極と前記第１の電極とが前記コンタクトホールに埋め込まれていてもよい。
かかる構成では、上部電極と第１電極がコンタクトホール内に埋め込まれることにより、ダイオードの素子分離が可能となり、複雑な工程を付加することなく、素子分離されたダイオードを集積化することができる。この場合、絶縁層または半導体層が分離されていなくても、上部電極と第１電極がコンタクトホール内に埋め込まれて分離されていれば、不揮発性記憶素子は、電気的には絶縁層または半導体層が分離されて素子分離された構成と同じ動作を行わせることができる。
上記不揮発性記憶素子において、前記上部電極と前記第１の電極とは１個の共通電極であってもよく、前記共通電極は、前記可変抵抗膜に向かってテーパ状に細くなるように構成されていてもよい。
かかる構成では、さらにコンパクトに集積化された不揮発性記憶素子が実現できる。
上記不揮発性記憶素子において、前記ダイオードは、ＭＩＭ（Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ）ダイオード、ＭＳＭ（Ｍｅｔａｌ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ-Ｍｅｔａｌ）ダイオードまたはショットキーダイオードであ
かかる構成では、抵抗変化素子に必要十分な電流を印加することができる。
上記不揮発性記憶素子において、前記絶縁層または半導体層が前記第１の電極と接触する面を第１の接触面とするとき、前記第１の接触面が、凹面、凸面または凹凸面であってもよい。
かかる構成では、第１の接触面は、立体的に可変抵抗膜の上部の一定の領域に形成することができるので、第１の面積を大きく取ることができる。そして、一定の領域にダイオードの実効的な面積を大きくすることができるので、ダイオードの電流駆動能力をさらに向上することができる。
上記不揮発性記憶素子において、前記可変抵抗膜が前記上部電極と接触する面を第２の接触面とするとき、前記第２の接触面が、凹面、凸面または凹凸面であってもよい。
かかる構成では、可変抵抗膜と上部電極との密着性がさらに向上することができる。
また、本発明の不揮発性記憶素子アレイは、上記不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、前記下部電極が前記基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、前記第２の電極が前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、前記複数の下部電極および前記複数の第２の電極の立体交差点のそれぞれに対応して下部電極および第２の電極の間に介在するように可変抵抗膜が設けられることにより、前記立体交差点のそれぞれに対応して上記不揮発性記憶素子が形成されている。
かかる構成では、高集積で実用性の高いクロスポイント型の不揮発性記憶素子は、上述したように、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスにより製作することができる。しかも、隣接する抵抗変化素子間は層間絶縁膜で分離され、上部に隣接するダイオードから必要十分な電流を印加することができるので、クロストークがなく安定に抵抗変化を繰り返すことができる。
また、本発明の不揮発性記憶素子の製造方法は、基板上に下部電極を形成する下部電極形成工程と、前記下部電極上に可変抵抗膜を形成する抵抗膜形成工程と、前記可変抵抗膜上に上部電極を形成する上部電極形成工程と、前記上部電極上に第１の電極を形成する第１の電極形成工程と、前記第１の電極上に絶縁層または半導体層を形成する絶縁層または半導体層形成工程と、前記絶縁層または半導体層上に第２の電極を形成する第２の電極形成工程と、を備え、前記抵抗膜形成工程は、前記下部電極を覆う層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通するコンタクトホールを前記下部電極上に形成するホール形成工程と、前記コンタクトホールに前記可変抵抗膜を埋め込む埋込工程と、を有し、前記絶縁層または前記半導体層が前記電極と接触する部分の面積を第１の面積、前記可変抵抗膜が前記上部電極と接触する部分の面積を第２の面積、前記可変抵抗膜が前記下部電極と接触する部分の面積を第３の面積とするとき、前記第１の面積が、前記第２の面積および前記第３の面積の少なくとも一方よりも大きい。
この構成により、抵抗変化素子および不揮発性記憶素子は、上述したように、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスと同じプロセスルールにより製作することができる。しかも、隣接する抵抗変化素子間は層間絶縁膜で分離され、上部に隣接するダイオードから必要十分な電流を印加することができるので、クロストークがなく安定に抵抗変化を繰り返すことができる素子を製作することができる。
また、本発明の不揮発性記憶素子アレイの製造方法は、上記の不揮発性記憶素子の製造方法を用いたクロスポイント型の不揮発性記憶素子アレイの製造方法であって、前記下部電極形成工程は、複数の下部電極を前記基板の主面に平行な第１の平面内において互いに平行に延びるように形成する工程であり、前記第２の電極形成工程は、前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように形成する工程である。
この構成により、高集積で実用性の高いクロスポイント型の不揮発性記憶素子は、上述したように、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスと同じプロセスルールにより製作することができる。しかも、隣接する抵抗変化素子間は層間絶縁膜で分離され、上部に隣接するダイオードから必要十分な電流を印加することができるので、クロストークがなく安定に抵抗変化を繰り返すことができる素子を製作することができる。
また、上記不揮発性記憶素子の製造方法において、前記ホール形成工程は、前記コンタクトホールを前記下部電極に向かってテーパ状に細くなるように形成するものであってもよい。
この構成により、隣接する下部電極間の距離を増加させることができ、クロストークがさらに確実に防止される構成で製作される。しかも、印加した電流を効率的に集中させて電流密度を上げるので、抵抗変化がさらに確実に実現されるように製作される。
本発明の上記目的、他の目的、特徴、及び利点は、添付図面参照の下、以下の好適な実施態様の詳細な説明から明らかにされる。
本発明の不揮発性記憶素子は、抵抗変化素子とダイオードとが積層方向に直列に接続され、抵抗変化素子を構成する可変抵抗膜が、第１の層間絶縁膜を貫通して下部電極上に形成された第１のコンタクトホールに埋め込まれた構成となっている。さらに、ダイオードの第１の電極と接触する第１の面積が、可変抵抗膜が上部電極と接触する第２の面積よりも大きい構成からなる。
このような構成とすることにより、ＣＭＯＳプロセス等で用いられる配線工程と同等の微細化された半導体プロセスで製作され、抵抗変化素子の製作においても可変抵抗膜に固有な特殊な半導体プロセスは使わなくてすむ。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルールの最小サイズで可変抵抗膜を製作することができるため、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスと親和性がある量産プロセスを用いて、本発明の不揮発性記憶素子を製作することができるようになる。しかも、隣接する抵抗変化素子間は層間絶縁膜で分離され、上部に隣接するダイオードから必要十分な電流を印加することができるので、本発明の不揮発性記憶素子はクロストークがなく安定に抵抗変化を繰り返すことができる。
なお、本発明の不揮発性記憶素子は第１の面積が第２の面積よりも大きい構成となっているので、電流駆動能力のある比較的大きいダイオードとプロセスルールまで微細化された抵抗変化素子を最適に接続している。
また、クロスポイント型の不揮発性記憶素子においては、２次元的に隣接する可変抵抗膜を含む可変抵抗素子間のクロストークを抑えるように電気的に分離することができるので、上記で説明した同様の効果が実現できる。
なお、本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・薄型化が図れるという効果を奏する。
以下、本発明の好ましい実施の形態を、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。
（第１の実施の形態）
図１から図５は、本発明の第１の実施の形態を示す図である。図１（ａ）に本実施の形態の不揮発性記憶素子２０の概略断面図を示す。図１（ｂ）に不揮発性記憶素子２０の構成を簡素化した変形例の不揮発性記憶素子３０の概略断面図を示す。
図１（ａ）に示すように不揮発性記憶素子２０は、基板１０の上に形成された、可変抵抗膜１１が下部電極１２と上部電極１３とに挟まれた抵抗変化素子１４と、この抵抗変化素子１４と積層方向に直列に接続され、絶縁層１５または半導体層１５（絶縁層１５または半導体層１５とは、絶縁体または半導体からなる層を指す。ダイオード層と呼んでもよい。）が下部の第１の電極１６と上部の第２の電極１７とに挟まれたダイオード１８と、から構成されている。さらに、可変抵抗膜１１は、下部電極１２を覆う第１の層間絶縁膜１９を貫通して、下部電極１２上に形成された第１のコンタクトホール２１に埋め込まれている。そして、ダイオード１８の絶縁層１５または半導体層１５が第１の電極１６と接触する第１の面積２２は、可変抵抗膜１１が上部電極１３と接触する第２の面積２３よりも大きい構成となっている。
図１（ｂ）に示す不揮発性記憶素子３０は、図１（ａ）に示す不揮発性記憶素子２０の構成を簡素化したもので、抵抗変化素子１４の上部電極１３とダイオード１８の第１の電極１６が共通した共通電極である構成となっている。すなわち、図１（ｂ）では抵抗変化素子１４の上部電極１３がダイオード１８の第１の電極１６を兼ねた構成となっている。
さらに、図１（ａ）および図１（ｂ）において、可変抵抗膜１１が上部電極１３と接触する第２の面積２３は、可変抵抗膜１１が下部電極１２と接触する第３の面積２４よりも大きい構成となっている。
なお、第２の面積２３と第３の面積２４の大小関係は特に限定されない。第１の面積２２が第２の面積２３および第３の面積２４の少なくとも一方よりも大きければよい。すなわち、第２の面積２３および第３の面積２４のうちいずれか小さい方の面積よりも、第１の面積２２が大きければよい。ただし、後述するエッチングなどの工程を考慮すれば、コンタクトホールを形成する段階で第３の面積２４を小さくするのが効率的である。よって、第３の面積２４は第２の面積２３よりも小さいことが好ましい。
このような構成とすることでダイオード側の電極面積が大きくなり、結果としてダイオードの電極が抵抗変化膜の下部電極より大きくなり、抵抗変化素子に対して高い駆動力が得られる。
しかも、印加した電流を効率的に集中させて電流密度を上げるので、抵抗変化がさらに確実に実現されるように製作される。
かかる効果は、抵抗変化素子の動作メカニズムと関係していると推察される。すなわち、抵抗変化素子では、抵抗状態の変化が、電極と可変抵抗膜との界面で生じていることが明らかになりつつある。かかる知見によれば、電極と可変抵抗膜との界面において十分高い電流密度あるいは電圧を生じさせることが、抵抗状態の変化を確実に発生させる上で有効となる。高い電流密度あるいは電圧を生じさせるためには、界面の面積をより小さくすることが有効となる。どちらの界面においても電流の総量は変わらないため、第２の面積２３および第３の面積２４のうちより小さい方に対応する界面では、電流密度や電圧がより高くなり、抵抗状態が変化しやすくなる。よって、抵抗変化素子の抵抗状態が変化するか否かは、可変抵抗膜と上下の電極の界面のうち、より面積の小さい方で発生する電流密度や電圧により規定され、その界面の面積が小さい程、抵抗状態が変化しやすい。一方でダイオードの電流容量は、概略、ダイオードの電極面積に比例することになる。ダイオードの電極面積に対して抵抗変化素子の電極面積（電極と可変抵抗膜との界面の面積）をより小さくすることで、ダイオードの電流容量を高く保ちつつ、抵抗変化素子の抵抗状態をより確実に変化させることができる。
このような構成の不揮発性記憶素子２０、３０は抵抗変化素子１４およびダイオード１８が基板１０の上に形成され、その周囲と上部は第１の層間絶縁膜１９、第２の層間絶縁膜２５および第３の層間絶縁膜２６で囲まれて覆われている。
また、図１（ａ）および（ｂ）において、上部電極１３が第２の層間絶縁膜２５を貫通する第２のコンタクトホール２７に埋め込まれることにより、抵抗変化素子１４およびダイオード１８が隣接して配置される場合に、ダイオード１８の素子分離が可能となる。
このような構成とすることにより、不揮発性記憶素子２０は、ダイオード１８の素子分離が可能となり、複雑な工程を付加することなく、素子分離されたダイオード１８を集積化することができる。この場合、絶縁層１５または半導体層１５が分離されていなくても、上部電極１３が第２のコンタクトホール２７内に埋め込まれて分離されていれば、不揮発性記憶素子２０は、電気的には絶縁層１５または半導体層１５が分離されて素子分離された構成と同じ動作を行わせることができる。また、ＣＭＯＳプロセス等で用いられる配線工程と同等の微細化された半導体プロセスで製作され、抵抗変化素子の製作においても可変抵抗膜に固有な特殊な半導体プロセスは使わなくてすむ。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルールの最小サイズで可変抵抗膜を製作することができるため、１００ｎｍ未満のプロセスルールが主体となる微細化プロセスに親和性のある量産プロセスにより製作することができる。
不揮発性記憶素子２０の動作時に、抵抗変化素子１４の可変抵抗膜１１には、ダイオード１８を介して上部電極１３から電気的パルスが下部電極１２に印加される。この電気的パルスの印加により、可変抵抗膜１１は記憶部として、その抵抗値を増加または減少する特性を示すこととなる。また、第３の面積２４よりも第２の面積２３の方が大きく、第２の面積２３よりも第１の面積２２の方が大きい構成としているので、上部のダイオード１８から可変抵抗膜１１に対して抵抗値を増加または減少させるのに必要十分な電流値を供給することができる。しかも、隣接する抵抗変化素子１４間は第１の層間絶縁膜１９で分離されているので、クロストークがなく安定に抵抗変化を繰り返すことができる。そして、この抵抗値の変化により、情報の記録または読み出しが行われる。
このように、抵抗変化素子１４と、その積層方向に直列にダイオード１８を接続した構成により、ダイオード特性を適切に利用して抵抗変化素子１４への情報の書き換えおよび読み出しを行うことができる。すなわち、抵抗変化素子１４に情報を書き換えるときは、ダイオード１４を含む不揮発性記憶素子２０に比較的大きい電圧を印加して、ダイオード１４を低抵抗状態で動作させる。このときは、ダイオード１４は低抵抗状態であるので、印加電圧のダイオード１４での電圧降下が少なく、効率よく抵抗変化素子１４に電圧を印加することができるので、安定に抵抗変化をさせることができる。一方、抵抗変化素子１４の情報を読み取るときは、比較的小さい電圧を不揮発性記憶素子２０に印加して、ダイオード１４を高抵抗状態で動作させる。このときは、印加電圧のダイオード１４での電圧降下が大きく、適切な大きさの電圧が安定して抵抗変化素子１４に印加されて、その抵抗値を読み出すことができる。このときに、ノイズ電圧が電源ラインを介して印加電圧に付加されても、ほとんどダイオード１４で吸収されるので、抵抗変化素子１４の抵抗値を誤って書き換えるなどの誤動作がほとんど生じないようにすることができる。
図２は図１（ａ）または（ｂ）に示す不揮発性記憶素子の構成にて、クロスポイント型の不揮発性記憶素子アレイ４０を構成した場合の、半導体チップの基板表面４１から見た概略構成図を示す。図２で不揮発性記憶素子アレイ４０は、基板上の下部電極１２と、この下部電極１２とここでは直角に交差するストライプ状の第２の電極１７とが、記憶部となる可変抵抗膜１１を挟んだ構成となっている。ここでは、例えば、８本の下部電極１２（１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ、１２ｇ、１２ｈ）と８本の第２の電極１７（１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ、１７ｇ、１７ｈ）とが示されている。そして、これらが交差したところに可変抵抗膜１１が下部電極１２と上部電極１３とに挟まれて配置されて抵抗変化素子１４を構成し、全体としてマトリックス状の記憶部が複数構成されることとなる。
別の言い方をすれば、不揮発性記憶素子アレイ４０は、下部電極１２が基板１０の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、第２の電極１７が第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ複数の下部電極１２と立体交差するように複数形成され、複数の下部電極１２および複数の第２の電極の立体交差点のそれぞれに対応して下部電極および第２の電極の間に介在するように可変抵抗膜が設けられることにより、立体交差点のそれぞれに対応して不揮発性記憶素子１４が形成される。
図３（ａ）は、図１（ｂ）に示す不揮発性記憶素子の基本構成をもとにして、図２のクロスポイント型で構成した不揮発性記憶素子アレイ４０をＡ−Ａ線の断面で矢印方向から見た概略断面図を示す。図３（ｂ）は、同じく図１（ｂ）に示す不揮発性記憶素子の基本構成をもとにして、図２のクロスポイント型で構成した不揮発性記憶素子アレイ４０をＣ−Ｃ線の断面で矢印方向から見た概略断面図を示す。Ｂで示した破線で囲まれた領域の中の構成が、上記基本構成となるメモリセルに該当する。
図３（ａ）（ｂ）においては、このメモリセルが８個並んでいる例を示している。メモリセルは、下部電極１２と上部電極１３とに挟まれた可変抵抗膜１１からなる抵抗変化素子１４と、第１の電極を兼ねる上部電極１３（共通電極）と第２の電極１７ｂで挟まれた、ここでは、例えば絶縁層からなるダイオード１８とから構成される。図３（ａ）と図３（ｂ）とは互いに直交した位置から見た不揮発性記憶素子アレイ４０の概略断面図であり、ストライプ形状の下部電極１２とストライプ形状の第２の電極１７がほぼ直角に交差して、その間の可変抵抗膜１１を挟んでいることがわかる。
さらに、ダイオード１８が抵抗変化素子１４に必要十分な電流を供給するために、ダイオード１８の大きさの目安となる第１の面積２２は、抵抗変化素子１４の大きさの目安である第２の面積２３よりも大きく構成されている。また、第３の面積２４は隣接するメモリセル間のクロストークをより一層低減するために、第２の面積２３より小さく構成されているが、第２の面積２３と同一の面積にて構成してもかまわない。
また、不揮発性記憶素子アレイ４０は、上部電極１３が第２の層間絶縁膜２５の第２のコンタクトホール２７に埋め込まれているのでダイオード１８の素子分離が可能となり、複雑な工程を付加することなく、素子分離されたダイオード１８を集積化することができる。この場合、絶縁層１５または半導体層１５が隣接するメモリセルの間で分離されていなくても、上部電極１３が第２のコンタクトホール２７内に埋め込まれて分離されていれば、不揮発性記憶素子アレイ４０は、電気的には絶縁層１５または半導体層１５が分離されて素子分離された構成と同じ動作を行わせることができる。
図１（ａ）および（ｂ）と同様に図２および図３においても、この複数の記憶部を構成する可変抵抗膜１１は、ダイオード１８を介して上部電極１３から電気的パルスが下部電極１２に印加される。この電気的パルスの印加により、可変抵抗膜１１は記憶部として、その抵抗値を増加または減少する特性を示すこととなる。そして、この抵抗値の変化により、情報の記録または読み出しが行われる。
したがって、抵抗変化素子１４と、その積層方向に直列にダイオード１８を接続した構成により、ダイオード特性を適切に利用して抵抗変化素子１４への情報の書き換えおよび読み出しを行うことができる。すなわち、抵抗変化素子１４に情報を書き換えるときは、ダイオード１４を含む不揮発性記憶素子アレイ４０に比較的大きい電圧を印加して、ダイオード１４を低抵抗状態で動作させる。このときは、ダイオード１４は低抵抗状態であるので、印加電圧のダイオード１４での電圧降下が少なく、効率よく抵抗変化素子１４に電圧を印加することができるので、安定に抵抗変化をさせることができる。一方、抵抗変化素子１４の情報を読み取るときは、比較的小さい電圧を不揮発性記憶素子アレイ４０に印加して、ダイオード１４を高抵抗状態で動作させる。このときは、印加電圧のダイオード１４での電圧降下が大きく、適切な大きさの電圧が安定して抵抗変化素子１４に印加されて、その抵抗値を読み出すことができる。このときに、ノイズ電圧が電源ラインを介して印加電圧に付加されても、ほとんどダイオード１４で吸収されるので、抵抗変化素子１４の抵抗値を誤って書き換えるなどの誤動作がほとんど生じないようにすることができる。
次に、本実施の形態の一例として、図１（ｂ）で示した不揮発性記憶素子３０の製造方法について示す。図４（ａ）から図４（ｄ）および図５（ａ）から図５（ｄ）に不揮発性記憶素子３０のプロセスフローを順に示している。すなわち、本実施の形態の不揮発性素子の製造方法は、基板１０上に下部電極１２を形成する下部電極形成工程と、下部電極１２上に可変抵抗膜１１を形成する抵抗膜形成工程と、可変抵抗膜１１上に上部電極１３を形成する上部電極形成工程と、上部電極１３上に絶縁層１５または半導体層１５を形成する工程と、絶縁層１５または半導体層１５上に第２の電極１７を形成する第２の電極形成工程と、を備えている。なお、本実施の形態に上部電極１３上に図１（ａ）に示す第１の電極１６を形成する工程を付加してもよいが、不揮発性記憶素子３０では、上部電極１３が第１の電極１６と共通に構成されているので、この工程の説明は省略する。
さらに、抵抗膜形成工程は、下部電極１２を覆う第１の層間絶縁膜１９を形成する工程と、第１の層間絶縁膜１９を貫通する第１のコンタクトホール２１を下部電極１２上に形成するホール形成工程と、第１のコンタクトホール２１に可変抵抗膜１１を埋め込む埋込工程とからなる。そして、さらに、本実施の形態の不揮発性素子の製造方法では、絶縁層１５または半導体層１５が上部電極１３と接触する第１の面積２２が、可変抵抗膜１１が上部電極１３と接触する第２の面積２３よりも大きく形成している。このように構成される製造方法について、図４および図５に示されたプロセスフローに従って順に説明する。
図４（ａ）に示すように、例えば、Ｓｉ材料の基板１０上にＡｌ材料からなる下部電極１２を蒸着法とエッチング法により幅０．１μｍ、厚さ０．１μｍで所定方向に伸張するように形成する。さらに、ＣＶＤ法等により弗素ドープの酸化膜を第１の層間絶縁膜１９として基板１０および下部電極１２を覆って厚さ２００ｎｍとなるように堆積する。
そして、図４（ｂ）に示すように、例えば、ドライエッチング法により直径８０ｎｍの第１のコンタクトホール２１が下部電極１２上に第１の層間絶縁膜１９を貫通して形成される。この第１のコンタクトホール２１は、遷移金属の酸化膜材料をスパッタ法により供給することで、例えば、Ｆｅ3Ｏ4からなる抵抗変化材料で埋め込まれた可変抵抗膜１１を形成し、この材料は図４（ｂ）に示すように第１の層間絶縁膜１９上にも層状に堆積する。
次に、図４（ｃ）に示すように、第１の層間絶縁膜１９上に堆積された可変抵抗膜１１はＣＭＰ（化学的機械的研磨）技術を用いて第１の層間絶縁膜１９の表面が露出するまで除去されて、第１のコンタクトホール２１の中に堆積されたものだけが残される。そして、図４（ｄ）に示すように、平坦化された可変抵抗膜１１および第１の層間絶縁膜１９上に、例えば、ＣＶＤ法等により厚さ０．１μｍの弗素ドープの酸化膜を第２の層間絶縁膜２５として堆積する。
そして、図５（ａ）に示すように、例えば、ドライエッチング法により直径１００ｎｍの第２のコンタクトホール２７が第２の層間絶縁膜２５を貫通して可変抵抗膜１１および第１の層間絶縁膜１９上に形成される。そして、スパッタ法により、例えばＡｌ材料をこの第２のコンタクトホール２７に埋めて、第２の層間絶縁膜２５上に上部電極１３の材料として層状に形成したのち、図５（ｂ）に示すように、ＣＭＰ技術により第２の層間絶縁膜２５上の電極材料を除去する。さらに、上部電極１３および第２の層間絶縁膜２５の上に、例えば、スパッタ法によりＳｉＮ膜１０ｎｍおよびＡｌ材料を０．１μｍ形成したのち、上部電極１３を覆って幅１８０ｎｍの線状のＳｉＮ膜からなる絶縁層１５およびＡｌ材料からなる第２の電極１７を図５（ｃ）に示すように形成する。
なお、以上のプロセスにおいて、図１（ａ）に示した構造を形成する場合は、図５（ｂ）に示したように、ＣＭＰ技術により第２の層間絶縁膜２５上の電極材料を除去した後、電極材料をエッチバックし若干掘り下げた後、ダイオード用の下部電極Ａｌをスパッタで埋め込み、再度ＣＭＰにより平坦化する。さらに、ダイオードの下部電極（第１の電極）１６および第２の層間絶縁膜２５の上に、例えば、スパッタ法によりＳｉＮ膜１０ｎｍおよびＡｌ材料を０．１μｍ形成したのち、ダイオードの下部電極１６を覆って幅１８０ｎｍの線状のＳｉＮ膜からなる絶縁層１５およびＡｌ材料からなる第２の電極１７を形成する。
さらに、絶縁層１５および第２の電極１７を覆い、第２の層間絶縁膜２５の上に第３の層間絶縁膜２６が、ＣＶＤ法等により厚さ０．４μｍの弗素ドープの酸化膜として図５（ｄ）に示すように形成される。このようにして、不揮発性記憶素子３０が形成され、抵抗変化素子１４の上にダイオード１８が形成される。このときに整流素子１８の電流供給能力を決める第１の面積２２は、０．００７９μｍ2で第２の面積２３の０．００５０μｍ2よりも大きい。また、第３の面積２４の方が第２の面積２３よりも小さくなるようにすることで、不揮発性記憶素子３０が、例えば、クロスポイント型の不揮発性記憶素子のメモリセルとして使用されるときに、隣接するメモリセル間を離すようにしてクロストークなどを抑制することができる。
以上のプロセスフローにより、不揮発性記憶素子３０が製造される。本実施の形態で示した製作プロセスは、例えば、ＣＭＯＳプロセスなどの微細化された半導体プレーナプロセスと同じマスクプロセスで製作され、抵抗変化素子１４の製作においても可変抵抗膜１１に固有な特殊な半導体プロセスは使っていない。したがって、微細化が進む半導体プロセスと親和性がよく、使用するプロセスのプロセスルールの最小サイズで可変抵抗膜１１を製作することができる。
このように作製した不揮発性記憶素子３０において、上部電極の材料をＰｔ（厚み50ｎｍ）、下部電極の材料をＰt（厚み50ｎｍ）とし、可変抵抗膜としてFe3O4を用い（膜厚100ｎｍ）て、極性の異なる電気的パルス（±4.3V）を第２の電極１７と下部電極１２間に
交互に印加すると、１１ＫΩの高抵抗値と２．５ＫΩの低抵抗値を交互に示すことが確認された。これらの動作は、上記電気的パルスを、パルス幅が１００ｎｓｅｃ、電圧が±４．３Ｖに設定して、極性を交互に印加した場合に、１０００回以上連続で高速に上記した高抵抗値と低抵抗値が交互に安定して得られることを確認した。抵抗変化素子１４の上下電極間（１２、１３の間）には３．３Ｖ、ダイオード１８の上下電極間（１６、１７の間）には１Ｖの電圧がかかっている。よって、本実施形態のような、ダイオード１８と抵抗変化素子１４を直列に接続したメモリ素子を動作させる場合には、ダイオード１８の上部電極（第２の電極）１７と抵抗変化素子１４の下部電極１２の間に４．３Ｖを印加することになる。
以上に述べた不揮発性記憶素子３０の製法は、図２および図３に示すクロスポイント型の不揮発性記憶素子アレイ４０についても、同様に適用して作製することができる。すなわち、クロスポイント型の不揮発性記憶素子アレイ４０は、基板１０上にストライプ形状の下部電極１２を形成する工程と、下部電極１２上に可変抵抗膜１１を形成する抵抗膜形成工程と、可変抵抗膜１１上にストライプ形状の上部電極１３を形成する上部電極形成工程と、により抵抗変化素子１４の構成を形成する。そして、この抵抗変化素子１４上に絶縁層１５または半導体層１５を形成する工程と、絶縁層１５または半導体層１５上に第２の電極１７を形成する第２の電極形成工程と、を備えている。さらに、抵抗膜形成工程は、下部電極１２を覆う第１の層間絶縁膜１９を形成する工程と、第１の層間絶縁膜１９を貫通する第１のコンタクトホール２１を下部電極１２上に形成するホール形成工程と、第１のコンタクトホール２１に可変抵抗膜１１を埋め込む埋込工程とからなる。そして、下部電極形成工程は、ストライプ形状の下部電極１２を形成し、上部電極形成工程または第２の電極形成工程は、ストライプ形状の下部電極１２と交差する方向にストライプ形状の上部電極１３または第２の電極１７を形成している。
さらに、絶縁層１５または半導体層１５が上部電極１３と接触する第１の面積２２が、可変抵抗膜１１が上部電極１３と接触する第２の面積２３よりも大きく形成する。
この製造方法により、図２に示すような直交する方向に、例えば０．２２μｍのピッチで不揮発性記憶素子３０の構成をメモリセルとする８×８個のメモリセルをもつクロスポイント型の不揮発性記憶素子アレイ４０が実現できる。本実施の形態の不揮発性記憶素子アレイ４０では、ストライプ形状の下部電極１２と交差する方向にストライプ形状の第２の電極１７が形成されている。不揮発性記憶素子アレイ４０のプロセスフローについても図４および図５に示す内容と同様の内容で実現することができる。
なお、本実施形態においては配線材料としてＡｌを用いたが、半導体プロセスで用いられるＷ、ＰｔやＣｕを用いてもよく、また、電極材料としてＡｌを用いたが、他の電極材料であるＣｕ、Ｐｔ、ＴｉＮ、ＴａＮおよびＴｉＡｌＮ等を用いてもよい。
また、本実施形態では、ダイオードとして絶縁層としてＳｉＮ膜、上部電極および下部電極をＡｌとしたＭＩＭ（Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ）構造を用いたＭＩＭダイオードを示したが、半導体層としてＳｉ膜、上部電極および下部電極としてＰｔを使用したＭＳＭ（Ｍｅｔａｌ-Ｓｅｍｉｃｏｎｄｕｃｔｏｒ-Ｍｅｔａｌ）構造を用いたＭＳＭダイオードであってもよい。
さらに、埋め込まれた電極がＰｔ、半導体層がＳｉでショットキー接合を形成し、反対側の上部電極がＡｌでＳｉとオーミック接合したショットキーダイオードであってもよく、他のダイオード構造、例えばＰＮ接合ダイオードなどでもよい。
（第２の実施の形態）
図６は本発明の第２の実施の形態を示す図である。本実施の形態は、第１の実施の形態とは、抵抗変化素子１４の上部電極１３の断面形状を工夫した点が異なり、これにより不揮発性記憶素子の性能を向上するものである。すなわち、図６（ａ）は、抵抗変化素子１４の上部電極１３の断面形状をテーパ形状（可変抵抗膜１１に向かってテーパ状に細くなる形状、基板１０の主面に平行に切った断面が基板１０へ向かって徐々に小さくなる形状）に構成した不揮発性記憶素子４５を示している。図６（ｂ）は上部電極１３の断面形状の一部が第１のコンタクトホール２１の上部に埋め込まれた構成の不揮発性記憶素子５０を示す。不揮発性記憶素子５０の上部電極１３の一部が可変抵抗膜１１と共に第１のコンタクトホール２１に埋め込まれている。また、上部電極の一部が第２の層間絶縁膜２５を貫通する第２のコンタクトホール２７に埋め込まれている。また、図６（ａ）および（ｂ）では、第１の実施の形態と同様に、ダイオード１８の絶縁層１５または半導体層１５が第１の電極１６と接触する第１の面積２２は、可変抵抗膜１１が上部電極１３と接触する第２の面積２３よりも大きい構成となっている。
図６（ａ）の不揮発性記憶素子４５は上部電極１３の断面形状をテーパ形状にすることにより、抵抗変化素子１４よりも大きい領域に形成して電流駆動力を高めたダイオード１８から多くの電流を抵抗変化素子１４に流すことが可能となり、不揮発性記憶素子４５の電気的性能を向上するものである。また、実効的にダイオード１８の形成領域、すなわち、有効面積を拡大することで、ダイオード１８での抵抗を適切に下げて、抵抗変化素子１４の高抵抗状態または低抵抗状態を正確に検知することができるようにしている。
この不揮発性記憶素子４５を製造するためには、第１の実施の形態で説明した図４（ａ）から図４（ｄ）のプロセスフローを用いたのち、図５（ａ）で第２のコンタクトホール２７を円柱状に作製する代わりに、より化学反応性が強いＲＩＥなどによりエッチングをすることで図６（ａ）の円錐台形状の第２のコンタクトホール４２を作製することができる。この第２のコンタクトホール４２に第１の実施の形態で示した図５に示すプロセスフローを適用して上部電極１３を形成することにより、不揮発性記憶素子４５が実現できる。
一方、図６（ｂ）の不揮発性記憶素子５０は、上部電極１３の一部を第１のコンタクトホール１９に埋め込むことで、可変抵抗膜１１と上部電極１３の密着性を上げ第２の面積２３に電荷を集めて可変抵抗膜１１に効果的に電流を印加して性能を向上するものである。この不揮発性記憶素子５０を製造するためには、第１の実施の形態で説明した図４（ａ）から図４（ｃ）のプロセスフローを用いたのち、さらにＣＭＰ技術により第１のコンタクトホール２１の上部の可変抵抗膜１１の一部を除去する。
ＣＭＰで第１の層間絶縁膜１９が露出するまで研磨して平坦化した後、抵抗変化膜１１のみをエッチングする液体（例えば、希硫酸）を用いてウェットエッチングを行うことにより、可変抵抗膜１１の上部の一部のみを除去する。このようにしたあとで図４（ｄ）および図５（ａ）から図５（ｄ）のプロセスフローを実施することにより、不揮発性記憶素子５０は作製することができる。
以上のような本実施形態の構成にすることにより、可変抵抗膜１１と上部電極１３との密着性を向上させることができ、電流駆動力を高めたダイオード１８から多くの電流を抵抗変化素子１４に流すことができる。
（第３の実施の形態）
図７は本発明の第３の実施の形態を示す図である。本実施の形態は、第１および第２の実施の形態とは、図７（ａ）に示すように、可変抵抗膜５２と上部電極５３の断面形状がテーパ形状（下部電極１２に向かってテーパ状に細くなる形状、基板１０の主面に平行に切った断面が基板１０へ向かって徐々に小さくなる形状）で、かつ可変抵抗膜５２と上部電極５３とが第１の層間絶縁膜１９を貫通する第１のコンタクトホール５１中に形成されている。図７（ｂ）は図７（ａ）のＤの方向から見た不揮発性記憶素子５５の概略断面図を示している。この第３の実施形態においても、第１、第２の実施形態と同様に、ダイオード１８の絶縁層１５または半導体層１５が第１の電極１６と接触する第１の面積２２は、可変抵抗膜５２が上部電極５３と接触する第２の面積２３よりも大きい構成となっている。図７の構成により、ダイオード１８からの印加電流は、第１の面積２２で集められて、より小さい第２の面積２３に集中し、可変抵抗膜５２を介して、第２の面積２３より小さい第３の面積２４に集中して下部電極１２に到達する。すなわち、第１の層間絶縁膜１９中の第１のコンタクトホール５１の断面形状を深さ方向にテーパ形状に狭く（下部電極１２に向かってテーパ状に細くなる形状に、基板１０の厚み方向から見たときに基板１０へ向かって徐々に小さくなる形状に）形成することにより、この中に埋め込まれる可変抵抗膜５１の断面形状も深さ方向にテーパ形状に狭く形成される。さらに、このテーパ形状の第１のコンタクトホール５１の上部に上部電極５３を埋め込むことにより第１および第２の実施の形態で示す第２の層間絶縁膜が省かれるので、製造工程を一層簡略化することができる。
なお、断面形状が深さ方向にテーパ形状に狭く形成される第１のコンタクトホール５１を形成するためには、第２の実施の形態で説明したように第１の層間絶縁膜１９をエッチングする場合に化学反応性の強いＲＩＥなどの製造プロセスを用いて作製することができる。また、このテーパ形状の第１のコンタクトホール５１内に可変抵抗膜５２および上部電極５３を埋め込む工程は、以下のようにして作製することができる。
層間絶縁膜１９にエッチングによって形成された第１のコンタクトホール５１を可変抵抗膜５２で埋め込んだのち、ＣＭＰ技術を用いて第１の層間絶縁膜１９の上部の可変抵抗膜を取り除く。さらに、ＣＭＰ技術により第１のコンタクトホール５１に埋め込まれた可変抵抗膜５２の上部を一部除去したのちに上部電極５３を第１の層間絶縁膜１９上まで埋め込み、ＣＭＰ技術により第１の層間絶縁膜１９上の上部電極材料を取り除いて平坦化する。このようにすることにより、第１のコンタクトホール５１内に可変抵抗膜５２およびその上部に上部電極５３が埋め込まれる。
また、上述したような、1層の層間絶縁膜１９中にテーパ状の第１のコンタクトホール
５１を形成し、その内部に可変抵抗膜５２と上部電極５３を埋め込む工程を除くと、その他の製造プロセスは、上述した第２の実施形態で説明したような、図４、図５のプロセスを同様に適用することができる。
以上のような本実施形態の構成にすることにより、隣接する下部電極１２間の距離を増大させることにより、クロストークがさらに確実に防止される。このことは、図３（ｂ）との対比からも明白である。しかも、可変抵抗膜５２は深さ方向にテーパ形状に狭くなっているので、印加した電流を効率的に集中させて電流密度を上げることができ、可変抵抗素子１４の抵抗変化がさらに確実に実現される。
（第４の実施の形態）
図８は本発明の第４の実施の形態を示す図である。本実施の形態は、第１の実施の形態で説明した図１（ｂ）の不揮発性記憶素子３０の変形例である。すなわち、図８（ａ）および（ｂ）において例示されている不揮発性記憶素子６０、６５は、抵抗変化素子１４の構成は図１（ｂ）と基本的には同様であるが、図８（ａ）では、抵抗変化素子１４の上部電極１３の上部に段差のある凸部５４と平坦部（凹部）５６を形成（すなわち、上部電極１３の上部中央に凸部５４を形成）し、また、図８（ｂ）では上部電極１３の上面にエッチングなどで荒らして凹凸面５７を形成している。したがって、絶縁層１５または半導体層１５が、第１の電極１６または上部電極１３と接触する第１の接触面５８が、凹面、凸面または凹凸面である構成になっている。
図８（ａ）の不揮発性記憶素子６０は、抵抗変化素子１４の上部電極１３の中央部を円柱状の凸部５４として残し、凸部５４の周囲をドーナツ状にエッチングしている。このような形状の上部電極１３の上に、例えば絶縁層１５を上部電極１３の上部の凹凸に沿って積層して、この絶縁層１５上にその凹部を埋めて第２の電極１７を堆積したのちＣＭＰを用いて平坦化して、可変抵抗膜１１の上部近傍のみ残すように、他の領域をエッチングなどで除去する。このとき、絶縁層１５が第１の電極１６と接触する第１の面積２２は凹凸面で構成されるので、可変抵抗膜１１が上部電極１３と接触する第２の面積２３よりも大きく構成されている。その他の製造プロセスは、上述した第２の実施形態で説明したような、図４、図５のプロセスを同様に適用することで、本変形例の不揮発性記憶素子６０を作製することができる。
このような構成にすることにより、不揮発性記憶素子６０は上部電極１３の上部と絶縁層１５の下部の密着性を向上させると共に、電流駆動力を高めたダイオード１８から多くの電流を第１の接触面２２を介して抵抗変化素子１４に流すことができる。したがって、印加した電流を効率的に集中させて電流密度を上げることができ、可変抵抗素子１４の抵抗変化がさらに確実に実現される。また、図８（ａ）に示すように、ダイオード１８の第２の電極１７が絶縁層１５と接触する面も凹凸面５９とすることで、さらにダイオード１８の電流駆動能力を高めることができる。
図８（ｂ）の不揮発性記憶素子６５は、抵抗変化素子１４の上部電極１３の上面に凹凸面５７を形成している。この凹凸面５７上に、例えば絶縁層１５を堆積するが、この堆積によって形成された絶縁膜１５にも、上部電極１３の上面と同様な凹凸が表面に形成される。この絶縁膜１５の凹凸面を埋めるようにして第２の電極１７を堆積したのちＣＭＰを用いて平坦化して、図８（ａ）と同様に、可変抵抗膜１１の上部近傍のみ残すように、他の領域をエッチングなどで除去する。このとき、絶縁層１５が第１の電極１６と接触する第１の面積２２は凹凸面で構成されるので、可変抵抗膜１１が上部電極１３と接触する第２の面積２３よりも大きく構成されている。その他の製造プロセスは、上述した第２の実施形態で説明したような、図４、図５のプロセスを同様に適用することで、本変形例の不揮発性記憶素子６０を作製することができる。
このような構成にすることにより、不揮発性記憶素子６５は上部電極１３の上部と絶縁層１５の下部の密着性を向上させると共に、電流駆動力を高めたダイオード１８から多くの電流を第１の接触面２２を介して抵抗変化素子１４に流すことができる。したがって、印加した電流を効率的に集中させて電流密度を上げることができ、可変抵抗素子１４の抵抗変化がさらに確実に実現される。また、図８（ｂ）に示すように、ダイオード１８の第２の電極１７が絶縁層１５と接触する面も凹凸面５９とすれば、さらにダイオード１８の電流駆動能力を高めることができる。
（第５の実施の形態）
図９は本発明の第５の実施の形態を示す図である。本実施の形態は、第２の実施の形態として説明した図６（ａ）の不揮発性記憶素子４５の変形例である。すなわち、図９（ａ）および（ｂ）において例示されている不揮発性記憶素子７０、７５は、可変抵抗膜６１が上部電極６３と接触する第２の接触面６４が凹面、凸面または凹凸面である構成になっている。このとき、円柱状の第１のコンタクトホール２１の中に形成された可変抵抗膜６１の上部の第２の接触面６４は、図９（ａ）では可変抵抗膜６１の中央に円柱状に凹面が形成され、図９（ｂ）では可変抵抗膜６１の上面をエッチングなどで荒らして凹凸面で構成されるので、第２の接触面６４の面積である第２の面積２３は可変抵抗膜６１の下部の第３の面積２４よりも大きく構成されている。なお、図９（ａ）（ｂ）の場合においても、上述した各実施形態と同様に、第１の面積２２は第２の面積２３よりも大きく構成されている。
図９（ａ）の不揮発性記憶素子７０は、下部電極１２上の可変抵抗膜６１の上部に円柱状の凹部６２が形成されて、その凹部６２に凸状の上部電極６３が嵌め込まれた構成となっている。作製しやすい円柱状の第１のコンタクトホール２１の中の可変抵抗膜６１の上部に凹部を作製することにより、第２の面積６４は第３の面積２４よりも大きくすることができる。このような構成にすることにより、不揮発性記憶素子７０は可変抵抗膜６１の上部と上部電極６３の下部の密着性を向上させると共に、電流駆動力を高めたダイオード１８から多くの電流を第２の接触面６４を介して抵抗変化素子１４に流すことができる。したがって、印加した電流を効率的に集中させて電流密度を上げることができ、可変抵抗素子１４の抵抗変化がさらに確実に実現される。なお、可変抵抗膜６１の上部の凹部６２の形成は、フォトリソグラフィによるエッチングにより行うことができる。
同様に図９（ｂ）の不揮発性記憶素子７５は、下部電極１２上の可変抵抗膜６１の上部に凹凸面６６が形成されて、その凹凸面６６に下面が凹凸状の上部電極６３が嵌め込まれた構成となっている。作製しやすい円柱状の第１のコンタクトホール２１の中の可変抵抗膜６１の上部に凹凸面６６を作製することにより、第２の面積６４は第３の面積２４よりも大きくすることができる。このような構成にすることにより、不揮発性記憶素子７５は可変抵抗膜６１の上部と上部電極１３の下部の密着性を向上させると共に、電流駆動力を高めたダイオード１８から多くの電流を第２の接触面６４を介して抵抗変化素子１４に流すことができる。したがって、印加した電流を効率的に集中させて電流密度を上げることができ、可変抵抗素子１４の抵抗変化がさらに確実に実現される。なお、可変抵抗膜６１の上部の凹凸面６６の形成は、フォトリソグラフィによるエッチング速度の速いエッチングにより行うことができる。
（第６の実施の形態）
図１０は本発明の第６の実施の形態を示す図である。本実施の形態は、第２の実施の形態として説明した図６（ａ）の不揮発性記憶素子４５の変形例である。すなわち、図１０において例示されている不揮発性記憶素子８０において、可変抵抗層１１は、その断面形状が、テーパ形状（下部電極１２に向かってテーパ状に細くなる形状、基板１０の主面に平行に切った断面が基板１０へ向かって徐々に小さくなる形状）をなすように構成されている。さらに、上部電極１３（第１の電極１６）は、その断面形状が、テーパ形状（可変抵抗層１１に向かってテーパ状に細くなる形状、基板１０の主面に平行に切った断面が基板１０へ向かって徐々に小さくなる形状）をなすように構成されている。
可変抵抗層１１のかかる形状は、第１の層間絶縁膜１９を貫通する第１のコンタクトホール７２が、基板１０の厚み方向から見たときに基板１０へ向かって徐々に小さくなるように形成されていることにより実現される。
上部電極１３（第１の電極１６）のかかる形状は、第２の層間絶縁膜２５を貫通する第２のコンタクトホール７１が、基板１０の厚み方向から見たときに基板１０へ向かって徐々に小さくなるように形成されていることにより実現される。
この不揮発性記憶素子８０の製造においては、第１の実施の形態で説明した図４（ａ）から図４（ｄ）のプロセスフローにおいてより化学反応性が強いＲＩＥなどによるエッチングを用いて図１０の円錐台形状の第１のコンタクトホール７２を作製したのち、図５（ａ）で第２のコンタクトホールを円柱状に作製する代わりに、より化学反応性が強いＲＩＥなどによりエッチングをすることで図１０の円錐台形状の第２のコンタクトホール７１を作製することができる。この第２のコンタクトホール７１に第１の実施の形態で示した図５に示すプロセスフローを適用して上部電極１３（第１の電極１６）を形成することにより、不揮発性記憶素子８０が実現できる。
本実施形態では、第１のコンタクトホール７２と第２のコンタクトホール７１とを別個のプロセスで形成する。上部電極１３（第１の電極１６）の下端面が確実に可変抵抗膜１１を覆うようにすべく、該下端面の面積は可変抵抗膜１１の上端面の面積（第２の面積）よりも大きくなっている。また、絶縁層１５または半導体層１５は上部電極１３（第１の電極１６）を覆うように形成されるため、第１の面積２２は、上部電極１３（第１の電極１６）の上端面の面積と等しくなる。
以上のような構成では、第１のコンタクトホール７２も第２のコンタクトホール７１も基板１０の厚み方向から見たときに基板１０へ向かって徐々に小さくなるように形成されているため、これらのコンタクトホール内に埋め込まれる可変抵抗膜１１と上部電極１３（第１の電極１６）は必然的にテーパ形状をなすように形成される。これにより、第１の面積２２は必然的に第２の面積２３よりも大きくなり、第２の面積２３は必然的に第３の面積２４よりも大きくなる。したがって、第１の面積２２は必然的に第３の面積２４よりも大きくなる。すなわち、本実施形態では、コンタクトホールを基板１０の厚み方向から見たときに基板１０へ向かって徐々に小さくなるように形成することで、電極界面の面積の大小関係を容易に調整できる。
（第７の実施の形態）
図１１は本発明の第７の実施の形態を示す図である。本実施の形態は、第２の実施の形態として説明した図６（ａ）の不揮発性記憶素子４５の変形例である。すなわち、図１１において例示されている不揮発性記憶素子９０において、可変抵抗層１１は、その断面形状が、テーパ形状（下部電極１２に向かってテーパ状に細くなる形状、基板１０の主面に平行に切った断面が基板１０へ向かって徐々に小さくなる形状）をなすように構成されている。さらに、上部電極１３（第１の電極１６）は、その断面形状が、テーパ形状（可変抵抗層１１に向かってテーパ状に細くなる形状、基板１０の主面に平行に切った断面が基板１０へ向かって徐々に小さくなる形状）をなすように構成されている。本実施形態は、上部電極１３（第１の電極１６）の下端面の面積が、可変抵抗膜１１の上端面の面積と等しい点で、第６の実施形態と異なっている。
可変抵抗層１１のかかる形状は、第１の層間絶縁膜１９を貫通する第１のコンタクトホール７４が、基板１０の厚み方向から見たときに基板１０へ向かって徐々に小さくなるように形成されていることにより実現される。
上部電極１３（第１の電極１６）のかかる形状は、第２の層間絶縁膜２５を貫通する第２のコンタクトホール７３が、基板１０の厚み方向から見たときに基板１０へ向かって徐々に小さくなるように形成されていることにより実現される。
この不揮発性記憶素子９０の製造においては、基板１０の上に第１の層間絶縁膜１９および第２の層間絶縁膜２５をこの順で積層し、その後で化学反応性が強いＲＩＥなどによるエッチングを用いることで、図１０の円錐台形状の第１のコンタクトホール７４および第２のコンタクトホール７３を一度に作製する。第２の層間絶縁膜２５を第１の層間絶縁膜１９よりも後退しやすい材料で形成することにより、第２のコンタクトホール７３の内側の斜面を第１のコンタクトホール７４よりもなだらかにすることができる。層間絶縁膜の材料としては、例えば、第１の層間絶縁膜１９にはＳｉＯ2を、第２の層間絶縁膜２５にはＳｉＮを用いることができる。
第１のコンタクトホール７４に第１の実施の形態で示した図４に示すプロセスフローを適用して可変抵抗層１１を形成した上で、第２のコンタクトホール７３に第１の実施の形態で示した図５に示すプロセスフローを適用して上部電極１３（第１の電極１６）を形成することにより、不揮発性記憶素子９０が実現できる。
本実施形態では、第１のコンタクトホール７４と第２のコンタクトホール７３とを同一のプロセスで形成するため、上部電極１３（第１の電極１６）の下端面の面積が、可変抵抗膜１１の上端面の面積と等しくなる。絶縁層１５または半導体層１５は上部電極１３（第１の電極１６）を覆うように形成されるため、第１の面積２２は、上部電極１３（第１の電極１６）の上端面の面積と等しくなる。
以上のような構成では、第１のコンタクトホール７４も第２のコンタクトホール７３も基板１０の厚み方向から見たときに基板１０へ向かって徐々に小さくなるように形成されているため、可変抵抗膜１１も上部電極１３（第１の電極１６）も必然的にテーパ形状をなすように形成されることになる。したがって、第１の面積２２は必然的に第２の面積２３よりも大きくなり、第２の面積２３は必然的に第３の面積２４よりも大きくなり、第１の面積２２は必然的に第３の面積２４よりも大きくなる。すなわち、本実施形態では、コンタクトホールを基板１０の厚み方向から見たときに基板１０へ向かって徐々に小さくなるように形成することで、電極界面の面積の大小関係を容易に調整できる。
なお、第２から第５の実施の形態において、作製した不揮発性記憶素子４５、５０、５５、６０、６５、７０、７５において可変抵抗膜としてFe3O4を用いて、極性の異なる電
気的パルス（±4.3V）を第２の電極１７と下部電極１２間に交互に印加すると、１１ＫΩの高抵抗値と２．５ＫΩの低抵抗値を交互に示すことが確認された。これらの動作は、上記電気的パルスを、パルス幅が１００ｎｓｅｃで、電圧が＋３．３Ｖと−３．３Ｖに設定して極性を交互に印加した場合に、１０００回以上連続で高速に高抵抗値と低抵抗値が交互に安定して得られることを確認した。抵抗変化素子１４の上下電極間（１２、６３の間）には３．３Ｖ、ダイオード１８の上下電極間（１６、１７の間）には１Ｖの電圧がかかっている。よって、本実施形態のような、ダイオード１８と抵抗変化素子１４を直列に接続したメモリ素子を動作させる場合には、ダイオード１８の上部電極（第２の電極）１７と抵抗変化素子１４の下部電極１２の間に４．３Ｖを印加することになる。
上記説明から、当業者にとっては、本発明の多くの改良や他の実施形態が明らかである。従って、上記説明は、例示としてのみ解釈されるべきであり、本発明を実行する最良の態様を当業者に教示する目的で提供されたものである。本発明の精神を逸脱することなく、その構造及び／又は機能の詳細を実質的に変更できる。
本発明は、高集積化と高安定動作を実現する大容量の不揮発性記憶素子とその製造方法を提供するものであり、携帯情報機器や情報家電等の電子機器の小型化・薄型化に有用である。
図１は、本発明の第１の実施の形態における不揮発性記憶素子を示す図で、（ａ）は不揮発性記憶素子の概略断面図、（ｂ）は（ａ）の構成を簡略化した不揮発性記憶素子の変形例の概略断面図である。 図２は、本発明の第１の実施の形態におけるクロスポイント型の不揮発性記憶素子アレイの構成を基板表面から見た概略構成図である。 図３は、図２の不揮発性記憶素子アレイの概略断面図で、（ａ）はＡ−Ａ線の断面を矢印方向から見た概略断面図、（ｂ）はＣ−Ｃ線の断面を矢印方向から見た概略断面図である。 図４（ａ）から（ｄ）は、本発明の第１の実施の形態におけるプロセスフローを示す工程断面図である。 図５（ａ）から（ｄ）は、本発明の第１の実施の形態におけるプロセスフローを示す工程断面図である。 図６は、本発明の第２の実施の形態における不揮発性記憶素子の概略断面図で、（ａ）は上部電極をテーパ状の断面形状とした不揮発性記憶素子の概略断面図、（ｂ）は上部電極の一部を第１のコンタクトホールの上部に埋め込んだ不揮発性記憶素子の概略断面図である。 図７は、本発明の第３の実施の形態における不揮発性記憶素子の概略断面図で、（ａ）はテーパ状の第１のコンタクトホールに可変抵抗膜と上部電極が埋め込まれた概略断面図、（ｂ）は（ａ）のＤの方向から見た概略断面図である。 図８は、本発明の第４の実施の形態における不揮発性記憶素子の概略断面図で、（ａ）は上部電極の上部中央に凸部が形成された不揮発性記憶素子の概略断面図、（ｂ）は上部電極の上側面に凹凸面を形成した不揮発性記憶素子の概略断面図である。 図９は、本発明の第５の実施の形態における不揮発性記憶素子の概略断面図で、（ａ）は可変抵抗膜の上部中央に凹部が形成された不揮発性記憶素子の概略断面図、（ｂ）は可変抵抗膜の上部の面に凹凸面を形成した不揮発性記憶素子の概略断面図である。 図１０は、本発明の第６の実施の形態における不揮発性記憶素子の概略断面図である。 図１１は、本発明の第７の実施の形態における不揮発性記憶素子の概略断面図である。
符号の説明
１０ 基板
１１，５２，６１ 可変抵抗膜
１２，１２ａ，１２ｂ，１２ｃ，１２ｄ，１２ｅ，１２ｆ，１２ｇ，１２ｈ 下部電極
１３，５３，６３ 上部電極
１４ 抵抗変化素子
１５ 絶縁層（半導体層）
１６ 第１の電極
１７，１７ａ，１７ｂ，１７ｃ，１７ｄ，１７ｅ，１７ｆ，１７ｇ，１７ｈ 第２の電極
１８ ダイオード
１９ 第１の層間絶縁膜
２０，３０，４５，５０，５５，６０，６５，７０，７５ 不揮発性記憶素子
４０ 不揮発性記憶素子アレイ
２１，５１ 第１のコンタクトホール
２２ 第１の面積
２３ 第２の面積
２４ 第３の面積
２５ 第２の層間絶縁膜
２６ 第３の層間絶縁膜
２７，４２ 第２のコンタクトホール
４１ 基板表面
５４ 凸部
５６，６２ 凹部
５７，５９，６６ 凹凸面
５８ 第１の接触面
６４ 第２の接触面

Claims (18)

  1. 基板と、
    前記基板上に形成された層間絶縁膜と、
    前記層間絶縁膜に覆われた下部電極と前記下部電極よりも基板から遠い側に設けられた上部電極と前記上部電極および前記下部電極の間に介在する可変抵抗膜とを有する抵抗変化素子と、
    前記上部電極よりも基板から遠い側に前記上部電極に直列に接続されるように設けられた第１の電極と前記第１の電極よりも基板から遠い側に設けられた第２の電極と前記第１の電極および前記第２の電極の間に介在する絶縁層または半導体層とを有するダイオードと、を備える不揮発性記憶素子であって、
    前記層間絶縁膜には前記層間絶縁膜を前記基板の主面に対して略垂直な方向に貫通して前記下部電極に到達するようにコンタクトホールが形成され、
    前記可変抵抗膜が前記コンタクトホールに埋め込まれ、
    前記絶縁層または前記半導体層が前記第１の電極と接触する部分の面積を第１の面積、前記可変抵抗膜が前記上部電極と接触する部分の面積を第２の面積、前記可変抵抗膜が前記下部電極と接触する部分の面積を第３の面積とするとき、
    前記第１の面積が、前記第２の面積および前記第３の面積の少なくとも一方よりも大きい、不揮発性記憶素子。
  2. 前記第１の面積が前記第２の面積よりも大きい、請求項１に記載の不揮発性記憶素子。
  3. 前記第１の面積が前記第３の面積よりも大きい、請求項１に記載の不揮発性記憶素子。
  4. 前記第２の面積が前記第３の面積よりも大きい、請求項１に記載の不揮発性記憶素子。
  5. 前記可変抵抗膜は、前記下部電極に向かってテーパ状に細くなるように構成されている、請求項１に記載の不揮発性記憶素子。
  6. 前記コンタクトホールが前記下部電極に向かってテーパ状に細くなるように形成されている、請求項１に記載の不揮発性記憶素子。
  7. 前記上部電極の少なくとも一部が前記コンタクトホールに埋め込まれている、請求項１に記載の不揮発性記憶素子。
  8. 前記上部電極と前記第１の電極とが前記コンタクトホールに埋め込まれている、請求項１に記載の不揮発性記憶素子。
  9. 前記上部電極と前記第１の電極とは１個の共通電極である、請求項１に記載の不揮発性記憶素子。
  10. 前記共通電極は、前記可変抵抗膜に向かってテーパ状に細くなるように構成されている、請求項９に記載の不揮発性記憶素子。
  11. 前記ダイオードは、ＭＩＭダイオード、ＭＳＭダイオードまたはショットキーダイオードである、請求項１に記載の不揮発性記憶素子。
  12. 前記上部電極の一部が前記可変抵抗膜の中央部に凸状に埋め込まれている、請求項５に記載の不揮発性記憶素子。
  13. 前記絶縁層または半導体層が前記第１の電極と接触する面を第１の接触面とするとき、
    前記第１の接触面が、凹面、凸面または凹凸面である、請求項１に記載の不揮発性記憶素子。
  14. 前記可変抵抗膜が前記上部電極と接触する面を第２の接触面とするとき、
    前記第２の接触面が、凹面、凸面または凹凸面である、請求項１に記載の不揮発性記憶素子。
  15. 請求項１に記載の不揮発性記憶素子を複数備えた不揮発性記憶素子アレイであって、
    前記下部電極が前記基板の主面に平行な第１の平面内において互いに平行に延びるように複数形成され、
    前記第２の電極が前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように複数形成され、
    前記複数の下部電極および前記複数の第２の電極の立体交差点のそれぞれに対応して下部電極および第２の電極の間に介在するように可変抵抗膜が設けられることにより、
    前記立体交差点のそれぞれに対応して請求項１に記載の不揮発性記憶素子が形成されている、不揮発性記憶素子アレイ。
  16. 基板上に下部電極を形成する下部電極形成工程と、
    前記下部電極上に可変抵抗膜を形成する抵抗膜形成工程と、
    前記可変抵抗膜上に上部電極を形成する上部電極形成工程と、
    前記上部電極上に第１の電極を形成する第１の電極形成工程と、
    前記第１の電極上に絶縁層または半導体層を形成する絶縁層または半導体層形成工程と、
    前記絶縁層または半導体層上に第２の電極を形成する第２の電極形成工程と、を備え、
    前記抵抗膜形成工程は、
    前記下部電極を覆う層間絶縁膜を形成する工程と、
    前記層間絶縁膜を貫通するコンタクトホールを前記下部電極上に形成するホール形成工程と、
    前記コンタクトホールに前記可変抵抗膜を埋め込む埋込工程と、を有し、
    前記絶縁層または前記半導体層が前記電極と接触する部分の面積を第１の面積、前記可変抵抗膜が前記上部電極と接触する部分の面積を第２の面積、前記可変抵抗膜が前記下部電極と接触する部分の面積を第３の面積とするとき、前記第１の面積が、前記第２の面積および前記第３の面積の少なくとも一方よりも大きい、不揮発性記憶素子の製造方法。
  17. 請求項１６に記載の不揮発性記憶素子の製造方法を用いたクロスポイント型の不揮発性記憶素子アレイの製造方法であって、
    前記下部電極形成工程は、複数の下部電極を前記基板の主面に平行な第１の平面内において互いに平行に延びるように形成する工程であり、
    前記第２の電極形成工程は、前記第１の平面に平行な第２の平面内において互いに平行に延びるようにかつ前記複数の下部電極と立体交差するように形成する工程である、不揮発性記憶素子アレイの製造方法。
  18. 前記ホール形成工程は、前記コンタクトホールを前記下部電極に向かってテーパ状に細くなるように形成するものである、請求項１６に記載の不揮発性記憶素子の製造方法。
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