KR20090064365A - 비휘발성 기억소자 및 그 제조방법 - Google Patents

비휘발성 기억소자 및 그 제조방법 Download PDF

Info

Publication number
KR20090064365A
KR20090064365A KR1020097002998A KR20097002998A KR20090064365A KR 20090064365 A KR20090064365 A KR 20090064365A KR 1020097002998 A KR1020097002998 A KR 1020097002998A KR 20097002998 A KR20097002998 A KR 20097002998A KR 20090064365 A KR20090064365 A KR 20090064365A
Authority
KR
South Korea
Prior art keywords
electrode
area
nonvolatile memory
variable resistance
film
Prior art date
Application number
KR1020097002998A
Other languages
English (en)
Other versions
KR101046852B1 (ko
Inventor
다케시 다카기
다쿠미 미카와
Original Assignee
파나소닉 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 파나소닉 주식회사 filed Critical 파나소닉 주식회사
Publication of KR20090064365A publication Critical patent/KR20090064365A/ko
Application granted granted Critical
Publication of KR101046852B1 publication Critical patent/KR101046852B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/22—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the metal-insulator-metal type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H10N70/8418—Electrodes adapted for focusing electric field or current, e.g. tip-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명의 비휘발성 기억소자(20)는, 기판(10)의 위에 형성된, 가변저항막(11)이 하부전극(12)과 상부전극(13)에 끼워진 저항변화소자(14)와, 이 저항변화소자(14)와 적층방향으로 직렬로 접속되고, 절연층(15) 또는 반도체층(15)이 하부의 제 1 전극(16)과 상부의 제 2 전극(17)에 끼워진 다이오드(18)를 갖고 구성된다. 그리고, 가변저항막(11)은, 하부전극(12)상에 형성된 제 1 콘택트홀(21)에 실장되어 있다. 그리고, 다이오드(18)의 절연층(15) 또는 반도체층(15)이 제 1 전극(16)과 접촉하는 제 1 면적(22)은, 가변저항막(11)이 상부전극(13)과 접촉하는 제 2 면적(23) 및 가변저항막(11)이 하부전극(12)과 접촉하는 제 3 면적(24) 중 적어도 한쪽보다 큰 구성으로 되어 있다.

Description

비휘발성 기억소자 및 그 제조방법{NON-VOLATILE STORAGE DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 미세화 및 고속화에 적합한 비휘발성 기억소자 및 그 제조방법에 관한 것이다.
최근, 디지털기술의 진전에 따라 휴대정보기기나 정보가전 등의 전자기기가, 보다 한층 고기능화하고 있다. 이들 전자기기의 고기능화에 따라, 사용되는 반도체소자의 미세화 및 고속화가 급속히 진행되고 있다. 그 중에서도 기억부의 재료로서 소비전력이 낮고 고속으로 읽고쓰기가 가능한 강유전체막 등을 이용한 비휘발성 기억소자의 용도가 급속히 확대되고 있다.
또한, 가변저항막을 기억부의 재료로서 이용하는 비휘발성 기억소자는 저항변화소자만으로 기억소자를 구성할 수 있으므로, 한층 더 미세화, 고속화 및 저소비전력화가 기대되고 있다.
그런데, 가변저항막을 기억부의 재료로서 이용하는 경우에는, 예컨대, 전기적 펄스의 입력 등에 의해, 저항치가 고저항으로부터 저저항으로, 또는 저저항으로 부터 고저항으로의 2값의 사이를 명확히 구별하여, 안정하게 변화를 하는 것이 필요하다.
이 안정한 저항변화의 동작의 실현을 위해, 초거대자기저항(CMR)재료 등의 메모리저항재료를 이용하여, 충분한 저항상태의 변화를 보증하기 위한 비대칭 메모리셀의 구성과 그 제조방법이 게시되어 있다(예컨대, 특허 문헌 1, 2 참조). 이 비대칭 메모리셀은, 제 1 면적을 갖는 하부전극을 형성하는 단계와, 하부전극상에 놓이는 전기펄스변동저항(EPVR)재료를 형성하는 단계와, EPVR층상에 놓이는, 제 1 면적보다 좁은 제 2 면적을 갖는 상부전극을 형성하는 단계를 포함하여 형성된다. 전극의 크기를 이와 같이 비대칭 전극구성으로 하면, 비대칭 메모리셀에 흐르는 전류의 크기를 적당히 선택함으로써, 하부전극보다 면적이 좁은 상부전극에 인접한 EPVR재료만이, 전류밀도가 높아져 저항변화를 일으키도록 할 수 있다. 이와 같이 하면, 비대칭 메모리셀은, 그 전극의 비대칭 구성 때문에 외부로부터의 전압인가 또는 전류인가에 의해, 안정하게 저항변화를 계속 일으킬 수 있다.
또한, 메모리기억소자와 제어소자를 수평방향으로 연장하여 구성하여, 메모리기억소자의 단면적이 제어소자의 단면적보다 작게 형성함으로써, 메모리기억소자가 제어소자보다 낮은 에너지레벨에서 상태를 변경할 수 있는 것이 게시되어 있다(예컨대, 특허 문헌 3). 이러한 구성에 의해, 경제적이고, 대용량의 메모리구조를 실현하고자 하고 있다.
(특허 문헌 1) 일본 특허 공개 제 2004-349691 호 공보
(특허 문헌 2) 일본 특허 공개 제 2005-175461 호 공보
(특허 문헌 3) 일본 특허 공개 제 2004-6777 호 공보
(발명이 해결하고자 하는 과제)
그런데, 특허 문헌 1, 2에 게시된 예에서는, 미세화를 진행시켜 가면 EPVR층에서의 이웃하는 하부전극 및 상부전극의 사이에서 크로스토크의 문제가 생길 것이 예측된다. 또한, 미세화했을 때도 포함하여, 저항변화소자의 저항을 변화시키는 구동전압의 인가방법에 대하여 구체적으로 게시되어 있지 않다.
또한, 특허 문헌 3에 게시된 예에서는, 저항변화소자의 저항을 변화시키는 구동전압의 인가방법에 대해서는, 저항변화소자보다 단면적이 큰 제어소자로 구동하는 것이 게시되어 있지만, 100㎚ 미만의 프로세스룰이 주체가 되는 미세화프로세스에 친화성이 있는 기억소자의 구조가 게시되어 있지 않다.
또한, 저항변화소자와 다이오드가 직렬로 접속되어 있는 경우에, 다이오드로 구동할 수 있는 전류량은 작아, 다이오드는 저항변화소자에 필요충분한 전류를 공급할 수 없는 경우가 있다.
따라서, 이들 문제를 해결하기 위해서는, 현재 및 장래의 미세화프로세스에 친화성이 있어 양산프로세스에 적합한 구성을 갖고, 더구나, 미세한 저항변화소자에 필요충분한 전류를 안정하게 공급할 수 있는 다이오드를 적절히 배치한 비휘발성 기억소자가 필요해진다.
이상의 과제를 감안하여, 본 발명은, 양산프로세스에 친화성이 있는 구조를 갖는 미세한 저항변화소자와, 이 저항변화소자에 필요충분한 전류를 공급하는 다이오드를 최적으로 접속한 비휘발성 기억소자의 구성과 그 제조방법을 제공하는 것을 목적으로 한다.
(과제를 해결하기 위한 수단)
상기 목적을 달성하기 위해, 본 발명의 비휘발성 기억소자는, 기판과, 상기 기판상에 형성된 층간절연막과, 상기 층간절연막에 덮인 하부전극과 상기 하부전극보다 기판으로부터 먼 쪽에 마련된 상부전극과 상기 상부전극 및 상기 하부전극의 사이에 개재되는 가변저항막을 갖는 저항변화소자와, 상기 상부전극보다 기판으로부터 먼 쪽에 상기 상부전극에 직렬로 접속되도록 마련된 제 1 전극과 상기 제 1 전극보다 기판으로부터 먼 쪽에 마련된 제 2 전극과 상기 제 1 전극 및 상기 제 2 전극의 사이에 개재되는 절연층 또는 반도체층을 갖는 다이오드를 구비하는 비휘발성 기억소자로서, 상기 층간절연막에는 상기 층간절연막을 상기 기판의 주면에 대하여 대략 수직방향으로 관통하여 상기 하부전극에 도달하도록 콘택트홀이 형성되고, 상기 가변저항막이 상기 콘택트홀에 실장되고, 상기 절연층 또는 상기 반도체층이 상기 제 1 전극과 접촉하는 부분의 면적을 제 1 면적, 상기 가변저항막이 상기 상부전극과 접촉하는 부분의 면적을 제 2 면적, 상기 가변저항막이 상기 하부전극과 접촉하는 부분의 면적을 제 3 면적이라고 할 때, 상기 제 1 면적이, 상기 제 2 면적 및 상기 제 3 면적 중 적어도 한쪽보다 크다.
이러한 구성에서는, 비휘발성 기억소자는, CMOS프로세스 등에서 이용되는 배선공정과 동등한 미세화된 반도체프로세스로 제작되고, 저항변화소자의 제작에 있어서도 가변저항막에 고유의 특수한 반도체프로세스는 사용하지 않고 끝난다. 따라서, 미세화가 진행되는 반도체프로세스와 친화성이 좋고, 사용하는 프로세스의 프로세스룰의 최소크기로 가변저항막을 제작할 수 있으므로, 100㎚ 미만의 프로세스룰이 주체가 되는 미세화프로세스에 친화성이 있는 양산프로세스에 의해 제작할 수 있다.
더구나, 인접하는 저항변화소자 사이는 층간절연막으로 분리되고, 저항변화소자와 적층방향에 직렬로 접속된 다이오드로부터 필요충분한 전류를 인가할 수 있으므로, 비휘발성 기억소자는, 크로스토크가 없이 안정하게 저항변화를 반복할 수 있다.
상기 비휘발성 기억소자에 있어서, 상기 제 1 면적이 상기 제 2 면적보다 크더라도 좋고, 상기 제 1 면적이 상기 제 3 면적보다 크더라도 좋고, 상기 제 2 면적이 상기 제 3 면적보다 크더라도 좋다.
상기 비휘발성 기억소자에 있어서, 상기 가변저항막은, 상기 하부전극을 향하여 테이퍼형상으로 가늘어지도록 구성되어 있더라도 좋다.
이러한 구성에서는, 가변저항막과 하부전극의 계면에 있어서의 전류밀도가 높아져, 보다 용이하게 저항상태의 변화가 일어나게 된다. 또한, 인접하는 하부전극 사이의 거리를 증대시킴으로써, 크로스토크가 더욱 확실히 방지된다. 더구나, 인가한 전류를 효율적으로 상부전극에 집중시켜 전류밀도를 높이므로, 저항변화소자의 저항변화가 더욱 확실히 실현된다.
상기 비휘발성 기억소자에 있어서, 상기 콘택트홀이 상기 하부전극을 향하여 테이퍼형상으로 가늘어지도록 형성되어 있더라도 좋다.
이러한 구성에서는, 콘택트홀의 형상을 테이퍼형상으로 함으로써, 가변저항막과 하부전극의 계면의 면적을 보다 용이하게 작게 할 수 있다. 가변저항막과 하부전극의 계면에 있어서의 전류밀도가 높아져, 보다 용이하게 저항상태의 변화가 일어나게 된다.
상기 비휘발성 기억소자에 있어서, 상기 상부전극의 적어도 일부가 상기 콘택트홀에 실장되어 있더라도 좋고, 상기 상부전극의 일부가 상기 가변저항막의 중앙부에 볼록(凸)형상으로 실장되어 있더라도 좋다.
이러한 구성에서는, 저항변화소자를 더욱 소형으로 집적화할 수 있어, 가변저항막과 상부전극의 밀착성을 더욱 향상할 수 있다.
상기 비휘발성 기억소자에 있어서, 상기 상부전극과 상기 제 1 전극이 상기 콘택트홀에 실장되어 있더라도 좋다.
이러한 구성에서는, 상부전극과 제 1 전극이 콘택트홀 내에 실장됨으로써, 다이오드의 소자분리가 가능해져, 복잡한 공정을 부가하는 일 없이, 소자분리된 다이오드를 집적화할 수 있다. 이 경우, 절연층 또는 반도체층이 분리되어 있지 않더라도, 상부전극과 제 1 전극이 콘택트홀 내에 실장되어 분리되어 있으면, 비휘발성 기억소자는, 전기적으로는 절연층 또는 반도체층이 분리되어 소자분리된 구성과 같은 동작을 행하게 할 수 있다.
상기 비휘발성 기억소자에 있어서, 상기 상부전극과 상기 제 1 전극은 1개의 공통전극이더라도 좋고, 상기 공통전극은, 상기 가변저항막을 향하여 테이퍼형상으로 가늘어지도록 구성되어 있더라도 좋다.
이러한 구성에서는, 더욱 소형으로 집적화된 비휘발성 기억소자를 실현할 수 있다.
상기 비휘발성 기억소자에 있어서, 상기 다이오드는, MIM(Metal-Insulator-Metal)다이오드, MSM(Metal-Semiconductor-Metal)다이오드 또는 쇼트키다이오드(Schottky diode)이다.
이러한 구성에서는, 저항변화소자에 필요충분한 전류를 인가할 수 있다.
상기 비휘발성 기억소자에 있어서, 상기 절연층 또는 반도체층이 상기 제 1 전극과 접촉하는 면을 제 1 접촉면이라고 할 때, 상기 제 1 접촉면이, 요면(凹面), 철면(凸面) 또는 요철면이더라도 좋다.
이러한 구성에서는, 제 1 접촉면은, 입체적으로 가변저항막의 상부의 일정한 영역에 형성할 수 있으므로, 제 1 면적을 크게 취할 수 있다. 그리고, 일정한 영역에 다이오드의 실효적인 면적을 크게 할 수 있으므로, 다이오드의 전류구동능력을 더욱 향상할 수 있다.
상기 비휘발성 기억소자에 있어서, 상기 가변저항막이 상기 상부전극과 접촉하는 면을 제 2 접촉면이라고 할 때, 상기 제 2 접촉면이, 요면, 철면 또는 요철면이더라도 좋다.
이러한 구성에서는, 가변저항막과 상부전극의 밀착성을 더욱 향상할 수 있다.
또한, 본 발명의 비휘발성 기억소자어레이는, 상기 비휘발성 기억소자를 복수 구비한 비휘발성 기억소자어레이로서, 상기 하부전극이 상기 기판의 주면에 평행한 제 1 평면 내에서 서로 평행으로 연장하도록 복수 형성되고, 상기 제 2 전극이 상기 제 1 평면에 평행한 제 2 평면 내에서 서로 평행하게 연장하도록, 또한 상기 복수의 하부전극과 입체교차하도록 복수 형성되고, 상기 복수의 하부전극 및 상기 복수의 제 2 전극의 입체교차점의 각각에 대응하여 하부전극 및 제 2 전극의 사이에 개재되도록 가변저항막이 마련됨으로써, 상기 입체교차점의 각각에 대응하여 상기 비휘발성 기억소자가 형성되어 있다.
이러한 구성에서는, 고집적이고 실용성이 높은 크로스포인트형의 비휘발성 기억소자는, 상술한 바와 같이, 100㎚ 미만의 프로세스룰이 주체가 되는 미세화프로세스와 친화성이 있는 양산프로세스에 의해 제작할 수 있다. 더구나, 인접하는 저항변화소자 사이는 층간절연막으로 분리되어, 상부에 인접하는 다이오드로부터 필요충분한 전류를 인가할 수 있으므로, 크로스토크가 없이 안정하게 저항변화를 반복할 수 있다.
또한, 본 발명의 비휘발성 기억소자의 제조방법은, 기판상에 하부전극을 형성하는 하부전극 형성공정과, 상기 하부전극상에 가변저항막을 형성하는 저항막 형성공정과, 상기 가변저항막상에 상부전극을 형성하는 상부전극 형성공정과, 상기 상부전극상에 제 1 전극을 형성하는 제 1 전극 형성공정과, 상기 제 1 전극상에 절연층 또는 반도체층을 형성하는 절연층 또는 반도체층 형성공정과, 상기 절연층 또는 반도체층상에 제 2 전극을 형성하는 제 2 전극 형성공정을 구비하되, 상기 저항막 형성공정은, 상기 하부전극을 덮는 층간절연막을 형성하는 공정과, 상기 층간절연막을 관통하는 콘택트홀을 상기 하부전극상에 형성하는 홀 형성공정과, 상기 콘택트홀에 상기 가변저항막을 실장하는 실장공정을 갖고, 상기 절연층 또는 상기 반도체층이 상기 전극과 접촉하는 부분의 면적을 제 1 면적, 상기 가변저항막이 상기 상부전극과 접촉하는 부분의 면적을 제 2 면적, 상기 가변저항막이 상기 하부전극과 접촉하는 부분의 면적을 제 3 면적이라고 할 때, 상기 제 1 면적이, 상기 제 2 면적 및 상기 제 3 면적 중 적어도 한쪽보다 크다.
이 구성에 의해, 저항변화소자 및 비휘발성 기억소자는, 상술한 바와 같이, 100㎚ 미만의 프로세스룰이 주체가 되는 미세화프로세스와 친화성이 있는 양산프로세스와 같은 프로세스룰에 의해 제작할 수 있다. 더구나, 인접하는 저항변화소자 사이는 층간절연막으로 분리되어, 상부에 인접하는 다이오드로부터 필요충분한 전류를 인가할 수 있으므로, 크로스토크가 없이 안정하게 저항변화를 반복할 수 있는 소자를 제작할 수 있다.
또한, 본 발명의 비휘발성 기억소자어레이의 제조방법은, 상기 비휘발성 기억소자의 제조방법을 이용한 크로스포인트형의 비휘발성 기억소자어레이의 제조방법으로서, 상기 하부전극 형성공정은, 복수의 하부전극을 상기 기판의 주면에 평행한 제 1 평면 내에서 서로 평행하게 연장하도록 형성하는 공정이며, 상기 제 2 전극 형성공정은, 상기 제 1 평면에 평행한 제 2 평면 내에서 서로 평행하게 연장하도록, 또한 상기 복수의 하부전극과 입체교차하도록 형성하는 공정이다.
이 구성에 의해, 고집적이고 실용성이 높은 크로스포인트형의 비휘발성 기억소자는, 상술한 바와 같이, 100㎚ 미만의 프로세스룰이 주체가 되는 미세화프로세스와 친화성이 있는 양산프로세스와 같은 프로세스룰에 의해 제작할 수 있다. 더구나, 인접하는 저항변화소자 사이는 층간절연막으로 분리되어, 상부에 인접하는 다이오드로부터 필요충분한 전류를 인가할 수 있으므로, 크로스토크가 없이 안정하게 저항변화를 반복할 수 있는 소자를 제작할 수 있다.
또한, 상기 비휘발성 기억소자의 제조방법에 있어서, 상기 홀 형성공정은, 상기 콘택트홀을 상기 하부전극을 향하여 테이퍼형상으로 가늘어지도록 형성하는 것이더라도 좋다.
이 구성에 의해, 인접하는 하부전극 사이의 거리를 증가시킬 수 있어, 크로스토크가 더욱 확실히 방지되는 구성으로 제작된다. 더구나, 인가한 전류를 효율적으로 집중시켜 전류밀도를 높이므로, 저항변화가 더욱 확실히 실현되도록 제작된다.
본 발명의 상기 목적, 다른 목적, 특징, 및 이점은, 첨부도면을 참조하여, 이하의 바람직한 실시예의 상세한 설명으로부터 분명해진다.
(발명의 효과)
본 발명의 비휘발성 기억소자는, 저항변화소자와 다이오드가 적층방향에 직렬로 접속되고, 저항변화소자를 구성하는 가변저항막이, 제 1 층간절연막을 관통하여 하부전극상에 형성된 제 1 콘택트홀에 실장된 구성으로 되어 있다. 또한, 다이오드의 제 1 전극과 접촉하는 제 1 면적이, 가변저항막이 상부전극과 접촉하는 제 2 면적보다 큰 구성으로 이루어진다.
이러한 구성으로 함으로써, CMOS프로세스 등에서 이용되는 배선공정과 동등한 미세화된 반도체프로세스로 제작되어, 저항변화소자의 제작에 있어서도 가변저항막에 고유의 특수한 반도체프로세스는 사용하지 않고 끝난다. 따라서, 미세화가 진행하는 반도체프로세스와 친화성이 좋고, 사용하는 프로세스의 프로세스룰의 최소크기로 가변저항막을 제작할 수 있으므로, 100㎚ 미만의 프로세스룰이 주체가 되는 미세화프로세스와 친화성이 있는 양산프로세스를 이용하여, 본 발명의 비휘발성 기억소자를 제작할 수 있게 된다. 더구나, 인접하는 저항변화소자 사이는 층간절연막으로 분리되어, 상부에 인접하는 다이오드로부터 필요충분한 전류를 인가할 수 있으므로, 본 발명의 비휘발성 기억소자는 크로스토크가 없이 안정하게 저항변화를 반복할 수 있다.
또, 본 발명의 비휘발성 기억소자는 제 1 면적이 제 2 면적보다 큰 구성으로 되어 있으므로, 전류구동능력이 있는 비교적 큰 다이오드와 프로세스룰까지 미세화된 저항변화소자를 최적으로 접속하고 있다.
또한, 크로스포인트형의 비휘발성 기억소자에 있어서는, 2차원적으로 인접하는 가변저항막을 포함하는 가변저항소자 사이의 크로스토크를 억제하도록 전기적으로 분리할 수 있으므로, 상기에 설명한 같은 효과를 실현할 수 있다.
또, 본 발명의 비휘발성 기억소자를 사용함으로써, 휴대정보기기나 정보가전 등의 전자기기의, 보다 한층 소형화ㆍ박형화를 도모할 수 있다고 하는 효과를 나타낸다.
도 1은, 본 발명의 제 1 실시예에 있어서의 비휘발성 기억소자를 나타내는 도면으로, (a)는 비휘발성 기억소자의 개략단면도, (b)는 (a)의 구성을 간략화한 비휘발성 기억소자의 변형예의 개략단면도,
도 2는, 본 발명의 제 1 실시예에 있어서의 크로스포인트형의 비휘발성 기억소자어레이의 구성을 기판표면에서 본 개략구성도,
도 3은, 도 2의 비휘발성 기억소자어레이의 개략단면도로, (a)는 A-A선의 단면을 화살표방향에서 본 개략단면도, (b)는 C-C선의 단면을 화살표방향에서 본 개략단면도,
도 4(a)~(d)는, 본 발명의 제 1 실시예에 있어서의 프로세스흐름을 나타내는 공정단면도,
도 5(a)~(d)는, 본 발명의 제 1 실시예에 있어서의 프로세스흐름을 나타내는 공정단면도,
도 6은, 본 발명의 제 2 실시예에 있어서의 비휘발성 기억소자의 개략단면도로, (a)는 상부전극을 테이퍼형상의 단면형상으로 한 비휘발성 기억소자의 개략단면도, (b)는 상부전극의 일부를 제 1 콘택트홀의 상부에 실장한 비휘발성 기억소자의 개략단면도,
도 7은, 본 발명의 제 3 실시예에 있어서의 비휘발성 기억소자의 개략단면도로, (a)는 테이퍼형상의 제 1 콘택트홀에 가변저항막과 상부전극이 실장된 개략단면도, (b)는 (a)의 D의 방향에서 본 개략단면도,
도 8은, 본 발명의 제 4 실시예에 있어서의 비휘발성 기억소자의 개략단면도로, (a)는 상부전극의 상부중앙에 볼록부가 형성된 비휘발성 기억소자의 개략단면도, (b)는 상부전극의 상측면에 요철면을 형성한 비휘발성 기억소자의 개략단면도,
도 9는, 본 발명의 제 5 실시예에 있어서의 비휘발성 기억소자의 개략단면도로, (a)는 가변저항막의 상부중앙에 오목부가 형성된 비휘발성 기억소자의 개략단면도, (b)는 가변저항막의 상부의 면에 요철면을 형성한 비휘발성 기억소자의 개략단면도,
도 10은, 본 발명의 제 6 실시예에 있어서의 비휘발성 기억소자의 개략단면도,
도 11은, 본 발명의 제 7 실시예에 있어서의 비휘발성 기억소자의 개략단면도이다.
도면의 주요 부분에 대한 부호의 설명
10 : 기판 11, 52, 61 : 가변저항막
12, 12a, 12b, 12c, 12d, 12e, 12f, 12g, 12h : 하부전극
13, 53, 63 : 상부전극 14 : 저항변화소자
15 : 절연층(반도체층) 16 : 제 1 전극
17, 17a, 17b, 17c, 17d, 17e, 17f, 17g, 17h : 제 2 전극
18 : 다이오드 19 : 제 1 층간절연막
20, 30, 45, 50, 55, 60, 65, 70, 75 : 비휘발성 기억소자
40 : 비휘발성 기억소자어레이 21, 51 : 제 1 콘택트홀
22 : 제 1 면적 23 : 제 2 면적
24 : 제 3 면적 25 : 제 2 층간절연막
26 : 제 3 층간절연막 27, 42 : 제 2 콘택트홀
41 : 기판표면 54 : 볼록부
56, 62 : 오목부 57, 59, 66 : 요철면
58 : 제 1 접촉면 64 : 제 2 접촉면
이하, 본 발명의 바람직한 실시예를, 도면을 참조하면서 설명한다. 또, 도면에서 같은 부호가 붙은 것은, 설명을 생략하는 경우도 있다.
(제 1 실시예)
도 1~도 5는, 본 발명의 제 1 실시예를 나타내는 도면이다. 도 1(a)에 본 실시예의 비휘발성 기억소자(20)의 개략단면도를 나타낸다. 도 1(b)에 비휘발성 기억소자(20)의 구성을 간소화한 변형예의 비휘발성 기억소자(30)의 개략단면도를 나타낸다.
도 1(a)에 나타내는 바와 같이 비휘발성 기억소자(20)는, 기판(10)의 위에 형성된, 가변저항막(11)이 하부전극(12)과 상부전극(13)에 끼워진 저항변화소자(14)와, 이 저항변화소자(14)와 적층방향에 직렬로 접속되고, 절연층(15) 또는 반도체층(15)(절연층(15) 또는 반도체층(15)이란, 절연체 또는 반도체로 이루어지는 층을 가리킨다. 다이오드층이라고 부르더라도 좋다)이 하부의 제 1 전극(16)과 상부의 제 2 전극(17)에 끼워진 다이오드(18)로 구성되어 있다. 또한, 가변저항막(11)은, 하부전극(12)을 덮는 제 1 층간절연막(19)을 관통하여, 하부전극(12)상에 형성된 제 1 콘택트홀(21)에 실장되어 있다. 그리고, 다이오드(18)의 절연층(15) 또는 반도체층(15)이 제 1 전극(16)과 접촉하는 제 1 면적(22)은, 가변저항막(11)이 상부전극(13)과 접촉하는 제 2 면적(23)보다 큰 구성으로 되어 있다.
도 1(b)에 나타내는 비휘발성 기억소자(30)는, 도 1(a)에 나타내는 비휘발성 기억소자(20)의 구성을 간소화한 것으로, 저항변화소자(14)의 상부전극(13)과 다이오드(18)의 제 1 전극(16)이 공통한 공통전극인 구성으로 되어 있다. 즉, 도 1(b)에서는 저항변화소자(14)의 상부전극(13)이 다이오드(18)의 제 1 전극(16)을 겸한 구성으로 되어 있다.
또한, 도 1(a) 및 도 1(b)에 있어서, 가변저항막(11)이 상부전극(13)과 접촉하는 제 2 면적(23)은, 가변저항막(11)이 하부전극(12)과 접촉하는 제 3 면적(24)보다 큰 구성으로 되어 있다.
또, 제 2 면적(23)과 제 3 면적(24)의 대소관계는 특별히 한정되지 않는다. 제 1 면적(22)이 제 2 면적(23) 및 제 3 면적(24) 중 적어도 한쪽보다 크면 좋다. 즉, 제 2 면적(23) 및 제 3 면적(24) 중 어느 한 작은 쪽의 면적보다, 제 1 면적(22)이 크면 좋다. 단, 후술하는 에칭 등의 공정을 고려하면, 콘택트홀을 형성하는 단계에서 제 3 면적(24)을 작게 하는 것이 효율적이다. 따라서, 제 3 면 적(24)은 제 2 면적(23)보다 작은 것이 바람직하다.
이러한 구성으로 함으로써 다이오드측의 전극면적이 커지고, 결과적으로 다이오드의 전극이 저항변화막의 하부전극보다 커져, 저항변화소자에 대하여 높은 구동력을 얻을 수 있다.
더구나, 인가한 전류를 효율적으로 집중시켜 전류밀도를 높이므로, 저항변화가 더욱 확실히 실현되도록 제작된다.
이러한 효과는, 저항변화소자의 동작메커니즘과 관계되어 있다고 추찰된다. 즉, 저항변화소자에서는, 저항상태의 변화가, 전극과 가변저항막의 계면에서 발생하고 있는 것이 밝혀지고 있다. 이러한 지견에 의하면, 전극과 가변저항막의 계면에 있어서 충분히 높은 전류밀도 혹은 전압을 발생시키는 것이, 저항상태의 변화를 확실히 발생시킴에 있어서 유효해진다. 높은 전류밀도 혹은 전압을 발생시키기 위해서는, 계면의 면적을 보다 작게 하는 것이 유효해진다. 어느 쪽의 계면에 있어서도 전류의 총량은 변하지 않으므로, 제 2 면적(23) 및 제 3 면적(24) 중 보다 작은 쪽에 대응하는 계면에서는, 전류밀도나 전압이 보다 높아져, 저항상태가 변화하기 쉬워진다. 따라서, 저항변화소자의 저항상태가 변화하는지 여부는, 가변저항막과 상하의 전극의 계면 중, 보다 면적이 작은 쪽에서 발생하는 전류밀도나 전압에 의해 규정되어, 그 계면의 면적이 작을수록, 저항상태가 변화하기 쉽다. 한편으로 다이오드의 전류용량은, 개략, 다이오드의 전극면적에 비례하게 된다. 다이오드의 전극면적에 대하여 저항변화소자의 전극면적(전극과 가변저항막의 계면의 면적)을 보다 작게 함으로써, 다이오드의 전류용량을 높게 유지하면서, 저항변화소자의 저 항상태를 보다 확실히 변화시킬 수 있다.
이러한 구성의 비휘발성 기억소자(20, 30)는 저항변화소자(14) 및 다이오드(18)가 기판(10)의 위에 형성되고, 그 주위와 상부는 제 1 층간절연막(19), 제 2 층간절연막(25) 및 제 3 층간절연막(26)으로 둘러싸여 덮여있다.
또한, 도 1(a) 및 (b)에 있어서, 상부전극(13)이 제 2 층간절연막(25)을 관통하는 제 2 콘택트홀(27)에 실장됨으로써, 저항변화소자(14) 및 다이오드(18)가 인접하여 배치되는 경우에, 다이오드(18)의 소자분리가 가능해진다.
이러한 구성으로 함으로써, 비휘발성 기억소자(20)는, 다이오드(18)의 소자분리가 가능해져, 복잡한 공정을 부가하는 일 없이, 소자분리된 다이오드(18)를 집적화할 수 있다. 이 경우, 절연층(15) 또는 반도체층(15)이 분리되어 있지 않더라도, 상부전극(13)이 제 2 콘택트홀(27) 내에 실장되어 분리되어 있으면, 비휘발성 기억소자(20)는, 전기적으로는 절연층(15) 또는 반도체층(15)이 분리되어 소자분리된 구성과 같은 동작을 행하게 할 수 있다. 또한, CMOS프로세스 등에서 이용되는 배선공정과 동등한 미세화된 반도체프로세스로 제작되어, 저항변화소자의 제작에 있어서도 가변저항막에 고유의 특수한 반도체프로세스는 사용하지 않고 끝난다. 따라서, 미세화가 진행하는 반도체프로세스와 친화성이 좋고, 사용하는 프로세스의 프로세스룰의 최소크기로 가변저항막을 제작할 수 있으므로, 100㎚ 미만의 프로세스룰이 주체가 되는 미세화프로세스에 친화성이 있는 양산프로세스에 의해 제작할 수 있다.
비휘발성 기억소자(20)의 동작시에, 저항변화소자(14)의 가변저항막(11)에 는, 다이오드(18)를 통해서 상부전극(13)으로부터 전기적 펄스가 하부전극(12)에 인가된다. 이 전기적 펄스의 인가에 의해, 가변저항막(11)은 기억부로서, 그 저항치를 증가 또는 감소하는 특성을 나타내게 된다. 또한, 제 3 면적(24)보다 제 2 면적(23) 쪽이 크고, 제 2 면적(23)보다 제 1 면적(22) 쪽이 큰 구성으로 하고 있으므로, 상부의 다이오드(18)로부터 가변저항막(11)에 대하여 저항치를 증가 또는 감소시킴에 필요충분한 전류치를 공급할 수 있다. 더구나, 인접하는 저항변화소자(14) 사이는 제 1 층간절연막(19)으로 분리되어 있으므로, 크로스토크가 없이 안정하게 저항변화를 반복할 수 있다. 그리고, 이 저항치의 변화에 의해, 정보의 기록 또는 판독이 행해진다.
이와 같이, 저항변화소자(14)와, 그 적층방향에 직렬로 다이오드(18)를 접속한 구성에 의해, 다이오드특성을 적절히 이용하여 저항변화소자(14)로의 정보의 다시쓰기 및 판독을 행할 수 있다. 즉, 저항변화소자(14)에 정보를 다시 쓸 때는, 다이오드(14)를 포함하는 비휘발성 기억소자(20)에 비교적 큰 전압을 인가하여, 다이오드(14)를 저저항상태에서 동작시킨다. 이때는, 다이오드(14)는 저저항상태이므로, 인가전압의 다이오드(14)에서의 전압강하가 적어, 효율적으로 저항변화소자(14)에 전압을 인가할 수 있으므로, 안정하게 저항변화를 시킬 수 있다. 한편, 저항변화소자(14)의 정보를 읽어낼 때는, 비교적 작은 전압을 비휘발성 기억소자(20)에 인가하여, 다이오드(14)를 고저항상태로 동작시킨다. 이때는, 인가전압의 다이오드(14)에서의 전압강하가 커, 적절한 크기의 전압이 안정하게 저항변화소자(14)에 인가되어, 그 저항치를 판독할 수 있다. 이때에, 노이즈전압이 전원라인 을 통해서 인가전압에 부가되더라도, 거의 다이오드(14)에서 흡수되므로, 저항변화소자(14)의 저항치를 잘못하여 다시 쓰는 등의 오동작이 거의 발생하지 않도록 할 수 있다.
도 2는 도 1(a) 또는 (b)에 나타내는 비휘발성 기억소자의 구성으로써, 크로스포인트형의 비휘발성 기억소자어레이(40)를 구성한 경우의, 반도체칩의 기판표면(41)에서 본 개략구성도를 나타낸다. 도 2에서 비휘발성 기억소자어레이(40)는, 기판상의 하부전극(12)과, 이 하부전극(12)과 여기서는 직각으로 교차하는 스트라이프형상의 제 2 전극(17)이, 기억부가 되는 가변저항막(11)을 사이에 둔 구성으로 되어 있다. 여기서는, 예컨대, 8개의 하부전극(12)(12a, 12b, 12c, 12d, 12e, 12f, 12g, 12h)과 8개의 제 2 전극(17)(17a, 17b, 17c, 17d, 17e, 17f, 17g, 17h)이 표시되어 있다. 그리고, 이들이 교차한 곳에 가변저항막(11)이 하부전극(12)과 상부전극(13)에 끼워져 배치되어 저항변화소자(14)를 구성하여, 전체적으로 매트릭스형상의 기억부가 복수 구성되게 된다.
바꿔 말하면, 비휘발성 기억소자어레이(40)는, 하부전극(12)이 기판(10)의 주면에 평행한 제 1 평면 내에서 서로 평행하게 연장하도록 복수 형성되고, 제 2 전극(17)이 제 1 평면에 평행한 제 2 평면 내에서 서로 평행하게 연장하도록 또한 복수의 하부전극(12)과 입체교차하도록 복수 형성되고, 복수의 하부전극(12) 및 복수의 제 2 전극의 입체교차점의 각각에 대응하여 하부전극 및 제 2 전극의 사이에 개재되도록 가변저항막이 마련됨으로써, 입체교차점의 각각에 대응하여 비휘발성 기억소자(14)가 형성된다.
도 3(a)는, 도 1(b)에 나타내는 비휘발성 기억소자의 기본구성을 바탕으로 하여, 도 2의 크로스포인트형으로 구성한 비휘발성 기억소자어레이(40)를 A-A선의 단면에서 화살표방향에서 본 개략단면도를 나타낸다. 도 3(b)는, 마찬가지로 도 1(b)에 나타내는 비휘발성 기억소자의 기본구성을 바탕으로 하여, 도 2의 크로스포인트형으로 구성한 비휘발성 기억소자어레이(40)를 C-C선의 단면에서 화살표방향에서 본 개략단면도를 나타낸다. B로 나타낸 파선으로 둘러싸인 영역 안의 구성이, 상기 기본구성이 되는 메모리셀에 해당한다.
도 3(a), (b)에 있어서는, 이 메모리셀이 8개 늘어서 있는 예를 나타내고 있다. 메모리셀은, 하부전극(12)과 상부전극(13)에 끼워진 가변저항막(11)으로 이루어지는 저항변화소자(14)와, 제 1 전극을 겸하는 상부전극(13)(공통전극)과 제 2 전극(17b)에 끼워진, 여기서는, 예컨대, 절연층으로 이루어지는 다이오드(18)로 구성된다. 도 3(a)와 도 3(b)는 서로 직교한 위치에서 본 비휘발성 기억소자어레이(40)의 개략단면도이며, 스트라이프형상의 하부전극(12)과 스트라이프형상의 제 2 전극(17)이 거의 직각으로 교차하여, 그 사이의 가변저항막(11)을 끼고 있는 것을 알 수 있다.
또한, 다이오드(18)가 저항변화소자(14)에 필요충분한 전류를 공급하기 위해, 다이오드(18)의 크기의 기준이 되는 제 1 면적(22)은, 저항변화소자(14)의 크기의 기준인 제 2 면적(23)보다 크게 구성되어 있다. 또한, 제 3 면적(24)은 인접하는 메모리셀 사이의 크로스토크를 보다 한층 저감하기 위해, 제 2 면적(23)보다 작게 구성되어 있지만, 제 2 면적(23)과 동일한 면적으로 구성하더라도 상관없다.
또한, 비휘발성 기억소자어레이(40)는, 상부전극(13)이 제 2 층간절연막(25)의 제 2 콘택트홀(27)에 실장되어 있으므로 다이오드(18)의 소자분리가 가능해져, 복잡한 공정을 부가하는 일 없이, 소자분리된 다이오드(18)를 집적화할 수 있다. 이 경우, 절연층(15) 또는 반도체층(15)이 인접하는 메모리셀의 사이에서 분리되어 있지 않더라도, 상부전극(13)이 제 2 콘택트홀(27) 내에 실장되어 분리되어 있으면, 비휘발성 기억소자어레이(40)는, 전기적으로는 절연층(15) 또는 반도체층(15)이 분리되어 소자분리된 구성과 같은 동작을 행하게 할 수 있다.
도 1(a) 및 (b)와 같이 도 2 및 도 3에 있어서도, 이 복수의 기억부를 구성하는 가변저항막(11)은, 다이오드(18)를 통해서 상부전극(13)으로부터 전기적 펄스가 하부전극(12)에 인가된다. 이 전기적 펄스의 인가에 의해, 가변저항막(11)은 기억부로서, 그 저항치를 증가 또는 감소하는 특성을 나타내게 된다. 그리고, 이 저항치의 변화에 의해, 정보의 기록 또는 판독이 행해진다.
따라서, 저항변화소자(14)와, 그 적층방향에 직렬로 다이오드(18)를 접속한 구성에 의해, 다이오드특성을 적절히 이용하여 저항변화소자(14)로의 정보의 다시쓰기 및 판독을 행할 수 있다. 즉, 저항변화소자(14)에 정보를 다시 쓸 때는, 다이오드(14)를 포함하는 비휘발성 기억소자어레이(40)에 비교적 큰 전압을 인가하여, 다이오드(14)를 저저항상태로 동작시킨다. 이때는, 다이오드(14)는 저저항상태이므로, 인가전압의 다이오드(14)에서의 전압강하가 적어, 효율적으로 저항변화소자(14)에 전압을 인가할 수 있으므로, 안정하게 저항변화를 시킬 수 있다. 한편, 저항변화소자(14)의 정보를 읽어낼 때는, 비교적 작은 전압을 비휘발성 기억소 자어레이(40)에 인가하여, 다이오드(14)를 고저항상태로 동작시킨다. 이때는, 인가전압의 다이오드(14)에서의 전압강하가 커, 적절한 크기의 전압이 안정하게 저항변화소자(14)에 인가되어, 그 저항치를 판독할 수 있다. 이때에, 노이즈전압이 전원라인을 통해서 인가전압에 부가되더라도, 거의 다이오드(14)에서 흡수되므로, 저항변화소자(14)의 저항치를 잘못하여 다시 쓰는 등의 오동작이 거의 발생하지 않도록 할 수 있다.
다음으로, 본 실시예의 일례로서, 도 1(b)로 나타낸 비휘발성 기억소자(30)의 제조방법에 대하여 나타낸다. 도 4(a)~도 4(d) 및 도 5(a)~도 5(d)에 비휘발성 기억소자(30)의 프로세스흐름을 순차적으로 나타내고 있다. 즉, 본 실시예의 비휘발성 소자의 제조방법은, 기판(10)상에 하부전극(12)을 형성하는 하부전극 형성공정과, 하부전극(12)상에 가변저항막(11)을 형성하는 저항막 형성공정과, 가변저항막(11)상에 상부전극(13)을 형성하는 상부전극 형성공정과, 상부전극(13)상에 절연층(15) 또는 반도체층(15)을 형성하는 공정과, 절연층(15) 또는 반도체층(15)상에 제 2 전극(17)을 형성하는 제 2 전극 형성공정을 구비하고 있다. 또, 본 실시예에 상부전극(13)상에 도 1(a)에 나타내는 제 1 전극(16)을 형성하는 공정을 부가하더라도 좋지만, 비휘발성 기억소자(30)에서는, 상부전극(13)이 제 1 전극(16)과 공통으로 구성되어 있으므로, 이 공정의 설명은 생략한다.
또한, 저항막 형성공정은, 하부전극(12)을 덮는 제 1 층간절연막(19)을 형성하는 공정과, 제 1 층간절연막(19)을 관통하는 제 1 콘택트홀(21)을 하부전극(12)상에 형성하는 홀 형성공정과, 제 1 콘택트홀(21)에 가변저항막(11)을 실장하는 실 장공정으로 이루어진다. 그리고, 또한, 본 실시예의 비휘발성소자의 제조방법에서는, 절연층(15) 또는 반도체층(15)이 상부전극(13)과 접촉하는 제 1 면적(22)이, 가변저항막(11)이 상부전극(13)과 접촉하는 제 2 면적(23)보다 크게 형성하고 있다. 이와 같이 구성되는 제조방법에 대하여, 도 4 및 도 5에 표시된 프로세스흐름에 따라 순차적으로 설명한다.
도 4(a)에 나타내는 바와 같이, 예컨대, Si재료의 기판(10)상에 Al재료로 이루어지는 하부전극(12)을 증착법과 에칭법에 의해 폭 0.1㎛, 두께 0.1㎛로 소정방향으로 신장하도록 형성한다. 또한, CVD법 등에 의해 불소도핑의 산화막을 제 1 층간절연막(19)으로서 기판(10) 및 하부전극(12)을 덮어 두께 200㎚가 되도록 퇴적한다.
그리고, 도 4(b)에 나타내는 바와 같이, 예컨대, 드라이 에칭법에 의해 직경 80㎚의 제 1 콘택트홀(21)이 하부전극(12)상에 제 1 층간절연막(19)을 관통하여 형성된다. 이 제 1 콘택트홀(21)은, 천이금속의 산화막재료를 스퍼터법에 의해 공급함으로써, 예컨대, Fe3O4로 이루어지는 저항변화재료로 실장된 가변저항막(11)을 형성하고, 이 재료는 도 4(b)에 나타내는 바와 같이 제 1 층간절연막(19)상에도 층형상으로 퇴적한다.
다음으로, 도 4(c)에 나타내는 바와 같이, 제 1 층간절연막(19)상에 퇴적된 가변저항막(11)은 CMP(화학적기계적연마)기술을 이용하여 제 1 층간절연막(19)의 표면이 노출될 때까지 제거되어, 제 1 콘택트홀(21)의 속에 퇴적된 것만이 남겨진 다. 그리고, 도 4(d)에 나타내는 바와 같이, 평탄화된 가변저항막(11) 및 제 1 층간절연막(19)상에, 예컨대, CVD법 등에 의해 두께 0.1㎛의 불소도핑의 산화막을 제 2 층간절연막(25)으로서 퇴적한다.
그리고, 도 5(a)에 나타내는 바와 같이, 예컨대, 드라이 에칭법에 의해 직경 100㎚의 제 2 콘택트홀(27)이 제 2 층간절연막(25)을 관통하여 가변저항막(11) 및 제 1 층간절연막(19)상에 형성된다. 그리고, 스퍼터법에 의해, 예컨대 Al재료를 이 제 2 콘택트홀(27)에 메워, 제 2 층간절연막(25)상에 상부전극(13)의 재료로서 층형상으로 형성한 후, 도 5(b)에 나타내는 바와 같이, CMP기술에 의해 제 2 층간절연막(25)상의 전극재료를 제거한다. 또한, 상부전극(13) 및 제 2 층간절연막(25)의 위에, 예컨대, 스퍼터법에 의해 SiN막 10㎚ 및 Al재료를 0.1㎛ 형성한 후, 상부전극(13)을 덮어 폭 180㎚의 선형상의 SiN막으로 이루어지는 절연층(15) 및 Al재료로 이루어지는 제 2 전극(17)을 도 5(c)에 나타내는 바와 같이 형성한다.
또, 이상의 프로세스에 있어서, 도 1(a)에 나타낸 구조를 형성하는 경우는, 도 5(b)에 나타낸 바와 같이, CMP기술에 의해 제 2 층간절연막(25)상의 전극재료를 제거한 후, 전극재료를 에치백하여 약간 파내려 간 후, 다이오드용의 하부전극 Al을 스퍼터로 실장하고, 다시 CMP에 의해 평탄화한다. 또한, 다이오드의 하부전극(제 1 전극)(16) 및 제 2 층간절연막(25)의 위에, 예컨대, 스퍼터법에 의해 SiN막 10㎚ 및 Al재료를 0.1㎛ 형성한 후, 다이오드의 하부전극(16)을 덮어 폭 180㎚의 선형상의 SiN막으로 이루어지는 절연층(15) 및 Al재료로 이루어지는 제 2 전극(17)을 형성한다.
또한, 절연층(15) 및 제 2 전극(17)을 덮어, 제 2 층간절연막(25)의 위에 제 3 층간절연막(26)이, CVD법 등에 의해 두께 0.4㎛의 불소도핑의 산화막으로서 도 5(d)에 나타내는 바와 같이 형성된다. 이렇게 하여, 비휘발성 기억소자(30)가 형성되고, 저항변화소자(14)의 위에 다이오드(18)가 형성된다. 이때에 정류소자(18)의 전류공급능력을 정하는 제 1 면적(22)은, 0.0079㎛2로 제 2 면적(23)의 0.0050㎛2보다 크다. 또한, 제 3 면적(24) 쪽이 제 2 면적(23)보다 작아지도록 함으로써, 비휘발성 기억소자(30)가, 예컨대, 크로스포인트형의 비휘발성 기억소자의 메모리셀로서 사용될 때에, 인접하는 메모리셀 사이를 떼도록 하여 크로스토크 등을 억제할 수 있다.
이상의 프로세스흐름에 의해, 비휘발성 기억소자(30)가 제조된다. 본 실시예에서 나타낸 제작프로세스는, 예컨대, CMOS프로세스 등의 미세화된 반도체플라나프로세스와 같은 마스크프로세스로 제작되고, 저항변화소자(14)의 제작에 있어서도 가변저항막(11)에 고유의 특수한 반도체프로세스는 사용하고 있지 않다. 따라서, 미세화가 진행하는 반도체프로세스와 친화성이 좋고, 사용하는 프로세스의 프로세스룰의 최소크기로 가변저항막(11)을 제작할 수 있다.
이와 같이 제작한 비휘발성 기억소자(30)에서, 상부전극의 재료를 Pt(두께 50㎚), 하부전극의 재료를 Pt(두께 50㎚)로 하고, 가변저항막으로서 Fe3O4를 이용하여(막두께 100㎚), 극성이 다른 전기적 펄스(±4.3V)를 제 2 전극(17)과 하부전극(12) 사이에 교대로 인가하면, 11㏀의 고저항치와 2.5㏀의 저저항치를 교대로 나 타내는 것이 확인되었다. 이들 동작은, 상기 전기적 펄스를, 펄스폭이 100nsec, 전압이 ±4,3V로 설정하여, 극성을 교대로 인가한 경우에, 1000회 이상 연속하여 고속으로 상기한 고저항치와 저저항치를 교대로 안정하게 얻을 수 있는 것을 확인했다. 저항변화소자(14)의 상하전극 사이(12, 13의 사이)에는 3.3V, 다이오드(18)의 상하전극 사이(16, 17의 사이)에는 1V의 전압이 걸려있다. 따라서, 본 실시예와 같은, 다이오드(18)와 저항변화소자(14)를 직렬로 접속한 메모리소자를 동작시키는 경우에는, 다이오드(18)의 상부전극(제 2 전극)(17)과 저항변화소자(14)의 하부전극(12)의 사이에 4.3V를 인가하게 된다.
이상에서 말한 비휘발성 기억소자(30)의 제법은, 도 2 및 도 3에 나타내는 크로스포인트형의 비휘발성 기억소자어레이(40)에 대해서도, 마찬가지로 적용하여 제작할 수 있다. 즉, 크로스포인트형의 비휘발성 기억소자어레이(40)는, 기판(10)상에 스트라이프형상의 하부전극(12)을 형성하는 공정과, 하부전극(12)상에 가변저항막(11)을 형성하는 저항막 형성공정과, 가변저항막(11)상에 스트라이프형상의 상부전극(13)을 형성하는 상부전극 형성공정에 의해 저항변화소자(14)의 구성을 형성한다. 그리고, 이 저항변화소자(14)상에 절연층(15) 또는 반도체층(15)을 형성하는 공정과, 절연층(15) 또는 반도체층(15)상에 제 2 전극(17)을 형성하는 제 2 전극 형성공정을 구비하고 있다. 또한, 저항막 형성공정은, 하부전극(12)을 덮는 제 1 층간절연막(19)을 형성하는 공정과, 제 1 층간절연막(19)을 관통하는 제 1 콘택트홀(21)을 하부전극(12)상에 형성하는 홀 형성공정과, 제 1 콘택트홀(21)에 가변저항막(11)을 실장하는 실장공정으로 이루어진다. 그리고, 하부전극 형성공정은, 스트라이프형상의 하부전극(12)을 형성하고, 상부전극 형성공정 또는 제 2 전극 형성공정은, 스트라이프형상의 하부전극(12)과 교차하는 방향으로 스트라이프형상의 상부전극(13) 또는 제 2 전극(17)을 형성하고 있다.
또한, 절연층(15) 또는 반도체층(15)이 상부전극(13)과 접촉하는 제 1 면적(22)이, 가변저항막(11)이 상부전극(13)과 접촉하는 제 2 면적(23)보다 크게 형성한다.
이 제조방법에 의해, 도 2에 나타내는 바와 같은 직교하는 방향으로, 예컨대, 0.22㎛의 피치로 비휘발성 기억소자(30)의 구성을 메모리셀로 하는 8×8개의 메모리셀을 갖는 크로스포인트형의 비휘발성 기억소자어레이(40)를 실현할 수 있다. 본 실시예의 비휘발성 기억소자어레이(40)에서는, 스트라이프형상의 하부전극(12)과 교차하는 방향으로 스트라이프형상의 제 2 전극(17)이 형성되어 있다. 비휘발성 기억소자어레이(40)의 프로세스흐름에 대해서도 도 4 및 도 5에 나타내는 내용과 같은 내용으로 실현할 수 있다.
또, 본 실시예에 있어서는 배선재료로서 Al을 이용했지만, 반도체프로세스에서 이용되는 W, Pt나 Cu를 이용하더라도 좋고, 또한, 전극재료로서 Al을 이용했지만, 다른 전극재료인 Cu, Pt, TiN, TaN 및 TiAlN 등을 이용하더라도 좋다.
또한, 본 실시예에서는, 다이오드로서 절연층으로서 SiN막, 상부전극 및 하부전극을 Al로 한 MIM(Metal-Insulator-Metal)구조를 이용한 MIM다이오드를 나타냈지만, 반도체층으로서 Si막, 상부전극 및 하부전극으로서 Pt를 사용한 MSM(Metal-Semiconductor-Metal)구조를 이용한 MSM다이오드이더라도 좋다.
또한, 실장된 전극이 Pt, 반도체층이 Si로 쇼트키접합을 형성하고, 반대측의 상부전극이 Al이고 Si와 오믹접합한 쇼트키다이오드이더라도 좋고, 다른 다이오드구조, 예컨대, PN접합다이오드 등이더라도 좋다.
(제 2 실시예)
도 6은 본 발명의 제 2 실시예를 나타내는 도면이다. 본 실시예는, 제 1 실시예와는, 저항변화소자(14)의 상부전극(13)의 단면형상을 고안한 점이 다르고, 이에 따라 비휘발성 기억소자의 성능을 향상하는 것이다. 즉, 도 6(a)는, 저항변화소자(14)의 상부전극(13)의 단면형상을 테이퍼형상(가변저항막(11)을 향하여 테이퍼형상으로 가늘어지는 형상, 기판(10)의 주면에 평행하게 자른 단면이 기판(10)을 향하여 서서히 작아지는 형상)으로 구성한 비휘발성 기억소자(45)를 나타내고 있다. 도 6(b)는 상부전극(13)의 단면형상의 일부가 제 1 콘택트홀(21)의 상부에 실장된 구성의 비휘발성 기억소자(50)를 나타낸다. 비휘발성 기억소자(50)의 상부전극(13)의 일부가 가변저항막(11)과 함께 제 1 콘택트홀(21)에 실장되어 있다. 또한, 상부전극의 일부가 제 2 층간절연막(25)을 관통하는 제 2 콘택트홀(27)에 실장되어 있다. 또한, 도 6(a) 및 (b)에서는, 제 1 실시예와 같이, 다이오드(18)의 절연층(15) 또는 반도체층(15)이 제 1 전극(16)과 접촉하는 제 1 면적(22)은, 가변저항막(11)이 상부전극(13)과 접촉하는 제 2 면적(23)보다 큰 구성으로 되어 있다.
도 6(a)의 비휘발성 기억소자(45)는 상부전극(13)의 단면형상을 테이퍼형상으로 함으로써, 저항변화소자(14)보다 큰 영역에 형성하여 전류구동력을 높인 다이 오드(18)로부터 많은 전류를 저항변화소자(14)에 흐르게 하는 것이 가능해져, 비휘발성 기억소자(45)의 전기적성능을 향상하는 것이다. 또한, 실효적으로 다이오드(18)의 형성영역, 즉, 유효면적을 확대함으로써, 다이오드(18)에서의 저항을 적절히 낮춰, 저항변화소자(14)의 고저항상태 또는 저저항상태를 정확히 검지할 수 있도록 하고 있다.
이 비휘발성 기억소자(45)를 제조하기 위해서는, 제 1 실시예에서 설명한 도 4(a)~도 4(d)의 프로세스흐름을 이용한 후, 도 5(a)에서 제 2 콘택트홀(27)을 원기둥형상으로 제작하는 대신에, 보다 화학반응성이 강한 RIE 등에 의해 에칭을 함으로써 도 6(a)의 원추사다리꼴형상의 제 2 콘택트홀(42)을 제작할 수 있다. 이 제 2 콘택트홀(42)에 제 1 실시예에서 나타낸 도 5에 나타내는 프로세스흐름을 적용하여 상부전극(13)을 형성함으로써, 비휘발성 기억소자(45)를 실현할 수 있다.
한편, 도 6(b)의 비휘발성 기억소자(50)는, 상부전극(13)의 일부를 제 1 콘택트홀(19)에 실장함으로써, 가변저항막(11)과 상부전극(13)의 밀착성을 높여 제 2 면적(23)에 전하를 모아 가변저항막(11)에 효과적으로 전류를 인가하여 성능을 향상하는 것이다. 이 비휘발성 기억소자(50)를 제조하기 위해서는, 제 1 실시예에서 설명한 도 4(a)~도 4(c)의 프로세스흐름을 이용한 후, 또한 CMP기술에 의해 제 1 콘택트홀(21)의 상부의 가변저항막(11)의 일부를 제거한다.
CMP로 제 1 층간절연막(19)이 노출될 때까지 연마하여 평탄화한 후, 저항변화막(11)만을 에칭하는 액체(예컨대, 희류산)를 이용하여 습식에칭을 행함으로써, 가변저항막(11)의 상부의 일부만을 제거한다. 이와 같이 한 후에 도 4(d) 및 도 5(a)~도 5(d)의 프로세스흐름을 실시함으로써, 비휘발성 기억소자(50)는 제작할 수 있다.
이상과 같은 본 실시예의 구성으로 함으로써, 가변저항막(11)과 상부전극(13)의 밀착성을 향상시킬 수 있어, 전류구동력을 높인 다이오드(18)로부터 많은 전류를 저항변화소자(14)에 흐르게 할 수 있다.
(제 3 실시예)
도 7은 본 발명의 제 3 실시예를 나타내는 도면이다. 본 실시예는, 제 1 및 제 2 실시예와는, 도 7(a)에 나타내는 바와 같이, 가변저항막(52)과 상부전극(53)의 단면형상이 테이퍼형상(하부전극(12)을 향하여 테이퍼형상으로 가늘어지는 형상, 기판(10)의 주면에 평행하게 자른 단면이 기판(10)을 향하여 서서히 작아지는 형상)이고, 또한 가변저항막(52)과 상부전극(53)이 제 1 층간절연막(19)을 관통하는 제 1 콘택트홀(51) 중에 형성되어 있다. 도 7(b)는 도 7(a)의 D의 방향에서 본 비휘발성 기억소자(55)의 개략단면도를 나타내고 있다. 이 제 3 실시예에 있어서도, 제 1, 제 2 실시예와 같이, 다이오드(18)의 절연층(15) 또는 반도체층(15)이 제 1 전극(16)과 접촉하는 제 1 면적(22)은, 가변저항막(52)이 상부전극(53)과 접촉하는 제 2 면적(23)보다 큰 구성으로 되어 있다. 도 7의 구성에 의해, 다이오드(18)로부터의 인가전류는, 제 1 면적(22)에서 모여, 보다 작은 제 2 면적(23)에 집중하고, 가변저항막(52)을 통해서, 제 2 면적(23)보다 작은 제 3 면적(24)에 집중하여 하부전극(12)에 도달한다. 즉, 제 1 층간절연막(19) 중의 제 1 콘택트 홀(51)의 단면형상을 깊이 방향으로 테이퍼형상으로 좁게(하부전극(12)을 향하여 테이퍼형상으로 가늘어지는 형상으로, 기판(10)의 두께방향에서 보았을 때에 기판(10)을 향하여 서서히 작아지는 형상으로) 형성함으로써, 이 안에 실장되는 가변저항막(51)의 단면형상도 깊이방향으로 테이퍼형상으로 좁게 형성된다. 또한, 이 테이퍼형상의 제 1 콘택트홀(51)의 상부에 상부전극(53)을 실장함으로써 제 1 및 제 2 실시예에서 나타내는 제 2 층간절연막이 생략되므로, 제조 공정을 한층 간략화할 수 있다.
또, 단면형상이 깊이방향으로 테이퍼형상으로 좁게 형성되는 제 1 콘택트홀(51)을 형성하기 위해서는, 제 2 실시예에서 설명한 바와 같이 제 1 층간절연막(19)을 에칭하는 경우에 화학반응성이 강한 RIE 등의 제조프로세스를 이용하여 제작할 수 있다. 또한, 이 테이퍼형상의 제 1 콘택트홀(51) 내에 가변저항막(52) 및 상부전극(53)을 실장하는 공정은, 이하와 같이 하여 제작할 수 있다.
층간절연막(19)에 에칭에 의해 형성된 제 1 콘택트홀(51)을 가변저항막(52)으로 실장한 후, CMP기술을 이용하여 제 1 층간절연막(19)의 상부의 가변저항막을 제거한다. 또한, CMP기술에 의해 제 1 콘택트홀(51)에 실장된 가변저항막(52)의 상부를 일부제거한 후에 상부전극(53)을 제 1 층간절연막(19)상까지 실장하여, CMP기술에 의해 제 1 층간절연막(19)상의 상부전극재료를 제거하여 평탄화한다. 이와 같이 함으로써, 제 1 콘택트홀(51) 내에 가변저항막(52) 및 그 상부에 상부전극(53)이 실장된다.
또한, 상술한 바와 같은, 1층의 층간절연막(19) 중에 테이퍼형상의 제 1 콘 택트홀(51)을 형성하고, 그 내부에 가변저항막(52)과 상부전극(53)을 실장하는 공정을 제외하면, 그 밖의 제조프로세스는, 상술한 제 2 실시예에서 설명한 바와 같은, 도 4, 도 5의 프로세스를 마찬가지로 적용할 수 있다.
이상과 같은 본 실시예의 구성으로 함으로써, 인접하는 하부전극(12) 사이의 거리를 증대시킴으로써, 크로스토크가 더욱 확실히 방지된다. 이것은, 도 3(b)와의 대비로부터도 명백하다. 더구나, 가변저항막(52)은 깊이방향으로 테이퍼형상으로 좁게 되어 있으므로, 인가한 전류를 효율적으로 집중시켜 전류밀도를 높일 수 있어, 가변저항소자(14)의 저항변화가 더욱 확실히 실현된다.
(제 4 실시예)
도 8은 본 발명의 제 4 실시예를 나타내는 도면이다. 본 실시예는, 제 1 실시예에서 설명한 도 1(b)의 비휘발성 기억소자(30)의 변형예이다. 즉, 도 8(a) 및 (b)에 있어서 예시되어 있는 비휘발성 기억소자(60, 65)는, 저항변화소자(14)의 구성은 도 1(b)와 기본적으로는 같지만, 도 8(a)에서는, 저항변화소자(14)의 상부전극(13)의 상부에 단차가 있는 볼록부(54)와 평탄부(오목부)(56)를 형성(즉, 상부전극(13)의 상부중앙에 볼록부(54)를 형성)하고, 또한, 도 8(b)에서는 상부전극(13)의 상면에 에칭 등으로 부식시켜 요철면(57)을 형성하고 있다. 따라서, 절연층(15) 또는 반도체층(15)이, 제 1 전극(16) 또는 상부전극(13)과 접촉하는 제 1 접촉면(58)이, 요면, 철면 또는 요철면인 구성으로 되어 있다.
도 8(a)의 비휘발성 기억소자(60)는, 저항변화소자(14)의 상부전극(13)의 중 앙부를 원기둥형상의 볼록부(54)로서 남기고, 볼록부(54)의 주위를 도넛형상으로 에칭하고 있다. 이러한 형상의 상부전극(13)의 위에, 예컨대, 절연층(15)을 상부전극(13)의 상부의 요철을 따라 적층하고, 이 절연층(15)상에 그 오목부를 메워 제 2 전극(17)을 퇴적한 후 CMP를 이용하여 평탄화하고, 가변저항막(11)의 상부근방만 남기도록, 다른 영역을 에칭 등으로 제거한다. 이때, 절연층(15)이 제 1 전극(16)과 접촉하는 제 1 면적(22)은 요철면으로 구성되므로, 가변저항막(11)이 상부전극(13)과 접촉하는 제 2 면적(23)보다 크게 구성되어 있다. 그 밖의 제조프로세스는, 상술한 제 2 실시예에서 설명한 바와 같은, 도 4, 도 5의 프로세스를 마찬가지로 적용함으로써, 본 변형예의 비휘발성 기억소자(60)를 제작할 수 있다.
이러한 구성으로 함으로써, 비휘발성 기억소자(60)는 상부전극(13)의 상부와 절연층(15)의 하부의 밀착성을 향상시키고 또한, 전류구동력을 높인 다이오드(18)로부터 많은 전류를 제 1 접촉면(22)을 통해서 저항변화소자(14)에 흐르게 할 수 있다. 따라서, 인가한 전류를 효율적으로 집중시켜 전류밀도를 높일 수 있어, 가변저항소자(14)의 저항변화가 더욱 확실히 실현된다. 또한, 도 8(a)에 나타내는 바와 같이, 다이오드(18)의 제 2 전극(17)이 절연층(15)과 접촉하는 면도 요철면(59)으로 함으로써, 더욱 다이오드(18)의 전류구동능력을 높일 수 있다.
도 8(b)의 비휘발성 기억소자(65)는, 저항변화소자(14)의 상부전극(13)의 상면에 요철면(57)을 형성하고 있다. 이 요철면(57)상에, 예컨대, 절연층(15)을 퇴적하지만, 이 퇴적에 의해 형성된 절연막(15)에도, 상부전극(13)의 상면과 같은 요철이 표면에 형성된다. 이 절연막(15)의 요철면을 메우도록 하여 제 2 전극(17)을 퇴적한 후 CMP를 이용하여 평탄화하고, 도 8(a)와 같이, 가변저항막(11)의 상부근방만 남기도록, 다른 영역을 에칭 등으로 제거한다. 이때, 절연층(15)이 제 1 전극(16)과 접촉하는 제 1 면적(22)은 요철면으로 구성되므로, 가변저항막(11)이 상부전극(13)과 접촉하는 제 2 면적(23)보다 크게 구성되어 있다. 그 밖의 제조프로세스는, 상술한 제 2 실시예에서 설명한 바와 같은, 도 4, 도 5의 프로세스를 마찬가지로 적용함으로써, 본 변형예의 비휘발성 기억소자(60)를 제작할 수 있다.
이러한 구성으로 함으로써, 비휘발성 기억소자(65)는 상부전극(13)의 상부와 절연층(15)의 하부의 밀착성을 향상시키고 또한, 전류구동력을 높인 다이오드(18)로부터 많은 전류를 제 1 접촉면(22)을 통해서 저항변화소자(14)에 흐르게 할 수 있다. 따라서, 인가한 전류를 효율적으로 집중시켜 전류밀도를 높일 수 있어, 가변저항소자(14)의 저항변화가 더욱 확실히 실현된다. 또한, 도 8(b)에 나타내는 바와 같이, 다이오드(18)의 제 2 전극(17)이 절연층(15)과 접촉하는 면도 요철면(59)으로 하면, 더욱 다이오드(18)의 전류구동능력을 높일 수 있다.
(제 5 실시예)
도 9는 본 발명의 제 5 실시예를 나타내는 도면이다. 본 실시예는, 제 2 실시예로서 설명한 도 6(a)의 비휘발성 기억소자(45)의 변형예이다. 즉, 도 9(a) 및 (b)에 있어서 예시되어 있는 비휘발성 기억소자(70, 75)는, 가변저항막(61)이 상부전극(63)과 접촉하는 제 2 접촉면(64)이 요면, 철면 또는 요철면인 구성으로 되어 있다. 이때, 원기둥형상의 제 1 콘택트홀(21)의 안에 형성된 가변저항막(61)의 상 부의 제 2 접촉면(64)은, 도 9(a)에서는 가변저항막(61)의 중앙에 원기둥형상으로 요면이 형성되고, 도 9(b)에서는 가변저항막(61)의 상면을 에칭 등으로 부식시켜 요철면으로 구성되므로, 제 2 접촉면(64)의 면적인 제 2 면적(23)은 가변저항막(61)의 하부의 제 3 면적(24)보다 크게 구성되어 있다. 또, 도 9(a), (b)의 경우에 있어서도, 상술한 각 실시예와 같이, 제 1 면적(22)은 제 2 면적(23)보다 크게 구성되어 있다.
도 9(a)의 비휘발성 기억소자(70)는, 하부전극(12)상의 가변저항막(61)의 상부에 원기둥형상의 오목부(62)가 형성되고, 그 오목부(62)에 볼록형상의 상부전극(63)이 끼워 넣어진 구성으로 되어 있다. 제작하기 쉬운 원기둥형상의 제 1 콘택트홀(21) 안의 가변저항막(61)의 상부에 오목부를 제작함으로써, 제 2 면적(64)은 제 3 면적(24)보다 크게 할 수 있다. 이러한 구성으로 함으로써, 비휘발성 기억소자(70)는 가변저항막(61)의 상부와 상부전극(63)의 하부의 밀착성을 향상시키고 또한, 전류구동력을 높인 다이오드(18)로부터 많은 전류를 제 2 접촉면(64)을 통해서 저항변화소자(14)에 흐르게 할 수 있다. 따라서, 인가한 전류를 효율적으로 집중시켜 전류밀도를 높일 수 있어, 가변저항소자(14)의 저항변화가 더욱 확실히 실현된다. 또, 가변저항막(61)의 상부의 오목부(62)의 형성은, 포토리소그래피에 의한 에칭에 의해 행할 수 있다.
마찬가지로 도 9(b)의 비휘발성 기억소자(75)는, 하부전극(12)상의 가변저항막(61)의 상부에 요철면(66)이 형성되고, 그 요철면(66)에 하면이 요철형상인 상부전극(63)이 끼워 넣어진 구성으로 되어 있다. 제작하기 쉬운 원기둥형상의 제 1 콘택트홀(21) 안의 가변저항막(61)의 상부에 요철면(66)을 제작함으로써, 제 2 면적(64)은 제 3 면적(24)보다 크게 할 수 있다. 이러한 구성으로 함으로써, 비휘발성 기억소자(75)는 가변저항막(61)의 상부와 상부전극(13)의 하부의 밀착성을 향상시키고 또한, 전류구동력을 높인 다이오드(18)로부터 많은 전류를 제 2 접촉면(64)을 통해서 저항변화소자(14)에 흐르게 할 수 있다. 따라서, 인가한 전류를 효율적으로 집중시켜 전류밀도를 높일 수 있어, 가변저항소자(14)의 저항변화가 더욱 확실히 실현된다. 또, 가변저항막(61)의 상부의 요철면(66)의 형성은, 포토리소그래피에 의한 에칭속도가 빠른 에칭에 의해 행할 수 있다.
(제 6 실시예)
도 10은 본 발명의 제 6 실시예를 나타내는 도면이다. 본 실시예는, 제 2 실시예로서 설명한 도 6(a)의 비휘발성 기억소자(45)의 변형예이다. 즉, 도 10에 있어서 예시되어 있는 비휘발성 기억소자(80)에 있어서, 가변저항층(11)은, 그 단면형상이, 테이퍼형상(하부전극(12)을 향하여 테이퍼형상으로 가늘어지는 형상, 기판(10)의 주면에 평행하게 자른 단면이 기판(10)을 향하여 서서히 작아지는 형상)을 이루도록 구성되어 있다. 또한, 상부전극(13)(제 1 전극(16))은, 그 단면형상이, 테이퍼형상(가변저항층(11)을 향하여 테이퍼형상으로 가늘어지는 형상, 기판(10)의 주면에 평행하게 자른 단면이 기판(10)을 향하여 서서히 작아지는 형상)을 이루도록 구성되어 있다.
가변저항층(11)의 이러한 형상은, 제 1 층간절연막(19)을 관통하는 제 1 콘 택트홀(72)이, 기판(10)의 두께방향에서 보았을 때에 기판(10)을 향하여 서서히 작아지도록 형성되어 있음으로써 실현된다.
상부전극(13)(제 1 전극(16))의 이러한 형상은, 제 2 층간절연막(25)을 관통하는 제 2 콘택트홀(71)이, 기판(10)의 두께방향에서 보았을 때에 기판(10)을 향하여 서서히 작아지도록 형성되어 있음으로써 실현된다.
이 비휘발성 기억소자(80)의 제조에 있어서는, 제 1 실시예에서 설명한 도 4(a)~도 4(d)의 프로세스흐름에 있어서 보다 화학반응성이 강한 RIE 등에 의한 에칭을 이용하여 도 10의 원추사다리꼴형상의 제 1 콘택트홀(72)을 제작한 후, 도 5(a)에서 제 2 콘택트홀을 원기둥형상으로 제작하는 대신에, 보다 화학반응성이 강한 RIE 등에 의해 에칭을 함으로써 도 10의 원추사다리꼴형상의 제 2 콘택트홀(71)을 제작할 수 있다. 이 제 2 콘택트홀(71)에 제 1 실시예에서 나타낸 도 5에 나타내는 프로세스흐름을 적용하여 상부전극(13)(제 1 전극(16))을 형성함으로써, 비휘발성 기억소자(80)를 실현할 수 있다.
본 실시예에서는, 제 1 콘택트홀(72)과 제 2 콘택트홀(71)을 별개의 프로세스로 형성한다. 상부전극(13)(제 1 전극(16))의 하단면이 확실히 가변저항막(11)을 덮도록 하기 위해, 그 하단면의 면적은 가변저항막(11)의 상단면의 면적(제 2 면적)보다 크게 되어 있다. 또한, 절연층(15) 또는 반도체층(15)은 상부전극(13)(제 1 전극(16))을 덮도록 형성되므로, 제 1 면적(22)은, 상부전극(13)(제 1 전극(16))의 상단면의 면적과 같아진다.
이상과 같은 구성에서는, 제 1 콘택트홀(72)도 제 2 콘택트홀(71)도 기 판(10)의 두께방향에서 보았을 때에 기판(10)을 향하여 서서히 작아지도록 형성되어 있으므로, 이들 콘택트홀 내에 실장되는 가변저항막(11)과 상부전극(13)(제 1 전극(16))은 필연적으로 테이퍼형상을 이루도록 형성된다. 이에 따라, 제 1 면적(22)은 필연적으로 제 2 면적(23)보다 커지고, 제 2 면적(23)은 필연적으로 제 3 면적(24)보다 커진다. 따라서, 제 1 면적(22)은 필연적으로 제 3 면적(24)보다 커진다. 즉, 본 실시예에서는, 콘택트홀을 기판(10)의 두께방향에서 보았을 때에 기판(10)을 향하여 서서히 작아지도록 형성함으로써, 전극계면의 면적의 대소관계를 용이하게 조정할 수 있다.
(제 7 실시예)
도 11은 본 발명의 제 7 실시예를 나타내는 도면이다. 본 실시예는, 제 2 실시예로서 설명한 도 6(a)의 비휘발성 기억소자(45)의 변형예이다. 즉, 도 11에 있어서 예시되어 있는 비휘발성 기억소자(90)에 있어서, 가변저항층(11))은, 그 단면형상이, 테이퍼형상(하부전극(12)을 향하여 테이퍼형상으로 가늘어지는 형상, 기판(10)의 주면에 평행하게 자른 단면이 기판(10)을 향하여 서서히 작아지는 형상)을 이루도록 구성되어 있다. 또한, 상부전극(13)(제 1 전극(16))은, 그 단면형상이, 테이퍼형상(가변저항층(11)을 향하여 테이퍼형상으로 가늘어지는 형상, 기판(10)의 주면에 평행하게 자른 단면이 기판(10)을 향하여 서서히 작아지는 형상)을 이루도록 구성되어 있다. 본 실시예는, 상부전극(13)(제 1 전극(16))의 하단면의 면적이, 가변저항막(11)의 상단면의 면적과 같은 점에서, 제 6 실시예와 다르 다.
가변저항층(11)의 이러한 형상은, 제 1 층간절연막(19)을 관통하는 제 1 콘택트홀(74)이, 기판(10)의 두께방향에서 보았을 때에 기판(10)을 향하여 서서히 작아지도록 형성되어 있음으로써 실현된다.
상부전극(13)(제 1 전극(16))의 이러한 형상은, 제 2 층간절연막(25)을 관통하는 제 2 콘택트홀(73)이, 기판(10)의 두께방향에서 보았을 때에 기판(10)을 향하여 서서히 작아지도록 형성되어 있음으로써 실현된다.
이 비휘발성 기억소자(90)의 제조에 있어서는, 기판(10)의 위에 제 1 층간절연막(19) 및 제 2 층간절연막(25)을 이 순서로 적층하고, 그 후 화학반응성이 강한 RIE 등에 의한 에칭을 이용함으로써, 도 10의 원추사다리꼴형상의 제 1 콘택트홀(74) 및 제 2 콘택트홀(73)을 한 번에 제작한다. 제 2 층간절연막(25)을 제 1 층간절연막(19)보다 후퇴하기 쉬운 재료로 형성함으로써, 제 2 콘택트홀(73)의 안쪽의 사면을 제 1 콘택트홀(74)보다 완만하게 할 수 있다. 층간절연막의 재료로서는, 예컨대, 제 1 층간절연막(19)에는 SiO2를, 제 2 층간절연막(25)에는 SiN을 이용할 수 있다.
제 1 콘택트홀(74)에 제 1 실시예에서 나타낸 도 4에 나타내는 프로세스흐름을 적용하여 가변저항층(11)을 형성한 뒤에, 제 2 콘택트홀(73)에 제 1 실시예에서 나타낸 도 5에 나타내는 프로세스흐름을 적용하여 상부전극(13)(제 1 전극(16))을 형성함으로써, 비휘발성 기억소자(90)를 실현할 수 있다.
본 실시예에서는, 제 1 콘택트홀(74)과 제 2 콘택트홀(73)을 동일한 프로세스로 형성하므로, 상부전극(13)(제 1 전극(16))의 하단면의 면적이, 가변저항막(11)의 상단면의 면적과 같아진다. 절연층(15) 또는 반도체층(15)은 상부전극(13)(제 1 전극(16))을 덮도록 형성되므로, 제 1 면적(22)은, 상부전극(13)(제 1 전극(16))의 상단면의 면적과 같아진다.
이상과 같은 구성에서는, 제 1 콘택트홀(74)도 제 2 콘택트홀(73)도 기판(10)의 두께방향에서 보았을 때에 기판(10)을 향하여 서서히 작아지도록 형성되어 있으므로, 가변저항막(11)도 상부전극(13)(제 1 전극(16))도 필연적으로 테이퍼형상을 이루도록 형성되게 된다. 따라서, 제 1 면적(22)은 필연적으로 제 2 면적(23)보다 커지고, 제 2 면적(23)은 필연적으로 제 3 면적(24)보다 커지며, 제 1 면적(22)은 필연적으로 제 3 면적(24)보다 커진다. 즉, 본 실시예에서는, 콘택트홀을 기판(10)의 두께방향에서 보았을 때에 기판(10)을 향하여 서서히 작아지도록 형성함으로써, 전극계면의 면적의 대소관계를 용이하게 조정할 수 있다.
또, 제 2~제 5 실시예에 있어서, 제작한 비휘발성 기억소자(45, 50, 55, 60, 65, 70, 75)에 있어서 가변저항막으로서 Fe3O4를 이용하여, 극성이 다른 전기적 펄스(±4.3V)를 제 2 전극(17)과 하부전극(12) 사이에 교대로 인가하면, 11㏀의 고저항치와 2.5㏀의 저저항치를 교대로 나타내는 것이 확인되었다. 이들 동작은, 상기 전기적 펄스를, 펄스폭이 100nsec이고, 전압이 +3.3V와 -3.3V로 설정하여 극성을 교대로 인가한 경우에, 1000회 이상 연속하여 고속으로 고저항치와 저저항치를 교 대로 안정하게 얻을 수 있는 것을 확인했다. 저항변화소자(14)의 상하전극 사이(12, 63의 사이)에는 3.3V, 다이오드(18)의 상하전극 사이(16, 17의 사이)에는 1V의 전압이 결려 있다. 따라서, 본 실시예와 같은, 다이오드(18)와 저항변화소자(14)를 직렬로 접속한 메모리소자를 동작시키는 경우에는, 다이오드(18)의 상부전극(제 2 전극)(17)과 저항변화소자(14)의 하부전극(12)의 사이에 4.3V를 인가하게 된다.
상기 설명으로부터, 당업자에 있어서는, 본 발명의 많은나 다른 실시예가 명백하다. 따라서, 상기 설명은, 예시로서만 해석되어야 하며, 본 발명을 실행하는 최선의 형태를 당업자에 교시할 목적으로 제공된 것이다. 본 발명의 정신을 일탈하는 일 없이, 그 구조 및/또는 기능의 상세를 실질적으로 변경할 수 있다.
본 발명은, 고집적화와 고안정동작을 실현하는 대용량의 비휘발성 기억소자와 그 제조방법을 제공하는 것이며, 휴대정보기기나 정보가전 등의 전자기기의 소형화ㆍ박형화에 유용하다.

Claims (18)

  1. 기판과,
    상기 기판상에 형성된 층간절연막과,
    상기 층간절연막에 덮인 하부전극과 상기 하부전극보다 기판으로부터 먼 쪽에 마련된 상부전극과 상기 상부전극 및 상기 하부전극의 사이에 개재되는 가변저항막을 갖는 저항변화소자와,
    상기 상부전극보다 기판으로부터 먼 쪽에 상기 상부전극에 직렬로 접속되도록 마련된 제 1 전극과 상기 제 1 전극보다 기판으로부터 먼 쪽에 마련된 제 2 전극과 상기 제 1 전극 및 상기 제 2 전극의 사이에 개재되는 절연층 또는 반도체층을 갖는 다이오드
    를 구비하는 비휘발성 기억소자로서,
    상기 층간절연막에는 상기 층간절연막을 상기 기판의 주면에 대하여 대략 수직방향으로 관통하여 상기 하부전극에 도달하도록 콘택트홀이 형성되고,
    상기 가변저항막이 상기 콘택트홀에 실장되고,
    상기 절연층 또는 상기 반도체층이 상기 제 1 전극과 접촉하는 부분의 면적을 제 1 면적, 상기 가변저항막이 상기 상부전극과 접촉하는 부분의 면적을 제 2 면적, 상기 가변저항막이 상기 하부전극과 접촉하는 부분의 면적을 제 3 면적이라고 할 때,
    상기 제 1 면적이, 상기 제 2 면적 및 상기 제 3 면적 중 적어도 한쪽보다 큰
    비휘발성 기억소자.
  2. 제 1 항에 있어서,
    상기 제 1 면적이 상기 제 2 면적보다 큰 비휘발성 기억소자.
  3. 제 1 항에 있어서,
    상기 제 1 면적이 상기 제 3 면적보다 큰 비휘발성 기억소자.
  4. 제 1 항에 있어서,
    상기 제 2 면적이 상기 제 3 면적보다 큰 비휘발성 기억소자.
  5. 제 1 항에 있어서,
    상기 가변저항막은, 상기 하부전극을 향하여 테이퍼형상으로 가늘어지도록 구성되어 있는 비휘발성 기억소자.
  6. 제 1 항에 있어서,
    상기 콘택트홀이 상기 하부전극을 향하여 테이퍼형상으로 가늘어지도록 형성되어 있는 비휘발성 기억소자.
  7. 제 1 항에 있어서,
    상기 상부전극의 적어도 일부가 상기 콘택트홀에 실장되어 있는 비휘발성 기억소자.
  8. 제 1 항에 있어서,
    상기 상부전극과 상기 제 1 전극이 상기 콘택트홀에 실장되어 있는 비휘발성 기억소자.
  9. 제 1 항에 있어서,
    상기 상부전극과 상기 제 1 전극은 1개의 공통전극인 비휘발성 기억소자.
  10. 제 8 항에 있어서,
    상기 공통전극은, 상기 가변저항막을 향하여 테이퍼형상으로 가늘어지도록 구성되어 있는 비휘발성 기억소자.
  11. 제 1 항에 있어서,
    상기 다이오드는, MIM다이오드, MSM다이오드 또는 쇼트키다이오드인 비휘발성 기억소자.
  12. 제 5 항에 있어서,
    상기 상부전극의 일부가 상기 가변저항막의 중앙부에 볼록형상으로 실장되어 있는 비휘발성 기억소자.
  13. 제 1 항에 있어서,
    상기 절연층 또는 반도체층이 상기 제 1 전극과 접촉하는 면을 제 1 접촉면이라고 할 때,
    상기 제 1 접촉면이, 요면, 철면 또는 요철면인 비휘발성 기억소자.
  14. 제 1 항에 있어서,
    상기 가변저항막이 상기 상부전극과 접촉하는 면을 제 2 접촉면이라고 할 때,
    상기 제 2 접촉면이, 요면, 철면 또는 요철면인 비휘발성 기억소자.
  15. 청구항 1에 기재된 비휘발성 기억소자를 복수 구비한 비휘발성 기억소자어레이로서,
    상기 하부전극이 상기 기판의 주면에 평행한 제 1 평면 내에서 서로 평행하게 연장하도록 복수 형성되고,
    상기 제 2 전극이 상기 제 1 평면에 평행한 제 2 평면 내에서 서로 평행하게 연장하도록, 또한 상기 복수의 하부전극과 입체교차하도록 복수 형성되고,
    상기 복수의 하부전극 및 상기 복수의 제 2 전극의 입체교차점의 각각에 대응하여 하부전극 및 제 2 전극의 사이에 개재되도록 가변저항막이 마련됨으로써,
    상기 입체교차점의 각각에 대응하여 청구항 1에 기재된 비휘발성 기억소자가 형성되어 있는
    비휘발성 기억소자어레이.
  16. 기판상에 하부전극을 형성하는 하부전극 형성공정과,
    상기 하부전극상에 가변저항막을 형성하는 저항막 형성공정과,
    상기 가변저항막상에 상부전극을 형성하는 상부전극 형성공정과,
    상기 상부전극상에 제 1 전극을 형성하는 제 1 전극 형성공정과,
    상기 제 1 전극상에 절연층 또는 반도체층을 형성하는 절연층 또는 반도체층 형성공정과,
    상기 절연층 또는 반도체층상에 제 2 전극을 형성하는 제 2 전극 형성공정
    을 구비하되,
    상기 저항막 형성공정은, 상기 하부전극을 덮는 층간절연막을 형성하는 공정과, 상기 층간절연막을 관통하는 콘택트홀을 상기 하부전극상에 형성하는 홀 형성공정과, 상기 콘택트홀에 상기 가변저항막을 실장하는 실장공정을 갖고,
    상기 절연층 또는 상기 반도체층이 상기 전극과 접촉하는 부분의 면적을 제 1 면적, 상기 가변저항막이 상기 상부전극과 접촉하는 부분의 면적을 제 2 면적, 상기 가변저항막이 상기 하부전극과 접촉하는 부분의 면적을 제 3 면적이라고 할 때, 상기 제 1 면적이, 상기 제 2 면적 및 상기 제 3 면적 중 적어도 한쪽보다 큰
    비휘발성 기억소자의 제조방법.
  17. 청구항 16에 기재된 비휘발성 기억소자의 제조방법을 이용한 크로스포인트형 의 비휘발성 기억소자어레이의 제조방법으로서,
    상기 하부전극 형성공정은, 복수의 하부전극을 상기 기판의 주면에 평행한 제 1 평면 내에서 서로 평행하게 연장하도록 형성하는 공정이며,
    상기 제 2 전극 형성공정은, 상기 제 1 평면에 평행한 제 2 평면 내에서 서로 평행하게 연장하도록, 또한 상기 복수의 하부전극과 입체교차하도록 형성하는 공정인
    비휘발성 기억소자어레이의 제조방법.
  18. 제 16 항에 있어서,
    상기 홀 형성공정은, 상기 콘택트홀을 상기 하부전극을 향하여 테이퍼형상으로 가늘어지도록 형성하는 것인 비휘발성 기억소자의 제조방법.
KR1020097002998A 2006-10-16 2007-09-21 비휘발성 기억소자 및 그 제조방법 KR101046852B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2006281081 2006-10-16
JPJP-P-2006-281081 2006-10-16
PCT/JP2007/068392 WO2008047530A1 (en) 2006-10-16 2007-09-21 Non-volatile storage device and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20090064365A true KR20090064365A (ko) 2009-06-18
KR101046852B1 KR101046852B1 (ko) 2011-07-06

Family

ID=39313778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020097002998A KR101046852B1 (ko) 2006-10-16 2007-09-21 비휘발성 기억소자 및 그 제조방법

Country Status (5)

Country Link
US (1) US8796660B2 (ko)
JP (1) JP4118942B2 (ko)
KR (1) KR101046852B1 (ko)
CN (1) CN101501850B (ko)
WO (1) WO2008047530A1 (ko)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20090026580A (ko) * 2007-09-10 2009-03-13 삼성전자주식회사 저항 메모리 소자 및 그 형성방법
JP5159270B2 (ja) * 2007-11-22 2013-03-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2011151049A (ja) * 2008-05-16 2011-08-04 Panasonic Corp 不揮発性半導体記憶装置およびその製造方法
KR101009334B1 (ko) * 2008-07-24 2011-01-19 주식회사 하이닉스반도체 저항성 메모리 소자 및 그 제조 방법
JP4531863B2 (ja) * 2008-11-19 2010-08-25 パナソニック株式会社 不揮発性記憶素子および不揮発性記憶装置
CN101981695B (zh) * 2009-01-29 2012-06-13 松下电器产业株式会社 电阻变化元件及其制造方法
JP2010225741A (ja) 2009-03-23 2010-10-07 Toshiba Corp 不揮発性半導体記憶装置
JP4756079B2 (ja) * 2009-03-25 2011-08-24 株式会社東芝 不揮発性記憶装置及びその製造方法
JP4810581B2 (ja) * 2009-03-25 2011-11-09 株式会社東芝 不揮発性記憶装置
WO2010137339A1 (ja) * 2009-05-28 2010-12-02 パナソニック株式会社 メモリセルアレイ、不揮発性記憶装置、メモリセル、およびメモリセルアレイの製造方法
CN102484113B (zh) 2009-08-28 2014-11-26 松下电器产业株式会社 半导体存储装置及其制造方法
WO2011030559A1 (ja) * 2009-09-14 2011-03-17 パナソニック株式会社 不揮発性記憶装置及びその製造方法
US8470635B2 (en) 2009-11-30 2013-06-25 Micron Technology, Inc. Keyhole-free sloped heater for phase change memory
CN102696107A (zh) * 2009-12-18 2012-09-26 松下电器产业株式会社 电阻变化型元件及其制造方法
JP2011146632A (ja) * 2010-01-18 2011-07-28 Toshiba Corp 不揮発性記憶装置及びその製造方法
US9601692B1 (en) 2010-07-13 2017-03-21 Crossbar, Inc. Hetero-switching layer in a RRAM device and method
US9570678B1 (en) 2010-06-08 2017-02-14 Crossbar, Inc. Resistive RAM with preferental filament formation region and methods
US9029825B2 (en) 2010-06-16 2015-05-12 Nec Corporation Semiconductor device and manufacturing method for semiconductor device
WO2011161936A1 (ja) * 2010-06-21 2011-12-29 パナソニック株式会社 抵抗変化素子の製造方法
US8884261B2 (en) 2010-08-23 2014-11-11 Crossbar, Inc. Device switching using layered device structure
US8569172B1 (en) 2012-08-14 2013-10-29 Crossbar, Inc. Noble metal/non-noble metal electrode for RRAM applications
USRE46335E1 (en) 2010-11-04 2017-03-07 Crossbar, Inc. Switching device having a non-linear element
US8502185B2 (en) * 2011-05-31 2013-08-06 Crossbar, Inc. Switching device having a non-linear element
WO2012114744A1 (ja) * 2011-02-23 2012-08-30 パナソニック株式会社 不揮発性記憶素子及びその製造方法
US9620206B2 (en) 2011-05-31 2017-04-11 Crossbar, Inc. Memory array architecture with two-terminal memory cells
US8619459B1 (en) 2011-06-23 2013-12-31 Crossbar, Inc. High operating speed resistive random access memory
US9627443B2 (en) 2011-06-30 2017-04-18 Crossbar, Inc. Three-dimensional oblique two-terminal memory with enhanced electric field
US9166163B2 (en) 2011-06-30 2015-10-20 Crossbar, Inc. Sub-oxide interface layer for two-terminal memory
US8946669B1 (en) 2012-04-05 2015-02-03 Crossbar, Inc. Resistive memory device and fabrication methods
US9564587B1 (en) 2011-06-30 2017-02-07 Crossbar, Inc. Three-dimensional two-terminal memory with enhanced electric field and segmented interconnects
US10056907B1 (en) 2011-07-29 2018-08-21 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
US9729155B2 (en) 2011-07-29 2017-08-08 Crossbar, Inc. Field programmable gate array utilizing two-terminal non-volatile memory
JP5279879B2 (ja) * 2011-08-09 2013-09-04 株式会社東芝 不揮発性半導体記憶装置
WO2013094169A1 (ja) 2011-12-19 2013-06-27 パナソニック株式会社 不揮発性記憶装置及びその製造方法
US8995170B2 (en) 2012-03-29 2015-03-31 Panasonic Intellectual Property Management Co., Ltd. Non-volatile memory device
US9685608B2 (en) 2012-04-13 2017-06-20 Crossbar, Inc. Reduced diffusion in metal electrode for two-terminal memory
US8658476B1 (en) 2012-04-20 2014-02-25 Crossbar, Inc. Low temperature P+ polycrystalline silicon material for non-volatile memory device
US8691622B2 (en) * 2012-05-25 2014-04-08 Micron Technology, Inc. Memory cells and methods of forming memory cells
US9583701B1 (en) 2012-08-14 2017-02-28 Crossbar, Inc. Methods for fabricating resistive memory device switching material using ion implantation
US10096653B2 (en) 2012-08-14 2018-10-09 Crossbar, Inc. Monolithically integrated resistive memory using integrated-circuit foundry compatible processes
CN102891253B (zh) * 2012-09-25 2016-03-02 北京大学 阻变存储器及其制备方法
US9576616B2 (en) 2012-10-10 2017-02-21 Crossbar, Inc. Non-volatile memory with overwrite capability and low write amplification
US9728584B2 (en) * 2013-06-11 2017-08-08 Micron Technology, Inc. Three dimensional memory array with select device
KR20140148069A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법
US9257431B2 (en) * 2013-09-25 2016-02-09 Micron Technology, Inc. Memory cell with independently-sized electrode
KR102079620B1 (ko) * 2013-11-12 2020-02-21 에스케이하이닉스 주식회사 전자 장치
US10290801B2 (en) 2014-02-07 2019-05-14 Crossbar, Inc. Scalable silicon based resistive memory device
US9425237B2 (en) 2014-03-11 2016-08-23 Crossbar, Inc. Selector device for two-terminal memory
US9768234B2 (en) 2014-05-20 2017-09-19 Crossbar, Inc. Resistive memory architecture and devices
US10211397B1 (en) 2014-07-07 2019-02-19 Crossbar, Inc. Threshold voltage tuning for a volatile selection device
US9633724B2 (en) 2014-07-07 2017-04-25 Crossbar, Inc. Sensing a non-volatile memory device utilizing selector device holding characteristics
US9698201B2 (en) 2014-07-09 2017-07-04 Crossbar, Inc. High density selector-based non volatile memory cell and fabrication
US9685483B2 (en) 2014-07-09 2017-06-20 Crossbar, Inc. Selector-based non-volatile cell fabrication utilizing IC-foundry compatible process
US9460788B2 (en) 2014-07-09 2016-10-04 Crossbar, Inc. Non-volatile memory cell utilizing volatile switching two terminal device and a MOS transistor
US10115819B2 (en) 2015-05-29 2018-10-30 Crossbar, Inc. Recessed high voltage metal oxide semiconductor transistor for RRAM cell
US20170133588A1 (en) * 2015-11-06 2017-05-11 HGST Netherlands B.V. Resistive ram cell with focused electric field
US9859336B1 (en) * 2017-01-09 2018-01-02 Macronix International Co., Ltd. Semiconductor device including a memory cell structure
US10096362B1 (en) 2017-03-24 2018-10-09 Crossbar, Inc. Switching block configuration bit comprising a non-volatile memory cell
US10497436B2 (en) * 2017-11-27 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication thereof
CN108630810B (zh) * 2018-05-14 2022-07-19 中国科学院微电子研究所 1s1r存储器集成结构及其制备方法
US20200152871A1 (en) * 2018-11-13 2020-05-14 International Business Machines Corporation Multi function single via patterning

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4903087A (en) * 1987-01-13 1990-02-20 National Semiconductor Corporation Schottky barrier diode for alpha particle resistant static random access memories
US7118988B2 (en) * 1994-08-15 2006-10-10 Buerger Jr Walter Richard Vertically wired integrated circuit and method of fabrication
US5831276A (en) * 1995-06-07 1998-11-03 Micron Technology, Inc. Three-dimensional container diode for use with multi-state material in a non-volatile memory cell
US6015977A (en) * 1997-01-28 2000-01-18 Micron Technology, Inc. Integrated circuit memory cell having a small active area and method of forming same
JP4491870B2 (ja) * 1999-10-27 2010-06-30 ソニー株式会社 不揮発性メモリの駆動方法
US6800563B2 (en) * 2001-10-11 2004-10-05 Ovonyx, Inc. Forming tapered lower electrode phase-change memories
TWI281748B (en) * 2001-12-18 2007-05-21 Matsushita Electric Ind Co Ltd Non-volatile memory
US7151273B2 (en) * 2002-02-20 2006-12-19 Micron Technology, Inc. Silver-selenide/chalcogenide glass stack for resistance variable memory
US6849868B2 (en) * 2002-03-14 2005-02-01 Micron Technology, Inc. Methods and apparatus for resistance variable material cells
US6967350B2 (en) 2002-04-02 2005-11-22 Hewlett-Packard Development Company, L.P. Memory structures
US7606059B2 (en) 2003-03-18 2009-10-20 Kabushiki Kaisha Toshiba Three-dimensional programmable resistance memory device with a read/write circuit stacked under a memory cell array
JP2004319587A (ja) * 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
US6927074B2 (en) 2003-05-21 2005-08-09 Sharp Laboratories Of America, Inc. Asymmetric memory cell
WO2005041303A1 (ja) * 2003-10-23 2005-05-06 Matsushita Electric Industrial Co., Ltd. 抵抗変化素子、その製造方法、その素子を含むメモリ、およびそのメモリの駆動方法
US6949435B2 (en) 2003-12-08 2005-09-27 Sharp Laboratories Of America, Inc. Asymmetric-area memory cell
KR100657911B1 (ko) * 2004-11-10 2006-12-14 삼성전자주식회사 한 개의 저항체와 한 개의 다이오드를 지닌 비휘발성메모리 소자
US7214958B2 (en) * 2005-02-10 2007-05-08 Infineon Technologies Ag Phase change memory cell with high read margin at low power operation
US7488967B2 (en) * 2005-04-06 2009-02-10 International Business Machines Corporation Structure for confining the switching current in phase memory (PCM) cells
US7488968B2 (en) * 2005-05-05 2009-02-10 Ovonyx, Inc. Multilevel phase change memory
US7309630B2 (en) * 2005-07-08 2007-12-18 Nanochip, Inc. Method for forming patterned media for a high density data storage device
US7615770B2 (en) * 2005-10-27 2009-11-10 Infineon Technologies Ag Integrated circuit having an insulated memory
JP4017650B2 (ja) 2005-12-02 2007-12-05 シャープ株式会社 可変抵抗素子及びその製造方法
US7515455B2 (en) * 2006-03-17 2009-04-07 Qimonda North America Corp. High density memory array for low power application
WO2007116749A1 (ja) * 2006-03-30 2007-10-18 Matsushita Electric Industrial Co., Ltd. 不揮発性記憶素子及びその製造方法
US7704788B2 (en) * 2007-04-06 2010-04-27 Samsung Electronics Co., Ltd. Methods of fabricating multi-bit phase-change memory devices and devices formed thereby
JP2009130139A (ja) * 2007-11-22 2009-06-11 Toshiba Corp 不揮発性半導体記憶装置の製造方法
US7906392B2 (en) * 2008-01-15 2011-03-15 Sandisk 3D Llc Pillar devices and methods of making thereof
KR20090080751A (ko) * 2008-01-22 2009-07-27 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
KR20090081153A (ko) * 2008-01-23 2009-07-28 삼성전자주식회사 저항성 메모리 소자 및 그 제조방법
JP5422231B2 (ja) * 2008-08-13 2014-02-19 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8153488B2 (en) * 2009-03-24 2012-04-10 Kabushiki Kaisha Toshiba Method for manufacturing nonvolatile storage device

Also Published As

Publication number Publication date
KR101046852B1 (ko) 2011-07-06
WO2008047530A1 (en) 2008-04-24
US20090321711A1 (en) 2009-12-31
US8796660B2 (en) 2014-08-05
CN101501850A (zh) 2009-08-05
JPWO2008047530A1 (ja) 2010-02-25
JP4118942B2 (ja) 2008-07-16
CN101501850B (zh) 2011-01-05

Similar Documents

Publication Publication Date Title
KR101046852B1 (ko) 비휘발성 기억소자 및 그 제조방법
US8093578B2 (en) Nonvolatile memory element, nonvolatile memory element array, and method for manufacturing nonvolatile memory element
CN101842897B (zh) 非易失性半导体存储装置和其制造方法
KR101004207B1 (ko) 저항 변화형 소자, 반도체 장치, 및 그 제조 방법
JP5154711B2 (ja) 不揮発性記憶装置及びその製造方法
KR101067051B1 (ko) 비휘발성 기억 장치 및 그 제조 방법
JP5329987B2 (ja) 半導体記憶装置及びその製造方法
JP4598147B2 (ja) 不揮発性記憶装置およびその製造方法
CN101911295B (zh) 非易失性半导体存储装置和其制造方法
JP2011129737A (ja) 半導体記憶装置の製造方法及び半導体記憶装置
WO2008047711A1 (fr) Réseau d'élément de stockage non-volatile et son procédé de fabrication
US20100193760A1 (en) Current restricting element, memory apparatus incorporating current restricting element, and fabrication method thereof
KR20110072921A (ko) 메모리소자 및 그 동작방법
US8242479B2 (en) Nonvolatile memory apparatus and manufacturing method thereof
JP5061469B2 (ja) 不揮発性記憶素子およびその製造方法
JP5580126B2 (ja) 不揮発性記憶装置及びその製造方法
KR20100136061A (ko) 메모리 소자 및 그 제조방법
JP2019057661A (ja) 半導体記憶装置
JP2009094344A (ja) 記憶装置
KR101052869B1 (ko) 상변환 기억 소자 및 그의 제조방법
JP2010245425A (ja) 抵抗変化型不揮発性記憶装置および製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150529

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160517

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20170522

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20180518

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190516

Year of fee payment: 9