JP5061469B2 - 不揮発性記憶素子およびその製造方法 - Google Patents

Description

本発明は、微細化および高速化に適した構造であるクロスポイント型の不揮発性記憶素子およびその製造方法に関する。

近年、デジタル技術の進展に伴って携帯情報機器や情報家電等の電子機器が、より一層高機能化している。これらの電子機器の高機能化に伴い、使用される半導体素子の微細化および高速化が急速に進んでいる。その中でも記憶素子として低消費電力で高速読み書きが可能な強誘電体膜を用いた不揮発性記憶素子の用途が急速に拡大している。

さらにクロスポイント型の不揮発性記憶素子は微細化に適した構造の素子であり、記憶部として可変抵抗膜を用いた構成の素子が開示されている（例えば、特許文献１参照）。

また、プロセスで生じる歪やダメージを低減できる構成とした高品質のクロスポイント型不揮発性記憶素子も開示されている（例えば、特許文献２および特許文献３参照）。

従来例として特許文献３で開示されているものを図１２に、また、非特許文献１で開示されている図１３に示して説明する。

図１２は第1の従来例に係るクロスポイント型の不揮発性記憶素子である強誘電体メモリの断面図について示す。絶縁膜１上に所定方向Ｘに伸張するように第１の配線２が設けられている。第１の配線２上に保護膜３が形成されている。また、保護膜３上に層間絶縁膜４が形成されている。さらに、層間絶縁膜４上において第１の配線２の伸張方向Xと交差する所定方向Ｙに伸張するように第２の配線５が設けられている。第１の配線２と第２の配線５の交差する領域には開口部１０が設けられている。この開口部１０内に少なくとも第１の配線２と電気的に接続される下部電極６、第２の配線５に埋め込み導電部材９を介して電気的に接続される上部電極８、および下部電極６と上部電極８の間の強誘電体膜７が設けられている。

このように開口部１０内に強誘電体膜７を埋め込んだ構造とすると強誘電体膜７はエッチング等のプロセス環境に直接晒されないのでダメージを受け難い。このことにより、メモリセルとしての強誘電体膜７の劣化が抑制され、高品質のクロスポイント型の不揮発性記憶素子が実現されている。

図１３は、第２の従来例に係る不揮発性抵抗記憶素子である抵抗変化メモリの断面図である。第１の配線２の上にコンタクトプラグ形状を有する下部電極６が形成され、その上に2元素系の酸化物からなる抵抗変化膜１１、上部電極８が配置されている。更に上部電極８の上には第２の配線５へ電位を引き出す上部電極コンタクト１２が配置されている。このようにコンタクトプラグを下部電極とすることにより、コンタクト上にのみしか電流が流れないので、動作領域を縮小することができる。即ち、動作領域を縮小できることで通常の電極構造（上部電極、下部電極、抵抗変化膜が同じ形状を有する構造）に比べて電流をおおよそ半減することができ、消費電力が低い不揮発性記憶素子が実現されている。
特開２００４−８７０６９号公報 特開２００４−２８８８１２号公報 特開２００４−３２７６５８号公報 IEDM2005 Session 31-4 : Multi-layer Cross-point BinaryOxide Resistive Memory (OxRRAM) for Post-NAND Storage Application

しかしながら、上記第１の従来例に係る不揮発性記憶素子の構成では、下部電極６、強誘電体膜７および上部電極８と3種類の異なる材料からなる膜を同一の開口部１０に埋め込むので集積化が難しく、また半導体プロセスとの親和性に欠けるので量産性に乏しい。

すなわち、ベースとなる半導体プロセスからの制約条件の中で下部電極６、強誘電体膜７および上部電極８の３種類の層を狭い開口部１０内に積層する場合には、この部分に特化・集中したプロセスが別途必要となる。また、開口部１０の側壁に堆積しないようにするためには、このプロセスに特化した積層方法や、より精密に制御された製造条件での積層方法が必要となり、半導体プロセスとして上記のプロセスの生産性を高めるのは難しい。

また、強誘電体膜７が第1の配線２に非常に近い位置にあるので、隣接する開口部に第１の配線２から伝達される信号の影響や寄生容量の影響を受けやすく、ディスターブや信号の遅延の課題が生じ易い。

また、上記第２の従来例に係る不揮発性記憶素子の構成では、抵抗変化に寄与する動作領域はコンタクトプラグからなる下部電極上に限定され小さくなるものの、セル面積は上部電極の大きさ、間隔で律速し、通常電極構造に比べて微細化できていない。

本発明は上記課題を解決するものであり、より一層の微細化と高速化を可能とし、しかも半導体プロセスとの親和性に富む不揮発性記憶素子とその製造方法を提供することを目的とする。

上記目的を達成するために、本発明の不揮発性記憶素子は、基板上に形成された第１の配線と、上記第１の配線上に形成された第１の層間絶縁膜と、上記第１の層間絶縁膜に形成された第１のコンタクトホール中に埋め込まれ、前記第１の配線と接続する下部電極と、少なくとも上記下部電極上に形成された可変抵抗膜と、少なくとも上記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、上記第２の層間絶縁膜に形成された第２のコンタクトホール中に埋め込まれ、上記可変抵抗膜と接続する上部電極と、上記第２の層間絶縁膜上において前記上部電極と接続する第２の配線とを備え、上記上部電極と上記下部電極とに挟まれた領域の上記可変抵抗膜が、電気的パルスもしくは磁気的パルスの印加により抵抗値を増加または減少する特性を有する記憶部を構成し、上記抵抗値の変化により情報を記憶または読み出しを行う構成からなる。

この構成により、記憶部は上部電極と下部電極に挟まれた可変抵抗膜の一部分に限定されるので、この記憶部が主体である記憶素子の基本の構成単位は、絶縁膜に電極を埋め込むコンタクトホールの製作プロセスで決まる。したがって、記憶素子の基本の構成単位は製作プロセスのプロセスルールの最小サイズにまで微細化することができる。また、本不揮発性記憶素子は可変抵抗膜、上部電極および下部電極を通常の半導体プロセスによりそれぞれ個別のプロセスで平坦な基板上に形成することができる構成になっている。すなわち、記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で標準的に製作できる。このときに、可変抵抗膜の抵抗率が隣接する記憶部間でディスターブが起こらない、ある一定の値以上であればよく、このような比較的高い抵抗率の値を持つ可変抵抗膜はパターニングされる必要性がない。

このような構成で情報が記録され、かつ読み出しが行われる。情報の記録は２つの配線間に電気的パルスもしくは磁気的パルスを印加して記憶部の抵抗値を増加または減少させる。例えば、２つの抵抗値を持つ場合に、一方の値は高い抵抗値とする。この抵抗値は、記録の電気的パルスを印加しないときの可変抵抗膜全体でほぼ一様な高い抵抗値に近い値である。もう一方の値は、記憶部に電気的パルスを印加して抵抗値が減少したときの値とすることができる。さらに、記録の電気的パルスを印加すると記憶部の抵抗値は増加し、可変抵抗膜全体でほぼ一様な高い抵抗値に近い元の値に戻ることとなる。さらに、記憶部に記録した抵抗値の読み出しのために電気的パルスでその抵抗の大きさの違いを読み出す。このようにして、その抵抗値の大小に対応した記録情報を読み出すことができる。

以上の構成は、抵抗変化によりメモリとして作用する抵抗素子、ポストフラッシュといわれている大容量で微細化を必要とするＲｅＲＡＭ、高速動作が必要されるアプリケーション向けのＭＲＡＭに有効である。

また、第１の配線はストライプ形状を有し、第２の配線は、第２の層間絶縁膜上において上記第１の配線と交差する方向に形成されている構成としてもよい。これにより、ディスターブなどの影響なく、大容量のクロスポイント型の不揮発性記憶素子を形成することができる。

また、可変抵抗膜は複数の下部電極にわたり連続的に形成されている構成としてもよい。

この構成により、可変抵抗膜は通常の成膜プロセスだけでそれ以外の分離等のプロセスが必要でなく、さらに不揮発性記憶素子の製作プロセスが容易な構造となる。

また、可変抵抗膜は隣接する下部電極間で分離して形成されている構成としてもよい。

この構成により、記憶動作を開始するときの可変抵抗膜の抵抗値が高抵抗でない場合でも、可変抵抗膜は隣接する下部電極間で分離して形成されているので、隣接する下部電極間のディスターブを避けることができる。このことにより、可変抵抗膜はその材料の抵抗値に関わらず、さらに広い範囲の材料を使用することができる。

また、可変抵抗膜は、下部電極が埋め込まれた第１のコンタクトホール中に埋設されて形成されている構成としてもよい。

この構成により、可変抵抗膜は記憶動作を開始するときの抵抗値が高抵抗でない場合でも、下部電極が埋め込まれた第１のコンタクトホール中に埋設されて形成されているので隣接する下部電極間のディスターブを避けることができる。このことにより、可変抵抗膜はその材料の抵抗値に関わらず、さらに広い範囲の材料を使用することができる。しかも、記憶部間の間隔は下部電極間の間隔と同じになるのでプロセスルールでの最小サイズにまで微細化ができ高集積化が可能となる。

また、第２の配線が、上部電極と同じ材料で第２の層間絶縁膜中に埋め込まれて形成されている構成としてもよい。

この構成により、層間絶縁膜と電極または配線の形成工程をそれぞれ削減できる素子構成となり、不揮発性記憶素子の製造プロセス全体をさらに簡単にすることができる。

また、上部電極および下部電極の少なくとも一方のアスペクト比が１から１０の範囲である構成としてもよい。

この構成により、記憶部を第１の配線と第２の配線の両配線から十分に離れた位置に配置して、さらに両配線からのディスターブを避けることができる。そのうえ、上部電極および下部電極で挟まれた記憶部は十分な厚さの絶縁膜に取り囲まれて、その外側に両配線が十分離れた位置に配置される。このことにより、両配線間の寄生配線容量はさらに低減することができるので、さらに高速動作が実現できる。

また、第１の配線と第２の配線を電気的に接続するコンタクトプラグが形成されている構造としてもよい。このコンタクトプラグにより、第１の配線の電位を第２の配線へ引き出す、または第２の配線の電位を第１の配線へ引き出すことが可能になる。特に上部電極と同時にこのコンタクトプラグを形成すれば、製造方法が容易になる点で有効である。

また、上記目的を達成するために本発明の不揮発性記憶素子の製造方法は、基板上に第１の配線を形成する工程と、第１の配線を覆う第１の層間絶縁膜を形成する工程と、第１の配線上に下部電極を形成する工程と、少なくとも下部電極上に可変抵抗膜を形成する抵抗膜形成工程と、少なくとも第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、可変抵抗膜上に上部電極を形成する工程と、少なくとも上部電極上に第１の配線と交差する第２の配線を形成する工程とを具備し、下部電極を形成する工程は、第１の配線上に第１の層間絶縁膜を貫通する第１のコンタクトホールを形成する工程と、第１のコンタクトホールに電極材料を埋めかつ第１の層間絶縁膜上にまで電極材料を形成する工程と、第１の層間絶縁膜上の電極材料を除去して第１の層間絶縁膜の表面および下部電極の上面を平坦化する工程とを含み、上部電極を形成する工程は、下部電極上の可変抵抗膜上に第２の層間絶縁膜を貫通する第２のコンタクトホールを形成する工程と、第２のコンタクトホールに電極材料を埋めかつ第２の層間絶縁膜上にまで電極材料を形成する工程と、第２の層間絶縁膜上の電極材料を除去して第２の層間絶縁膜の表面および上部電極の上面を平坦化する工程とを含む構成としてもよい。

この構成により、記憶部は、異なった絶縁膜を貫通するそれぞれのコンタクトホールに形成された、上部電極と下部電極に挟まれた可変抵抗膜の一部分に限定される。このことにより、隣接する記憶部の間隔の微細化の限界は、同じ絶縁膜に形成される隣接したコンタクトホールの間隔で決まるので、隣接する記憶部の間隔はコンタクトホールを製作するプロセスルールの最小サイズにまで微細化できる。また、上部電極と下部電極は上下の配線間を接続するコンタクト電極等と同様に各層間の絶縁膜を貫通して製作できるので、不揮発性記憶素子の記憶部以外の機能を担う部位と同じマスクプロセスで、例えば、ＣＭＯＳプロセス等が実施できる。さらに、可変抵抗膜の成膜は狭い開口部に形成するのではなく、通常の半導体のプレーナプロセスを用いて平坦な基板上に形成することができる。したがって、半導体プロセスとの親和性もよいので上記の内容で説明したように通常の半導体のプロセスと同様に微細化・高集積化が実現できる。

また、下部電極上の可変抵抗膜上に第２の層間絶縁膜を貫通する第２のコンタクトホールを形成する工程の後に、第１の配線上に第１の層間絶縁膜と第２の層間絶縁膜を貫通する第３のコンタクトホールを形成する工程を追加してもよい。第２のコンタクトホールと同時に第３のコンタクトホールに電極材料を埋めかつ第２の層間絶縁膜上にまで電極材料による第１と第２の配線間接続コンタクトプラグを形成し、第２の層間絶縁膜上の前記電極材料を除去して第２の層間絶縁膜の表面と上部電極の上面および第１と第２の配線間接続コンタクトプラグの上面を平坦化すれば、上部電極を形成するとともに第１の配線と第２の配線を電気的に接続するコンタクトプラグを形成することができる。また製造方法も上部電極と同時にコンタクトプラグを形成するので、別々に形成するのに比べて容易になる。

また、上記目的を達成するために本発明の不揮発性記憶素子の製造方法は、基板上に第１の配線を形成する第１配線形成工程と、第１の配線を覆う第１の層間絶縁膜を形成する第１絶縁膜形成工程と、第１の配線上に下部電極を形成する工程と、少なくとも下部電極上に可変抵抗膜を形成する抵抗膜形成工程と、少なくとも第１の層間絶縁膜上に第２の層間絶縁膜を形成する第２絶縁膜形成工程と、可変抵抗膜上に上部電極を形成して、かつ少なくとも上部電極上に第１の配線と交差する第２の配線を形成する第２配線形成工程とを具備し、下部電極を形成する工程は、第１の配線上に第１の層間絶縁膜を貫通する第１のコンタクトホールを形成する工程と、第１のコンタクトホールに電極材料を埋めかつ第１の層間絶縁膜上にまで電極材料を形成する工程と、第１の層間絶縁膜上の電極材料を除去して第１の層間絶縁膜の表面および下部電極の上面を平坦化する平坦化工程とを含み、第２絶縁膜形成工程は、第２の層間絶縁膜を形成する工程と第２の層間絶縁膜の表面に第２の配線を配置する溝を第１の配線と交差するように形成する工程と、溝から第２の層間絶縁膜を貫通して可変抵抗膜に到達する第２のコンタクトホールを形成する工程とを含み、第２配線形成工程は、第２のコンタクトホールと溝に電極材料を埋めかつ第２の層間絶縁膜上にまで電極材料による上部電極一体型の第２の配線を形成する工程と、第２の層間絶縁膜上の電極材料を除去して第２の層間絶縁膜の表面および上部電極一体型の第２の配線を平坦化することにより、第２の層間絶縁膜中に上部電極一体型の第２の配線を形成する工程とを含む構成としてもよい。

この構成により、上部電極と第２の配線の製作プロセスおよび第２の層間絶縁膜と第２の配線を覆う絶縁膜の成膜プロセスを同時に各１回で行うことができるので、さらに工程を簡素化することができる。なお、この工程は記憶部以外の機能を担う部位と同じマスクプロセスで標準的に製作できるので、さらにプロセスの生産性を高めることができる。

また、抵抗膜形成工程は、可変抵抗膜を成膜する工程と可変抵抗膜を選択的に除去する工程とを含む構成としてもよい。

この構成により、可変抵抗膜は記憶動作を開始するときの抵抗値がそれほど高抵抗でない材料を使用する場合でも、隣接する下部電極間で分離して形成された構成となるので、隣接する下部電極間のディスターブを避けることができる。このことにより、可変抵抗膜は、さらに広い範囲の材料を使用することができる。

また、平坦化工程の後に、第１のコンタクトホール内に形成された電極材料の一部を除去して凹部を形成する工程を備え、抵抗膜形成工程は凹部に可変抵抗膜を埋め込み、かつ第１の層間絶縁膜上にまで可変抵抗膜を形成する工程と、第１の層間絶縁膜上の可変抵抗膜を除去して第１の層間絶縁膜の表面および凹部に埋め込まれた可変抵抗膜の上面を平坦化する工程とを含む構成としてもよい。

この構成により、可変抵抗膜は記憶動作を開始するときの抵抗値がそれほど高抵抗でない材料を使用する場合でも、下部電極が埋め込まれた第１のコンタクトホール中に埋設されて形成されているので、隣接する下部電極間のディスターブを避けることができる。このことにより、可変抵抗膜はさらに広い範囲の材料を使用することができる。しかも、記憶部間の間隔は下部電極間の間隔と同じになるのでプロセスルールでの最小サイズにまで微細化ができ高集積化が可能となる。

本発明の不揮発性記憶素子は、配線間を接続するコンタクト電極を利用して、異なる層間絶縁膜に形成されたコンタクトホール内に埋め込んだそれぞれのコンタクト電極を上部電極と下部電極として利用する。これらの両電極により、可変抵抗膜の一部を上下で挟み込んだ部分が記憶部となり、この記憶部が不揮発性記憶素子の基本の構成単位となる。この記憶部をマトリックス状に形成して不揮発性記憶素子の主要部分とし、上下の配線から上部電極と下部電極を介して電気的パルスもしくは磁気的パルスを印加して記憶部の抵抗値を増減することで情報の記録が行われる。すなわち、この記録された抵抗値の大小で情報を読み取るものである。また、記憶部は低誘電率の絶縁膜で取り囲まれており、上下の配線から離れた位置で不要な信号からのディスターブを受けることがない。さらに上下の配線の間には十分な厚さの層間絶縁膜が配置されているので配線間の寄生容量の影響を受けることが少ない。

この構成により、本発明の不揮発性記憶素子を製造するプロセスは、従来のＣＭＯＳ等のプレーナプロセスの層間絶縁膜形成工程や配線形成工程等との親和性を図ることができる。このことにより、高集積化と高速化が可能な生産性の高い不揮発性記憶素子とその製造方法を実現するものである。なお、本発明の不揮発性記憶素子を使用することにより、携帯情報機器や情報家電等の電子機器が、より一層の小型化・高速化が図れるという効果を奏する。

以下、本発明の実施の形態に係るクロスポイント型の不揮発性記憶素子とその製造方法について、図面を参照しながら説明する。なお、図面で同じ符号が付いたものは、説明を省略する場合もある。また、図面においては説明をわかりやすくするために、縮尺などを誇張して記述している部分がある。

（第１の実施の形態）
図１から図７は、本発明の第１の実施の形態を示す図である。図１に示すように、本実施の形態の不揮発性記憶素子２０は、基板２１上に所定方向Xに伸張するように第１の配線２２が、ストライプ形状に複数本設けられている。第１の配線２２上には下から順に下部電極２７、可変抵抗膜２４および上部電極２８が設けられている。上部電極２８の上には第１の配線２２の伸張方向Xと交差する所定方向Ｙに伸張するように第２の配線２６がストライプ形状に複数本設けられている。なお、第１の配線２２と第２の配線２６の交差する領域に上下２つのコンタクトホールが設けられている。これらのコンタクトホール内には、第１の層間絶縁膜２３を貫通して下部電極２７が埋め込まれており、第２の層間絶縁膜２５を貫通して上部電極２８が埋め込まれている。したがって、第１の配線２２と第２の配線２６とが交差する領域において、可変抵抗膜２４は下部電極２７と上部電極２８とで挟まれて、その挟まれた可変抵抗膜２４の一部が記憶部２９となる。

この可変抵抗膜２４の一部を不揮発性記憶素子２０の記憶部２９として動作させるために、電気的パルスを印加することで記憶部２９の抵抗値を安定に増加または減少させる材料が用いられる。このときに記憶部２９の抵抗値は印加される電気的パルスの特性により、２つの異なる抵抗値を安定に持つことができる。このような材料として遷移金属の酸化物からなる高抵抗膜等がよく用いられる。

図２に、本実施の形態の不揮発性記憶素子２０の断面図を示す。以下、図２を用いて、さらに本実施の形態を詳細に説明する。

図２に示すように、基板２１の上に厚さ５００ｎｍ、幅０．３μｍのＡｌ材料からなる第１の配線２２が設けられている。この第１の配線２２の上に厚さ３５０ｎｍの弗素ドープ酸化膜からなる第１の層間絶縁膜２３、遷移金属の酸化膜材料（例えば、ＦｅＯ_Ｘ）からなる厚さ１９が３０ｎｍの可変抵抗膜２４、および厚さ３５０ｎｍの弗素ドープ酸化膜からなる第２の層間絶縁膜２５が下から順次配置されている。第２の層間絶縁膜２５の上には、厚さ５００ｎｍ、幅１４が０．２３μｍのＡｌ材料からなる第２の配線２６が第１の配線２２と交差する方向に０．６μｍの間隔１３で複数本設けられている。さらに第１の配線２２と第２の配線２６との交差する領域には上下２つの直径０．３μｍのコンタクトホールが０．６μｍの間隔１３で設けられている。なお、ここでは上部電極２８および下部電極２７の断面形状での幅１５および幅１６が上記のコンタクトホールの直径の０．３μｍに相当する。また、上部電極２８の高さ１８および下部電極２７の高さ１７は、それぞれが埋め込まれている第１の層間絶縁膜２３の厚さ３５０ｎｍおよび第２の層間絶縁膜２５の厚さ３５０ｎｍに相当する。このときに、図２の上部電極２８の断面形状において、幅１５と高さ１８とのアスペクト比（＝高さ１８／幅１５）は１．１であり、下部電極２７の断面形状において、幅１６と高さ１７とのアスペクト比（＝高さ１７／幅１６）は１．２である。

ところで、より微細化されたプロセスを用いて上部電極２８および下部電極２７の断面形状での幅１５および幅１６を０．１μｍ以下（例えば、０．０８μｍ）にして、第１の層間絶縁膜２３および第２の層間絶縁膜２５の厚さを３５０ｎｍ〜５５０ｎｍの範囲にするとアスペクト比は４〜７になり、さらに高集積化かつ高速化を実現できる。高集積化と高速化を共に実現するためには、アスペクト比は１〜１０であることが望ましい。アスペクト比が１０を超えると層間絶縁膜の厚さが厚くなり、貫通するコンタクトホールを形成することが製造上難しくなり始め、量産性が損なわれ始める。アスペクト比が２０を超えるとさらに貫通するコンタクトホールを製造することが難しい。

一方、アスペクト比が１以下であると、層間絶縁膜が薄くなることにより寄生容量が大きくなり、信号となる電気的パルスの立上り時間や立下り時間が遅くなり始め、高速性が損なわれ始める。また、配線からのディスターブの影響も受けることとなる。アスペクト比が１以下であると、寄生容量がさらに大きくなるので、信号となる電気的パルスの立上り時間や立下り時間が一層遅くなり、高速動作が難しい。

さらに、これらのコンタクトホール内には、第１の層間絶縁膜２３を貫通してタングステンと窒化チタン（Ｗ／ＴｉＮ）の材料からなる下部電極２７と、第２の層間絶縁膜２５を貫通してＷ／ＴｉＮ材料からなる上部電極２８とが埋め込まれている。したがって、第１の配線２２と第２の配線２６の交差する領域において、可変抵抗膜２４は下部電極２７と上部電極２８とで挟まれて、その挟まれた可変抵抗膜２４の一部が記憶部２９となる。可変抵抗膜２４を遷移金属の酸化物、例えば鉄の酸化物ＦｅＯ_Ｘからなる高抵抗膜で構成する（ここでは、Ｘ＝１．５のＦｅ_２Ｏ_３を用いる）。このときに、隣接する記憶部２９の間は異なる２つの抵抗値のうち高い抵抗値で可変抵抗膜２４を構成すると図3で示すように０．１ＭΩを超えるので、隣接する記憶部２９の間は電気的に十分に分離することができる。なお、可変抵抗膜２４を形成しない領域には、図２に示すように第１の配線２２と第２の配線２６を直接接続するコンタクト電極３０を形成して上下の信号配線として利用することができる。

ところで、図１２に示す従来の不揮発性記憶素子では、記憶部となる強誘電体膜７は下部電極６を介して第１の配線２に対して面で接触した構成となっているので、隣接する記憶部に伝達する不要な信号の影響をいわゆるディスターブとして受け易い。また、開口部１０へ強誘電体膜７とこれを挟む下部電極６および上部電極８を埋め込んだ後、開口部１０を埋め込む必要上、強誘電体膜７が十分な厚さの保護膜３と層間絶縁膜４に埋め込まれた構成にすることは難しい。その結果、配線遅延が生じて電気的パルスの高速立上りや立下りの部分が影響を受けて実効的なパルス幅が広がることとなり、不揮発性記憶素子の高速動作が妨げられる。

一方、本実施の形態である図２に示すような構成にすると、可変抵抗膜２４の一部である記憶部２９は第１の配線２２および第２の配線２６から十分離れた位置に配置できる。すなわち、記憶部２９は下部電極２７の幅１６または上部電極２８の幅１５以上に各電極の高さ１７または高さ１８だけ上下の配線から離れて配置される。このことにより、第１の配線２２および第２の配線２６から隣接する記憶部に伝達する不要な信号の影響は、ほとんど受けないようにできる。また、可変抵抗膜２４、下部電極２７および上部電極２８は第１の層間絶縁膜２３と第２の層間絶縁膜２５により十分な厚さで埋め込まれるので、第１の配線２２および第２の配線２６からの信号の影響は受けない。その結果、第１の配線２２と第２の配線２６との間で配線遅延がほとんどなく、高速動作が可能となる。さらに、高抵抗の可変抵抗膜２４を使用すれば、微細化の限界はコンタクト電極３０やコンタクト電極と同じ構造を利用した下部電極２７および上部電極２８の間隔１３で決まる。すなわち、記憶部２９の幅１５および記憶部２９の間隔１３は製作プロセスのプロセスルールでの最小サイズにまで微細化できる。したがって、高集積化が可能となる。

図３は、図２に示す構造で作成した不揮発性記憶素子２０の可変抵抗膜２４に電気的パルスを印加したときの抵抗値の変化を示したものである。なお、可変抵抗膜２４を形成した直後の測定開始初期では可変抵抗膜２４の抵抗値はばらつくので、可変抵抗膜２４の抵抗値が略一定になる動作を行った後の抵抗値を示している。

下部電極２７と上部電極２８の間にパルス幅の異なる２種類の電気的パルス（１μｓｅｃより長い長パルスおよび１μｓｅｃより短い短パルス）を交互に印加すると、両電極間に挟まれた可変抵抗膜２４の一部である記憶部２９の抵抗値が図３に示すように変化する。すなわち、図３に示すように、短パルス（例えば、電圧Ｅ１、パルス幅１０ｎｓｅｃ）を印加すると抵抗値が減少して１．０×１０^３Ωの低抵抗値Ｒａを示し、長パルス（例えば、電圧Ｅ１、パルス幅１０μｓｅｃ）を印加すると抵抗値が増加して１．２×１０^５Ωの高抵抗値Ｒｂを示す。

また、図４に示すように２つの異なる抵抗値ＲａまたはＲｂのうち、記憶部２９の抵抗値のどちらか一方を情報「０」とし、もう一方を情報「１」とすると、抵抗値がどちらであるかで異なる情報「０」または情報「１」を読み取ることができる。図４では大きい方の抵抗値Ｒｂを情報「０」に、小さい方の抵抗値Ｒａを情報「１」に割り当てている。図４に示すように、記憶部２９の抵抗値がＲｂのときに短パルスを印加すると、抵抗値Ｒａが記録されて、記憶部２９の情報は「０」から「１」に書き換えられる。また、同様に記憶部２９の抵抗値がＲａのときに長パルスを印加すると、抵抗値Ｒｂが記録されて、記憶部２９の情報は「１」から「０」に書き換えられる。

この情報を読み取るときには、可変抵抗膜２４の抵抗値を変化させるときに印加する電気的パルスよりも振幅の小さい再生電圧Ｅ２を印加して、図５に示す抵抗値と対応した出力電流値が、読み取られる。この出力電流値ＩａまたはＩｂの値が抵抗値ＲａまたはＲｂに対応しているので、図5に示すように情報「０」または情報「１」が読み取られる。このようにして、第１の配線２２と第２の配線２６の交差する領域において、可変抵抗膜２４の一部がそれぞれ記憶部２９として動作し、これらの記憶部２９がマトリックス状に構成されて動作することにより、不揮発性記憶素子２０が動作する。

次に、図６に本実施の形態で示した不揮発性記憶素子２０の製造方法の工程断面図を示す。図６（ａ）から図６（ｆ）までは不揮発性記憶素子２０のプロセスフローを順に示している。

図６（ａ）に示すように、基板２１上にＡｌ材料からなる第１の配線２２を蒸着法とエッチング法により幅０．３μｍ、厚さ５００ｎｍで所定方向に伸張するように複数本形成する。さらに、ＣＶＤ法等によりＦドープの酸化膜を堆積し、その後ＣＭＰ（化学的機械的研磨）技術を用いて厚さ３５０ｎｍの第１の層間絶縁膜２３として形成する。

さらに、図６（ｂ）に示すように、ドライエッチング法により直径０．３μｍのコンタクトホール３１を第１の層間絶縁膜２３を貫通して第１の配線２２に到達するまで掘り進める。

さらに、図６（ｃ）に示すようにコンタクトホール３１をＣＶＤ法により窒化チタン（以下、ＴｉＮ）を蒸着した後にタングステン（以下、Ｗ）で埋め込み、第１の層間絶縁膜２３の上まで堆積した後にＣＭＰ技術を用いて第１の層間絶縁膜２３の上のＷとＴｉＮを除去するとともに表面を平坦化する。これにより、Ｗ／ＴｉＮからなる下部電極２７がコンタクトホール３１の位置に形成される。

さらに、図６（ｄ）に示すように、ＦｅＯ_Ｘ等の遷移金属の酸化膜材料をパルスレーザ堆積法により成膜し、厚さ３０ｎｍの可変抵抗膜２４が形成される。

さらに、図６（ｅ）に示すように、ＣＶＤ法等により弗素ドープの酸化膜を堆積し、その後にＣＭＰ技術を用いて厚さ３５０ｎｍの第２の層間絶縁膜２５が形成される。この後ドライエッチング法により直径０．３μｍのコンタクトホール３２，３３を形成するが、コンタクトホール３２にあっては第２の層間絶縁膜２５を貫通して可変抵抗膜２４に到達するまで、コンタクトホール３３にあっては層間絶縁膜２５および２３を貫通して第１の配線２２に到達するまで掘り進める。なお、可変抵抗膜２４に到達するまで掘り進めるコンタクトホール３２は下部電極２７と略同じ位置になるようにパターニングされている。

さらに、図６（ｆ）に示すように、コンタクトホール３２，３３をＣＶＤ法によりＴｉＮを蒸着した後にＷで埋め込み、第２の層間絶縁膜２５の上まで堆積した後、ＣＭＰ技術を用いて第２の層間絶縁膜２５の上のＷおよびＴｉＮを除去するとともに表面を平坦化する。これにより、Ｗ／ＴｉＮからなる上部電極２８がコンタクトホール３２に、また、Ｗ／ＴｉＮからなるコンタクト電極３０がコンタクトホール３３に形成される。これらの電極上に第１の配線２２と交差するように第２の配線２６を形成する。

以上のプロセスフローにより不揮発性記憶素子２０が製造される。この製作プロセスにより、可変抵抗膜２４の一部である記憶部２９は、可変抵抗膜２４のうち下部電極２７と上部電極２８に挟まれた部分に限定されるので、製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極２７と上部電極２８は各層間絶縁膜中に製作されるので、不揮発性記憶素子の記憶部以外の機能を担う部位と同じマスクプロセス（例えば、ＣＭＯＳのプロセス）で製作できる。さらに、可変抵抗膜２４の成膜には通常の半導体のプレーナプロセスを用いることができる。このときに、この可変抵抗膜２４の成膜の工程の前にＣＭＰ技術を用いて第１の層間絶縁膜２３の上のＷとＴｉＮを除去するとともに表面を平坦化する。このようにすると、第１の層間絶縁膜２３と可変抵抗膜２４の密着性および下部電極２７と可変抵抗膜２４との電気的な接続がさらに良好となる。したがって、半導体プロセスとの親和性もよく、上記の内容で説明したように微細化・高集積化が実現できる。

また、図６よりも簡易化された本実施の形態の不揮発性記憶素子２０の製造方法の工程断面図を図７に示す。図７（ａ）から図７（ｄ）までは不揮発性記憶素子２０のプロセスフローを順に示している。

図７（ａ）で示す不揮発性記憶素子２０の断面形状は、図６（ａ）から（ｄ）までの製造方法と同じ内容で形成される。図７では図６（ｅ）以降の製造方法が簡易化されるのでこの内容について詳細に説明する。図７（ａ）のように、基板２１上に第１の配線２２を形成し、この第１の配線２２を覆って第１の層間絶縁膜２３を積層する。次に第１の層間絶縁膜２３を貫通する第１のホールを形成して、この第１のホールにＣＶＤ法等によりＴｉＮを蒸着した後にＷで埋め込み、第１の層間絶縁膜２３の上までＷが堆積される。その後、ＣＭＰ技術を用いて第１の層間絶縁膜２３の上のＷおよびＴｉＮを除去するとともに表面を平坦化すると、下部電極２７が形成される。さらに、平坦化された表面上にＦｅＯ_Ｘ等の遷移金属の酸化膜材料をパルスレーザ堆積法により成膜し、厚さ３０ｎｍの可変抵抗膜２４が形成される。このようにして図７（ａ）の断面形状が形成される。

さらに、図７（ｂ）に示すように、ＣＶＤ法等により弗素ドープの酸化膜を堆積し、その後ＣＭＰ技術を用いて厚さ８５０ｎｍの第２の層間絶縁膜２５が形成される。この後、図７（ｃ）に示すようにドライエッチング法により第２の配線２６を配置する溝３８を深さ５００ｎｍで形成し、この溝３８の中に直径０．３μｍのコンタクトホール３２，３３を第２の層間絶縁膜２５を貫通して、図６（ｅ）で説明したものと同じように可変抵抗膜２４または第１の配線２２に到達するまで掘り進める。なお、可変抵抗膜２４に到達するまで掘り進めるコンタクトホール３２は下部電極２７と略同じ位置になるようにパターニングされている。また、第２の配線２６を配置する溝３８は、第１の配線２２と交差するように形成されている。

さらに、図７（ｄ）に示すようにコンタクトホール３２，３３および溝３８にはダマシンプロセスにより銅（以下、Ｃｕ）が埋め込まれる。さらに、第２の層間絶縁膜２５の上まで堆積したＣｕがＣＭＰ技術を用いて除去された後に、第２の層間絶縁膜２５の表面は平坦化される。これにより、Ｃｕからなる上部電極２８がコンタクトホール３２に、またＣｕからなるコンタクト電極３０がコンタクトホール３３に形成される。これらの電極２８，３０上に第１の配線２２と交差するように第２の配線２６が形成される。

図７で示した不揮発性記憶素子の製造方法を用いると、上部電極２８と第２の配線２６を埋め込む第２の層間絶縁膜２５が、２回ではなく１回の層間絶縁膜の成膜プロセスで実現できる。さらに、第２の配線２６を形成するプロセスと下部電極２８およびコンタクト電極３０を形成するプロセスが１回で同時に実現できる。したがって、工程数を削減できるので、製造方法は簡略化することができる。

（第２の実施の形態）
図８に本発明の第２の実施の形態に係る不揮発性記憶素子３５の断面図を示す。本実施形態では、可変抵抗膜２４が隣接する下部電極２７間で分離して、記憶部３４が形成されている点が第１の実施の形態での図２の不揮発性記憶素子２０と異なる。図２での記憶部２９は、成膜後パターニングされていない可変抵抗膜２４の下部電極２７と上部電極２８とで挟まれた部分である。一方、本実施の形態では可変抵抗膜２４は、成膜後にパターニングされて、図８に示すように、隣接する記憶部３４の間で分離される。記憶部３４以外の不揮発性記憶素子３５の構成要素については、図２で示した第１の実施の形態の不揮発性記憶素子２０と同じ構成要素である。

この図８に示す本実施の形態の不揮発性記憶素子３５にパルス幅の異なる２種類の電気的パルスを交互に印加したところ、第１の実施の形態と同様に、両電極間に挟まれた記憶部３４の抵抗値は図３および図４に示すように変化することを確認した。このように、隣接する記憶部３４が分離した素子構成にすると、記憶動作を開始するときの可変抵抗膜２４の膜全体の抵抗値がそれほど高抵抗でなくても、隣接する下部電極２７間および上部電極２８間に信号が漏れ込む等のディスターブは可変抵抗膜２４が分離しているので生じない。したがって、電気的パルスを加えたときに安定に保持できる２つの抵抗値を区別して情報が読み取れるので、可変抵抗膜２４はさらに広い範囲の材料で製作して使用することができる。

図９（ａ）から（ｆ）に、本実施の形態での不揮発性記憶素子３５の製造方法における工程断面図を示す。第１の実施の形態で示した図６の不揮発性記憶素子２０の製造方法では、図６（ｄ）に示すように可変抵抗膜２４をパターニングせずに下部電極２７と上部電極２８とで挟むことにより記憶部２９とした。一方、本実施の形態ではまず図６（ｄ）と同様に、第１の層間絶縁膜２３と下部電極２７上にＦｅＯ_Ｘ等の遷移金属の酸化膜材料がパルスレーザ堆積法を用いて成膜され、厚さ３０ｎｍの可変抵抗膜２４が形成される（図９（ｄ）の前処理）。その後、図９（ｄ）に示すように下部電極２７上にのみ記憶部３４が配置されて、隣接する記憶部３４の間が分離される。この構造はフォトリソグラフィで可変抵抗膜２４のパターニングを行い、ドライエッチングにより記憶部３４の間の可変抵抗膜２４をエッチングして分離することで実現される。図９（ｅ）と（ｆ）の工程については図６と同じ工程で実施することができる。このようにすると、比較的低い抵抗値の材料を用いて可変抵抗膜２４を成膜した後に記憶部３４を形成しても、不揮発性記憶素子３５が実現できる。したがって、広い範囲の可変抵抗材料が記憶部３４に用いることが可能となる。

（第３の実施の形態）
図１０に本発明の第３の実施の形態における不揮発性記憶素子４０の断面図を示す。第２の実施の形態での図８の不揮発性記憶素子３５では隣接する記憶部３４の間が分離されているため、広い範囲の可変抵抗材料を使える利点があるが、素子の分離のための領域が確保される必要がある。この分離のための領域を記憶部３４間に確保しようとすると、記憶部３４間が少し離れてしまい、素子の微細化および高集積化が限られる。

そこで、記憶部３４の間を分離し、しかも微細化や高集積化を図るためには図１０に示すように、下部電極２７が埋め込まれたコンタクトホールの上部に記憶部３９を埋め込んだ不揮発性記憶素子の素子構造が考えられる。このような構造にすると広い範囲の可変抵抗材料を使える利点に加えて、微細化および高集積化が実現できる。さらに、記憶部３９は第１の配線２２と第２の配線２６から離れた配置で、周りを低誘電率の層間絶縁膜で囲まれているので、配線遅延や配線からの信号の影響も少なく高速化にも適した構造が実現されることとなる。

この図１０に示す本実施の形態の不揮発性記憶素子４０にパルス幅の異なる２種類の電気的パルスを交互に印加したところ、第１および第２の実施の形態と同様に両電極間に挟まれた記憶部３９の抵抗値は図３および図４に示すように変化することを確認した。このことにより、このような素子構造にすると、記憶動作を開始するときの可変抵抗膜材料の持つ抵抗値にかかわらず、記憶部３９は電気的パルスを加えたときに安定に保持できる２つの抵抗値を持つことができる。すなわち、この２つの抵抗値を区別して読み取ることにより、情報が読み取れる。したがって、可変抵抗膜材料は、さらに広い範囲の材料で製作し使用することができる。

図１１（ａ）から（ｆ）は本実施の形態での不揮発性記憶素子４０の製造方法における工程断面図を示す。第１の実施の形態での不揮発性記憶素子の製造方法では、図６（ｄ）に示すように可変抵抗膜をパターニングせずに下部電極２７と上部電極２８に挟むことにより記憶部２９としていた。

本実施の形態では図１１（ｂ）に示すように、下部電極２７を堆積した後にＣＭＰ技術により第１の層間絶縁膜２３の上面部まで電極材料を除去して、第１の層間絶縁膜表面３６を平坦な面とする。さらに、継続して第１の層間絶縁膜２３と下部電極２７とのＣＭＰ技術による研摩プロセスでの研磨剤に対する化学反応性や材料の機械的な硬さの差を利用して、第１の層間絶縁膜２３上と下部電極２７上とを加工する。上記を適当な条件で加工すると、下部電極２７が埋め込まれたコンタクトホールの下部電極２７上部に、図１１（ｃ）に示すリセス３７が３０ｎｍの深さで形成される。このリセスは図１１（ｄ）に示すように可変抵抗膜の材料３９で埋められ、さらに可変抵抗膜は第１の層間絶縁膜２３の上面を覆うように堆積される。この可変抵抗膜の堆積は、ＦｅＯ_Ｘ等の遷移金属の酸化膜材料を用いてパルスレーザ堆積法により行った。なお、第１の層間絶縁膜２３の上面を覆うように堆積された可変抵抗材料は、ＣＭＰ技術により第１の層間絶縁膜表面３６が現れるまで除去される。

さらに、図１１（ｅ）に示すようにＣＶＤ法等により、弗素ドープの酸化膜を堆積し、その後にＣＭＰ技術を用いて厚さ３５０ｎｍの第２の層間絶縁膜２５が形成される。この後にドライエッチング法により直径０．３μｍのコンタクトホール３２，３３が層間絶縁膜を貫通して、図6（ｅ）で説明したものと同様に記憶部３９または第１の配線２２に到達するまで掘り進める。なお、可変抵抗膜２４に到達するまで掘り進めるコンタクトホール３２は下部電極２７と略同じ位置になるようにパターニングされている。

さらに、図１１（ｆ）に示すように、コンタクトホール３２，３３をＣＶＤ法等によりＴｉＮを蒸着した後にＷで埋め込み、第２の層間絶縁膜２５の上まで堆積する。その後にＣＭＰ技術を用いて第２の層間絶縁膜２５の上のＷが除去されるとともに表面が平坦化される。このときに、上部電極２８がコンタクトホール３２に、コンタクト電極３０がコンタクトホール３３に形成される。これらの電極２８，３０の上に第１の配線２２と交差するように第２の配線２６が形成される。

以上のプロセスフローにより、不揮発性記憶素子４０が製造される。この製作プロセスにより、下部電極２７が埋め込まれたコンタクトホールの下部電極２７上部のリセスに可変抵抗膜材料が埋め込まれて、記憶部３９が形成される。微細化の限界はコンタクトホール３１を形成する最小ピッチで決まることとなり、製作プロセスのプロセスルールでの最小サイズにまで微細化できる。また、下部電極２７および上部電極２８は各層間絶縁膜中に製作されるので、不揮発性記憶素子の記憶部以外の機能を担う部位と同じマスクプロセスで製作できる。さらに、可変抵抗膜材料をリセス３７に埋め込む工程は通常の半導体のプレーナプロセスを用いることができる。したがって、半導体プロセスとの親和性もよく、上記の内容で説明したように微細化・高集積化が実現できる。

なお、上記の第１の実施の形態から第３の実施の形態で用いた可変抵抗膜材料は、材料としてＦｅＯ_Ｘを例に説明したが、他の遷移金属であるＮｉ，Ｔｉ，Ｈｆ，Ｚｒ等を用いてもよい。

また、配線材料としてＡｌやＣｕを用いたが、Ｓｉ半導体プロセスで用いられるＰｔやＷ等を用いてもよい。

また、コンタクト電極としてＷを用いたが、他の電極材料であるＣｕ，Ｐｔ，Ａｌ，ＴｉＮ，ＴａＮ，ＴｉＡｌＮ等を用いてもよい。

また、第２の実施の形態および第３の実施の形態において、第１の実施の形態で示したダマシンプロセスを用いて、上部電極と第２の配線を一度に同じプロセスで形成してもよいことはもちろんである。

なお、本実施形態の説明においては、電気的パルスの印加により抵抗変化膜の一部である記憶部の抵抗値が変化するとしたが、これに限らず、磁気的パルスを加えて抵抗変化させても同様の効果が得られる。ＭＲＡＭではＴＭＲ効果（トンネル磁気抵抗効果）を利用して素子抵抗の変化を検出することによって行う。ＴＭＲ効果は、トンネル障壁を２枚の強磁性金属で挟んだ素子において、２枚の強磁性金属の磁石の相対的な向きが平行のときが低い抵抗（ＬＲ）、反平行のときが高い抵抗（ＨＲ）となる現象である。しかし、両者の比である磁気抵抗比ＭＲ比（＝(ＨＲ−ＬＲ)／ＬＲ ）は１０倍以下とＲｅＲＡＭに比べて小さい。デバイスを高速動作させた場合、微細化して大容量化した場合にノイズ、配線のディスターブによる影響を無視できなくなるが、本発明を適用すれば、ＭＲ比の小さいＭＲＡＭであってもノイズ、配線のディスターブによる影響を最小限に抑え、大容量かつ高速で動作できるＭＲＡＭも実現することができる。

本発明は、高速化と高集積化を実現する大容量の不揮発性記憶素子とその製造方法を提供するものであり、携帯情報機器や情報家電等の電子機器の高速化・小型化に有用である。

本発明の第１の実施の形態における不揮発性記憶素子の要部断面斜視図 本発明の第１の実施の形態における不揮発性記憶素子の断面図 パルス幅の異なる2種類の電気的パルスを交互に印加したときの可変抵抗膜の抵抗値の変化を示す図 ２つの異なる抵抗値と情報「０」、情報「１」の関係を示す図 情報を読み取るときの２つの異なる抵抗値に対する出力電流値の対応関係を示す図 （ａ）から（ｆ）は本発明の第１の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図 （ａ）から（ｄ）は本発明の第１の実施の形態で用いた不揮発性記憶素子の簡易化された製造方法を示す工程断面図 本発明の第２の実施の形態における不揮発性記憶素子の断面図 （ａ）から（ｆ）は本発明の第２の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図 本発明の第３の実施の形態における不揮発性記憶素子の断面図 （ａ）から（ｆ）は本発明の第２の実施の形態で用いた不揮発性記憶素子の製造方法を示す工程断面図 第１の従来例に係る不揮発性記憶素子の要部断面斜視図 第２の従来例に係る不揮発性記憶素子の要部断面図

符号の説明

１３ 隣接する記憶部間の間隔
１４ 第２の配線の幅
１５ 上部電極，記憶部の断面形状での幅
１６ 下部電極の断面形状での幅
１７ 下部電極の断面形状での高さ
１８ 上部電極の断面形状での高さ
１９ 可変抵抗膜の厚さ
２０，３５，４０ 不揮発性記憶素子
２１ 基板
２２ 第１の配線
２３ 第１の層間絶縁膜
２４ 可変抵抗膜
２５ 第２の層間絶縁膜
２６ 第２の配線
２７ 下部電極
２８ 上部電極
２９，３４，３９ 記憶部
３０ コンタクト電極
３１，３２，３３ コンタクトホール
３６ 第１の層間絶縁膜表面
３７ コンタクトホール内のリセス
３８ 溝

Claims (11)

1. 基板上に形成された第１の配線と、
   前記第１の配線上に形成された第１の層間絶縁膜と、
   前記第１の層間絶縁膜に形成された複数の第１のコンタクトホール中に埋め込まれ、前記第１の配線と接続する下部電極と、
   前記下部電極上に形成された、複数の前記下部電極にわたって連続的に形成された可変抵抗膜と、
   前記第１の層間絶縁膜上に形成された第２の層間絶縁膜と、
   前記第２の層間絶縁膜に形成された複数の第２のコンタクトホール中に埋め込まれ、前記可変抵抗膜と接続する上部電極と、
   前記第２の層間絶縁膜上において前記上部電極と接続する第２の配線とを備え、
   前記上部電極と前記下部電極とに挟まれた領域の前記可変抵抗膜が、電気的パルスもしくは磁気的パルスの印加により抵抗値を増加または減少する特性を有する記憶部を構成し、前記抵抗値の変化により情報を記憶または読み出しを行うことを特徴とする不揮発性記憶素子。
2. 隣接する不揮発性記憶素子間の可変抵抗層は、異なる２つの抵抗値のうち高い抵抗値で構成されることを特徴とする請求項１記載の不揮発性記憶素子。
3. 前記第１の配線はストライプ形状を有し、前記第２の配線は、前記第２の層間絶縁膜上において前記第１の配線と交差する方向に形成されていることを特徴とする請求項１記載の不揮発性記憶素子。
4. 前記可変抵抗膜は、複数の前記下部電極にわたり連続的に形成されていることを特徴とする請求項１に記載の不揮発性記憶素子。
5. 前記第２の配線が、前記上部電極と同じ材料で前記第２の層間絶縁膜中に埋め込まれて形成されていることを特徴とする請求項１から請求項４のいずれか１項に記載の不揮発性記憶素子。
6. 前記上部電極および前記下部電極の少なくとも一方のアスペクト比が１から１０の範囲であることを特徴とする請求項１から請求項５のいずれか１項に記載の不揮発性記憶素子。
7. 前記第１の配線上に前記第１の層間絶縁膜と前記第２の層間絶縁膜を貫通する第３のコンタクトホールが形成され、前記第３のコンタクトホール内に電極材料が埋め込まれることで、前記第３のコンタクトホール内に埋め込まれた電極材料上に形成された前記第２の配線と、前記第１の配線とが接続されたことを特徴とする請求項３に記載の不揮発性記憶素子。
8. 基板上に第１の配線を形成する工程と、
   前記第１の配線を覆う第１の層間絶縁膜を形成する工程と、
   前記第１の配線上に複数の下部電極を形成する工程と、
   前記複数の下部電極上に前記複数の下部電極にわたって連続的に可変抵抗膜を形成する抵抗膜形成工程と、
   少なくとも前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
   前記可変抵抗膜上に複数の上部電極を形成する工程と、
   少なくとも前記上部電極上に前記第１の配線と交差する第２の配線を形成する工程とを具備し、
   前記下部電極を形成する工程は、
   前記第１の配線上に前記第１の層間絶縁膜を貫通する複数の第１のコンタクトホールを形成する工程と、
   前記複数の第１のコンタクトホールに電極材料を埋めかつ前記第１の層間絶縁膜上にまで前記電極材料を形成する工程と、
   前記第１の層間絶縁膜上の前記電極材料を除去して前記第１の層間絶縁膜の表面および前記下部電極の上面を平坦化する平坦化工程とを含み、
   前記上部電極を形成する工程は、
   前記下部電極上の前記可変抵抗膜上に前記第２の層間絶縁膜を貫通する複数の第２のコンタクトホールを形成する工程と、
   前記複数の第２のコンタクトホールに電極材料を埋めかつ前記第２の層間絶縁膜上にまで前記電極材料を形成する工程と、
   前記第２の層間絶縁膜上の前記電極材料を除去して前記第２の層間絶縁膜の表面および前記上部電極の上面を平坦化する工程と
   を含む不揮発性記憶素子の製造方法。
9. 前記第１の配線上に前記第１の層間絶縁膜と前記第２の層間絶縁膜を貫通する第３のコンタクトホールを形成する工程と、
   前記複数の第２のコンタクトホールと同時に前記第３のコンタクトホールに電極材料を埋める工程と、
   前記第２の層間絶縁膜上の前記電極材料を除去して前記第２の層間絶縁膜の表面と前記上部電極の上面および前記第３のコンタクトホール内に埋め込まれた電極材料の上面を平坦化する工程と、
   前記複数の第２のコンタクトホール内に埋め込まれた電極材料上および前記第３のコンタクトホール内に埋められた電極材料上に前記第２の配線を形成する工程と
   を含む、
   ことを特徴とする、請求項８に記載の不揮発性記憶素子の製造方法。
10. 基板上に第１の配線を形成する第１配線形成工程と、
    前記第１の配線を覆う第１の層間絶縁膜を形成する第１絶縁膜形成工程と、
    前記第１の配線上に複数の下部電極を形成する工程と、
    前記複数の下部電極上に前記複数の下部電極にわたって連続的に可変抵抗膜を形成する抵抗膜形成工程と、
    少なくとも前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する第２絶縁膜形成工程と、
    前記可変抵抗膜上に複数の上部電極を形成して、かつ少なくとも前記複数の上部電極上に前記第１の配線と交差する第２の配線を形成する第２配線形成工程とを具備し、
    前記下部電極を形成する工程は、
    前記第１の配線上に前記第１の層間絶縁膜を貫通する複数の第１のコンタクトホールを形成する工程と、
    前記複数の第１のコンタクトホールに電極材料を埋めかつ前記第１の層間絶縁膜上にまで前記電極材料を形成する工程と、
    前記第１の層間絶縁膜上の前記電極材料を除去して前記第１の層間絶縁膜の表面および前記下部電極の上面を平坦化する平坦化工程とを含み、
    前記第２絶縁膜形成工程は、
    前記第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜の表面に前記第２の配線を配置する溝を前記第１の配線と交差するように形成する工程と、
    前記溝から前記第２の層間絶縁膜を貫通して前記可変抵抗膜に到達する前記複数の第２のコンタクトホールを形成する工程とを含み、
    前記第２配線形成工程は、
    前記複数の第２のコンタクトホールと前記溝に前記電極材料を埋めかつ前記第２の層間絶縁膜上にまで前記電極材料を形成する工程と、
    前記第２の層間絶縁膜上の前記電極材料を除去して前記第２の層間絶縁膜の表面および前記上部電極一体型の第２の配線を平坦化することにより、前記第２の層間絶縁膜中に前記上部電極一体型の第２の配線を形成する工程と
    を含む不揮発性記憶素子の製造方法。
11. 前記抵抗膜形成工程は、前記可変抵抗膜を成膜する工程と、前記可変抵抗膜を選択的に除去する工程とを含む請求項８または請求項１０に記載の不揮発性記憶素子の製造方法。

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