JP3866649B2 - 磁気ランダムアクセスメモリ - Google Patents
磁気ランダムアクセスメモリ Download PDFInfo
- Publication number
- JP3866649B2 JP3866649B2 JP2002346038A JP2002346038A JP3866649B2 JP 3866649 B2 JP3866649 B2 JP 3866649B2 JP 2002346038 A JP2002346038 A JP 2002346038A JP 2002346038 A JP2002346038 A JP 2002346038A JP 3866649 B2 JP3866649 B2 JP 3866649B2
- Authority
- JP
- Japan
- Prior art keywords
- current drive
- magnetic
- plate members
- random access
- drive line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
Description
【０００１】
【発明の属する技術分野】
本発明は、磁気抵抗効果を利用してデータの記憶を行う磁気抵抗素子を用いたメモリセルを有する磁気ランダムアクセスメモリに関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（Magnetic Random Access Memory：以下ＭＲＡＭと略記する）とは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。
【０００３】
ＭＲＡＭのメモリセルは、通常複数の強磁性体を積層した構造を有する。情報の記録は、メモリセルを構成する複数の強磁性体の磁化の相対配置が、平行か、反平行であるかを２進の情報“１”、“０”に対応させて行う。記録情報の書き込みは、各セルの強磁性体の磁化方向を、十字状に交差するように配置された書き込み線に電流を流して生じる電流磁界によって反転させることによって行う。記録保持時の消費電力は原理的にゼロであり、また電源を切っても記録保持が行われる不揮発性メモリである。記録情報の読み出しは、メモリセルの電気抵抗が、セルを構成する強磁性体の磁化方向とセンス電流との相対角、または複数の強磁性層間の磁化の相対角によって変化する現象、いわゆる磁気抵抗効果を利用して行う。
【０００４】
ＭＲＡＭは、従来の誘電体を用いた半導体メモリとその機能を比較すると、下記の（１）〜（３）に示すような多くの利点を有している。（１）完全な不揮発性であり、また１０15回以上の書き換え回数が可能で。（２）非破壊読み出しが可能であり、リフレッシュ動作を必要としないため読み出しサイクルを短くすることが可能である。（３）電荷蓄積型のメモリセルに比べ、放射線に対する耐性が強い。ＭＲＡＭの単位面積あたりの集積度、書き込み、読みだし時間は、おおむねＤＲＡＭと同程度となりうることが予想される。従って不揮発性という大きな特色を生かし、携帯機器用の外部記録装置、ＬＳＩ混載用途、更にはパーソナルコンピューターの主記憶メモリへの応用が期待されている。
【０００５】
現在実用化の検討が進められているＭＲＡＭでは、メモリセルに磁気抵抗素子として強磁性トンネル接合を形成するＭＴＪ（Magnetic Tunnel Junction）素子を用いている（例えば、非特許文献１参照）。ＭＴＪ素子は、主として強磁性層／絶縁層／強磁性層からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。接合の抵抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化し、両磁化が反平行の場合に極大値をとる。これがＴＭＲ（Tunneling Magneto Resistive）効果であり、例えばＮｉＦｅ／Ｃｏ／Ａｌ2 Ｏ3 ／Ｃｏ／ＮｉＦｅでは、５０Ｏｅ以下の低磁界において２５％を越える磁気抵抗変化率が見出されている。
【０００６】
ＭＴＪ素子の構造としては、磁界感度改善を目的として、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたいわゆるスピンバルブ構造のものが知られている（例えば、非特許文献２参照）。また、磁気抵抗変化率のバイアス依存性を改善するため、二重のトンネルバリアを設けたものも知られている（例えば、非特許文献３参照）。
【０００７】
しかしながらＧｂ級の集積度を持つＭＲＡＭを開発するためには、解決すべき課題が幾つか残っている。その一つは、書き込み電流の低減である。従来のＭＲＡＭでは、配線に電流を流してこれにより発生した磁界でＭＴＪ素子の記録層の磁化方向を反転させる。配線からの発生磁界強度は、配線の電流値、及び配線とＭＴＪ素子との間の距離に依存して変化する。従来知られている報告例では、この磁界強度はおよそ数Ｏｅ／ｍＡ程度である。更に、ＭＴＪ素子の記録層の磁化方向反転閾値（以下スイッチング磁界Ｈｓｗと定義する）は、次式のようにＭＴＪ素子の磁化困難軸方向のサイズ（以下セル幅ｗと定義する）に反比例して増大する。
【０００８】
Ｈｓｗ＝Ｈｓｗ０＋Ａ／ｗ …（１）
ここで、従来知られているＡの値は１０〜２０（Ｏｅ・μｍ）である。
【０００９】
配線の信頼性を考えた場合、エレクトロマイグレーションが一つの制限を与える。エレクトロマイグレーションは配線電流密度で加速されるため、現在ＬＳＩ製造に用いられているＡｌ−Ｃｕ配線、Ｃｕ配線での電流密度上限は夫々およそ１０ｍＡ／μｍ2 、１００ｍＡ／μｍ2 程度である。Ｇｂ級の集積度実現に必要な０．１μｍルールでの製造を考えた場合、Ｃｕ配線を用いた場合でも配線に流せる電流値の上限は１ｍＡ程度であり、それにより発生する磁界の値は数Ｏｅ程度である。一方、０．１μｍ程度のサイズのＭＴＪ素子のスイッチング磁界は（１）式に従うと数１０Ｏｅ以上になる。即ち、現状の技術ではＧｂ級ＭＲＡＭの実現ははなはだ困難である。
【００１０】
この点を解決するため、配線周囲に高透磁率を有する磁性材料からなるキーパ層或いはヨーク構造（磁気回路）を設けた例が提案されている（例えば、特許文献１乃至４参照）。これらの例はいずれも、配線周囲に発生した磁束をキーパ層或いはヨーク構造内に収束させることで、ＭＴＪ素子近傍に生じる磁界の向上を図り、書き込み電流値を低減させることを意図したものである。
【００１１】
これらのうちで、Ｇｂ級の集積度実現に必要な０．１μｍルールでの製造が現実的な構造としては、図９に示すような「ヨーク構造」を挙げることができる。図９において、２つのＭＴＪ素子１の夫々に対して電流駆動線２が電気的に接続される。電流駆動線２は、Ａｌ等の低抵抗の金属からなる配線コア部３と、ＴａＮ等のバリアメタル膜４と、Ｎｉ等の高透磁率膜５とからなる。高透磁率膜５は磁界を保持するためのヨークとして機能する。バリアメタル膜４は、配線コア部３と高透磁率膜５との間で金属の相互拡散を防止し、ＭＲＡＭの信頼性を向上させるために配設される。
【００１２】
【特許文献１】
米国特許第5,940,319号明細書
【００１３】
【特許文献２】
米国特許第5,956,267号明細書
【００１４】
【特許文献３】
国際公開第00/10172号パンフレット
【００１５】
【特許文献４】
特開平8-306014号公報
【００１６】
【非特許文献１】
Roy Scheuerlein, et al.，A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell，「2000 ISSCC Digest of Technical Papers」，（米国），2000年2月，p.128-129
【００１７】
【非特許文献２】
M Sato, et al.，Spin-Valve-Like Properties of Ferromagnetic Tunnel Junctions，「Jpn. J. Appl. Phys.」，1997年，第36巻，Part 2，p.200-201
【００１８】
【非特許文献３】
K Inomata, et al.，Spin-dependent tunneling between a soft ferromagnetic layer and hard magnetic nano particles，「Jpn. J. Appl. Phys.」，1997年，第36巻，Part 2，p.1380-1383
【００１９】
【発明が解決しようとする課題】
後述するように、本発明者によれば、図９図示のヨーク構造を実際にＭＲＡＭに適用すると、配線抵抗の増加や接続抵抗の増加等のいくつかの問題が発生することが見出されている。本発明は、かかる従来技術の問題点に鑑みてなされたものであり、改良された磁気回路構造を有するＭＲＡＭを提供することを目的とする。
【００２０】
本発明の第１の視点は、磁気ランダムアクセスメモリであって、
データを記憶する磁気抵抗素子と、
前記磁気抵抗素子に選択的に磁界を与える電流駆動線と、
前記電球駆動線からの磁界を保持する磁気回路と、
を具備し、前記電流駆動線は前記磁気抵抗素子に対向する第１面と、前記第１面と反対側の第２面と、前記第１及び第２面間の２つの側面と、を具備し、
前記磁気回路は、前記電流駆動線の前記第１及び第２面側が開放するように前記電流駆動線の前記２つの側面に沿って延在する強磁性材料から実質的になる一対の板部材を具備することを特徴とする。
【００２１】
本発明の第２の視点は、磁気ランダムアクセスメモリであって、
磁気抵抗素子を記憶素子とするメモリセルが、マトリクス状に配置されたアドレス毎に配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線及び前記ビット線の少なくとも一方であって、前記磁気抵抗素子に選択的に磁界を与える配線として機能する電流駆動配線の各対間で、前記電流駆動線に沿って延在する仕切り壁と、前記仕切り壁の夫々は、隣接して平行に延びる第１及び第２電流駆動線からの磁界を夫々保持する第１及び第２磁気回路の一部を形成する強磁性材料から実質的になる第１及び第２板部材を有することと、第１及び第２板部材は、絶縁層によって前記第１及び第２電流駆動線から電気的に絶縁されることと、
を具備することを特徴とする。
【００２２】
更に、本発明の実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００２３】
【発明の実施の形態】
本発明者は、本発明の開発の過程において、図９図示のヨーク構造を実際にＭＲＡＭに適用した場合に発生する問題点について研究を行った。その結果、以下に述べるような知見を得た。
【００２４】
即ち、０．１μｍルール世代では、電流駆動線２の配線幅はおよそ１００ｎｍ程度となる。一方、ヨーク構造をなす高透磁率膜５の膜厚としては、例えば、１０ｎｍ程度を確保するのが望ましい。更に、バリアメタル膜４の膜厚としては、例えば、５ｎｍ程度を確保するのが望ましい。このため、図９図示のヨーク構造を形成すると、１００ｎｍの配線幅のうち、高透磁率膜５が両側から１０ｎｍずつで合計２０ｎｍ程度を占め、バリアメタル膜４が両側から５ｎｍずつで合計１０ｎｍ程度を占めることとなる。
【００２５】
即ち、実際の配線材料の余地は１００ｎｍ−２０ｎｍ−１０ｎｍ＝７０ｎｍ程度に減少してしまう。これにより、０．１μｍ世代でありながら、実際の配線材料幅は７０ｎｍ程度にまで減少する。その結果、配線電流密度の上昇をまねき、ヨーク構造を用いながらもエレクトロマイグレーションに対する十分な信頼性を得られない可能性が生じてしまう。
【００２６】
また、図９図示のヨーク構造では、次のような問題もある。即ち、電流駆動線２は、ＭＲＡＭのタイプによって、例えば下側のスイッチング素子（図示せず）に電気的に接続される。この場合、図９図示のヨーク構造では、接続抵抗として、電流駆動線２の底部において、高透磁率膜５及びバリアメタル膜４の抵抗値を直列に含むこととなる。ＭＲＡＭはＭＴＪ素子抵抗の数％〜数十％の変化を検出するものであり、大きな直列抵抗を挟むことは読み出しマージンの低下を引き起こし、大きな問題となる。
【００２７】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＭＲＡＭを示すブロック図である。このＭＲＡＭは同期型のメモリチップ構成を有する。
【００２９】
このＭＲＡＭは、マトリクス状に配置されたアドレス毎に、磁気抵抗素子（ＭＴＪ素子）を記憶素子とするメモリセル２４が配設されたメモリセルアレイ２１を有する。メモリセルアレイ２１の各行にワード線２２が接続され、メモリセルアレイ２１の各列にビット線２３が接続される。なお、図１においては、単純化のため、ワード線２２は、書き込みワード線及び読み出しワード線の両者を代表するものとして示されている。
【００３０】
ワード線２２を選択するため、行アドレスバッファ１１、行デコーダ１３、１５、及び行ドライバ１４、１６が配設される。ビット線２３を選択するため、列アドレスバッファ１２、列デコーダ１７、及び列ドライバ１８が配設される。また、ビット線２３には記憶データの読み出しを行うためのセンス回路１９が接続される。
【００３１】
行アドレスバッファ１１及び列アドレスバッファ１２は、アドレス信号及びデータ信号等を生成する制御部ＣＳ１に接続される。制御部ＣＳ１は、メモリセルアレイ２１等と同一基板上に混載されるか、或いはメモリセルアレイ２１等とは別の素子として形成される。制御部ＣＳ１からのアドレス信号は、一旦、行アドレスバッファ１１及び列アドレスバッファ１２に夫々ラッチされる。
【００３２】
読み出し時は、ラッチされたアドレス信号に基づいて、行デコーダ１３及び列デコーダ１７で行及び列が夫々選択される。書き込み時は、対象メモリセル２４のアドレスのビット線２３に列ドライバ１８から電流が流され、同時に対象メモリセル２４のアドレスに相当するワード線２２に、左右の行ドライバ１４、１６から、書き込む情報に応じた電流が印加される。
【００３３】
図２は、本発明の第１の実施の形態に係るＭＲＡＭの２つのメモリセルに相当する部分を示す平面図であり、図３及び図４は、夫々図２のIII - III 線及びIV- IV線に沿った断面図である。
【００３４】
半導体基板４０上には、読み出し用のスイッチ素子としてＭＯＳトランジスタ４１が形成される。ＭＯＳトランジスタ４１は、基板４０の表面内に形成されたソース拡散層４２及びドレイン拡散層４３と、基板４０の表面のチャネル領域上にゲート絶縁膜を介して配設されたゲート電極４４と、を有する。ゲート電極４４は、図３の紙面に対して直交して延びる読み出しワード線（図１ではワード線２２で代表的に示される）の一部からなる。ソース拡散層４２はプラグ４５を介して読み出しソース線４６に接続される。
【００３５】
一方、ＭＯＳトランジスタ４１のドレイン拡散層４３は、プラグ４７、４９及び配線層４８、５０、５１を介してＭＴＪ素子３５に接続される。ＭＴＪ素子３５は、配線層５１と一方の書き込み用電流駆動線であるビット線５７（図１ではビット線２３で代表的に示される）の間に挟まれる。ＭＴＪ素子３５の直下には、絶縁膜を介して他方の書き込み用電流駆動線である書き込みワード線５６（図１ではワード線２２で代表的に示される）が配置される。書き込みワード線５６は、ビット線５７の延在方向（カラム方向）に対して垂直な方向（ロウ方向）に延在する。図３及び図４において、符号５４、５５は層間絶縁膜及び素子分離絶縁膜を夫々示す。
【００３６】
書き込みワード線５６とビット線５７とは、図２図示のように互いに直交し、クロスマトリックスを形成する。書き込みワード線５６とビット線５７との各交点に配置された１つのＭＴＪ素子３５は、図１図示の１つのメモリセル２４に対応する。ＭＴＪ素子３５には、書き込みワード線５６に流れる電流及びビット線５７に流れる電流により形成される磁界によりデータが書き込まれる。なお、図３及び図４ではビット線５７が書き込みワード線５６の上方にある構成を示しているが、逆の構成も可能である。
【００３７】
図３及び図４図示のように、書き込みワード線５６及びビット線５７、即ち両書き込み用電流駆動線は、断面において幅に対する高さの比（アスペクト比）が１以上、望ましくは１．５〜３となるように形成される。このように、電流駆動線が縦長長方形の断面を有することにより、電流駆動線の断面積が増加し、電流密度の上昇を抑えることができる。これにより、電流密度で加速される配線内のエレクトロマイグレーションを抑制し、ＭＲＡＭの信頼性を向上させることができる。
【００３８】
各ＭＴＪ素子３５は、トンネルバリア膜（絶縁膜）３６を挟んで配設された記録層３７と固着層３８とを含むスピンバルブ構造を有し、記録層３７にデータを記憶する。記録層３７は、Ｆｅ、Ｎｉ、Ｃｏを含む強磁性合金の単層または多層膜からなる強磁性層から形成される。記録層３７の磁化容易軸方向は書き込みワード線５６の延在方向に対して直交する。記録層３７の底面は配線層５１に電気的に接続される。
【００３９】
一方、固着層３８は、トンネルバリア膜３６側から強磁性層及び高保磁力層が積層された積層構造から形成される。強磁性層はＦｅ、Ｎｉ、Ｃｏを含む強磁性合金の単層または多層膜からなる。高保磁力層は少なくとも一層のＰｔＭｎ等の反強磁性体の薄膜からなる反強磁性層を含む。高保磁力層の上面はビット線５７に電気的に接続される。
【００４０】
なお、ＭＴＪ素子３５はデュアルスピンバルブ構造のＭＴＪ素子とすることもできる。この場合、ＭＴＪ素子３５は、記録層を挟んで配設された２つのトンネルバリア膜と、２つのトンネルバリア膜の外側に配設された２つの固着層とを有する。記録層及び各固着層の構造は、例えば、上述のものと同様なものとなる。デュアルスピンバルブ構造を採用することにより、印加電圧に対する磁気抵抗変化率の減少を低減することができ、また耐圧を高めることができる。
【００４１】
各書き込みワード線５６からの磁界を保持するため、各書き込みワード線５６に対して磁気回路６０が配設される。各磁気回路６０は、書き込みワード線５６の両側面及び底面上に配設されたヨーク板６２からなる。ヨーク板６２は、強磁性材料、望ましくは、高透磁率を有する軟磁性材料から実質的になる。
【００４２】
一方、各ビット線５７からの磁界を保持するため、各ビット線５７に対して磁気回路６４が配設される。各磁気回路６４は、ビット線５７の上下面側が開放するようにビット線５７の両側面に沿って延在する一対の板部材６５、６６からなる。板部材６５、６６は、強磁性材料、望ましくは、高透磁率を有する軟磁性材料から実質的になる。板部材６５、６６は、ビット線５７の上下面側を開放状態としているため、多層配線構造に対してビット線５７を容易且つ確実に電気的に接続をすることができる。即ち、磁気回路６４の構成部材による直列抵抗成分を配線構造から除去することができるため、読み出しマージンの向上を図ることができる。
【００４３】
各磁気回路６４の板部材６５、６６の夫々は、層間絶縁膜５４中に埋め込まれ、層間絶縁膜５４によって対応のビット線５７から電気的に絶縁される。板部材６５、６６の夫々は、垂直方向において、ビット線５７の上面及び底面を越えて延びる長さを有する。換言すると、板部材６５、６６の夫々の高さは、ビット線５７の高さ（上下面間の距離）よりも大きくなるように設定される。更に、板部材６５、６６の夫々の頂部には、ビット線５７側に向けて傾斜する部分６７が形成される。このような板部材６５、６６により、ビット線５７からの磁界を確実に保持することができる。
【００４４】
互いに隣接する一対のビット線５７間において、左側のビット線５７の右側の板部材６６（図４中の符号６６ａ参照）と、右側のビット線５７の左側の板部材６５（図４中の符号６５ｂ参照）とは、一体的に形成されたＵ字形状の膜の一部からなる。Ｕ字形状の膜の凹部、即ち、２つの板部材６６ａ、６５ｂ間には絶縁層が埋め込まれ、全体として仕切り壁６８が形成される。即ち、仕切り壁６８は、一対のビット線５７間の中央にこれらに沿って平行に延在することとなる。
【００４５】
このように、互いに隣接する一対のビット線５７間で磁気回路６４の板部材６５、６６を実質的に共用することにより、ＭＲＡＭにおける磁気回路６４の占有率が低下する。従って、その分、電流駆動線に十分な断面積を確保することが可能となる。また、磁気回路６４の板部材６５、６６とビット線５７とは、層間絶縁膜５４で隔離される。この場合、図９図示の従来の構造において配線コア部３と高透磁率膜５との間で金属の相互拡散を防止するために配設されるバリアメタル膜４を省略することが可能となる。これにより、ＭＲＡＭの信頼性を向上させると共に、製造工程数を削減することができる。
【００４６】
本実施の形態のように、ビット線（電流駆動線）５７のアスペクト比が高い場合、磁気回路６４の板部材６５、６６を配線の側面のみに配設しても、ＭＴＪ素子３５に印加される磁界を効果的に増加することが可能である。一例として、アスペクト比が２の電流駆動線に対して、本実施の形態の磁気回路６４を配設した場合と、しない場合とについて実験を行った。その結果、電流駆動線に同じ電流を通した時にＭＴＪ素子３５近傍に発生される磁界の比は約１：３（即ち、本実施の形態は約３倍の磁界）であった。また、この効果は、ビット線５７の高さに対して板部材６５、６６の高さを大きくするほど高くなった。
【００４７】
上述のように、磁気回路６０、６４のヨーク板６２、板部材６５、６６は、強磁性材料、望ましくは、高透磁率を有する軟磁性材料から実質的になる。具体的には、これらの部材の材料として、高透磁率を有する磁性材料であるパーマロイ、Ｍｏ添加パーマロイ等のＮｉ基合金、センダスト、ファインメット等のＦｅ基合金を用いることができる。またフェライト等の酸化物強磁性体も用いることが可能である。
【００４８】
ＭＲＡＭの書き込み動作における書き込み電流のパルス幅は通常１００ｎｓ以下である。そのため、磁気回路の材料は、書き込み電流パルスに対してその磁化応答が追従可能な特性を有していることが必要である。その目的から、(1)初透磁率が少なくても１００以上であること、（２）飽和磁化が小さいこと、(３)材料の比抵抗が高いこと、が満たされていることが望ましい。これらの条件を満たすため、上述の合金に粒界析出物を作りやすい添加物、例えばＳｉ、Ｂ等のメタロイドや、Ｃｕ、Ｃｒ、Ｖ等の金属を加える処理等を行うことにより、該合金の微結晶集合体またはアモルファスを形成することができる。また、磁気回路内の磁区制御を行う目的で、形状を最適化することも可能である。
【００４９】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係るＭＲＡＭの４つのメモリセルに相当する部分を示す平面図であり、図６及び図７は、夫々図５のVI- VI線及びVII - VII 線に沿った断面図である。このＭＲＡＭはいわゆるクロスポイント型の構造を有する。なお、本実施の形態に係るＭＲＡＭの全体の構成を示すブロック図は図１に示すものと実質的に同じである。
【００５０】
基板４０上の層間絶縁膜５４内に複数のワード線（図１ではワード線２２で代表的に示される）７２と複数のビット線（図１ではビット線２３で代表的に示される）（他方の電流駆動線）７４とが互いに直行して配設される。ワード線７２とビット線７４との各交点にはＭＴＪ素子３５が配設される。各ＭＴＪ素子３５は、トンネルバリア膜（絶縁膜）３６を挟んで配設された記録層３７と固着層３８とを含むスピンバルブ構造を有し、記録層３７にデータを記憶する。
【００５１】
ワード線７２及びビット線７４は、断面において幅に対する高さの比（アスペクト比）が１以上、望ましくは１．５〜３となるように形成される。ワード線７２及びビット線７４の夫々は配線部７３、７５を介してＭＴＪ素子３５に電気的に接続される。ワード線７２及びビット線７４は、データの書き込み及び読み出しの両方の場合に共通に使用される。即ち、ＭＴＪ素子３５には、夫々が電流駆動線として機能するワード線７２及びビット線７４に流れる電流により形成される磁界によりデータが書き込まれる。なお、図６及び図７ではビット線７４がワード線７２の上方にある構成を示しているが、逆の構成も可能である。
【００５２】
このような構成のクロスポイント型のＭＲＡＭにおいては、書き込み時に生じるワード線７２及びビット線７４間の電位差に注意が必要である。即ち、ＭＴＪ素子３５にデータを書き込む際、書き込み電流によりワード線７２とビット線７４との間に高電圧が発生する場合がある。ワード線７２とビット線７４とは電気的に接続されているため、該高電圧によりトンネルバリア膜３６が絶縁破壊される可能性がある。この問題を回避するため、例えば、ＭＴＪ素子３５に直列に整流作用を持つ素子を接続する、またはＭＴＪ素子３５自体に整流作用を持たせることができる。或いは、回路的な工夫によりＭＴＪ素子３５に高電圧が印加されるのを避けることもできる。
【００５３】
各ビット線７４からの磁界を保持するため、各ビット線７４に対して磁気回路６４が配設される。即ち、各磁気回路６４は、ビット線７４の上下面側が開放するようにビット線５７の両側面に沿って延在する一対の板部材６５、６６からなる。図６図示の磁気回路６４は、図３図示の磁気回路６４と実質的に同じ位置において、同じ材料及び同じ構造で構成されるため、ここでは説明を省略する。
【００５４】
一方、各ワード線７２からの磁界を保持するため、各ワード線７２に対して、磁気回路８４が配設される。各磁気回路８４は、ワード線７２の上下面側が開放するようにワード線７２の両側面に沿って延在する一対の板部材８５、８６からなる。板部材８５、８６は、図３図示の磁気回路６４の板部材６５、６６と同様の材料から実質的になる。
【００５５】
各磁気回路８４の板部材８５、８６の夫々は、層間絶縁膜５４中に埋め込まれ、層間絶縁膜５４によって対応のワード線７２から電気的に絶縁される。板部材８５、８６の夫々は、垂直方向において、ワード線７２の上面及び底面を越えて延びる長さを有する。更に、板部材８５、８６の夫々の頂部には、ワード線７２側に向けて傾斜する部分８７が形成される。
【００５６】
互いに隣接する一対のワード線７２間において、左側のワード線７２の右側の板部材８６（図６中の符号８６ａ参照）と、右側のワード線７２の左側の板部材８５（図６中の符号８５ｂ参照）とは、一体的に形成されたＵ字形状の膜の一部からなる。Ｕ字形状の膜の凹部、即ち、２つの板部材８６ａ、８５ｂ間には絶縁層が埋め込まれ、全体として仕切り壁８８が形成される。即ち、仕切り壁８８は、一対のワード線７２間の中央にこれらに沿って平行に延在することとなる。
【００５７】
このような構成の磁気回路８４をワード線７２に適用することにより、図３図示の磁気回路６４と同様な効果をワード線７２に関連して得ることができる。
【００５８】
図８は、第２の実施の形態の変更例に係るＭＲＡＭを示す断面図であり、図５のVI- VI線に対応する部分を示す。この変更例においては、互いに隣接する一対のワード線７２間において、図６図示の仕切り壁８８とは異なる構造の仕切り壁９０が配設される。
【００５９】
具体的には、互いに隣接する一対のワード線７２間において、左側のワード線７２の右側の板部材８６（図６中の符号８６ａ参照）と、右側のワード線７２の左側の板部材８５（図６中の符号８５ｂ参照）とは、完全に分離される（電気的に絶縁される）。この構造は、図６図示の板部材８６ａ、８５ｂを含むＵ字形状の膜の底部を異方性エッチングより除去することにより形成することができる。２つの板部材８６ａ、８５ｂ間には絶縁層が埋め込まれ、全体として仕切り壁９０が形成される。即ち、仕切り壁９０は、一対のワード線７２間の中央にこれらに沿って平行に延在することとなる。
【００６０】
この変更例によれば、ワード線７２に電流を流すことによって生じた磁界は、板部材８５、８６により効果的にＭＴＪ素子３５近傍に集中される。また、近接する板部材８６ａ、８５ｂが逆向きに磁化するため、磁化した板部材８５、５６からの漏れ磁界は効果的に遮蔽される。このため、隣接するＭＴＪ素子への漏れ磁界による誤書き込みマージンが向上する。
【００６１】
なお、上記第１及び第２の実施の形態においては、磁気抵抗素子として、トンネルバリア膜を強磁性層で挟んだＭＴＪ素子３５を用いている。しかし、第１及び第２の実施の形態は、磁気抵抗素子として、導電膜を強磁性層で挟んだＧＭＲ（Giant Magneto Resistive）効果を利用する素子を用いる場合にも適用することができる。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００６２】
【発明の効果】
本発明によれば、改良された磁気回路構造を有するＭＲＡＭを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＭＲＡＭを示すブロック図。
【図２】本発明の第１の実施の形態に係るＭＲＡＭの２つのメモリセルに相当する部分を示す平面図。
【図３】図２のIII - III 線に沿った断面図。
【図４】図２のIV- IV線に沿った断面図。
【図５】本発明の第２の実施の形態に係るＭＲＡＭの４つのメモリセルに相当する部分を示す平面図。
【図６】図５のVI- VI線に沿った断面図。
【図７】図５のVII - VII 線に沿った断面図。
【図８】第２の実施の形態の変更例に係るＭＲＡＭを示す断面図であり、図５のVI- VI線に対応する部分を示す。
【図９】ＭＲＡＭの従来の電流駆動線を示す断面図。
【符号の説明】
３５…ＭＴＪ素子
３６…トンネルバリア膜
３７…記録層
３８…固着層
４１…読み出し用ＭＯＳトランジスタ
４４…ゲート電極（読み出しワード線）
４６…ソース線
５１…読み出し用配線層
５６…書き込みワード線（電流駆動線）
５７…ビット線（電流駆動線）
６０…磁気回路
６２…ヨーク板
６４…磁気回路
６５、６６…磁気回路の板部材
６８…仕切り壁
７２…ワード線（電流駆動線）
７４…ビット線（電流駆動線）
８４…磁気回路
８５、８６…磁気回路の板部材
８８、９０…仕切り壁
【発明の属する技術分野】
本発明は、磁気抵抗効果を利用してデータの記憶を行う磁気抵抗素子を用いたメモリセルを有する磁気ランダムアクセスメモリに関する。
【０００２】
【従来の技術】
磁気ランダムアクセスメモリ（Magnetic Random Access Memory：以下ＭＲＡＭと略記する）とは、情報の記録担体として強磁性体の磁化方向を利用した、記録情報を随時、書き換え、保持、読み出すことができる固体メモリの総称である。
【０００３】
ＭＲＡＭのメモリセルは、通常複数の強磁性体を積層した構造を有する。情報の記録は、メモリセルを構成する複数の強磁性体の磁化の相対配置が、平行か、反平行であるかを２進の情報“１”、“０”に対応させて行う。記録情報の書き込みは、各セルの強磁性体の磁化方向を、十字状に交差するように配置された書き込み線に電流を流して生じる電流磁界によって反転させることによって行う。記録保持時の消費電力は原理的にゼロであり、また電源を切っても記録保持が行われる不揮発性メモリである。記録情報の読み出しは、メモリセルの電気抵抗が、セルを構成する強磁性体の磁化方向とセンス電流との相対角、または複数の強磁性層間の磁化の相対角によって変化する現象、いわゆる磁気抵抗効果を利用して行う。
【０００４】
ＭＲＡＭは、従来の誘電体を用いた半導体メモリとその機能を比較すると、下記の（１）〜（３）に示すような多くの利点を有している。（１）完全な不揮発性であり、また１０15回以上の書き換え回数が可能で。（２）非破壊読み出しが可能であり、リフレッシュ動作を必要としないため読み出しサイクルを短くすることが可能である。（３）電荷蓄積型のメモリセルに比べ、放射線に対する耐性が強い。ＭＲＡＭの単位面積あたりの集積度、書き込み、読みだし時間は、おおむねＤＲＡＭと同程度となりうることが予想される。従って不揮発性という大きな特色を生かし、携帯機器用の外部記録装置、ＬＳＩ混載用途、更にはパーソナルコンピューターの主記憶メモリへの応用が期待されている。
【０００５】
現在実用化の検討が進められているＭＲＡＭでは、メモリセルに磁気抵抗素子として強磁性トンネル接合を形成するＭＴＪ（Magnetic Tunnel Junction）素子を用いている（例えば、非特許文献１参照）。ＭＴＪ素子は、主として強磁性層／絶縁層／強磁性層からなる三層膜で構成され、電流は絶縁層をトンネルして流れる。接合の抵抗値は、両強磁性金属層の磁化の相対角の余弦に比例して変化し、両磁化が反平行の場合に極大値をとる。これがＴＭＲ（Tunneling Magneto Resistive）効果であり、例えばＮｉＦｅ／Ｃｏ／Ａｌ2 Ｏ3 ／Ｃｏ／ＮｉＦｅでは、５０Ｏｅ以下の低磁界において２５％を越える磁気抵抗変化率が見出されている。
【０００６】
ＭＴＪ素子の構造としては、磁界感度改善を目的として、一方の強磁性体に隣接して反強磁性体を配置し、磁化方向を固着させたいわゆるスピンバルブ構造のものが知られている（例えば、非特許文献２参照）。また、磁気抵抗変化率のバイアス依存性を改善するため、二重のトンネルバリアを設けたものも知られている（例えば、非特許文献３参照）。
【０００７】
しかしながらＧｂ級の集積度を持つＭＲＡＭを開発するためには、解決すべき課題が幾つか残っている。その一つは、書き込み電流の低減である。従来のＭＲＡＭでは、配線に電流を流してこれにより発生した磁界でＭＴＪ素子の記録層の磁化方向を反転させる。配線からの発生磁界強度は、配線の電流値、及び配線とＭＴＪ素子との間の距離に依存して変化する。従来知られている報告例では、この磁界強度はおよそ数Ｏｅ／ｍＡ程度である。更に、ＭＴＪ素子の記録層の磁化方向反転閾値（以下スイッチング磁界Ｈｓｗと定義する）は、次式のようにＭＴＪ素子の磁化困難軸方向のサイズ（以下セル幅ｗと定義する）に反比例して増大する。
【０００８】
Ｈｓｗ＝Ｈｓｗ０＋Ａ／ｗ …（１）
ここで、従来知られているＡの値は１０〜２０（Ｏｅ・μｍ）である。
【０００９】
配線の信頼性を考えた場合、エレクトロマイグレーションが一つの制限を与える。エレクトロマイグレーションは配線電流密度で加速されるため、現在ＬＳＩ製造に用いられているＡｌ−Ｃｕ配線、Ｃｕ配線での電流密度上限は夫々およそ１０ｍＡ／μｍ2 、１００ｍＡ／μｍ2 程度である。Ｇｂ級の集積度実現に必要な０．１μｍルールでの製造を考えた場合、Ｃｕ配線を用いた場合でも配線に流せる電流値の上限は１ｍＡ程度であり、それにより発生する磁界の値は数Ｏｅ程度である。一方、０．１μｍ程度のサイズのＭＴＪ素子のスイッチング磁界は（１）式に従うと数１０Ｏｅ以上になる。即ち、現状の技術ではＧｂ級ＭＲＡＭの実現ははなはだ困難である。
【００１０】
この点を解決するため、配線周囲に高透磁率を有する磁性材料からなるキーパ層或いはヨーク構造（磁気回路）を設けた例が提案されている（例えば、特許文献１乃至４参照）。これらの例はいずれも、配線周囲に発生した磁束をキーパ層或いはヨーク構造内に収束させることで、ＭＴＪ素子近傍に生じる磁界の向上を図り、書き込み電流値を低減させることを意図したものである。
【００１１】
これらのうちで、Ｇｂ級の集積度実現に必要な０．１μｍルールでの製造が現実的な構造としては、図９に示すような「ヨーク構造」を挙げることができる。図９において、２つのＭＴＪ素子１の夫々に対して電流駆動線２が電気的に接続される。電流駆動線２は、Ａｌ等の低抵抗の金属からなる配線コア部３と、ＴａＮ等のバリアメタル膜４と、Ｎｉ等の高透磁率膜５とからなる。高透磁率膜５は磁界を保持するためのヨークとして機能する。バリアメタル膜４は、配線コア部３と高透磁率膜５との間で金属の相互拡散を防止し、ＭＲＡＭの信頼性を向上させるために配設される。
【００１２】
【特許文献１】
米国特許第5,940,319号明細書
【００１３】
【特許文献２】
米国特許第5,956,267号明細書
【００１４】
【特許文献３】
国際公開第00/10172号パンフレット
【００１５】
【特許文献４】
特開平8-306014号公報
【００１６】
【非特許文献１】
Roy Scheuerlein, et al.，A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell，「2000 ISSCC Digest of Technical Papers」，（米国），2000年2月，p.128-129
【００１７】
【非特許文献２】
M Sato, et al.，Spin-Valve-Like Properties of Ferromagnetic Tunnel Junctions，「Jpn. J. Appl. Phys.」，1997年，第36巻，Part 2，p.200-201
【００１８】
【非特許文献３】
K Inomata, et al.，Spin-dependent tunneling between a soft ferromagnetic layer and hard magnetic nano particles，「Jpn. J. Appl. Phys.」，1997年，第36巻，Part 2，p.1380-1383
【００１９】
【発明が解決しようとする課題】
後述するように、本発明者によれば、図９図示のヨーク構造を実際にＭＲＡＭに適用すると、配線抵抗の増加や接続抵抗の増加等のいくつかの問題が発生することが見出されている。本発明は、かかる従来技術の問題点に鑑みてなされたものであり、改良された磁気回路構造を有するＭＲＡＭを提供することを目的とする。
【００２０】
本発明の第１の視点は、磁気ランダムアクセスメモリであって、
データを記憶する磁気抵抗素子と、
前記磁気抵抗素子に選択的に磁界を与える電流駆動線と、
前記電球駆動線からの磁界を保持する磁気回路と、
を具備し、前記電流駆動線は前記磁気抵抗素子に対向する第１面と、前記第１面と反対側の第２面と、前記第１及び第２面間の２つの側面と、を具備し、
前記磁気回路は、前記電流駆動線の前記第１及び第２面側が開放するように前記電流駆動線の前記２つの側面に沿って延在する強磁性材料から実質的になる一対の板部材を具備することを特徴とする。
【００２１】
本発明の第２の視点は、磁気ランダムアクセスメモリであって、
磁気抵抗素子を記憶素子とするメモリセルが、マトリクス状に配置されたアドレス毎に配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線及び前記ビット線の少なくとも一方であって、前記磁気抵抗素子に選択的に磁界を与える配線として機能する電流駆動配線の各対間で、前記電流駆動線に沿って延在する仕切り壁と、前記仕切り壁の夫々は、隣接して平行に延びる第１及び第２電流駆動線からの磁界を夫々保持する第１及び第２磁気回路の一部を形成する強磁性材料から実質的になる第１及び第２板部材を有することと、第１及び第２板部材は、絶縁層によって前記第１及び第２電流駆動線から電気的に絶縁されることと、
を具備することを特徴とする。
【００２２】
更に、本発明の実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００２３】
【発明の実施の形態】
本発明者は、本発明の開発の過程において、図９図示のヨーク構造を実際にＭＲＡＭに適用した場合に発生する問題点について研究を行った。その結果、以下に述べるような知見を得た。
【００２４】
即ち、０．１μｍルール世代では、電流駆動線２の配線幅はおよそ１００ｎｍ程度となる。一方、ヨーク構造をなす高透磁率膜５の膜厚としては、例えば、１０ｎｍ程度を確保するのが望ましい。更に、バリアメタル膜４の膜厚としては、例えば、５ｎｍ程度を確保するのが望ましい。このため、図９図示のヨーク構造を形成すると、１００ｎｍの配線幅のうち、高透磁率膜５が両側から１０ｎｍずつで合計２０ｎｍ程度を占め、バリアメタル膜４が両側から５ｎｍずつで合計１０ｎｍ程度を占めることとなる。
【００２５】
即ち、実際の配線材料の余地は１００ｎｍ−２０ｎｍ−１０ｎｍ＝７０ｎｍ程度に減少してしまう。これにより、０．１μｍ世代でありながら、実際の配線材料幅は７０ｎｍ程度にまで減少する。その結果、配線電流密度の上昇をまねき、ヨーク構造を用いながらもエレクトロマイグレーションに対する十分な信頼性を得られない可能性が生じてしまう。
【００２６】
また、図９図示のヨーク構造では、次のような問題もある。即ち、電流駆動線２は、ＭＲＡＭのタイプによって、例えば下側のスイッチング素子（図示せず）に電気的に接続される。この場合、図９図示のヨーク構造では、接続抵抗として、電流駆動線２の底部において、高透磁率膜５及びバリアメタル膜４の抵抗値を直列に含むこととなる。ＭＲＡＭはＭＴＪ素子抵抗の数％〜数十％の変化を検出するものであり、大きな直列抵抗を挟むことは読み出しマージンの低下を引き起こし、大きな問題となる。
【００２７】
以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＭＲＡＭを示すブロック図である。このＭＲＡＭは同期型のメモリチップ構成を有する。
【００２９】
このＭＲＡＭは、マトリクス状に配置されたアドレス毎に、磁気抵抗素子（ＭＴＪ素子）を記憶素子とするメモリセル２４が配設されたメモリセルアレイ２１を有する。メモリセルアレイ２１の各行にワード線２２が接続され、メモリセルアレイ２１の各列にビット線２３が接続される。なお、図１においては、単純化のため、ワード線２２は、書き込みワード線及び読み出しワード線の両者を代表するものとして示されている。
【００３０】
ワード線２２を選択するため、行アドレスバッファ１１、行デコーダ１３、１５、及び行ドライバ１４、１６が配設される。ビット線２３を選択するため、列アドレスバッファ１２、列デコーダ１７、及び列ドライバ１８が配設される。また、ビット線２３には記憶データの読み出しを行うためのセンス回路１９が接続される。
【００３１】
行アドレスバッファ１１及び列アドレスバッファ１２は、アドレス信号及びデータ信号等を生成する制御部ＣＳ１に接続される。制御部ＣＳ１は、メモリセルアレイ２１等と同一基板上に混載されるか、或いはメモリセルアレイ２１等とは別の素子として形成される。制御部ＣＳ１からのアドレス信号は、一旦、行アドレスバッファ１１及び列アドレスバッファ１２に夫々ラッチされる。
【００３２】
読み出し時は、ラッチされたアドレス信号に基づいて、行デコーダ１３及び列デコーダ１７で行及び列が夫々選択される。書き込み時は、対象メモリセル２４のアドレスのビット線２３に列ドライバ１８から電流が流され、同時に対象メモリセル２４のアドレスに相当するワード線２２に、左右の行ドライバ１４、１６から、書き込む情報に応じた電流が印加される。
【００３３】
図２は、本発明の第１の実施の形態に係るＭＲＡＭの２つのメモリセルに相当する部分を示す平面図であり、図３及び図４は、夫々図２のIII - III 線及びIV- IV線に沿った断面図である。
【００３４】
半導体基板４０上には、読み出し用のスイッチ素子としてＭＯＳトランジスタ４１が形成される。ＭＯＳトランジスタ４１は、基板４０の表面内に形成されたソース拡散層４２及びドレイン拡散層４３と、基板４０の表面のチャネル領域上にゲート絶縁膜を介して配設されたゲート電極４４と、を有する。ゲート電極４４は、図３の紙面に対して直交して延びる読み出しワード線（図１ではワード線２２で代表的に示される）の一部からなる。ソース拡散層４２はプラグ４５を介して読み出しソース線４６に接続される。
【００３５】
一方、ＭＯＳトランジスタ４１のドレイン拡散層４３は、プラグ４７、４９及び配線層４８、５０、５１を介してＭＴＪ素子３５に接続される。ＭＴＪ素子３５は、配線層５１と一方の書き込み用電流駆動線であるビット線５７（図１ではビット線２３で代表的に示される）の間に挟まれる。ＭＴＪ素子３５の直下には、絶縁膜を介して他方の書き込み用電流駆動線である書き込みワード線５６（図１ではワード線２２で代表的に示される）が配置される。書き込みワード線５６は、ビット線５７の延在方向（カラム方向）に対して垂直な方向（ロウ方向）に延在する。図３及び図４において、符号５４、５５は層間絶縁膜及び素子分離絶縁膜を夫々示す。
【００３６】
書き込みワード線５６とビット線５７とは、図２図示のように互いに直交し、クロスマトリックスを形成する。書き込みワード線５６とビット線５７との各交点に配置された１つのＭＴＪ素子３５は、図１図示の１つのメモリセル２４に対応する。ＭＴＪ素子３５には、書き込みワード線５６に流れる電流及びビット線５７に流れる電流により形成される磁界によりデータが書き込まれる。なお、図３及び図４ではビット線５７が書き込みワード線５６の上方にある構成を示しているが、逆の構成も可能である。
【００３７】
図３及び図４図示のように、書き込みワード線５６及びビット線５７、即ち両書き込み用電流駆動線は、断面において幅に対する高さの比（アスペクト比）が１以上、望ましくは１．５〜３となるように形成される。このように、電流駆動線が縦長長方形の断面を有することにより、電流駆動線の断面積が増加し、電流密度の上昇を抑えることができる。これにより、電流密度で加速される配線内のエレクトロマイグレーションを抑制し、ＭＲＡＭの信頼性を向上させることができる。
【００３８】
各ＭＴＪ素子３５は、トンネルバリア膜（絶縁膜）３６を挟んで配設された記録層３７と固着層３８とを含むスピンバルブ構造を有し、記録層３７にデータを記憶する。記録層３７は、Ｆｅ、Ｎｉ、Ｃｏを含む強磁性合金の単層または多層膜からなる強磁性層から形成される。記録層３７の磁化容易軸方向は書き込みワード線５６の延在方向に対して直交する。記録層３７の底面は配線層５１に電気的に接続される。
【００３９】
一方、固着層３８は、トンネルバリア膜３６側から強磁性層及び高保磁力層が積層された積層構造から形成される。強磁性層はＦｅ、Ｎｉ、Ｃｏを含む強磁性合金の単層または多層膜からなる。高保磁力層は少なくとも一層のＰｔＭｎ等の反強磁性体の薄膜からなる反強磁性層を含む。高保磁力層の上面はビット線５７に電気的に接続される。
【００４０】
なお、ＭＴＪ素子３５はデュアルスピンバルブ構造のＭＴＪ素子とすることもできる。この場合、ＭＴＪ素子３５は、記録層を挟んで配設された２つのトンネルバリア膜と、２つのトンネルバリア膜の外側に配設された２つの固着層とを有する。記録層及び各固着層の構造は、例えば、上述のものと同様なものとなる。デュアルスピンバルブ構造を採用することにより、印加電圧に対する磁気抵抗変化率の減少を低減することができ、また耐圧を高めることができる。
【００４１】
各書き込みワード線５６からの磁界を保持するため、各書き込みワード線５６に対して磁気回路６０が配設される。各磁気回路６０は、書き込みワード線５６の両側面及び底面上に配設されたヨーク板６２からなる。ヨーク板６２は、強磁性材料、望ましくは、高透磁率を有する軟磁性材料から実質的になる。
【００４２】
一方、各ビット線５７からの磁界を保持するため、各ビット線５７に対して磁気回路６４が配設される。各磁気回路６４は、ビット線５７の上下面側が開放するようにビット線５７の両側面に沿って延在する一対の板部材６５、６６からなる。板部材６５、６６は、強磁性材料、望ましくは、高透磁率を有する軟磁性材料から実質的になる。板部材６５、６６は、ビット線５７の上下面側を開放状態としているため、多層配線構造に対してビット線５７を容易且つ確実に電気的に接続をすることができる。即ち、磁気回路６４の構成部材による直列抵抗成分を配線構造から除去することができるため、読み出しマージンの向上を図ることができる。
【００４３】
各磁気回路６４の板部材６５、６６の夫々は、層間絶縁膜５４中に埋め込まれ、層間絶縁膜５４によって対応のビット線５７から電気的に絶縁される。板部材６５、６６の夫々は、垂直方向において、ビット線５７の上面及び底面を越えて延びる長さを有する。換言すると、板部材６５、６６の夫々の高さは、ビット線５７の高さ（上下面間の距離）よりも大きくなるように設定される。更に、板部材６５、６６の夫々の頂部には、ビット線５７側に向けて傾斜する部分６７が形成される。このような板部材６５、６６により、ビット線５７からの磁界を確実に保持することができる。
【００４４】
互いに隣接する一対のビット線５７間において、左側のビット線５７の右側の板部材６６（図４中の符号６６ａ参照）と、右側のビット線５７の左側の板部材６５（図４中の符号６５ｂ参照）とは、一体的に形成されたＵ字形状の膜の一部からなる。Ｕ字形状の膜の凹部、即ち、２つの板部材６６ａ、６５ｂ間には絶縁層が埋め込まれ、全体として仕切り壁６８が形成される。即ち、仕切り壁６８は、一対のビット線５７間の中央にこれらに沿って平行に延在することとなる。
【００４５】
このように、互いに隣接する一対のビット線５７間で磁気回路６４の板部材６５、６６を実質的に共用することにより、ＭＲＡＭにおける磁気回路６４の占有率が低下する。従って、その分、電流駆動線に十分な断面積を確保することが可能となる。また、磁気回路６４の板部材６５、６６とビット線５７とは、層間絶縁膜５４で隔離される。この場合、図９図示の従来の構造において配線コア部３と高透磁率膜５との間で金属の相互拡散を防止するために配設されるバリアメタル膜４を省略することが可能となる。これにより、ＭＲＡＭの信頼性を向上させると共に、製造工程数を削減することができる。
【００４６】
本実施の形態のように、ビット線（電流駆動線）５７のアスペクト比が高い場合、磁気回路６４の板部材６５、６６を配線の側面のみに配設しても、ＭＴＪ素子３５に印加される磁界を効果的に増加することが可能である。一例として、アスペクト比が２の電流駆動線に対して、本実施の形態の磁気回路６４を配設した場合と、しない場合とについて実験を行った。その結果、電流駆動線に同じ電流を通した時にＭＴＪ素子３５近傍に発生される磁界の比は約１：３（即ち、本実施の形態は約３倍の磁界）であった。また、この効果は、ビット線５７の高さに対して板部材６５、６６の高さを大きくするほど高くなった。
【００４７】
上述のように、磁気回路６０、６４のヨーク板６２、板部材６５、６６は、強磁性材料、望ましくは、高透磁率を有する軟磁性材料から実質的になる。具体的には、これらの部材の材料として、高透磁率を有する磁性材料であるパーマロイ、Ｍｏ添加パーマロイ等のＮｉ基合金、センダスト、ファインメット等のＦｅ基合金を用いることができる。またフェライト等の酸化物強磁性体も用いることが可能である。
【００４８】
ＭＲＡＭの書き込み動作における書き込み電流のパルス幅は通常１００ｎｓ以下である。そのため、磁気回路の材料は、書き込み電流パルスに対してその磁化応答が追従可能な特性を有していることが必要である。その目的から、(1)初透磁率が少なくても１００以上であること、（２）飽和磁化が小さいこと、(３)材料の比抵抗が高いこと、が満たされていることが望ましい。これらの条件を満たすため、上述の合金に粒界析出物を作りやすい添加物、例えばＳｉ、Ｂ等のメタロイドや、Ｃｕ、Ｃｒ、Ｖ等の金属を加える処理等を行うことにより、該合金の微結晶集合体またはアモルファスを形成することができる。また、磁気回路内の磁区制御を行う目的で、形状を最適化することも可能である。
【００４９】
（第２の実施の形態）
図５は、本発明の第２の実施の形態に係るＭＲＡＭの４つのメモリセルに相当する部分を示す平面図であり、図６及び図７は、夫々図５のVI- VI線及びVII - VII 線に沿った断面図である。このＭＲＡＭはいわゆるクロスポイント型の構造を有する。なお、本実施の形態に係るＭＲＡＭの全体の構成を示すブロック図は図１に示すものと実質的に同じである。
【００５０】
基板４０上の層間絶縁膜５４内に複数のワード線（図１ではワード線２２で代表的に示される）７２と複数のビット線（図１ではビット線２３で代表的に示される）（他方の電流駆動線）７４とが互いに直行して配設される。ワード線７２とビット線７４との各交点にはＭＴＪ素子３５が配設される。各ＭＴＪ素子３５は、トンネルバリア膜（絶縁膜）３６を挟んで配設された記録層３７と固着層３８とを含むスピンバルブ構造を有し、記録層３７にデータを記憶する。
【００５１】
ワード線７２及びビット線７４は、断面において幅に対する高さの比（アスペクト比）が１以上、望ましくは１．５〜３となるように形成される。ワード線７２及びビット線７４の夫々は配線部７３、７５を介してＭＴＪ素子３５に電気的に接続される。ワード線７２及びビット線７４は、データの書き込み及び読み出しの両方の場合に共通に使用される。即ち、ＭＴＪ素子３５には、夫々が電流駆動線として機能するワード線７２及びビット線７４に流れる電流により形成される磁界によりデータが書き込まれる。なお、図６及び図７ではビット線７４がワード線７２の上方にある構成を示しているが、逆の構成も可能である。
【００５２】
このような構成のクロスポイント型のＭＲＡＭにおいては、書き込み時に生じるワード線７２及びビット線７４間の電位差に注意が必要である。即ち、ＭＴＪ素子３５にデータを書き込む際、書き込み電流によりワード線７２とビット線７４との間に高電圧が発生する場合がある。ワード線７２とビット線７４とは電気的に接続されているため、該高電圧によりトンネルバリア膜３６が絶縁破壊される可能性がある。この問題を回避するため、例えば、ＭＴＪ素子３５に直列に整流作用を持つ素子を接続する、またはＭＴＪ素子３５自体に整流作用を持たせることができる。或いは、回路的な工夫によりＭＴＪ素子３５に高電圧が印加されるのを避けることもできる。
【００５３】
各ビット線７４からの磁界を保持するため、各ビット線７４に対して磁気回路６４が配設される。即ち、各磁気回路６４は、ビット線７４の上下面側が開放するようにビット線５７の両側面に沿って延在する一対の板部材６５、６６からなる。図６図示の磁気回路６４は、図３図示の磁気回路６４と実質的に同じ位置において、同じ材料及び同じ構造で構成されるため、ここでは説明を省略する。
【００５４】
一方、各ワード線７２からの磁界を保持するため、各ワード線７２に対して、磁気回路８４が配設される。各磁気回路８４は、ワード線７２の上下面側が開放するようにワード線７２の両側面に沿って延在する一対の板部材８５、８６からなる。板部材８５、８６は、図３図示の磁気回路６４の板部材６５、６６と同様の材料から実質的になる。
【００５５】
各磁気回路８４の板部材８５、８６の夫々は、層間絶縁膜５４中に埋め込まれ、層間絶縁膜５４によって対応のワード線７２から電気的に絶縁される。板部材８５、８６の夫々は、垂直方向において、ワード線７２の上面及び底面を越えて延びる長さを有する。更に、板部材８５、８６の夫々の頂部には、ワード線７２側に向けて傾斜する部分８７が形成される。
【００５６】
互いに隣接する一対のワード線７２間において、左側のワード線７２の右側の板部材８６（図６中の符号８６ａ参照）と、右側のワード線７２の左側の板部材８５（図６中の符号８５ｂ参照）とは、一体的に形成されたＵ字形状の膜の一部からなる。Ｕ字形状の膜の凹部、即ち、２つの板部材８６ａ、８５ｂ間には絶縁層が埋め込まれ、全体として仕切り壁８８が形成される。即ち、仕切り壁８８は、一対のワード線７２間の中央にこれらに沿って平行に延在することとなる。
【００５７】
このような構成の磁気回路８４をワード線７２に適用することにより、図３図示の磁気回路６４と同様な効果をワード線７２に関連して得ることができる。
【００５８】
図８は、第２の実施の形態の変更例に係るＭＲＡＭを示す断面図であり、図５のVI- VI線に対応する部分を示す。この変更例においては、互いに隣接する一対のワード線７２間において、図６図示の仕切り壁８８とは異なる構造の仕切り壁９０が配設される。
【００５９】
具体的には、互いに隣接する一対のワード線７２間において、左側のワード線７２の右側の板部材８６（図６中の符号８６ａ参照）と、右側のワード線７２の左側の板部材８５（図６中の符号８５ｂ参照）とは、完全に分離される（電気的に絶縁される）。この構造は、図６図示の板部材８６ａ、８５ｂを含むＵ字形状の膜の底部を異方性エッチングより除去することにより形成することができる。２つの板部材８６ａ、８５ｂ間には絶縁層が埋め込まれ、全体として仕切り壁９０が形成される。即ち、仕切り壁９０は、一対のワード線７２間の中央にこれらに沿って平行に延在することとなる。
【００６０】
この変更例によれば、ワード線７２に電流を流すことによって生じた磁界は、板部材８５、８６により効果的にＭＴＪ素子３５近傍に集中される。また、近接する板部材８６ａ、８５ｂが逆向きに磁化するため、磁化した板部材８５、５６からの漏れ磁界は効果的に遮蔽される。このため、隣接するＭＴＪ素子への漏れ磁界による誤書き込みマージンが向上する。
【００６１】
なお、上記第１及び第２の実施の形態においては、磁気抵抗素子として、トンネルバリア膜を強磁性層で挟んだＭＴＪ素子３５を用いている。しかし、第１及び第２の実施の形態は、磁気抵抗素子として、導電膜を強磁性層で挟んだＧＭＲ（Giant Magneto Resistive）効果を利用する素子を用いる場合にも適用することができる。その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【００６２】
【発明の効果】
本発明によれば、改良された磁気回路構造を有するＭＲＡＭを提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＭＲＡＭを示すブロック図。
【図２】本発明の第１の実施の形態に係るＭＲＡＭの２つのメモリセルに相当する部分を示す平面図。
【図３】図２のIII - III 線に沿った断面図。
【図４】図２のIV- IV線に沿った断面図。
【図５】本発明の第２の実施の形態に係るＭＲＡＭの４つのメモリセルに相当する部分を示す平面図。
【図６】図５のVI- VI線に沿った断面図。
【図７】図５のVII - VII 線に沿った断面図。
【図８】第２の実施の形態の変更例に係るＭＲＡＭを示す断面図であり、図５のVI- VI線に対応する部分を示す。
【図９】ＭＲＡＭの従来の電流駆動線を示す断面図。
【符号の説明】
３５…ＭＴＪ素子
３６…トンネルバリア膜
３７…記録層
３８…固着層
４１…読み出し用ＭＯＳトランジスタ
４４…ゲート電極（読み出しワード線）
４６…ソース線
５１…読み出し用配線層
５６…書き込みワード線（電流駆動線）
５７…ビット線（電流駆動線）
６０…磁気回路
６２…ヨーク板
６４…磁気回路
６５、６６…磁気回路の板部材
６８…仕切り壁
７２…ワード線（電流駆動線）
７４…ビット線（電流駆動線）
８４…磁気回路
８５、８６…磁気回路の板部材
８８、９０…仕切り壁
Claims (12)
- データを記憶する磁気抵抗素子と、
前記磁気抵抗素子に選択的に磁界を与える電流駆動線と、
前記電流駆動線からの磁界を保持する磁気回路と、
を具備し、前記電流駆動線は前記磁気抵抗素子に対向する第１面と、前記第１面と反対側の第２面と、前記第１及び第２面間の２つの側面と、を具備し、
前記磁気回路は、前記電流駆動線の前記第１及び第２面側が開放するように前記電流駆動線の前記２つの側面に沿って延在する強磁性材料からなる一対の板部材を具備することと、
前記磁気抵抗素子、前記電流駆動線、及び前記磁気回路は、互いに隣接する２つの磁気抵抗素子、２つの電流駆動線、及び２つの磁気回路を夫々具備し、前記２つの電流駆動線間に位置する前記２つの磁気回路の隣接する２つの板部材は、前記２つの電流駆動線間の中央に位置する仕切り壁を形成することと、
前記隣接する２つの板部材は、一体的な膜の一部からなることと、
を特徴とする磁気ランダムアクセスメモリ。 - 前記一対の板部材は、軟磁性材料からなることを特徴とする請求項１に記載の磁気ランダムアクセスメモリ。
- 前記一対の板部材の夫々は、前記電流駆動線の前記第１及び第２面間の距離よりも大きい高さを有することを特徴とする請求項１または２に記載の磁気ランダムアクセスメモリ。
- 前記一対の板部材は、絶縁層によって前記電流駆動線から電気的に絶縁されることを特徴とする請求項１乃至３のいずれかに記載の磁気ランダムアクセスメモリ。
- 前記電流駆動線の前記第１面は、前記磁気抵抗素子に電気的に接続されることを特徴とする請求項１乃至４のいずれかに記載の磁気ランダムアクセスメモリ。
- 前記電流駆動線の前記２つの側面間の距離に対する、前記第１及び第２面間の距離の比が１以上であることを特徴とする請求項１乃至５のいずれかに記載の磁気ランダムアクセスメモリ。
- 前記隣接する２つの板部材間に絶縁層が介在することを特徴とする請求項１乃至６のいずれかに記載の磁気ランダムアクセスメモリ。
- 磁気抵抗素子を記憶素子とするメモリセルが、マトリクス状に配置されたアドレス毎に配設されたメモリセルアレイと、
前記メモリセルアレイの各行に接続されたワード線と、
前記メモリセルアレイの各列に接続されたビット線と、
前記ワード線及び前記ビット線の少なくとも一方であって、前記磁気抵抗素子に選択的に磁界を与える配線として機能する電流駆動配線の同じ機能を有する配線の各対間で、前記電流駆動線に沿って延在する仕切り壁と、を具備し、
前記仕切り壁の夫々は、隣接して平行に延びる第１及び第２電流駆動線からの磁界を夫々保持する第１及び第２磁気回路の一部を形成する強磁性材料からなる第１及び第２板部材を有することと、第１及び第２板部材は、絶縁層によって前記第１及び第２電流駆動線から電気的に絶縁されることと、
前記第１及び第２板部材は、一体的な膜の一部からなることと、
を特徴とする磁気ランダムアクセスメモリ。 - 前記第１及び第２板部材間に絶縁層が介在することを特徴とする請求項８に記載の磁気ランダムアクセスメモリ。
- 前記第１及び第２板部材の夫々は、前記電流駆動線の高さよりも大きい高さを有することを特徴とする請求項８または９に記載の磁気ランダムアクセスメモリ。
- 前記電流駆動線は、前記磁気抵抗素子に電気的に接続されることを特徴とする請求項８乃至１０のいずれかに記載の磁気ランダムアクセスメモリ。
- 前記第１及び第２板部材は軟磁性材料からなることを特徴とする請求項８乃至１１のいずれかに記載の磁気ランダムアクセスメモリ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002346038A JP3866649B2 (ja) | 2002-11-28 | 2002-11-28 | 磁気ランダムアクセスメモリ |
| US10/369,768 US6894919B2 (en) | 2002-11-28 | 2003-02-21 | Magnetic random access memory |
| KR1020030084872A KR100559274B1 (ko) | 2002-11-28 | 2003-11-27 | 자기 랜덤 액세스 메모리 |
| TW092133352A TWI238512B (en) | 2002-11-28 | 2003-11-27 | Magnetic random access memory |
| CNB2003101187089A CN100367405C (zh) | 2002-11-28 | 2003-11-28 | 磁随机存取存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002346038A JP3866649B2 (ja) | 2002-11-28 | 2002-11-28 | 磁気ランダムアクセスメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004179521A JP2004179521A (ja) | 2004-06-24 |
| JP3866649B2 true JP3866649B2 (ja) | 2007-01-10 |
Family
ID=32376041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002346038A Expired - Fee Related JP3866649B2 (ja) | 2002-11-28 | 2002-11-28 | 磁気ランダムアクセスメモリ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6894919B2 (ja) |
| JP (1) | JP3866649B2 (ja) |
| KR (1) | KR100559274B1 (ja) |
| CN (1) | CN100367405C (ja) |
| TW (1) | TWI238512B (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6865107B2 (en) * | 2003-06-23 | 2005-03-08 | Hewlett-Packard Development Company, L.P. | Magnetic memory device |
| JP2005108304A (ja) | 2003-09-29 | 2005-04-21 | Toshiba Corp | 半導体記憶装置及びその制御方法 |
| KR100615089B1 (ko) * | 2004-07-14 | 2006-08-23 | 삼성전자주식회사 | 낮은 구동 전류를 갖는 자기 램 |
| US7369428B2 (en) | 2003-09-29 | 2008-05-06 | Samsung Electronics Co., Ltd. | Methods of operating a magnetic random access memory device and related devices and structures |
| US7372722B2 (en) * | 2003-09-29 | 2008-05-13 | Samsung Electronics Co., Ltd. | Methods of operating magnetic random access memory devices including heat-generating structures |
| KR100835275B1 (ko) * | 2004-08-12 | 2008-06-05 | 삼성전자주식회사 | 스핀 주입 메카니즘을 사용하여 자기램 소자를 구동시키는방법들 |
| JP5061469B2 (ja) * | 2006-02-15 | 2012-10-31 | パナソニック株式会社 | 不揮発性記憶素子およびその製造方法 |
| US8352671B2 (en) * | 2008-02-05 | 2013-01-08 | Spansion Llc | Partial allocate paging mechanism using a controller and a buffer |
| US8275945B2 (en) | 2008-02-05 | 2012-09-25 | Spansion Llc | Mitigation of flash memory latency and bandwidth limitations via a write activity log and buffer |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329486A (en) * | 1992-04-24 | 1994-07-12 | Motorola, Inc. | Ferromagnetic memory device |
| US5956267A (en) * | 1997-12-18 | 1999-09-21 | Honeywell Inc | Self-aligned wordline keeper and method of manufacture therefor |
| DE19836567C2 (de) | 1998-08-12 | 2000-12-07 | Siemens Ag | Speicherzellenanordnung mit Speicherelementen mit magnetoresistivem Effekt und Verfahren zu deren Herstellung |
| WO2000010178A1 (de) * | 1998-08-12 | 2000-02-24 | Infineon Technologies Ag | Magnetoresistives element und dessen verwendung als speicherelement in einer speicherzellenanordnung |
| US5940319A (en) * | 1998-08-31 | 1999-08-17 | Motorola, Inc. | Magnetic random access memory and fabricating method thereof |
| US6473336B2 (en) * | 1999-12-16 | 2002-10-29 | Kabushiki Kaisha Toshiba | Magnetic memory device |
| US6587370B2 (en) * | 2000-11-01 | 2003-07-01 | Canon Kabushiki Kaisha | Magnetic memory and information recording and reproducing method therefor |
| JP3869682B2 (ja) * | 2001-06-12 | 2007-01-17 | 株式会社ルネサステクノロジ | 半導体装置 |
-
2002
- 2002-11-28 JP JP2002346038A patent/JP3866649B2/ja not_active Expired - Fee Related
-
2003
- 2003-02-21 US US10/369,768 patent/US6894919B2/en not_active Expired - Fee Related
- 2003-11-27 TW TW092133352A patent/TWI238512B/zh not_active IP Right Cessation
- 2003-11-27 KR KR1020030084872A patent/KR100559274B1/ko not_active IP Right Cessation
- 2003-11-28 CN CNB2003101187089A patent/CN100367405C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040105303A1 (en) | 2004-06-03 |
| US6894919B2 (en) | 2005-05-17 |
| CN100367405C (zh) | 2008-02-06 |
| TW200418168A (en) | 2004-09-16 |
| CN1505040A (zh) | 2004-06-16 |
| JP2004179521A (ja) | 2004-06-24 |
| KR100559274B1 (ko) | 2006-03-15 |
| TWI238512B (en) | 2005-08-21 |
| KR20040047688A (ko) | 2004-06-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6845038B1 (en) | Magnetic tunnel junction memory device | |
| US8362581B2 (en) | Magnetic memory element and magnetic memory device | |
| WO2017149874A1 (ja) | 磁気抵抗素子及び電子デバイス | |
| JP4915626B2 (ja) | 磁気抵抗効果素子および磁気ランダムアクセスメモリ | |
| WO2014050379A1 (ja) | 記憶素子、記憶装置、磁気ヘッド | |
| JP5504704B2 (ja) | 記憶素子及びメモリ | |
| JP2005116658A (ja) | 磁気抵抗メモリ装置 | |
| JP4543901B2 (ja) | メモリ | |
| JP4747507B2 (ja) | 磁気メモリ及びその記録方法 | |
| US8427866B2 (en) | Magnetic storage element and magnetic storage device | |
| JP2002289807A (ja) | 磁気メモリ装置および磁気抵抗効果素子 | |
| JP3866649B2 (ja) | 磁気ランダムアクセスメモリ | |
| KR20070058364A (ko) | 기억 소자 및 메모리 | |
| JP2004153182A (ja) | 磁気メモリ | |
| JP2004303837A (ja) | 磁気記憶セルおよび磁気メモリデバイスならびに磁気メモリデバイスの製造方法 | |
| JP2007095765A (ja) | 多値記録スピン注入磁化反転素子およびこれを用いた装置 | |
| JP2004087870A (ja) | 磁気抵抗効果素子および磁気メモリ装置 | |
| US20110291209A1 (en) | Magnetic memory device | |
| JP4492052B2 (ja) | 磁気記憶セルおよび磁気メモリデバイス | |
| JP4065486B2 (ja) | 磁気抵抗効果膜の製造方法 | |
| JPWO2009044609A1 (ja) | 磁気抵抗記憶素子、磁気抵抗記憶装置及び磁気抵抗記憶装置の動作方法 | |
| JP2007123512A (ja) | 磁気記憶装置 | |
| JP2009146995A (ja) | 磁気記憶装置 | |
| US8518562B2 (en) | Magnetic storage device | |
| WO2010021213A1 (ja) | 磁気抵抗記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060628 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060711 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061003 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061005 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131013 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |