KR100559274B1

KR100559274B1 - 자기 랜덤 액세스 메모리

Info

Publication number: KR100559274B1
Application number: KR1020030084872A
Authority: KR
Inventors: 후꾸즈미요시아끼
Original assignee: 가부시끼가이샤 도시바
Priority date: 2002-11-28
Filing date: 2003-11-27
Publication date: 2006-03-15
Also published as: US6894919B2; JP2004179521A; TWI238512B; TW200418168A; CN1505040A; KR20040047688A; CN100367405C; US20040105303A1; JP3866649B2

Abstract

개량된 자기 회로 구조를 갖는 MRAM을 제공한다. MRAM은 데이터를 기억하는 자기 저항 소자(35)와, 자기 저항 소자에 선택적으로 자계를 제공하는 전류 구동선(72)과, 전구 구동선으로부터의 자계를 유지하는 자기 회로(84)를 구비한다. 전류 구동선(72)은 자기 저항 소자(35)에 대향하는 제1면과, 제1면과 반대측인 제2면과, 제1 및 제2면 사이의 2개의 측면을 구비한다. 자기 회로(84)는 전류 구동선(72)의 제1 및 제2면 측이 개방되도록 전류 구동선의 2개의 측면을 따라 연장하는 강자성 재료로 실질적으로 이루어지는 한쌍의 판 부재(85, 86)를 구비한다.

자기 저항 소자, 전류 구동선, 판 부재, 연자성 재료

Description

자기 랜덤 액세스 메모리{MAGNETIC RANDOM ACCESS MEMORY}

도 1은 본 발명의 제1 실시 형태에 따른 MRAM을 도시하는 블록도.

도 2는 본 발명의 제1 실시 형태에 따른 MRAM의 2개의 메모리 셀에 상당하는 부분을 도시하는 평면도.

도 3은 도 2의 III-III선을 따른 단면도.

도 4는도 2의 IV-IV선을 따른 단면도.

도 5는 본 발명의 제2 실시 형태에 따른 MRAM의 4개의 메모리 셀에 상당하는 부분을 도시하는 평면도.

도 6은 도 5의 VI-VI선을 따른 단면도.

도 7은 도 5의 VII-VII선을 따른 단면도.

도 8은 제2 실시 형태의 변경 예에 따른 MRAM을 도시하는 단면도로, 도 5의 VI-VI선에 대응하는 부분을 도시하는 도면.

도 9는 MRAM의 종래의 전류 구동선을 도시하는 단면도.

<도면의 주요 부분에 대한 부호의 설명>

35 : MTJ 소자

36 : 터널 배리어막

37 : 기록층

38 : 고착층

41 : 판독용 MOS 트랜지스터

44 : 게이트 전극(판독 워드선)

46 : 소스선

51 : 판독용 배선층

56 : 기입 워드선(전류 구동선)

57 : 비트선(전류 구동선)

60 : 자기 회로

62 : 요크판

64 : 자기 회로

65, 66 : 자기 회로의 판 부재

68 : 구획 벽

72 : 워드선(전류 구동선)

74 : 비트선(전류 구동선)

84 : 자기 회로

85, 86 : 자기 회로의 판 부재

88, 90 : 구획 벽

본 발명은, 자기 저항 효과를 이용하여 데이터의 기억을 행하는 자기 저항 소자를 이용한 메모리 셀을 갖는 자기 랜덤 액세스 메모리에 관한 것이다.

자기 랜덤 액세스 메모리(Magnetic Random Access Memory: 이하 MRAM이라고 약기함)란, 정보의 기록 담체로서 강자성체의 자화 방향을 이용한, 기록 정보를 수시로, 재기입, 유지, 판독할 수 있는 고체 메모리의 총칭을 말한다.

MRAM의 메모리 셀은 통상 복수의 강자성체를 적층한 구조를 갖는다. 정보의 기록은 메모리 셀을 구성하는 복수의 강자성체의 자화의 상대 배치가, 평행한지, 반평행한지를 2진의 정보 "1", "0"에 대응시켜 행한다. 기록 정보의 기입은, 각 셀의 강자성체의 자화 방향을, 십자형으로 교차하도록 배치된 기입선에 전류를 흘려 발생하는 전류 자계에 의해서 반전시킴으로써 행한다. 기록 유지 시의 소비 전력은 원리적으로 제로이고, 또한 전원을 끄더라도 기록 유지가 행해지는 불휘발성 메모리이다. 기록 정보의 판독은 메모리 셀의 전기 저항이 셀을 구성하는 강자성체의 자화 방향과 감지 전류와의 상대각, 또는 복수의 강자성층간의 자화의 상대각에 의해서 변화하는 현상, 소위 자기 저항 효과를 이용하여 행한다.

MRAM은 종래의 유전체를 이용한 반도체 메모리와 그 기능을 비교하면, 하기의 (1)∼(3)에 기재한 바와 같은 많은 이점을 갖고 있다. (1) 완전한 불휘발성이며, 또한 10¹⁵회 이상의 재기입 횟수가 가능하다. (2) 비파괴 판독이 가능하며, 리프레시 동작을 필요로 하지 않기 때문에 판독 사이클을 짧게 하는 것이 가능하다. (3) 전하 축적형 메모리 셀에 비하여, 방사선에 대한 내성이 강하다. MRAM의 단위 면적당 집적도, 기입, 판독 시간은, 대체로 DRAM과 같은 정도가 될 수 있는 것이 예상된다. 따라서 불휘발성이라는 큰 특색을 활용, 휴대 기기용 외부 기록 장치, LSI 혼재 용도, 또한 퍼스널 컴퓨터의 주기억 메모리에의 응용이 기대되고 있다.

현재 실용화의 검토가 진행되고 있는 MRAM에서는 메모리 셀에 자기 저항 소자로서 강자성 터널 접합을 형성하는 MTJ(Magnetic Tunnel Junction) 소자를 이용하고 있다(예를 들면, 비특허 문헌 1 참조). MTJ 소자는 주로 강자성층/절연층/강자성층으로 이루어지는 3층막으로 구성되고, 전류는 절연층을 터널로 하여 흐른다. 접합의 저항값은 양 강자성 금속층의 자화의 상대각의 여현(餘弦)에 비례하여 변화하고, 양 자화가 반평행한 경우에 극대값을 취한다. 이것이 TMR(Tunneling Magneto Resistive) 효과로, 예를 들면 NiFe/Co/Al₂O₃/Co/NiFe에서는, 50Oe 이하의 저자계에 있어서 25%를 넘는 자기 저항 변화율이 발견되었다.

MTJ 소자의 구조로서는, 자계 감도 개선을 목적으로 하여, 한쪽의 강자성체에 인접하여 반강자성체를 배치하고, 자화 방향을 고착시킨 소위 스핀밸브 구조가 알려져 있다(예를 들면, 비특허 문헌 2 참조). 또한, 자기 저항 변화율의 바이어스 의존성을 개선하기 위해서, 이중 터널 배리어를 설치한 것도 알려져 있다(예를 들면, 비특허 문헌 3 참조).

그러나 Gb급의 집적도를 갖는 MRAM을 개발하기 위해서는, 해결하여야 할 과제가 몇몇 남아 있다. 그 하나는, 기입 전류의 저감이다. 종래의 MRAM에서는 배 선에 전류를 흘려 이에 따라 발생한 자계로 MTJ 소자의 기록층의 자화 방향을 반전시킨다. 배선으로부터의 발생 자계 강도는 배선의 전류값, 및 배선과 MTJ 소자와의 사이의 거리에 의존하여 변화한다. 종래 알려져 있는 보고예에서는, 이 자계 강도는 대개 수 Oe/㎃ 정도이다. 또한, MTJ 소자의 기록층의 자화 방향 반전 임계치(이하 스위칭 자계 Hsw라고 정의함)는, 다음식과 같이 MTJ 소자의 자화 곤란축 방향의 사이즈(이하 셀 폭 w라고 정의함)에 반비례하여 증대한다.

여기서, 종래 알려져 있는 A의 값은 10∼20(Oe·㎛)이다.

배선의 신뢰성을 고려한 경우, 일렉트로 마이그레이션이 하나의 제한을 제공한다. 일렉트로 마이그레이션은 배선 전류 밀도로 가속되기 때문에, 현재 LSI 제조에 이용되고 있는 Al-Cu 배선, Cu 배선에서의 전류 밀도 상한은 각각 대개 10㎃/㎛², 100㎃/㎛² 정도이다. Gb급의 집적도 실현에 필요한 0.1㎛ 룰에서의 제조를 생각한 경우, Cu 배선을 이용한 경우라도 배선에 흘릴 수 있는 전류값의 상한은 1㎃ 정도로, 그에 따라 발생하는 자계의 값은 수 Oe 정도이다. 한편, 0.1㎛ 정도의 사이즈의 MTJ 소자의 스위칭 자계는 수학식 1에 따르면 수 10Oe 이상이 된다. 즉, 현재의 기술로서는 Gb급 MRAM의 실현은 매우 곤란하다.

이 점을 해결하기 위해서, 배선 주위에 고투자율을 갖는 자성 재료로 이루어지는 키퍼층 혹은 요크 구조(자기 회로)를 형성한 예가 제안되고 있다(예를 들면, 특허 문헌 1 내지 4 참조). 이들의 예는 모두 배선 주위에 발생한 자속을 키퍼층 혹은 요크 구조 내에 수속시키는 것으로, MTJ 소자 근방에서 발생하는 자계의 향상을 도모하여, 기입 전류치를 저감시키는 것을 의도한 것이다.

이들 중에, Gb급의 집적도 실현에 필요한 0.1㎛ 룰에서의 제조가 현실적인 구조로서는, 도 9에 도시한 바와 같은 「요크 구조」를 예로 들 수 있다. 도 9에 있어서, 2개의 MTJ 소자(1)의 각각에 대하여 전류 구동선(2)이 전기적으로 접속된다. 전류 구동선(2)은, AI 등의 저저항의 금속으로 이루어지는 배선 코어부(3)와, TaN 등의 배리어 메탈막(4)과, Ni 등의 고투자율막(5)으로 이루어진다. 고투자율막(5)은 자계를 유지하기 위한 요크로서 기능한다. 배리어 메탈막(4)은 배선 코어부(3)와 고투자율막(5)과의 사이에서 금속의 상호 확산을 방지하여, MRAM의 신뢰성을 향상시키기 위해서 배치된다.

특허 문헌 1 : 미국 특허 제5,940,319호 명세서

특허 문헌 2 : 미국 특허 제5,956,267호 명세서

특허 문헌 3 : 국제 공개 제00/10172호 팜플렛

특허 문헌 4 : 일본 특개평 8-306014호 공보

비특허 문헌 1 : Roy Scheuerlein, et al., A 10㎱ Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell, 「2000 ISSCC Digest of Technical Papers」, (미국), 2000년 2월, p.128-12

비 특허 문헌 2 : M Sato, et al., Spin-Valve-Like Properties of Ferromagnetic Tunnel Junctions, 「Jpn.J.Appl.Phys.」, 1997년, 제36권, Part2, p.200-201

비 특허 문헌 3 : K Inomata, et al., Spin-dependent tunneling between a soft ferromagnetic layer and hard magnetic nano particles, 「Jpn.J.Appl.Phys.」, 1997년, 제36권, Part 2, p.1380-1383

후술하는 바와 같이, 본 발명자에 따르면, 도 9에 도시한 요크 구조를 실제로 MRAM에 적용하면, 배선 저항의 증가나 접속 저항의 증가 등 몇몇의 문제가 발생하는 것이 발견되었다. 본 발명은, 이러한 종래 기술의 문제점에 감안하여 이루어진 것으로, 개량된 자기 회로 구조를 갖는 MRAM을 제공하는 것을 목적으로 한다.

본 발명의 제1 시점은, 자기 랜덤 액세스 메모리로서,

데이터를 기억하는 자기 저항 소자와,

상기 자기 저항 소자에 선택적으로 자계를 제공하는 전류 구동선과,

상기 전구 구동선으로부터의 자계를 유지하는 자기 회로

를 구비하고, 상기 전류 구동선은 상기 자기 저항 소자에 대향하는 제1면과, 상기 제1면과 반대측의 제2면과, 상기 제1 및 제2면 사이의 2개의 측면을 구비하고,

상기 자기 회로는, 상기 전류 구동선의 상기 제1 및 제2면측이 개방되도록 상기 전류 구동선의 상기 2개의 측면을 따라 연장하는 강자성 재료로 실질적으로 이루어지는 한쌍의 판 부재를 구비하는 것을 특징으로 한다.

본 발명의 제2 시점은, 자기 랜덤 액세스 메모리로서,

자기 저항 소자를 기억 소자로 하는 메모리 셀이, 매트릭스형으로 배치된 어드레스마다 배치된 메모리 셀 어레이와,

상기 메모리 셀 어레이의 각 행에 접속된 워드선과,

상기 메모리 셀 어레이의 각 열에 접속된 비트선과,

상기 워드선 및 상기 비트선 중 적어도 한쪽으로, 상기 자기 저항 소자에 선택적으로 자계를 제공하는 배선으로서 기능하는 전류 구동 배선의 각 쌍 사이에서, 상기 전류 구동선을 따라 연장하는 구획 벽을 구비하며, 상기 구획 벽 각각은, 인접하여 평행하게 연장되는 제1 및 제2 전류 구동선으로부터의 자계를 각각 유지하는 제1 및 제2 자기 회로의 일부를 형성하는 강자성 재료로 실질적으로 이루어지는 제1 및 제2 판 부재를 갖고, 상기 제1 및 제2 판 부재는 절연층에 의해서 상기 제1 및 제2 전류 구동선으로부터 전기적으로 절연되는 것을 특징으로 한다.

또한, 본 발명의 실시 형태에는 여러 단계의 발명이 포함되어 있고, 개시되는 복수의 구성 요건에서의 적당한 조합에 의해 여러 발명이 추출될 수 있다. 예를 들면, 실시 형태에 도시되는 전체 구성 요건으로부터 몇몇의 구성 요건이 생략되어 발명이 추출된 경우, 그 추출된 발명을 실시하는 경우에는 생략 부분이 주지 관용 기술로 적절하게 보충되는 것이다.

<발명의 실시 형태>

본 발명자는 본 발명의 개발의 과정에서, 도 9에 도시한 요크 구조를 실제로 MRAM에 적용한 경우에 발생하는 문제점에 대하여 연구를 행하였다. 그 결과, 이하에 기술하는 것 같은 지견을 얻었다.

즉, 0.1㎛ 룰 세대에서는, 전류 구동선(2)의 배선 폭은 대략 100㎚ 정도가 된다. 한편, 요크 구조를 이루는 고투자율막(5)의 막 두께로서는, 예를 들면 10㎚ 정도를 확보하는 것이 바람직하다. 또한, 배리어 메탈막(4)의 막 두께로서는, 예를 들면 5㎚ 정도를 확보하는 것이 바람직하다. 이 때문에, 도 9에 도시한 요크 구조를 형성하면, 100㎚의 배선 폭 중, 고투자율막(5)이 양측에서 10㎚ 씩 합계 20㎚ 정도를 차지하고, 배리어 메탈막(4)이 양측에서 5㎚ 씩 합계 10㎚ 정도를 차지하게 된다.

즉, 실제의 배선 재료의 여지는 100㎚-20㎚-10nm=70㎚ 정도로 감소한다. 이에 의해, 0.1㎛ 세대이면서, 실제의 배선 재료 폭은 70㎚ 정도로까지 감소한다. 그 결과, 배선 전류 밀도의 상승을 초래하고, 요크 구조를 이용하면서도 일렉트로 마이그레이션에 대한 충분한 신뢰성을 얻지 못할 가능성이 발생하게 된다.

또한, 도 9에 도시한 요크 구조에서는, 다음과 같은 문제도 있다. 즉, 전류 구동선(2)은 MRAM의 타입에 의해서, 예를 들면 하측의 스위칭 소자(도시하지 않음)에 전기적으로 접속된다. 이 경우, 도 9에 도시한 요크 구조에서는, 접속 저항으로서, 전류 구동선(2)의 바닥부에서, 고투자율막(5) 및 배리어 메탈막(4)의 저항값을 직렬로 포함하게 된다. MRAM은 MTJ 소자 저항의 수%∼수십%의 변화를 검출하는 것으로, 큰 직렬 저항을 끼우는 것은 판독 마진의 저하를 야기하여, 큰 문제가 된다.

이하에, 이러한 지견에 기초하여 구성된 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 또, 이하의 설명에 있어서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는, 동일 부호를 붙여, 중복설명은 필요한 경우에만 행한다.

(제1 실시 형태)

도 1은 본 발명의 제1 실시 형태에 따른 MRAM을 도시하는 블록도이다. 이 MRAM은 동기형의 메모리칩 구성을 갖는다.

이 MRAM은 매트릭스형으로 배치된 어드레스마다, 자기 저항 소자(MTJ 소자)를 기억 소자로 하는 메모리 셀(24)이 배치된 메모리 셀 어레이(21)를 갖는다. 메모리 셀 어레이(21)의 각 행에 워드선(22)이 접속되고, 메모리 셀 어레이(21)의 각 열에 비트선(23)이 접속된다. 또, 도 1에서는, 단순화를 위해, 워드선(22)은 기입 워드선 및 판독 워드선의 양자를 대표하는 것으로서 나타내고 있다.

워드선(22)을 선택하기 위해서, 행 어드레스 버퍼(11), 행 디코더(13, 15), 및 행 드라이버(14, 16)가 배치된다. 비트선(23)을 선택하기 위해, 열 어드레스 버퍼(12), 열 디코더(17), 및 열 드라이버(18)가 배치된다. 또한, 비트선(23)에는 기억 데이터의 판독을 행하기 위한 감지 회로(19)가 접속된다.

행 어드레스 버퍼(11) 및 열 어드레스 버퍼(12)는, 어드레스 신호 및 데이터 신호 등을 생성하는 제어부 CS1에 접속된다. 제어부 CS1은, 메모리 셀 어레이(21) 등과 동일 기판 위에 혼재되거나, 혹은 메모리 셀 어레이(21) 등과는 다른 소자로서 형성된다. 제어부 CS1로부터의 어드레스 신호는, 일단, 행 어드레스 버퍼(11) 및 열 어드레스 버퍼(12)에 각각 래치된다.

판독 시에는, 래치된 어드레스 신호에 기초하여, 행 디코더(13) 및 열 디코 더(17)로 행 및 열이 각각 선택된다. 기입 시는, 대상 메모리 셀(24)의 어드레스의 비트선(23)에 열 드라이버(18)로부터 전류가 흐르고, 동시에 대상 메모리 셀(24)의 어드레스에 상당하는 워드선(22)에, 좌우의 행 드라이버(14, 16)로부터, 기입하는 정보에 따른 전류가 인가된다.

도 2는 본 발명의 제1 실시 형태에 따른 MRAM의 2개의 메모리 셀에 상당하는 부분을 도시하는 평면도이고, 도 3 및 도 4는 각각 도 2의 III-III선 및 IV-IV선을 따른 단면도이다.

반도체 기판(40) 상에는 판독용 스위치 소자로서 MOS 트랜지스터(41)가 형성된다. MOS 트랜지스터(41)는, 기판(40)의 표면 내에 형성된 소스 확산층(42) 및 드레인 확산층(43)과, 기판(40)의 표면의 채널 영역 위에 게이트 절연막을 개재하여 배치된 게이트 전극(44)을 갖는다. 게이트 전극(44)은 도 3의 지면에 대하여 직교하여 연장되는 판독 워드선(도 1에서는 워드선(22)으로 대표적으로 도시)의 일부로 이루어진다. 소스 확산층(42)은 플러그(45)를 통하여 판독 소스선(46)에 접속된다.

한편, MOS 트랜지스터(41)의 드레인 확산층(43)은, 플러그(47, 49) 및 배선층(48, 50, 51)을 통하여 MTJ 소자(35)에 접속된다. MTJ 소자(35)는 배선층(51)과 한쪽의 기입용 전류 구동선인 비트선(57)(도 1에서는 비트선(23)으로 대표적으로 도시) 사이에 협지된다. MTJ 소자(35)의 바로 아래에는, 절연막을 개재하여 다른 쪽의 기입용 전류 구동선인 기입 워드선(56)(도 1에서는 워드선(22)으로 대표적으로 도시)가 배치된다. 기입 워드선(56)은 비트선(57)의 연장 방향(컬럼 방향)에 대하여 수직인 방향(로우 방향)으로 연장한다. 도 3 및 도 4에서, 부호 54, 55는 층간 절연막 및 소자 분리 절연막을 각각 나타낸다.

기입 워드선(56)과 비트선(57)은, 도 2에 도시한 바와 같이 상호 직교하여, 크로스매트릭스를 형성한다. 기입 워드선(56)과 비트선(57)과의 각 교점에 배치된 1개의 MTJ 소자(35)는, 도 1에 도시한 1개의 메모리 셀(24)에 대응한다. MTJ 소자(35)에는 기입 워드선(56)에 흐르는 전류 및 비트선(57)에 흐르는 전류에 의해 형성되는 자계에 의해 데이터가 기입된다. 또, 도 3 및 도 4에서는 비트선(57)이 기입 워드선(56)의 상측에 있는 구성을 나타내고 있지만, 반대의 구성도 가능하다.

도 3 및 도 4에 도시한 바와 같이, 기입 워드선(56) 및 비트선(57), 즉 양 기입용 전류 구동선은 단면에 있어서 폭에 대한 높이의 비(어스펙트비)가 1 이상, 바람직하게는 1.5∼3이 되도록 형성된다. 이와 같이, 전류 구동선이 세로 길이 장방형의 단면을 가짐으로써, 전류 구동선의 단면적이 증가하여 전류 밀도의 상승을 억제할 수 있다. 이에 의해, 전류 밀도로 가속되는 배선 내의 일렉트로 마이그레이션을 억제하여, MRAM의 신뢰성을 향상시킬 수 있다.

각 MTJ 소자(35)는 터널 배리어막(절연막)(36)을 협지하여 배치된 기록층(37)과 고착층(38)을 포함하는 스핀밸브 구조를 갖고, 기록층(37)에 데이터를 기억한다. 기록층(37)은 Fe, Ni, Co를 포함하는 강자성 합금의 단층 또는 다층막으로 이루어지는 강자성층으로 형성된다. 기록층(37)의 자화 용이축 방향은 기입 워드선(56)의 연장 방향에 대하여 직교한다. 기록층(37)의 저면은 배선층(51)에 전기적으로 접속된다.

한편, 고착층(38)은 터널 배리어막(36)측으로부터 강자성층 및 고보자력층이 적층된 적층 구조로부터 형성된다. 강자성층은 Fe, Ni, Co를 포함하는 강자성 합금의 단층 또는 다층막으로 이루어진다. 고보자력층은 적어도 한층의 PtMn 등의 반강자성체의 박막으로 이루어지는 반강자성층을 포함한다. 고보자력층의 상면은 비트선(57)에 전기적으로 접속된다.

또, MTJ 소자(35)는 이중 스핀밸브 구조의 MTJ 소자로 할 수 있게 된다. 이 경우, MTJ 소자(35)는 기록층을 협지하여 배치된 2개의 터널 배리어막과, 2개의 터널 배리어막의 외측에 배치된 2개의 고착층을 갖는다. 기록층 및 각 고착층의 구조는, 예를 들면 상술한 것과 마찬가지가 된다. 이중 스핀밸브 구조를 채용함으로써, 인가 전압에 대한 자기 저항 변화율의 감소를 저감할 수 있고, 또한 내압을 높일 수 있다.

각 기입 워드선(56)으로부터의 자계를 유지하기 위해서, 각 기입 워드선(56)에 대하여 자기 회로(60)가 배치된다. 각 자기 회로(60)는 기입 워드선(56)의 양측면 및 저면 상에 배치된 요크판(62)으로 이루어진다. 요크판(62)은 강자성 재료, 바람직하게는 고투자율을 갖는 연자성 재료로 실질적으로 이루어진다.

한편, 각 비트선(57)으로부터의 자계를 유지하기 위해서, 각 비트선(57)에 대하여 자기 회로(64)가 배치된다. 각 자기 회로(64)는 비트선(57)의 상하면측이 개방되도록 비트선(57)의 양측면을 따라 연장하는 한쌍의 판 부재(65, 66)로 이루어진다. 판 부재(65, 66)는 강자성 재료, 바람직하게는 고투자율을 갖는 연자성 재료로 실질적으로 이루어진다. 판 부재(65, 66)는, 비트선(57)의 상하면측을 개 방 상태로 하고 있기 때문에, 다층 배선 구조에 대하여 비트선(57)을 용이하고 또한 확실하게 전기적으로 접속을 할 수 있다. 즉, 자기 회로(64)의 구성 부재에 의한 직렬 저항 성분을 배선 구조로부터 제거할 수 있기 때문에, 판독 마진의 향상을 도모할 수 있다.

각 자기 회로(64)의 판 부재(65, 66) 각각은, 층간 절연막(54) 중에 매립되고, 층간 절연막(54)에 의해서 대응하는 비트선(57)으로부터 전기적으로 절연된다. 판 부재(65, 66) 각각은, 수직 방향에서 비트선(57)의 상면 및 저면을 넘어서 연장되는 길이를 갖는다. 즉, 판 부재(65, 66) 각각의 높이는, 비트선(57)의 높이(상하면 사이의 거리)보다도 커지도록 설정된다. 또한, 판 부재(65, 66) 각각의 꼭대기부에는 비트선(57)측을 향하여 경사진 부분(67)이 형성된다. 이러한 판 부재(65, 66)에 의해, 비트선(57)으로부터의 자계를 확실하게 유지할 수 있다.

상호 인접하는 한쌍의 비트선(57) 사이에서, 좌측의 비트선(57)의 우측의 판 부재(66)(도 4 중 부호 66a 참조)와, 우측의 비트선(57)의 좌측의 판 부재(65)(도 4 중 부호 65b 참조)는, 일체적으로 형성된 U자형의 막의 일부로 이루어진다. U자형의 막의 오목부, 즉 2개의 판 부재(66a, 65b) 사이에는 절연층이 매립되어, 전체로서 구획 벽(68)이 형성된다. 즉, 구획 벽(68)은 한쌍의 비트선(57) 사이의 중앙에 이들에 따라서 평행하게 연장하게 된다.

이와 같이, 상호 인접하는 한쌍의 비트선(57) 사이에서 자기 회로(64)의 판 부재(65, 66)를 실질적으로 공용함으로써, MRAM에서의 자기 회로(64)의 점유율이 저하한다. 따라서, 그 만큼, 전류 구동선에 충분한 단면적을 확보하는 것이 가능 하게 된다. 또, 자기 회로(64)의 판 부재(65, 66)와 비트선(57)과는, 층간 절연막(54)으로 격리된다. 이 경우, 도 9에 도시한 종래의 구조에 있어서 배선 코어부(3)와 고투자율막(5)과의 사이에서 금속의 상호 확산을 방지하기 위해서 배치되는 배리어 메탈막(4)을 생략하는 것이 가능하게 된다. 이에 의해, MRAM의 신뢰성을 향상시킴과 함께, 제조 공정수를 삭감할 수 있다.

본 실시 형태와 같이, 비트선(전류 구동선)(57)의 어스펙트비가 높은 경우, 자기 회로(64)의 판 부재(65, 66)를 배선의 측면에만 배치해도, MTJ 소자(35)에 인가되는 자계를 효과적으로 증가하는 것이 가능하다. 일례로서, 어스펙트비가 2인 전류 구동선에 대하여, 본 실시 형태의 자기 회로(64)를 배치한 경우와, 하지 않는 경우에 대하여 실험을 행하였다. 그 결과, 전류 구동선에 동일한 전류를 통했을 때에 MTJ 소자(35) 근방에서 발생되는 자계의 비는 약 1:3(즉, 본 실시 형태는 약 3배의 자계)이었다. 또한, 이 효과는 비트선(57)의 높이에 대하여 판 부재(65, 66)의 높이를 크게 할수록 높아졌다.

상술된 바와 같이, 자기 회로(60, 64)의 요크판(62), 판 부재(65, 66)는 강자성 재료, 바람직하게는 고투자율을 갖는 연자성 재료로 실질적으로 이루어진다. 구체적으로는, 이들의 부재의 재료로서, 고투자율을 갖는 자성 재료인 퍼멀로이, Mo 첨가 퍼멀로이 등의 Ni기 합금, 센더스트, 파인메트 등의 Fe기 합금을 이용할 수 있다. 또한 페라이트 등의 산화물 강자성체도 이용하는 것이 가능하다.

MRAM의 기입 동작에서의 기입 전류의 펄스 폭은 통상 100㎱ 이하이다. 그 때문에, 자기 회로의 재료는, 기입 전류 펄스에 대하여 그 자화 응답이 추종 가능 한 특성을 갖고 있는 것이 필요하다. 그 목적으로부터, (1) 처음 투자율이 적어도 100 이상인 것, (2) 포화 자화가 작은 것, (3) 재료의 비저항이 높은 것, 등을 만족하는 것이 바람직하다. 이들이 조건을 만족시키기 위해서, 상술한 합금에 입계 석출물을 만들기 쉬운 첨가물, 예를 들면 Si, B 등의 메터로이드나, Cu, Cr, V 등의 금속을 가하는 처리 등을 행함으로써, 해당 합금의 미결정 집합체 또는 비정질을 형성할 수 있다. 또, 자기 회로 내의 자구 제어를 행할 목적으로, 형상을 최적화하는 것도 가능하다.

(제2 실시 형태)

도 5는 본 발명의 제2 실시 형태에 따른 MRAM의 4개의 메모리 셀에 상당하는 부분을 도시하는 평면도이고, 도 6 및 도 7은 각각 도 5의 VI-VI선 및 VII-VII선을 따른 단면도이다. 이 MRAM은 소위 크로스 포인트형 구조를 갖는다. 또, 본 실시 형태에 따른 MRAM의 전체의 구성을 도시하는 블록도는 도 1에 도시하는 것과 실질적으로 동일하다

기판(40) 상의 층간 절연막(54) 내에 복수의 워드선(도 1에서는 워드선(22)으로 대표적으로 도시)(72)과 복수의 비트선(도 1에서는 비트선(23)으로 대표적으로 도시)(다른 쪽의 전류 구동선)(74)이 서로 직행하여 배치된다. 워드선(72)과 비트선(74)과의 각 교점에는 MTJ 소자(35)가 배치된다. 각 MTJ 소자(35)는, 터널 배리어막(절연막)(36)을 협지하여 배치된 기록층(37)과 고착층(38)을 포함하는 스핀밸브 구조를 갖고 기록층(37)에 데이터를 기억한다.

워드선(72) 및 비트선(74)은 단면에 있어서 폭에 대한 높이의 비(어스펙트 비)가 1 이상, 바람직하게는 1.5∼3이 되도록 형성된다. 워드선(72) 및 비트선(74) 각각은 배선부(73, 75)를 통하여 MTJ 소자(35)에 전기적으로 접속된다. 워드선(72) 및 비트선(74)은 데이터의 기입 및 판독의 양방인 경우에 공통으로 사용된다. 즉, MTJ 소자(35)에는 각각이 전류 구동선으로서 기능하는 워드선(72) 및 비트선(74)에 흐르는 전류에 의해 형성되는 자계에 의해 데이터가 기입된다. 또, 도 6 및 도 7에서는 비트선(74)이 워드선(72)의 상측에 있는 구성을 나타내고 있지만, 반대의 구성도 가능하다.

이러한 구성의 크로스 포인트형의 MRAM에서는, 기입 시에 발생하는 워드선(72) 및 비트선(74) 사이의 전위차에 주의가 필요하다. 즉, MTJ 소자(35)에 데이터를 기입할 때, 기입 전류에 의해 워드선(72)과 비트선(74)과의 사이에 고전압이 발생하는 경우가 있다. 워드선(72)과 비트선(74)과는 전기적으로 접속되어 있기 때문에, 해당 고전압에 의해 터널 배리어막(36)이 절연 파괴될 가능성이 있다. 이 문제를 회피하기 위해서, 예를 들면 MTJ 소자(35)에 직렬로 정류 작용을 갖는 소자를 접속하는, 또는 MTJ 소자(35) 자체에 정류 작용을 갖게 할 수 있다. 혹은, 회로적인 고안에 의해 MTJ 소자(35)에 고전압이 인가되는 것을 피할 수도 있다.

각 비트선(74)으로부터의 자계를 유지하기 위해서, 각 비트선(74)에 대하여 자기 회로(64)가 배치된다. 즉, 각 자기 회로(64)는 비트선(74)의 상하면측이 개방되도록 비트선(57)의 양측면을 따라 연장하는 한쌍의 판 부재(65, 66)로 이루어진다. 도 6에 도시한 자기 회로(64)는, 도 3에 도시한 자기 회로(64)와 실질적으 로 동일한 위치에서, 동일한 재료 및 동일한 구조로 구성되기 때문에, 여기서는 설명을 생략한다.

한편, 각 워드선(72)으로부터의 자계를 유지하기 위해서, 각 워드선(72)에 대하여, 자기 회로(84)가 배치된다. 각 자기 회로(84)는, 워드선(72)의 상하면측이 개방되도록 워드선(72)의 양측면을 따라 연장하는 한쌍의 판 부재(85, 86)로 이루어진다. 판 부재(85, 86)는, 도 3에 도시한 자기 회로(64)의 판 부재(65, 66)와 마찬가지의 재료로 실질적으로 이루어진다.

각 자기 회로(84)의 판 부재(85, 86) 각각은 층간 절연막(54) 중에 매립되어, 층간 절연막(54)에 의해서 대응의 워드선(72)으로부터 전기적으로 절연된다. 판 부재(85, 86) 각각은, 수직 방향에서, 워드선(72)의 상면 및 저면을 넘어서 연장되는 길이를 갖는다. 또한, 판 부재(85, 86)의 각각의 꼭대기부에는 워드선(72)측을 향하여 경사진 부분(87)이 형성된다.

상호 인접하는 한쌍의 워드선(72) 사이에서, 좌측의 워드선(72)의 우측의 판 부재(86)(도 6 중 부호 86a 참조)와, 우측의 워드선(72)의 좌측의 판 부재(85)(도 6 중 부호 85b 참조)는, 일체적으로 형성된 U자형의 막의 일부로 이루어진다. U자형의 막의 오목부, 즉, 2개의 판 부재(86a, 85b) 사이에는 절연층이 매립되어, 전체로서 구획 벽(88)이 형성된다. 즉, 구획 벽(88)은 한쌍의 워드선(72) 사이의 중앙에 이들에 따라서 평행하게 연장하게 된다.

이러한 구성의 자기 회로(84)를 워드선(72)에 적용함으로써, 도 3에 도시한 자기 회로(64)와 마찬가지인 효과를 워드선(72)에 관련하여 얻을 수 있다.

도 8은 제2 실시 형태의 변경 예에 따른 MRAM을 도시하는 단면도이고, 도 5의 VI-VI선에 대응하는 부분을 도시한다. 이 변경 예에서는, 상호 인접하는 한쌍의 워드선(72) 사이에서, 도 6에 도시한 구획 벽(88)과는 다른 구조의 구획 벽(90)이 배치된다.

구체적으로는, 상호 인접하는 한쌍의 워드선(72) 사이에서, 좌측의 워드선(72)의 우측의 판 부재(86)(도 6 중 부호 86a 참조)와, 우측의 워드선(72)의 좌측의 판 부재(85)(도 6 중 부호 85b 참조)와는 완전하게 분리된다(전기적으로 절연된다). 이 구조는 도 6에 도시한 판 부재(86a, 85b)를 포함하는 U자형의 막의 바닥부를 이방성 에칭에 의해 제거함으로써 형성할 수 있다. 2개의 판 부재(86a, 85b) 사이에는 절연층이 매립되어, 전체로서 구획 벽(90)이 형성된다. 즉, 구획 벽(90)은 한쌍의 워드선(72) 사이의 중앙에 이들에 따라서 평행하게 연장하게 된다.

이 변경 예에 따르면, 워드선(72)에 전류를 흘림으로써 발생한 자계는, 판 부재(85, 86)에 의해 효과적으로 MTJ 소자(35) 근방에 집중된다. 또한, 근접하는 판 부재(86a, 85b)가 역 방향으로 자화되기 때문에, 자화된 판 부재(85, 56)로부터의 누설 자계는 효과적으로 차폐된다. 이 때문에, 인접하는 MTJ 소자로의 누설 자계에 의한 오기입 마진이 향상된다.

또, 상기 제1 및 제2 실시 형태에 있어서는, 자기 저항 소자로서, 터널 배리어막을 강자성층으로 협지한 MTJ 소자(35)를 이용하고 있다. 그러나, 제1 및 제2 실시 형태는, 자기 저항 소자로서, 도전막을 강자성층으로 협지한 GMR(Giant Magneto Resistive) 효과를 이용하는 소자를 이용하는 경우에도 적용할 수 있다. 그 외에, 본 발명의 사상의 범주에 있어서, 당업자이면, 각종 변경예 및 수정예를 상도할 수 있을 것이며, 이들 변경예 및 수정예에 대해서도 본 발명의 범위에 속하는 것으로 이해된다.

본 발명에 따르면, 개량된 자기 회로 구조를 갖는 MRAM을 제공할 수 있다.

Claims

데이터를 기억하는 자기 저항 소자와,

상기 자기 저항 소자에 선택적으로 자계를 제공하는 전류 구동선과,

상기 전류 구동선으로부터의 자계를 유지하는 자기 회로를 구비하고,

상기 전류 구동선은 상기 자기 저항 소자에 대향하는 제1면과, 상기 제1면과 반대측의 제2면과, 상기 제1 및 제2면 사이의 2개의 측면을 구비하고,

상기 자기 회로는 상기 전류 구동선의 상기 제1 및 제2면측이 개방되도록 상기 전류 구동선의 상기 2개의 측면을 따라 연장하는 강자성 재료로 이루어지는 한쌍의 판 부재를 구비하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제1항에 있어서,

상기 한쌍의 판 부재는, 고투자율을 갖는 연자성 재료로 이루어지는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제1항에 있어서,

상기 한쌍의 판 부재 각각은 상기 전류 구동선의 상기 제1 및 제2면 사이의 거리보다도 큰 높이를 갖는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제1항에 있어서,

상기 한쌍의 판 부재는 절연층에 의해서 상기 전류 구동선으로부터 전기적으로 절연되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제1항에 있어서,

상기 전류 구동선의 상기 제2면은, 상기 자기 저항 소자에 전기적으로 접속되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제1항에 있어서,

상기 전류 구동선의 상기 제2면은, 절연층에 의해서 상기 자기 저항 소자로부터 전기적으로 절연되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제1항에 있어서,

상기 전류 구동선의 상기 2개의 측면 사이의 거리에 대한, 상기 제1 및 제2면 사이의 거리의 비가 1 이상인 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제1항에 있어서,

상기 자기 저항 소자, 상기 전류 구동선, 및 상기 자기 회로는, 상호 인접하는 한쌍의 자기 저항 소자, 한쌍의 전류 구동선, 및 한쌍의 자기 회로를 각각 구비하며, 상기 한쌍의 전류 구동선 사이에 위치하는 상기 한쌍의 자기 회로의 인접하는 2개의 판 부재는, 상기 한쌍의 전류 구동선 사이의 중앙에 위치하는 구획 벽을 형성하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제8항에 있어서,

상기 인접하는 2개의 판 부재 사이에 절연층이 개재하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제9항에 있어서,

상기 인접하는 2개의 판 부재는 전기적으로 절연되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제8항 또는 제9항에 있어서,

상기 인접하는 2개의 판 부재는, 일체적인 막의 일부로 이루어지는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
자기 저항 소자를 기억 소자로 하는 메모리 셀이, 매트릭스형으로 배치된 어드레스마다 배치된 메모리 셀 어레이와,

상기 메모리 셀 어레이의 각 행에 접속된 워드선과,

상기 메모리 셀 어레이의 각 열에 접속된 비트선과,

상기 워드선 및 상기 비트선 중 적어도 한쪽으로, 상기 자기 저항 소자에 선택적으로 자계를 제공하는 배선으로서 기능하는 전류 구동 배선의 각 쌍 사이에서, 상기 전류 구동 배선을 따라 연장하는 구획 벽을 구비하며,

상기 구획 벽 각각은, 인접하여 평행하게 연장되는 제1 및 제2 전류 구동 배선으로부터의 자계를 각각 유지하는 제1 및 제2 자기 회로의 일부를 형성하는 강자성 재료로 이루어지는 제1 및 제2 판 부재를 갖고, 상기 제1 및 제2 판 부재는 절연층에 의해서 상기 제1 및 제2 전류 구동 배선으로부터 전기적으로 절연되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제12항에 있어서,

상기 제1 및 제2 판 부재 사이에 절연층이 개재하는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제13항에 있어서,

상기 제1 및 제2 판 부재는 전기적으로 절연되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제12항 또는 제13항에 있어서,

상기 제1 및 제2 판 부재는, 일체적인 막의 일부로 이루어지는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제12항에 있어서,

상기 제1 및 제2 판 부재 각각은, 상기 전류 구동 배선의 높이보다도 큰 높이를 갖는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제12항에 있어서,

상기 전류 구동 배선은, 상기 자기 저항 소자에 전기적으로 접속되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제12항에 있어서,

상기 전류 구동 배선은, 절연층에 의해 상기 자기 저항 소자로부터 전기적으로 절연되는 것을 특징으로 하는 자기 랜덤 액세스 메모리.
제12항에 있어서,

상기 제1 및 제2 판 부재는 고투자율을 갖는 연자성 재료로 이루어지는 것을 특징으로 자기 랜덤 액세스 메모리.