KR100579686B1 - 자기 메모리 디바이스 - Google Patents

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Abstract

자기 메모리 디바이스는 제1 평면 상에 매트릭스 형태로 배치되는 복수의 자기 저항 효과 소자, 제1 평면과 다른 제2 평면 상에 자기 저항 효과 소자와 인접하여 배치되는 복수의 제1 기입선, 복수의 제1 기입선으로부터 원하는 하나를 선택하는 제1 어드레스 디코더, 제2 평면과 다른 제3 평면 상에 복수의 제1 기입선을 교차시키고, 제2 평면 상의 복수의 자기 저항 효과 소자에 인접하고 복수의 제1 기입선에 평행한 부분을 구비하는 복수의 제2 기입선, 및 복수의 제2 기입선으로부터 원하는 하나를 선택하는 제2 어드레스 디코더를 포함한다.
자기 메모리 디바이스, 강자성 재료, 메모리, 강자성 터널링 접합, 기입

Description

자기 메모리 디바이스{MAGNETIC MEMORY DEVICE}
도 1은 본 발명에 따른 제1 실시예의 메모리 셀 레이아웃을 도시한 개략도.
도 2a는 도 1의 선 2A-2A에 따른 단면도.
도 2b는 도 1의 선 2B-2B에 따른 단면도.
도 3은 본 발명에 따른 실시예들에서 메모리 셀 어레이의 구조를 전형적으로 도시한 블록도.
도 4a는 종래 교차 지점 방법에서 기입 동작 동안의 셀 선택 원리를 도시한 도면.
도 4b는 제1 실시예에서 기입 동작 동안의 셀 선택 원리를 도시한 도면.
도 5a 내지 5c는 제1 실시예의 제1 및 제2 기입선의 교차 형태의 변동을 전형적으로 도시한 도면.
도 6은 제2 실시예의 메모리 셀 레이아웃을 전형적으로 도시한 도면.
도 7a는 도 6의 선 7A-7A에 따른 단면도.
도 7b는 도 6의 선 7B-7B에 따른 단면도.
도 8은 제3 실시예의 메모리 셀 레이아웃을 도시한 개략도.
도 9는 제4 실시예의 메모리 셀 레이아웃을 도시한 개략도.
도 10은 제5 실시예의 메모리 셀 레이아웃을 도시한 개략도.
도 11은 제6 내지 제9 실시예에 따른 자기 메모리 소자의 기본 구조를 도시한 투시도.
도 12는 종래 교차 지점에서 MTJ 셀의 배치을 도시한 전형적인 투시도.
도 13은 종래 스위칭 자계 곡선(B)와 본 발명에 따른 기본 구조를 이용하는 경우에 얻어지는 스위칭 자계 곡선(A)를 비교한 도면.
도 14는 제6 실시예에 따른 자기 메모리 디바이스의 아키텍쳐를 도시한 회로도.
도 15는 제7 실시예에 따른 자기 메모리 디바이스의 아키텍쳐를 도시한 회로도.
도 16은 제8 실시예에 따른 자기 메모리 디바이스의 아키텍쳐를 도시한 회로도
도 17은 종래 스위칭 자계 곡선(D)와 제8 실시예에 따른 자기 메모리 디바이스의 스위칭 자계 곡선(C)를 비교한 도면.
도 18은 제9 실시예에 따른 자기 메모리 디바이스의 아키텍쳐를 도시한 회로도.
도 19는 제9 실시예의 상부 배선, 하부 배선 및 MTJ 셀의 상태를 도시한 개략적인 평면도.
도 20은 제9 실시예에서의 하나의 메모리 셀을 도시한 개략적인 단면도.
도 21은 제10 실시예의 메모리 셀 레이아웃을 도시한 개략도.
도 22a는 도 21의 선 22A-22A에 따른 단면도.
도 22b는 도 21의 선 22B-22B에 따른 단면도.
도 23은 제10 실시예의 메모리 셀 구조를 도시한 개략적인 레이아웃 도면.
도 24a 및 24b는 제11 실시예의 메모리 셀 구조를 도시한 개략적인 레이아웃 도면.
도 25는 제11 실시예에서 기입 동작 동안의 셀 선택 원리를 도시한 도면.
도 26은 제12 실시예에서 메모리 셀 레이아웃을 도시한 개략도.
도 27a는 도 26의 27A-27A 선에 따른 단면도.
도 27b는 도 26의 27B-27B 선에 따른 단면도.
도 28은 소프트 자기 바이어스 층을 포함하는 자기 메모리 디바이스의 기본 구조를 도시한 개략적인 평면도.
도 29a 내지 29d는 소프트 자기 바이어스 층을 포함하는 자기 메모리 디바이스의 셀 형상(평면도)의 예들을 도시한 타입 도면.
도 30은 제8 실시예에 따른 자기 메모리 디바이스의 스위칭 자계 곡선(F)와 제13 실시예에 따른 자기 메모리 디바이스의 스위칭 자계 곡선(E)를 비교한 도면.
도 31은 본 발명에 따른 실시예에 이용되는 MTJ 셀의 층 구조의 일례를 도시한 소자 단면도.
도 32는 본 발명에 따른 실시예에 이용되는 MTJ 셀의 층 구조의 다른 일례를 도시한 소자 단면도.
도 33은 본 발명에 따른 실시예에 이용되는 MTJ 셀의 층 구조의 또 다른 예를 도시한 소자 단면도.
<도면의 주요 부호에 대한 간단한 설명>
11, 12 : 제1 기입선
21, 22 : 제2 기입선
31, 32 : 콘택트 홀
101, 102 : MTJ 소자(셀)
본 출원은 2001년 3월 27자로 출원된 종래 일본 특허 공보 제2001-090768호 및 2001년 3월 29일자로 제출된 제2001-095976호의 우선권을 주장하며, 이들 모두의 전체 내용은 참조로서 본원에 포함된다.
본 발명은 강자성 재료를 이용한 자기 메모리 디바이스에 관한 것으로, 특히 강자성 터널링 접합(MTJ)을 이용하는 불휘발성 고체 메모리에 관한 것이다.
최근, 유전체의 한 층이 2개의 자기 금속 층들 사이에 개재되는 샌드위치 막(sandwich film)에서, 막 표면으로의 터널링 전류를 수직 방향으로 통과시키고 이 터널링 전류를 이용함으로써 저항 변화를 판독할 수 있는 자기 저항 효과 소자를 발견했고, 이는 소위 MTJ 소자(Magnetic Tunnel Junction element)라 불린다.
강자성 터널링 접합에 대해서는, 20% 이상인 자기 저항의 변화율이 얻어질 수 있다는 사실이 보고되었다(예를 들면, J. Appl. Phys. 79,4724(1996) 참조). 그러므로, 자기 헤드 또는 자기 랜덤 액세스 메모리(MRAM)로의 응용 가능성이 증가되었다(USP 제5,640,343호 및 USP 제5,734,605호 참조). 이러한 강자성 터널링 접합은 0.4nm 내지 2.0nm의 두께를 갖는 얇은 Al 층의 막을 강자성 전극 상에 형성한 후 그 표면을 순수 산소 또는 산소 글로(glow) 방전 또는 산소 라디칼(radical)에 노출시킴으로써 AlOx를 포함하는 터널링 배리어 층을 형성한다.
또한, 반강자성 층이 강자성 1종 터널링 접합의 하나의 강자성 층에 주어지는 구조를 갖고, 강자성 층이 자기 고착층(magnetically pinned layer)으로서 결정되는 강자성 1종 터널링 접합이 제안되었다(일본 특개평 제10-4227호 참조). 그러나, 이러한 강자성 터널링 접합 소자(강자성 1종 터널링 접합)도 마찬가지로 원하는 출력 전압값을 얻기 위해 강자성 터널링 접합 소자에 인가되는 전압값을 증가시키는 경우 자기 저항의 변화율(MR 비)이 크게 감소한다는 문제를 가지고 있다.
또한, 자기 입자들이 유전체에 분산되는 자성 입자들을 갖는 강자성 터널링 접합 또는 강자성 2종 터널링 접합이 제안되어 있다(일본 특원평 제9-260743호, Phys. Rev. B 56(10), R5747(1997), Journal of the Magnetic Society of Japan 23, 4-2, (1999), Appl. Phys. Lett. 73(19), 2829(1998)). 이들 접합에서, 20% 이상의 자기 저항 변화율이 얻어질 수 있으므로, 자기 헤드 또는 자기 저항 메모리 디바이스로의 응용 가능성이 대두되었다.
이러한 강자성 2종 터널링 접합에서, 바이어스 전압에 의해 수반되는 MR 비율의 감소가 강자성 1종 터널링 접합에 비해 작으므로, 이들은 큰 출력을 얻을 수 있다는 특성을 가지고 있다.
강자성 1종 또는 2종 터널링 접합을 이용하는 자기 메모리 소자는 불휘발성이고, 기입/판독 시간이 10nsec 이하로 빠르고, 잠재적으로는, 재기입 횟수가 1015 이상이고, 셀 크기는 DRAM(Dynamic Random Access Memory) 정도로 작게 축소될 수도 있다.
특히, 강자성 2종 터널링 접합을 이용하는 자기 메모리 소자는, 상기 설명한 바와 같이 원하는 출력 전압값을 얻기 위해 강자성 터널링 접합 소자에 인가되는 전압값이 증가되더라도 자기 저항의 변화율의 감소를 억제할 수 있고, 따라서 큰 출력 전압이 보장될 수 있으므로, 자기 메모리 소자로서 바람직한 특성을 나타낸다.
그러나, 강자성 1종 또는 2종 터널링 접합을 이용하는 자기 메모리 소자는 강자성 재료를 활용하므로, 메모리 밀도가 증가되고 강자성 터널링 접합의 셀 폭이 감소되는 경우, FeRAM(Ferroeletric Random Access Memory), 플래시 메모리 등과 같은 경쟁 메모리에 비해, 기입 동안의 전력 소비가 커진다고 하는 문제를 가지고 있다.
스위칭 자계가 증가되는 경우, 기입 동안의 전력 소비가 증가할 뿐만 아니라 고밀도 MRAM(Magnetic Random Access Memory)이 구현되고 설계 룰이 최소화되는 경우에 EM(Electro-Migration) 스핀을 반전(inverting)시키기 위해 워드선 및 비트선에 흐르는 전류의 밀도가 증가되고, 문제가 발생한다.
설계 룰이 0.1㎛인 경우에 MTJ 셀 평면 내의 방향으로의 전자계 분포 및 강도에 대한 전자계 시뮬레이션의 결과에 기초하면, 배선에 흐르도록 야기되는 전류 밀도가 5×106A/cm2인 경우에도 전자계의 강도는 가장 높아야 10 에르스텟(Oe) 정도라고 알려져 있다.
또한, MRAM의 밀도가 대략 1Gbit이고 인접 셀들간의 거리가 대략 0.1㎛인 경우, 인접 셀들에 인가되는 자계는 배선 상의 셀들에게 인가되는 자계의 대략 80%가 되고, 셀들간의 간섭, 즉 소위 크로스토크라는 문제가 발생할 수 있다.
크로스토크의 문제를 해결하기 위해, 인접 셀들간의 자화 용이축(magnetization easy axis)의 방향을 다른 방향으로 변경하는 것이 제안되어 있다(USP 제6,005,800호 참조). 이러한 방법을 이용하기 위해서는 셀의 형상이 변동없이 형성되어야 된다. 그러나, MRAM의 밀도가 증가되고 셀 크기가 감소된 경우, 가고 정확도를 제어하기 곤란하고, 셀의 스위칭 자계에 변동이 존재하게 되어, 크로스토크를 거의 제거할 수 없다고 하는 문제가 발생한다.
더구나, 스위칭 자계의 크기는 MTJ의 셀 크기, 셀 형상, 재료의 자화 특성, 막 두께 등에 의존된다. 예를 들면, MTJ의 셀 크기가 상기 설명한 바와 같이 작게 된 경우, 스핀의 스위칭 자계는 감자장(demagnitizing field)계의 영향으로 인해 증가된다.
셀 형상에 대해서는, 사각형 셀 형상의 경우에 단부(end portion)에 자구가 생성되고, 포잔류 자기(remanencce)화전류 자속밀도가 감소되며, 단차형 바크하우센(Bakhausen) 점프가 발생한다. 뿐만 아니라, 자구가 생성되는 방식에 따라 스위칭 자계내에 변동이 발생된다. 셀 형상이 타원인 경우, 자구 구조가 얻어질 수 있고, MR 비가 저하되지 않는다. 그러나, 셀 폭의 감소의 기능으로서 스위칭 자계가 크게 증가한다는 문제점이 있다.
또한, 이들 문제들을 해결하기 위해서는, 비트 및 워드선이 거의 직각으로 서로 교차하는 부분에 자기 메모리 셀이 제공되고 셀의 형상이 자화 용이축에 대해 비대칭인 것을 특징으로 하는 구조, 및 용이축이 배선 방향으로부터 다소 경사진 구조(USP 제6,104,633호 참조)가 제안되어 있다.
그러나, 형상 제어에 대해서는, 상기 설명한 바와 같이, MRAM의 밀도가 증가되고 셀 크기가 감소된 경우, 가공 정확도가 바람직하지 않게 제어될 수 있고, 셀의 스위칭 자계에 변동이 생성된다.
또한, 셀의 용이축이 배선 방향으로부터 다소 기울어진 구조에서는, 스위칭 자계가 감소되지만, 밀도가 증가되는 경우 크로스토크의 문제가 심각하게 된다.
이러한 문제들(크로스토크에 의해 수반되는 스위칭 자계의 증가 및 셀 폭의 감소)을 해결하기 위해, 자기 실드가 배선에 제공되어야 하는 것을 고려할 수 있다(USP 제5,659,499호, USP 제5,940,319호, 및 WO 제200010172호 참조). 자기 실드가 배선에 제공되는 경우, 전자계의 값이 증가될 뿐만 아니라, 크로스토크의 문제도 해결될 수 있다.
비트선 및 워드선의 단면 어스펙트(aspect) 비가 1:2이고 비트선과 기록 층간 및 워드선과 기록 층간의 거리가 각각 10nm 및 50nm이며, 그들로 흐르도록 야기되는 전류 밀도가 현실적인 값인 2.5×106A/cm2이라고 가정하면, MTJ 셀에서 생성되는 전류 자계는 87 에르스텟(Oe)이다. 그러나, 큰 MR 비를 갖는 Co-Fe에서 가장 소프트한 Co90Fe10을 이용함으로써 셀 폭이 0.1㎛ 미만으로 결정되는 경우, 스위칭 자계는 대략 200 에르스텟(Oe)에 달하고, 1Gbit MRAM을 실현하기 위해서는 추가적인 새로운 셀 구조 및 메모리 구조가 요구된다.
또한, HDD(Hard Disk Driver)를 위한 자기 헤드 재료로서 강자성 터널링 접합을 이용하는 경우에, 바크하우센 노이즈를 줄이기 위해 강자성 터널링 접합에 인접하여 하드 바이어스 층이 제공되는 구조가 제안되어 있다(USP 제5,729,410호 및 USP 제5,966,012호 참조). 그러나, 하드 바이어스 층을 이용하는 것은 스위칭 자계를 줄이는데 바람직하지 못하다.
상기 설명한 바와 같이, MRAM의 밀도가 증가된 경우, MRAM은 FeRAM, 플래시 메모리 등과 같은 경쟁 메모리에 비해 기록 동안의 큰 전력 소비의 문제, 크로스토크의 문제, 및 일렉트로 마이그레이션(EM, electromigration)의 문제를 가지고 있다.
그러므로, 기록 동안의 전력 소비를 줄일 수 있고 문제나 크로스토크 또는 EM을 갖지 않는 메모리 구조 및 배선 구조를 갖는 자기 메모리 디바이스의 실현이 요구된다.
본 발명의 제1 양태에 따르면, 제1 평면 상에 행렬로 배치되는 복수의 자기 저항 효과 소자; 각각이, 제1 평면과는 다른 제2 평면 상에 자기 저항 효과 소자와 인접하여 배치되는 복수의 제1 기입선; 복수의 제1 기입선으로부터 원하는 하나의 기입선을 선택하는 제1 어드레스 디코더; 제2 평면과는 다른 제3 평면 상에서 복수의 제1 기입선을 교차시키고, 제2 평면 상에서 복수의 자기 저항 효과 소자에 인접하고 복수의 제1 기입선에 평행한 부분을 갖는 복수의 제2 기입선; 및 복수의 제2 기입선으로부터 원하는 하나의 기입선을 선택하는 제2 어드레스 디코더를 포함하는 자기 메모리 디바이스가 제공된다.
본 발명의 제2 양태에 따르면, 제1 평면 상에 배치되는 제1 기입선; 제1 평면과 다른 제2 평면 상에 배치되고, 제1 기입선의 일 측 바로 상부에 제1 기입선에 수직인 한 방향으로부터 배치되는 제1 부분과, 그 일 단부에서 한쪽이 제1 부분에 접속되고 제1 기입선을 오버랩하는 제2 부분과, 제1 부분의 반대쪽 상에서 제1 기입선에 수직이 되도록 제2 부분의 나머지 단부에서 제2 부분의 다른 측에 접속되는 제3 부분을 구비하는 제2 기입선 - (여기서, a가 제1 및 제2 기입선의 선폭이고 b가 제2 기입선의 제1 부분의 중앙선과 제3 부분의 중앙선간의 최단 거리인 경우에 2a>b>0인 관계가 제공됨) - ; 및 제1 기입선과 제2 기입선의 제2 부분과의 사이에 개재되고, 제1 기입선이나 제2 기입선 중 어느 하나에 접속되는 자기 저항 효과 소자를 포함하는 자기 메모리 디바이스가 제공된다.
본 발명의 제3 양태에 따르면, 제1 평면 상에 매트릭스 형태로 배치되고, 각각이 적어도 하나의 터널링 배리어 층, 자기 기록 층을 포함하는 적어도 2개의 강자성 층 및 적어도 하나의 반강자성 층을 갖는 복수의 강자성 터널링 접합 소자; 및 자화 용이축 방향으로 복수의 강자성 터널링 접합 소자의 양 단부에 제공되고, 자기 기록 층보다 더 소프트한 자성을 갖는 복수의 소프트 자기 바이어스 층을 포함하는 자기 메모리 디바이스가 제공된다.
MRAM의 메모리 셀은 통상 복수의 강자성 재료들이 적층되는 구조를 가지고 있다. 메모리 셀을 구성하는 복수의 강자성 재료의 자화의 상대 배치가 평행하거나 반평행(antiparallel)인 사실과 이진 정보 "1" 또는 "0"을 관련시킴으로써, 정보가 기입된다. 교차 스트립 형태로 배치된 기입선에 전류가 흐르게 함으로써 생성되는 전자계에 의해 각 셀의 강자성 재료의 자화 방향을 스위칭함으로써 기록된 정보가 기입된다.
기록된 정보를 유지하는 경우의 전력 소비는 원리적으로는 제로이고, 메모리는 전원이 턴오프되더라도 기록된 정보가 유지되는 불휘발성 메모리이다. 셀을 구성하는 강자성 재료의 자화 방향과 감지 전류의 상대각(relative angle) 또는 복수의 강자성 층들간의 자화 상대각에 따라 메모리 셀의 전기 저항이 변하는 현상, 즉 소위 자기 저항 효과를 활용함으로써, 기록된 정보가 판독된다.
Gbit급의 집적도를 가지는 MRAM을 개발하기 위해서는, 해결되어야 할 문제들이 있다. 그러한 문제들 중 하나가 기입 전류의 감소이다. 종래 제안된 MRAM에서는, 배선에 전률르 흘력, 이것에 의해 발생된 자계를 MTJ 소자의 기록 층의 자화를 반전시키는데 사용한다.
배선으로부터 생성된 자계의 강도가 배선의 전류값 및 배선과 MTJ 소자간의 거리에 따라 변하더라도, 종래 주지의 보고 예에서는 대략 수 Oe/mA이다. 또한, MTJ 소자의 기록 층의 자화 반전 임계값(이하에서는 스위칭 자계 Hsw로서 정의됨)이 자화 곤란축(magnetization hard axis)의 방향으로 MTJ 소자의 크기(이하에서는 셀 폭 w로서 정의됨)에 반비례하여 증가하고, 이것은 수학식 1과 같이 표현된다.
Figure 112002008988010-pat00001
여기에서 Hsw0는 벌크의 스위칭 자계이다. 또한, A는 셀의 형상, 재료 등에 의존하는 상수이고, A의 통상 주지된 값은 10 내지 20 Oe ㎛이다.
배선의 신뢰성을 고려하면, 일렉트로 마이그레이션으로 인해 하나의 제한이 발생한다. 일렉트로 마이그레이션은 배선 전류 밀도에 따라 가속되고, LSI의 제조시 현재 이용되고 있는 Al-Cu 배선 및 Cu 배선에서의 전류 밀도 상한은 각각 약 106A/cm2, 및 107 A/cm2이다.
Gbit급 집적도를 실현하는데 필요한 0.1㎛의 룰에 의한 제조를 고려하면, 배선에 흐를 수 있는 전류의 상한값은 Cu 배선이 이용되는 경우라도 대략 1mA이고, 결과적인 자계값은 약 수 Oe이다. 반면에, 그 크기가 대략 0.1㎛인 MTJ의 스위칭 자계는 수학식 1에 의하면 수십 Oe 이상이다. 즉, Gbit급 MRAM은 현재 기술로 구현되기 거의 어렵다.
한편, MRAM의 개발에 대한 다른 문제로서 기입시 인접 셀들간에 간섭 문제가 존재한다. 즉, MRAM에서, 복수의 기입선이 서로 거의 수직이 되도록 배치되고, 그들은 교차 매트릭스(cross matrix)를 형성한다. 기입 동작시, 2개의 직교 기입선이 선택되고, 선택된 MTJ 셀에서의 기록 층의 자화 반전이 교차점에서 생성된 합성 자계에 의해 야기된다.
이 경우에, 선택된 셀 뿐만 아니라, 수직 배선 또는 수평 배선 중 어느 하나로부터의 자계를 수신하는 절반-선택된 셀(half-selected cell)이 있다. 그러므로, 절반-선택된 셀로의 잘못된 기입을 방지하기 위해, 기입 동작시 선택된 셀은 반전시키고 절반-선택된 셀은 반전시키지 않도록 재기입 전류값이 조절되어야 된다. 대규모 어레이에서, MTJ 셀의 스위칭 자계에서 분포가 발생되므로, 재기입 전류값의 허용가능한 범위가 통상 매우 작게 된다.
상기 설명한 바와 같이, Gbit급 MRAM을 개발하기 위해서는, 2개의 주요 문제들, 즉 (1) 배선으로부터의 자계 발생 효율의 증가, 및 (2) 기입 동작시 절반-선택된 셀로의 잘못된 기입을 막기 위한 재기입 전류값의 허용가능한 범위의 증가가 있다. 그러나, 수직 전류 소자이고 상기 2개의 문제들을 해결하는 MTJ 셀에 적합한 구조를 제공하는 방법이 공지되어 있지 않다. 이하의 실시예들은 그러한 문제들을 해결할 수 있고 수 Gbit 이상의 기입 용량을 갖는 고속 저전력 소비 자기 메모리 디바이스를 실현하는 방법을 제공한다.
본 발명에 따른 바람직한 실시예들을 첨부된 도면들을 참조하여 이하에 설명한다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 셀 레이아웃을 전형적으로 도시한 평면도이다. 또한, 도 2a는 도 1의 선 2A-2A에 따른 메모리 셀의 단면도이고, 도 2b는 도 1의 선 2B-2B에 따른 메모리 셀의 단면도이다. 유의할 점은, 도 1은, 이해를 용이하게 하기 위해 기판 표면측(하측)에서 본 평면도라는 점이다.
도 1에서, 참조 부호 11 및 12는 제1 기입선을 나타내고, 21 및 22는 제2 기입선, 101 및 102는 MTJ 소자들(셀들), 및 31 및 32는 콘택트 홀을 나타낸다. 뿐만 아니라, 도 2a 및 2b에서, 참조 부호 41은 하부 전극을 나타내고, 501 및 502는 선택된 트랜지스터의 확산 영역을 나타내고, 51은 선택된 트랜지스터의 워드선을 나타낸다. 제1 기입선 및 제2 기입선은 전기적으로 절연된다. 뿐만 아니라, 제2 기입선은 MTJ 소자에 전기적으로 접속되고, 또한 데이터선으로서도 기능한다.
도 1에 도시된 바와 같이, 제1 실시예에 따른 자기 메모리 디바이스 내의 메모리 셀은 제1 기입선, 제2 기입선 및 MTJ 셀을 주로 포함한다. 제1 기입선 및 제2 기입선은 서로 다른 평면 상에 배치되고, 막 표면에 수직인 방향으로 MTJ 셀들을 개재하도록 구성된다. 또한, 도 2a 및 2b는 제2 기입선이 제1 기입선의 상층에 제공되는 구조를 도시하고 있지만, 반대 구조도 또한 가능하다.
제1 기입선 및 제2 기입선은 위에서 그들을 보았을 때 서로 수직이고, 교차 매트릭스를 형성한다. 한편, 교차점 부근에서는, 제1 기입선 및 제2 기입선이 서로 평행하게 주행하고 있다. 제1 기입선은 고정 길이만큼 평행하게 주행한 후 직각으로 구부러져 있다. 그 결과, 제1 기입선은 지그재그 형상을 가지고 있다. 제2 기입선은 메모리 어레이 영역 내에서 직선이다.
MTJ 셀은 제1 기입선과 제2 기입선이 서로 평행하게 주행하고 있는 영역에 배치된다. MTJ 셀의 자화 용이축의 방향은 제2 기입선 주행 방향에 대해 수직으로 배치된다.
제1 실시예에서, 제1 기입선 및 제2 기입선 각각은 폭 F(설계 룰에서의 최소 선폭)를 가지도록 형성되고, 메모리 셀의 면적은 10F2이다.
도 3은 본 발명의 실시예에 따른 메모리 셀 어레이(100)의 구조를 전형적으로 도시하고 있다. 메모리 셀 어레이(100)에서, 메모리 셀(MTJ 셀)(101, 102) 등은 매트릭스 형태로 배치된다.
상기 설명한 바와 같이, 참조 번호 11, 12 등을 포함하는 제1 기입선(10) 및 참조 부호 21, 22 등을 포함하는 제2 기입선(20)은 서로 거의 수직이고, 어드레스 디코더(110, 120)를 통해 기입선 드라이버에 접속된다. 2개의 어드레스 디코더(110, 120)는 I/O 선에 각각 접속된다. 그 결과, 임의의 메모리 셀에 대한 기입 어드레스는 예를 들면, I/O 선의 어드레스 버스로부터의 신호의 상위 어드레스 및 하위 어드레스와 제1 및 제2 기입선의 선택에 대응시킴으로써 지정될 수 있다.
MTJ 셀은 1층의 터널링 배리어를 갖고, 터널링 배리어의 일측에는 Fe, Ni 및 Co를 포함하는 강자성 합금 또는 다층막과 PtMn과 같은 반강자성 박막의 적어도 한 층이 적층 배치된 고정층, 및 다른 측에는 Fe, Ni 및 Co를 포함하는 강자성 합금 또는 다층막을 포함하는 기록 층을 배치한 스핀 밸브 타입 구조를 갖는 것이 바람직하다.
또한, MTJ 셀이 듀얼 스핀 밸브 타입 구조를 가지면, 소자 인가 전압에 대한 자기 저항의 변화율 강하가 감소될 수 있고 내전압(withstanding voltage)이 증가될 수 있으므로 더 바람직한 형태를 얻을 수 있다. 듀얼 스핀 밸브 타입 구조는, MTJ 셀이 2층의 터널링 배리어를 갖고, 2층 터널링 배리어의 외측에는 Fe, Ni 및 Co를 포함하는 강자성 합금 또는 강자성 다층막과, PtMn 등의 반강자성 박막의 적어도 한 층을 포함하는 고 보자력(high-coercivity) 층이 적층된 고정층들이 배치되어어 있고, 2층 터널링 배리어 사이에 개재된 중간층에는 Fe, Ni, 및 Co를 포함하는 강자성 합금 또는 다층막을 포함하는 기록 층이 배치된 구조를 의미한다.
삭제
제1 실시예에서 정보를 기입하기 위한 방법을 도 4a 및 4b를 참조하여 설명한다. 도 4a는 종래에 이용되는 기입 방법을 도시하고 있고, 도 4b는 제1 실시예에 따른 방법을 도시하고 있다. 도 4a를 예로 들어 종래 기술에 대한 일례를 먼저 설명한다.
MRAM에 이용되는 서브마이크론 크기를 갖는 강자성 재료의 자화 프로세스는 1축 이방성의 존재를 갖는 자구 모델을 추정함으로써 설명될 수 있다. 이 때, 자화 반전의 임계값(이하에서는 스위칭 자계(Hsw)로서 정의됨)을 Hsw라고 가정하면, Hsw와, 곤란축의 자계(Hx)와 용이축의 자계(Hy)는 수학식 2와 같은 관계를 가진다.
Figure 112002008988010-pat00002
도 4a는 수학식 2를 전형적으로 도시한 아스테로이드(asteroid) 곡선의 일부를 도시하고 있다.
종래예에서, 2개 방향의 수직 자계가 이용되고, 단방향 자계(Hx, Hy)의 값은 그 합성 자계가 임계값을 넘지 않도록 결정된다. 교차 매트릭스 타입 어레이 구조에서, 곤란축 방향 또는 용이축 방향으로만 자계를 수신하는 절반-선택된 셀이 존재한다. 이상적인 자구 모델을 가정하는 경우에, 절반-선택된 셀에 대한 오류 기입 마진은 Hx=Hy이고, 이것이 극대이다. 그러므로, 기입 동작은 Hx=Hy의 조건을 유지하면서 통상 수행된다.
이상적인 자구 구조를 가정하면, 단방향 자계의 최소값(Hxmin 및 Hymin)은 수학식 2 및 수학식 3을 풀면 얻어질 수 있다.
Hx=Hy
또한, 이하의 수식, 즉 Hxmin=Hymin=2-3/2Hsw≒0.35Hsw를 얻을 수 있다. 자계의 값은 스위칭 자계의 절반, 즉 0.5Hsw를 단순히 합성하는 경우에 비해 감소된다.
제1 실시예의 방법을 도 4b를 참조하여 설명한다.
본 실시예는 제1 기입선 및 제2 기입선이 MTJ 셀 부근에서 서로 평행하게 주행하고 있는 것을 특징으로 하고 있다. 그러나, 제1 기입선이 제2 기입선에 평행하게 주행하고 있는 영역은 한정되어 있고, 제1 기입선에 의해 발생되는 자계 방향은 제2 기입선에 의해 발생되는 자계에 비해 실질적으로 유한한 각도를 가지고 있다.
이러한 점을 도 5a 내지 5c에 기초하여 다시 설명한다.
즉, 도 5a에 도시된 바와 같이, 전류는 제1 기입선이 구부러져 있는 영역에서 약간 경사지게 흐른다. 전류는 임피던스 최소 경로에 우선적으로 흐르는 것을 이해해야 한다. 전류 분포가 배선에 생성되므로 흐름이 실제로는 복잡하지만, 제1 기입 배선 및 제2 기입 배선으로부터 발생된 자계(Hx 및 Hy)의 상대각은, 제1 근사에서는 배선 폭(a) 및 굴곡부의 길이(b)에 의해 정의되는 각도 θ=tan-1(b/a)에 의해 결정된다는 것을 이해해야 한다.
이 경우에, 제1 및 제2 기입선으로부터 얻어진 자계에 의한 셀의 선택은 이하와 같이 수행된다. 도 4b에 도시된 바와 같이, 제2 기입선으로부터 얻어진 자계(Hy)는 자화 용이축에 평행이다. 예를 들면, 반경(Hxmin)을 갖는 아크가 자계(Hy)의 선단(y=Hymin)으로부터 기술되는 경우, 아크는 수학식 2에 의해 표시되는 스위칭 곡선을 교차한다. 즉, 합성 자계가 스위칭 곡선을 초과하고, 자화의 반전이 발생한다. 상기한 바와 같이, Hy의 선단으로부터 반경 Hx를 갖는 아크를 기술하고 아크가 스위칭 곡선을 교차하는 방식으로 Hy 및 Hx를 결정하는 것은 충분히 양호하다. Hx 및 Hy의 상대각은 아크 및 스위칭 곡선의 2개의 교차점의 범위에서 결정된다. 절반-선택된 셀에 대한 오류 기입 마진은 종래 기술과 유사하게 Hx=Hy인 경우에 극대가 된다.
도 4a 및 4b에서, Hxmin 및 Hymin이 동일한 길이(2-3/2Hxw)를 가지는 경우의 도면이 도시되어 있다. 도 4b로부터 명백한 바와 같이, 제1 실시예에서, 아크는 스위칭 곡선를 교차하고 대략 θ=20 내지 90°의 범위에서 외부로 연장되며, 본 도면에 따르면, 기입 자계는 마진을 가지고 있다는 것을 보여주고 있다. 정확한 범위는 수학식 2 및 이하의 수학식 4의 해로서 주어진다.
Figure 112002008988010-pat00003
즉, 제1 실시예에서, 기입에 필요한 전류값은 종래에 비해 감소될 수 있고, 이것은 본 발명의 중요한 장점이다.
또한, 도 4b로부터 알 수 있는 바와 같이, 기입 전류값은 Hx 및 Hy의 상대각이 30-60°인 지점 근방에서 최소가 된다. 최소값을 제공하는 상대각은 Hx 및 Hy 값이 결정된 경우에 얻어질 수 있다. 그러한 상대각은 상기 설명한 바와 같이 배선 형상에 의해 제어될 수 있다.
도 5b는 배선 폭(a) 및 굴곡 길이(b)가 서로 동일하고 상대각이 대략 45°로 설정되는 예를 도시하고 있다. 또한, 도 5c는 굴곡부가 직각 대신에 45°의 경사각을 갖고 형성되는 예를 도시하고 있다. 본 발명의 큰 장점은, 최적 기입 동작 지점을 이와 같이 배선 굴곡부의 형상을 제어함으로써 설정할 수 있다는 점이다.
2개의 기입선의 선폭이 a이고 굴곡 길이(굴곡 선의 2개의 평행선의 중앙선간의 거리)가 상기한 바와 같이 b인 경우, 도 5a에서 b=2a이고, 도 5b 및 5c에서 b=a이다. 본 발명의 장점은 교차하는 2개의 기입선들 중 하나의 전류 경로가 수직이거나 다소 기울어진 경우에 얻어질 수 있으므로, 2a>b>0의 관계를 갖는 것이 바람직하다.
그러나, 서로 평행인 Hx 및 Hy에 대한 동작은 배선 폭보다 굴곡부를 충분히 길게 하기 위한 방법 또는 이하에 설명되는 자기 실드를 이용하는 방법에 의해 가능하다.
(제2 실시예)
도 6은 제2 실시예에 따른 셀 레이아웃을 기판 표면측으로부터 도시한 평면도이다. 도 7a는 도 6의 선 7A-7A에 따른 메모리 셀의 단면도이고, 도 7b는 선 7B-7B에 따른 메모리 셀의 단면도이다. 도 6 및 도 7에서, 참조 부호 11 및 12는 제1 기입선을, 21 및 22는 제2 기입선을, 101 및 102는 MTJ 셀을, 41 및 42는 하부 전극 배선을 각각 나타낸다. 제1 기입선과 제2 기입선은 전기적으로 절연된다. 또한, 제2 기입선은 MTJ 셀에 전기적으로 접속되고, 데이터선으로서 기능한다.
제2 실시예에서, 셀 선택 트랜지스터가 제공되지 않고, MTJ 셀은 데이터선으로서도 기능하는 제2 기입선 및 하부 전극 배선을 포함하는 교차 매트릭스의 교차점에 배치된다. 하부 전극 배선이 제거될 수 있고, MTJ 셀은 예를 들어 제2 실시예에서 제1 및 제2 기입 배선을 접속함으로써 배치될 수 있지만, 기입 동작 동안에 발생하는 배선간 전위차에 주의를 기울여야 한다. 그러한 경우에, 예를 들면, 정류 기능을 가지고 있는 소자를 MTJ 셀에 직렬로 접속하거나 MTJ 셀이나 회로 수단에 정류 기능을 제공함으로써 고 전압의 인가를 피하는 방법을 활용할 수 있다.
제2 실시예에서, 제1 기입선 및 제2 기입선이 모두 폭 F를 가지도록 형성되어, 메모리 셀의 면적은 8F2이 된다. 셀 선택 트랜지스터가 이용되지 않으므로 MTJ 셀로부터 하부 반도체 소자로의 콘택트의 형성디 필요하지 않기 때문에, 셀 면적은 제1 실시예에 비해 더 감소된다. 유의할 점은, 메모리 셀의 면적도 또한 굴곡부의 형상에 따라 변한다는 점이다. 굴곡부의 길이가 Hx 및 Hy의 상대각을 30-60°로 근사시키도록 짧아지는 경우, 셀 면적도 감소되며, 이것은 바람직하다.
(제3 실시예)
도 8은 제3 실시예에 따른 셀 레이아웃을 도시한 평면도이고, 사각형 MTJ 셀(101, 102)이 이용된다. 제1 실시예와 마찬가지로, 참조 부호 11 및 12는 제1 기입선을 나타내고, 21 및 22는 제2 기입선을 나타낸다.
자화 용이축은 형상 이방성으로 인해 사각형 강자성 재료의 길이 방향에 따라 안정화되므로, 사각형 강자성 재료가 메모리 셀 응용에 바람직하다. 어스펙트 비로서, 1.5 이상이 바람직하고, 대략 3 내지 4가 적절하다. 셀의 원하는 특성을 얻도록 어스펙트 비 및 셀 형상을 설계하는 것이 바람직하다.
제3 실시예에서는, MTJ 셀의 어스펙트 비를 3으로 가정된다. 제2 기입선은 3F의 폭을 가지고 있고, 제1 기입선은 평행 영역에서는 3F의 폭 및 수직 영역에서는 F의 폭을 가지고 있다. 메모리의 면적은 20F2이 된다.
제3 실시예에서, 평행 영역 및 수직 영역에서 다른 폭을 이용하여 배선을 형성함으로써, 셀 면적이 크게 감소되고, 이것이 바람직한 구조이다.
(제4 실시예)
도 9는 제4 실시예에 따른 셀 레이아웃을 도시한 평면도이다. 본 실시예의 기본 셀 배치는 제3 실시예와 동일하다. 제4 실시예는, 제2 기입선(21, 22)의 한 단부들이 메모리 셀 외측 부분에서 서로 접속되어 공통 기입선(21c)이 형성된다는 것을 특징으로 하고 있다. 그러한 구조에서, 기입 전류를 제1 기입선(11) 및 공통 기입선(21c)에 흘림으로써, MTJ 셀(101, 102)에 대하여 상보 기입(complementary writing)이 실현될 수 있다.
한편, 제4 실시예에서는 공통 기입선이 제2 기입선에 형성되었지만, 제1 기입선을 이용하여 형성될 수도 있다. 즉, 인접 셀의 기록 층의 자화 방향이 서로 항상 반-평행이면 충분히 바람직하다. 또한, 이러한 조건을 만족시키는 구조는 본 발명의 범주를 벗어나지 않고 본 발명에 포함된다는 것은 명백하다.
제4 실시예에서, 터널링 접합 소자의 어스펙트 비로서 3이 가정된다. 제2 기입선은 3F의 폭을 가지고 있고, 제1 기입선은 평행 영역에서 3F의 폭을, 수직 영역에서 F의 폭을 가지고 있다. 단일 메모리 셀의 면적은 28F2이 된다.
(제5 실시예)
도 10은 제5 실시예에 따른 셀 레이아웃을 도시한 평면도이다. 제5 실시예는 제1 기입선 및 제2 기입선이 동일한 세리폼(serriform) 형상을 가지고 있고 90°회전하여 서로 교차하는 것을 특징으로 하고 있다. 제5 실시예에서, 제1 및 제2 기입선이 서로 평행하게 주행하고 있는 2가지 종류의 영역이 있다. 즉, 도면에서, 하나는 MTJ 셀(101)을 둘러싸는 파선(broken line)에 의해 정의되는 영역이고, 제1 기입선과 제2 기입선이 페이지 공간의 하측에 수직으로 주행하고 있다. 다른 하나는 MTJ 셀(102)을 둘러싸는 파선에 의해 정의되는 영역이고, 제1 기입선과 제2 기입선이 페이지 공간의 하측에 평행하게 주행하고 있다. 제5 실시예에서는, MTJ 셀의 어스펙트 비는 1이고, 제1 및 제2 기입선은 F의 폭을 가지고 있으며, 메모리 셀의 면적은 8F2이 된다.
다른 영역에 배치된 MTJ 셀(101, 102)의 자화 용이축은 서로 90°만큼 달라야 한다. 도 10이 어스펙트 비가 1인 MTJ 셀의 외부 형상을 도시하고 있지만, 제5 실시예는 그것으로 제한되지 않는다. 자화 용이축에 대한 제어는 상기한 바와 같이 셀 형상을 변경함으로써 용이하게 실현될 수 있다. 또한, 셀 형상뿐만 아니라 제3 강자성막에 대한 자기 결합이 활용될 수 있고, 셀을 구성하는 강자성막의 크리스털 자기 이방성이 이용될 수도 있다.
절반-선택된 셀로의 오류 기입에 대한 2개의 모드가 존재한다. 하나는 절반 선택시의 단방향성 자계로 인해 자화 반전이 발생하는 경우의 모드이고, 이것은 자기 벽의 이동에 관련된 자화 반전이 발생하는 경우에 문제가 될 수 있는 크리프(creep) 현상을 포함한다. 본 실시예에서, 절반 선택된 셀에 인가되는 자계는 종래 기술과 비교할 때 기입 동작 동안 최소화될 수 있고, 이러한 모드에서의 오류 기입 마진은 증가될 수 있다.
한편, 다른 하나는 절반 선택된 셀이 선택된 셀의 근방으로부터의 누설 필드에 의해 반전될 수 있는 경우의 모드이다. 예를 들면, 이것은 Hx를 감지(sensing)하는 절반-선택된 셀이 선택된 셀에 인가된 Hy의 누설로 인해 반전되는 경우이다. 이것은 선택된 셀에 가장 인접한 셀에서 발생하는 오류 기입이고, 그러한 기입의 발생 가능성은 오류 기입 모드에서보다 더 높다.
제5 실시예에서는, 예를 들면 MTJ 셀(101)이 선택된 경우, 절반 선택된 MTJ 셀(102)의 자화 용이축 및 제1 기입 배선(11)에 제공된 MTJ 셀(101)의 자화 용이축은 서로 90°만큼 상이하다. 또한, MTJ 셀(101, 102)은 x 및 y 방향으로 오프셋을 가지고서 배치된다. 그러므로, 제2 기입 배선(21)으로부터의 누설 필드가 자화 용이축 및 자화 곤란축의 방향에 대해 각도를 가지고 절반-선택된 MTJ 셀(102)에 인가된다. 그러므로, 유효 누설 필드값이 낮아질 수 있고, 오류 기입 마진이 더 증가될 수 있다.
제5 실시예에서는 제1 및 제2 기입선이 동일한 세리폼 형상을 가지고 있지만, 이러한 구조와 다른 형상도 또한 실현될 수 있다. 즉, (1) 인접 셀의 자화 용이축이 상대각을 형성한다는 사실 및 (2) 인접 셀들이 x 및 y 방향으로 오프셋을 가지고 있다는 사실의 모두 또는 어느 하나를 실현할 수 있다면, 오류 기입 마진이 증가될 수 있다. 이러한 조건을 만족하는 구조는 본 발명의 범주를 벗어나지 않고 본 발명에 포함된다는 것은 명백하다.
제1 및 제5 실시예는 제1 기입선과 제2 기입선이 2개의 기입선의 교차점에서 서로 부분적으로 평행하게 되도록 배치되고, 절반-선택된 셀의 오류 기입 마진은 자신과 다른 기입선의 전류 경로 사이에 형성되는 하나의 지그재그 기입선의 전류 경로의 경사를 활용함으로써 증가되는 예를 설명했다. 이하의 제6 내지 제9 실시예에서는, 터널링 접합 소자의 자화 용이축이 거의 30-60°경사지고 평행 배선부에 배치되며 따라서 절반 선택된 셀의 오류 기입 마진이 증가되는 예에 대해 설명한다.
제6 내지 제9 실시예를 설명하기 전에 우선 핵심적인 특징을 설명한다. 이러한 실시예들에 따른 자기 메모리 디바이스에 이용되는 메모리 셀은 적어도 하나의 배리어 층, 적어도 2개의 강자성 층 및 적어도 하나의 반강자성 층을 갖는 강자성 터널링 접합을 갖는 기록 셀, 및 서로 평행한 기록 셀의 상부 및 하부에 배치되는 2개의 기록 배선을 구비하고 있고, 기록 셀의 장축(자화 용이축) 방향은 2개의 기록 배선에 대해 거의 30-60°의 각도를 갖고 있다. 또한, 2개의 기록 배선들이 자기 실드 재료에 의해 둘러싸여 있는 것이 바람직하다.
이들 실시예에서, 도 11에 도시된 바와 같이, 강자성 터널링 접합(MTJ) 셀(201)의 상부 및 하부 배선(비트선(202) 및 기입 워드선(203))은 MTJ 셀(201)의 적어도 상하에 적어도 서로 거의 평행하게 배치되고, 이들은 MTJ 셀(201)의 자화 용이축이 배선 방향에 대해 거의 30-60°인 방향으로 지향되는 방식으로 배치된다. 또한, 배선의 MTJ 셀의 상하에 MTJ 셀의 길이 방향의 1.2배 이상인 배선 길이를 넘어 실드 재료(204)가 도포된다. 유의할 점은, 참조 부호 205는 비트선(202)에 수직인 판독 워드선, 또는 트랜지스터나 다이오드와 같은 도전 제어(스위칭) 소자에 접속된 배선을 나타내고, 참조 부호 206은 배선(205) 및 기입 워드선을 절연하는 절연층을 나타낸다. MTJ 소자(201)는 비트선(202) 및 배선(205)의 사이에 개재되고 접속된다.
한편, 종래 기술에 따른 자기 메모리 소자에서, 도 12에 도시된 바와 같이, 비트선(302) 및 기입 워드선(303)이 서로 수직이고, MTJ 셀(301)의 자화 용이축이 비트선 방향으로 향하는 방식으로 MTJ 셀(301)이 비트선(302)과 배선(305) 간에 개재되고 접속된다. 유의할 점은, 참조 부호 305는 판독 워드선, 또는 트랜지스터나 다이오드와 같은 도전 제어 소자에 접속되는 배선을 나타내고, 참조 부호 306은 배선(305) 및 기입 워드선(303)을 절연하는 절연층을 나타낸다.
상기한 구조를 이용하는 경우, 반대 방향의 펄스 전류가 상부 및 하부 평행 배선에 흐르도록 야기되는 경우에, 스위칭 자계 곡선은 도 13에서 A로 표시된 바와 같이 변형되고, 종래 아스테로이드 곡선(B)의 비해 더 작은 자계로 기입을 수행할 수 있다.
상세하게는, 도 12에 도시된 바와 같은 종래 크로스 포인트의 아키텍쳐에서, 아스테로이드 곡선은 도 13에서 B로 표시된다. 이 곡선 외부의 자계가 주어지는 경우, 스핀의 반전이 발생한다. 도 13으로부터 명백한 바와 같이, 상부 배선에 의해 생성되는 자계와 하부 배선에 의해 생성되는 자계의 합성 자계가 45°의 방향을 가지고 있는 경우, 가장 작은 자기력으로 스핀의 반전이 발생한다. 그러므로, MTJ 소자(201)의 자화 용이축이 서로 평행인 비트선(201)과 기입 워드선(203)에 거의 45°만큼 경사지는 경우, 스위칭 자계 곡선은 도 13에서 A로 표시되는 바와 같이 최소화될 수 있다.
그러한 구조의 경우에, 배선 룰이 0.1㎛로 감소되고 인접 셀들간의 거리가 감소되더라도, 실드 재료(204)가 배선(202, 203)에 적용되고 스위칭 자계 곡선이 크로스토크에 대해 양호한 형상을 갖고 있기 때문에 크로스토크의 문제가 없다.
이러한 구조의 경우에, 배선(202, 203)에 인가되는 실드 재료의 길이가 길이 방향으로 MTJ 셀(201)의 길이의 1.2배 이상인 것이 바람직하다. 실드 재료(204)의 길이가 이 길이보다 긴 경우에, 실드 재료(204)가 전류 자계를 강화시킨다는 장점이 제공될 수 있고, 따라서 스위칭 자계가 더 작게 되는 방향으로 스위칭 자계 곡서이 감소될 수 있다.
상기 구조를 구현하는 구체적인 실시예들은 제6 내지 제9 실시예로서 설명된다.
(제6 실시예)
도 14는 제6 실시예에 따른 메모리 셀 어레이(자기 메모리 디바이스)의 구조를 도시한 전형적인 접속도이고, 메모리 셀은 다이오드나 트랜지스터와 같은 스위칭 소자를 포함하지 않는 단순한 매트릭스의 아키텍쳐를 가지고 있다.
복수의 비트선(BL)(제2 기입선) 및 복수의 판독 워드선(WL)은 서로 거의 수직으로 교차하고, MTJ 셀(201)은 각 교차점에서 비트선(BL)과 판독 워드선(WL) 사이에서 접속된다. 기입 워드선(WL')(제1 기입선)는 각 비트선에 대해 평행하게 제공되고, 기입 워드선(WL') 및 비트선(BL)은 MTJ 셀의 용이축의 방향에 대해 거의 45°의 각도로 서로 교차한다. 도 11에 도시된 바와 같이, 자기 실드가 이들 비트선(BL)및 기입 워드선(WL')에 공급된다. 메모리셀 어레이 외측에는 판독 워드선(WL)을 선택하는 칼럼 디코더(211), 및 비트선(BL) 및 기입 워드선(WL')를 선택하는 로우 디코더(212)가 제공된다.
또한, 비트선(BL), 판독 워드선(WL) 및 기입 워드선(WL') 각각의 개수는 도 14에서 단지 3이지만, 원하는 개수의 선들이 제공될 수 있다. 이것은 나중에 설명되는 실시예의 접속도에 동일하게 적용될 수 있다.
상기 설명한 구조가 채택되는 경우에 종래 기술보다 더 작은 자계로 기입이 가능하게 되므로, 기입 동작 동안의 전력 소비가 낮아지고, 일렉트로 마이그레이션이 또한 억제되어, 크로스토크가 없는 메모리 및 배선 구조를 제공한다.
한편, 이러한 구조를 이용하는 경우에, MTJ 셀의 저항이 비트선 BL 및 기입 워드선(WL')보다 더 커야 하므로, 메모리 블록 당 MTJ 셀의 개수는 10kbit 이하가 바람직하고, 더 바람직하게는 3Kbit 이하이다.
(제7 실시예)
도 15는 제7 실시예에 따른 메모리 셀 어레이(자기 메모리 디바이스)의 아키텍쳐를 도시한 전형적인 접속도이다. 본 실시예에 따른 메모리 셀 어레이는 제6 실시예와 마찬가지로, 비트선(BL), 비트선(BL)을 교차하는 판독 워드선(WL), 및 비트선(BL)에 평행인 기입 워드선(WL')은 MTJ 셀(201) 및 각각이 이 셀에 접속되는 다이오드(207)로 구성되는 메모리 셀의 매트릭스에 배치되는 아키텍쳐를 가지고 있다.
또한, 제7 실시예에서, MTJ 셀(201)의 자화 용이축은 마찬가지로 비트선 BL 및 기입 워드선(WL')에 대해 거의 30-60°의 각도를 형성하고, 자기 실드(도시되지 않음)는 비트선(BL) 및 기입 워드선(WL')에 적용된다.
그 결과, 제6 실시예와 유사한 장점이 얻어질 수 있고, 다이오드(207)를 직렬로 MTJ 소자(201)에 부가함으로써 액티브 매트릭스 타입 메모리 셀 어레이를 실현할 수 있다.
(제8 실시예)
도 16은 제8 실시예에 따른 메모리 셀 어레이(자기 메모리 디바이스)의 구조를 도시하는 통상적인 접속도이다. 본 실시예에 따른 메모리 셀 어레이는, 제6 실시예와 유사하게, 비트선(BL), 비트선(BL)과 교차하는 판독 워드선(WL), 및 비트선(BL)에 평행한 (WL')이 MTJ 셀(201) 및 MOSFET(208)으로 구성되는 메모리 셀의 매트릭스에 배치되는 아키텍쳐를 갖는다.
이 아키텍쳐에서, 또한 MTJ 셀(1)의 자화 용이축은 비트선(BL) 및 기입 워드선(WL')에 대하여 거의 30-60°의 각을 형성하고 자기 실드(도시 안됨)는 비트선(BL) 및 기입 워드선(WL')에 제공된다.
결과로서, 제6 실시예의 것과 유사한 장점이 얻어질 수 있고, MTJ 소자에 MOSFET(208)을 부가하는 것은 액티브 매트릭스 타입 메모리 셀 어레이를 실현시킬 수 있다.
구체적인 예로서, 3×3 셀 매트릭스를 가지는 테스트 소자(TEG1)가 MOSFET 및 MTJ 셀로 구성되는 본 실시예에 따른 메모리 셀을 이용하여 제조되는 예를 설명한다. 비교를 위해, 3×3 셀 매트릭스 구조를 가지는 테스트 소자(TEG2)는 도 12에 도시된 레귤러(regular) MOSFET 및 MTJ 셀의 아키텍쳐로 제조되었고, 스위칭 자계 특성이 비교되었다. 배선에 대해서는, Al-Cu 배선, 0.175㎛의 배선 룰, 및 1:2인 배선 단면의 어스펙트 비가 이용되었다. 교차부가 수평 방향에서보다 수직 방향에서 더 긴 배선이 이용되었다.
MTJ 셀 양자 모두는 타원 형상을 가지고 있고, MTJ 셀의 자화 용이축은 본 실시예에 따른 구조를 이용하여 TEG1의 배선(비트선 및 기입 워드선)에 대해 약 45°기울어졌다(도 11). 실드 재료는 Ni-Fe를 이용하는 도금법에 의해 제조되었다. 각 배선의 막 형성 이전에, 도금 처리가 수행되었고, MTJ 셀 및 비트선 BL 또는 기입 워드선 WL'간의 거리가 테스트 소자 양자 모두에서 거의 동일하도록 설계되었다.
테스트 소자 양자 모두에서, 강자성 터널링 접합(Ta/Ir-Mn/(CoFe/Ru/CoFe)/AlOX/Ni-Fe/AlOX/(CoFe/Ru/CoFe)/Ir-Mn/Ta)이 MTJ 셀에 이용되었다.
MTJ 셀에 대해서, 초고(ultra-high) 진공 스퍼터링 디바이스를 이용하여 막 형성이 수행되었고, Al의 막 형성 이후에 플라즈마 산화를 수행하는 방법에 의해 AlOx가 제조되었다. 도 17은 본 실시예의 아키텍쳐를 이용하는 경우의 스위칭 자계 곡선(C), 및 도 12에 도시된 통상의 아키텍쳐를 이용하는 경우의 스위칭 자계 곡선(D)을 도시하고 있다. 도 17에 도시된 바와 같이, 본 실시예에 따른 스위칭 자계 곡선은 상당히 최소화되었다는 것이 확인되었고, 기입 동안의 전력 소비를 감소시킬 수 있고 크로스토크 및 일렉트로 마이그레이션의 문제를 유발하지 않는 메모리 구조를 제공할 수 있다.
(제9 실시예)
도 18은 제9 실시예에 따른 메모리 셀 어레이(자기 메모리 디바이스)의 구조를 도시한 전형적인 접속도이다. 본 실시예에 따른 메모리 셀 어레이는 서로 거의 수직인 비트선(BL)과 판독 워드선(WL)이 MTJ 셀(201)과 MOSFET(208)으로 구성되는 메모리 셀의 매트릭스 형태로 배치되는 구조를 가지고 있지만, 기입 워드선(WL')가 판독 워드선(WL)에 평행하게 배치되고, 비트선(BL) 및 기입 워드선(WL')은 MTJ 셀(201)의 상부 또는 하부에서 주행하는 위치들에서만 서로 평행하다.
도 19는 도 18의 부분(19)의 배선 상태를 도시한 전형적인 평면도이다. 이 경우에, 워드선(WL')는 하부 배선이고, 비트선(BL)은 상부 배선이다. 또한, MTJ 소자(201)는 비트선(BL)의 하부면에 접속되고 MTJ 소자(201)의 자화 용이축은 비트선(BL) 및 비트선(BL)의 하부에 절연 방식으로 배치되는 워드선(WL')의 일부에 대해 거의 45°로 경사지도록 배치된다.
도 20은 도 18의 메모리 셀 부분의 전형적인 단면도이고, 본 도면의 상부 절반부는 도 19에 도시된 상부 배선(BL) 및 하부 배선(WL')의 위치 관계를 단면 방식으로 도시하고 있다. 즉, 하부 배선(WL')이 도 20의 우측 부분에서 상부 배선(BL)에 대해 수직으로 배치되지만, 도 20의 중앙부에서는 상부 배선(BL)에 평행하고, MTJ 셀(201) 및 다이오드(209)는 하부 배선과 상부 배선의 사이에 개재된다.
그러나, MTJ 셀(201)의 저항이 MOSFET(208)의 온 저항보다 대략 5배인 경우에, 다이오드(209)가 필요하지 않다. 단면도에서는 명확하지 않지만, 그 자화 용이축이 상부 배선 및 하부 배선에 대해 약 45°기울어지게 하는 방식으로 MTJ 셀(201)이 배치된다.
상기한 구조가 채용되면, 제8 실시예와 유사한 장점을 얻을 수 있다. 또한, 판독 워드선(WL) 및 기입 워드선(WL')를 동일한 방향으로 배선하는 것이 충분할 수 있으므로, 워드선 구동 회로(디코더)의 배치가 단순화될 수 있다.
제6 내지 제9 실시예에서, 비트선(BL), 판독 워드선(WL) 및 기입 워드선(WL')를 선택하는데 이용되는 칼럼 디코더(211) 및 로우 디코더(212)는 메모리 셀 어레이 부근에 배치되고, MTJ 셀로부터의 신호 전압이 각 메모리 블록에 대해 배치되는 참조 셀(도시되지 않음)로부터의 것보다 더 크거나 작은지 여부에 기초하여 "1" 또는 "0"이 판단된다.
참조 셀의 전압값에 관하여, MTJ 셀의 높은 신호 전압을 갖는 인접 스핀의 배치가 반-평행인 상태에서의 전압값과, 작은 신호 전압을 갖는 인접 스핀의 배치가 평행인 상태에서의 전압값 사이에 있는 전압값을 갖는 참조 셀을 이용하는 것이 바람직하다.
상기 설명한 바와 같이, 제1 내지 제5 실시예는 상부 기입선 및 하부 기입선으로부터 얻어진 합성 자계를 자화 용이축에 대해 경사지게 하여 자화 반전을 용이하게 하기 위한 기술이 개시하였고, 제6 내지 제9 실시예는 그 자화 용이축이 대략 30-60°로 경사지는 MTJ 셀을 상부 기입선 및 하부 기입선의 평행부에 배치하고 자화 반전을 용이하게 하기 위한 기술이 개시되었다. 자화 반전을 더 용이하게 하기 위해, 요크(yoke)나 자기 바이어스 막의 이용을 생각할 수 있다. 제1 내지 제5 실시예의 연장으로서, 이들에 요크나 자기 바이어스 막이 부가된 실시예들을 제10 내지 제12 실시예로서 이하에 설명한다.
(제10 실시예)
도 21은 제10 실시예에 따른 셀 레이아웃을 기판 표면측으로부터 도시한 평면도이다. 도 22a는 도 21의 선 22A-22A에 따른 메모리 셀의 단면도이고, 도 22b는 도 21의 선 22B-22B에 따른 메모리 셀의 단면도이다. 유의할 점은, 유사한 참조 부호는 제1 실시예와 동일한 부분을 나타낸다는 점이다.
도 21에서, 참조 부호 11 및 12는 제1 기입선을, 21 및 22는 제2 기입선을, 101 및 102는 MTJ 셀들을, 31 및 32는 콘택트 홀을 각각 나타낸다. 또한, 도 11a 및 11b에서, 참조 부호 41은 하부 전극을, 501 및 502는 선택된 트랜지스터의 확산 영역을, 51은 선택된 트랜지스터의 워드선을 각각 나타낸다. 제1 기입선 및 제2 기입선은 전기적으로 절연된다. 또한, 제2 기입선은 MTJ 소자에 전기적으로 접속되고, 또한 데이터선으로서 기능한다.
도 21, 22a 및 22b에서, 참조 부호 601은 하부 자기 회로를, 602는 자속 가이드(요크)를, 603은 상부 자기 회로를 각각 나타낸다. 이들은 자기 실드(61, 62)를 형성한다.
제10 실시예의 기본 셀 배치은 제3 실시예와 동일하다. 본 실시예에서, 자기 실드가 MTJ 셀 부근의 제1 기입 배선 및 제2 기입 배선에 적용된다. 본 실시예에 따른 자기 실드는 하부 자기 회로 및 상부 자기 회로를 각각 이용함으로써 2개의 배선으로부터 얻어진 자계를 MTJ 소자의 부근으로 수렴하게 하고, 자속 가이드를 이용함으로써 수렴된 자계를 이 소자에 인가하도록 구성된다.
자기 실드는 제1 및 제2 기입선에 평행하게 형성된다. 제2 기입선으로부터 생성된 자계의 방향은 자기 실드의 자화 용이축에 평행하다. 자기 실드의 길이는 기입선 방향으로 소자 길이의 적어도 1.5배 이상인 것이 바람직하다.
자기 실드에 이용되는 재료로서, 고투자성 자기 재료, 이것에 Mo가 부가된 퍼멀로이(permalloy) 등의 Ni 그룹 합금, 및 센더스트(sendust) 등의 Fe 그룹 합금인 퍼멀로이를 이용할 수 있다. 또한, 페라이트 등의 산화 강자성 재료가 이용될 수 있다.
기입 전류의 펄스 폭은 통상 MRAM 기입 동작 동안에 100ns 이하이다. 그러므로, 자기 실드 재료는 자화 응답이 기입 전류 펄스를 뒤따를 수 있는 특성을 가져야 한다. 이러한 목적을 위해, (1) 자계가 제로 이상인 경우에 투자율이 적어도 100 이상이고, (2) 포화 자화가 작으며, (3) 재료의 특정 저항이 높다는 조건들을 만족하는 것이 바람직하다. 이들 조건들을 만족하기 위해서는, 첨가물을 합금에 부가하거나, Cu, Cr 또는 V 등의 그레인 바운더리(grain boundary) 침전물이 용이하게 생성될 수 있는 첨가물이나 Si 또는 B와 같은 비금속을 부가하거나, 마이크로크리스털 집합체 또는 비정질을 형성하는 것이 바람직한 구조이다.
더구나, 형상을 최적화하는 것은 자기 실드내의 자구를 제어하는 목적에 더 바람직하다.
자기 실드는 (1) 배선 부근에 발생된 자속을 자기 회로로 수렴시키기 위해 배선으로부터 발생된 자계를 MTJ 셀에 효율적으로 인가할 수 있다는 점, (2) 자기 회로의 통과 자속이 소자 부근에 효율적으로 인가될 수 있는 방식으로 구조를 최적화함으로써 층의 자계가 강화될 수 있다는 점, 및 (3) 배선으로부터의 누설 자속이 자기 회로에 의해 차단될 수 있으므로 절반 선택된 셀에 대한 오류 기입 마진이 증가될 수 있다는 점에서의 장점을 가지고 있다. 특히, 이러한 실시예에 있어서, MTJ 셀이 상부 자기 회로와 하부 자기 회로로 완전히 피복되도록 구성되는 경우, (3)의 장점이 개선될 수 있을 뿐만 아니라, 자기 실드의 효과가 외부 자계에 제공될 수 있는 새로운 장점이 개선될 수 있다.
도 23에 도시된 본 실시예에 따른 셀 구조에서, 제1 기입선의 굴곡부에서 생성된 자계(Hx) 중에서, 제2 기입선에 의해 생성된 자계(Hy)의 방향에 평행한 성분이 자기 실드에 의해 강화되고, Hy에 수직인 성분은 자기 실드에 의해 강화되지 않는다. 즉, 본 실시예의 자기 실드는 배선으로부터 임의의 방향으로의 자속에서 단방향 성분만을 선택하여 강화시키는 기능을 가지고 있다.
(제11 실시예)
제10 실시예에서, 제2 기입선에 의해 생성된 자계 Hy의 방향에 평행한 Hx의 성분이 강화되므로, 자화 곤란축의 방향으로의 자속 성분은 효율적으로 매우 작게 된다. 마찬가지로, 자화 곤란축의 방향으로의 배선으로부터의 자계 성분이 매우 작은 경우, 또는 자화 곤란축의 방향으로의 자계 성분이 존재하지 않는 경우에, 그대로 이용된다면 제1 실시예에서 기재된 바와 같은 동작점 설정은 어렵다.
이러한 문제를 개선하기 위해, 도 24a 및 24b에 도시된 바와 같이, 바이어스 막(701, 702)을 MTJ 셀(101)의 부근에 배치하고 바이어스 자계를 소자 곤란축의 방향으로 인가하는 것이 효율적이다. 바이어스 막(701, 702)의 자화 방향을 MTJ 셀에 인가되어야 되는 자계의 방향으로 설정하는 것으로도 충분히 양호하다. 예를 들면, 자계를 MTJ 셀의 난이 축을 따라 인가하기 위해서는, 자화 곤란축에 평행하게 되도록 바이어스 막의 자화 방향을 설정하는 것으로 충분하다.
바이어스 막(701, 702)의 배치에 관해서는, 도 24a에 도시된 바와 같이 바이어스 막을 MTJ 셀(101)에 인접하여 배치하는 방법 및 도 24b에 도시된 바와 같이 MTJ 셀을 덮도록 배치하는 방법이 있다.
전자의 방법에 대해서는, 바이어스 자계의 세기가 MTJ 셀(101)과 바이어스 막 간의 거리에 따라 가변되므로 제어가 용이하지만, 바이어스 자계의 세기를 증가시키기가 어렵다.
후자의 방법에 대해서는, 3가지 경우들, 즉 MTJ 셀(101)이 스위칭된 방식으로 바이어스 막(701, 702)에 직접으로 접속되는 경우, 비자성막 및 절연막을 통한 층간 결합이 제공되는 경우, 및 자기 결합이 거의 제공되지 않는 경우를 생각할 수 있다. MTJ 셀(101)과 바이어스 막(701, 702) 간의 임의의 자기 결합이 존재하는 경우, 바이어스 자계의 세기가 충분히 증가될 수 있는 장점이 있다. 또한, MTJ 셀(101)의 단부에서 야기되는 자구 제어가 효율적으로 수행될 수 있다.
바이어스 막으로서, (1) MTJ 셀(101)보다 더 큰 보자력을 가지는 고 보자력 자기막, 및 (2) MTJ 셀(101)보다 더 낮은 보자력을 갖는 소프트 자기막을 이용할 수 있다.
(1)의 경우에, 바이어스 막이 자기 실드(61)를 형성하는 자속 가이드(602) 내부에 배치될 수 있다. 그러한 경우에, 바이어스 막의 이방성 자계의 세기는 자속 가이드(602)에 생성된 자계보다 충분히 커야 된다.
그러한 바이어스 막으로서, 예를 들면 CoPt 합금 또는 Co/Pt 다층막 등의 하드(hard) 자기 합금, 다층막, Co/Cu 다층막 등의 강한 층간 결합을 갖는 다층막, PtMn과 같은 반강자성 재료와 하드 자기 합금의 적층막 등을 이용할 수 있다. 이 경우에, 큰 이방성 자계를 가질 뿐만 아니라, 막의 충분히 큰 포화 자화가 필요하다.
(2)의 경우에, 자기 실드(61)를 형성하는 자속 가이드(602)의 내부에 바이어스 막을 배치하는 것이 어렵고, 자속 가이드(602)의 외부에 배치되어야 된다. 자속 가이드(602)의 외부에서는, 자속 가이드(602)의 단부에서의 자극의 영향으로 인해 자기력선의 방향이 자화 곤란축의 방향의 성분을 가지고 있다. 자화 곤란축으로의 성분으로 인해 MTJ 셀의 자화 곤란축으로 자화 반전이 야기되는 것과 같은 소프트 자기막이 바이어스 막에 이용되는 경우에, 효율적인 바이어스 자계를 곤란축의 방향으로 제공할 수 있다.
그러한 바이어스 막으로서, 예를 들면, NiFe 합금이나 비정질 합금과 같은 연자성 합금을 이용할 수 있다. 이 경우에, 자계는 제로 부근에서 높은 투자율을 가져야할 뿐만 아니라, 막의 포화 자화는 충분히 커야 한다.
도 25를 참조하여 그러한 바이어스 자계가 인가되는 경우의 셀 선택 동작에 대해 설명한다. 여기에서, 제1 및 제2 기입선과 함께 생성된 자계는 터널링 접합 소자의 자화 용이축에 평행이라고 가정한다. 도면에 도시된 바와 같이, 선택된 셀에서, 용이축 방향으로의 자계(Hx+Hy) 뿐만 아니라 곤란축을 따른 자계(Hb)가 존재하므로, 합성 자계는 스위칭 임계값을 초과한다. 한편, 절반-선택된 셀에서는, 용이축을 따른 자계가 Hx 또는 Hy 중 하나이다. 또한, 곤란축에 따른 자계(Hb)가 합성되더라도, 스위칭 임계값을 초과하지 않는다.
본 실시예에서와 같이, 바이어스 자계가 바이어스 막에 의해 인가되는 경우, 기입 동작에 필요한 전류값이 감소될 수 있다. 전류값이 감소되는 경우, 전력 소비가 감소될 뿐만 아니라, 절반 선택된 셀의 오류 기입 마진의 개선 및 배선의 수명에서의 개선이 기대되므로, 장점을 증가시킨다.
(제12 실시예)
도 26은 본 발명의 제12 실시예에 따른 셀 레이아웃을 기판측으로부터 도시한 평면도이다. 도 27a는 도 26의 선 27A-27A에 따른 메모리 셀의 단면도이고, 도 27b는 도 26의 선 27B-27B에 따른 메모리 셀의 단면도이다.
도 26에서, 참조 부호 11 및 12는 제1 기입선을, 21 및 22는 제2 기입선을, 101 및 102는 MTJ 소자를 각각 나타낸다. 또한, 도 27a 및 27b에서, 참조 부호 41은 하부 전극을, 601은 자기 회로를, 602는 자속 가이드를, 61 및 62는 자기 실드를 각각 나타낸다. 제1 기입선 및 제2 기입선은 하부 전극 및 MTJ 셀에 전기적으로 접속되고, MTJ 셀에 대한 감지 전류 회로로서도 기능한다.
본 실시예의 구조는 제10 실시예의 구조와 동일하지만, 제1 기입선과 제2 기입선이 MTJ 셀의 부근에서 동일면 상에 배치되는 것을 특징으로 하고 있다. 이러한 구조는 터널링 전류가 거의 막 평면으로 흐르도록 하는 과립형(granular) 터널링 접합 소자나, 예를 들면 램프 에지 타입의 평면형 터널링 접합 소자로의 적용에 적합하다.
기입 동작 동안, 제1 기입선과 제2 기입선 사이에 전위차가 발생하지만, 하부 전극(41)이 누설 전류, 소자 파괴 등의 영향을 감소시키기 위한 정류 능력을 가지고 있는 소자로 구성되는 것이 바람직한 구조이다.
메모리 셀의 자화 용이축의 방향으로 적어도 하나의 터널링 배리어 층, 적어도 2개의 강자성 층, 및 적어도 하나의 반강자성 층을 포함하는 강자성 터널링 접합을 갖는 메모리 셀에 소프트 자기 바이어스 층이 제공되는 자기 메모리 디바이스의 실시예에 대해 설명한다.
도 28은 위에서 본 MTJ 셀을 도시한 도면이다. 본 실시예에서, 소프트 자기 바이어스 층(210)은 MTJ 셀(201)의 메모리 층에 인접하여 제공된다. 바이어스 층(210)에서, 자계가 없는 경우(H=0), 단부에서 에지 도메인이 생성된다. 그러나, 바이어스 자계가 주어진 경우, 스핀이 반전된다. 이와 같이, 소프트 바이어스 층이 전류 자계에 따라 먼저 반전되므로, MTJ 셀(201)의 스위칭 자계는 소프트 자기층으로부터의 바이어스 자계로 인해 작게 된다.
도 21은 사각형 MTJ 셀 형상을 도시하고 있고, 도 11은 타원형 MTJ 셀 형상을 도시하고 있다. 그러나, 셀 형상은 사각형이나 타원형으로 제한되는 것은 아니다. 예를 들면, 도 29a 내지 29d에 도시한 바와 같은 다양한 셀 형상을 구비할 수 있다. 도 29a 및 29b는 상기 설명한 타원형 및 원형 MTJ 셀 형상의 일례를 도시하고 있고, 도 29c 및 29d는 편능형(rhomboidal) 및 평행사변형 MTJ 셀 형상의 일례들을 도시하고 있다. 소프트 바이어스 층에 대해서는 임의의 형상이 이용될 수 있다. 그러나, 타원형, 원형, 편능형, 및 평행사변형 형상이 이용되는 경우, 구조가 1층 자구 구조와 유사하므로 바이어스 자계가 효과적으로 인가되고, 오류 동작이 감소된다. 또한, 원형 형상의 경우에, 셀 구조가 최소화되어 바람직하다.
더구나, 소프트 자기층 및 MTJ 셀을 서브마이크론 또는 더 작은 단위로 제어함으로써, MTJ 셀과 소프트 자기층의 사이에 정전 자기 결합이 생성된다. 그러므로, 도 29b에 도시된 바와 같이, 자화 용이축이 도 29b에 도시된 바와 같은 MTJ 셀(201)의 연장된 형상을 구비하지 않고 소프트 자기층의 방향으로 정의될 수 있다. 또한, 셀의 면적이 감소될 수 있으므로, 더 큰 밀도를 가진 자기 메모리 디바이스(MRAM)가 제조될 수 있다. 그러한 구조에서, 도 29b에 도시된 원형 구조는 최소 스위칭 자계를 나타낸다.
또한, 제6 내지 제9 실시예가 조합되어 이용되는 경우, 스위칭 자계가 최소가 된다. 그러한 경우에, 소프트 바이어스 층을 접속하는 축 방향을 배선 방향에 대해 대략 45°의 방향으로 기울이는 것이 바람직하다. 제13 실시예는 그러한 예이다.
(제13 실시예)
제13 실시예에서, MTJ 셀(1) 및 도 29b의 구조를 가지는 MOSFET를 포함하는 제8 소자(도 16) 구조를 구비하는 3×3 셀 매트릭스의 테스트 소자(TEG3) 및 단순 한 타원형 MTJ 셀을 구비하는 제8 실시예(도 16)에 따른 3×3 셀 매트릭스 구조의 테스트 소자(TEG4)가 제조되었고, 그 스위칭 자계 특성이 비교되었다.
배선에 대해서는, Al-Cu 배선이 이용되었고, 배선 룰은 0.25㎛이고 배선의 단면 어스펙트 비는 1:2로 결정되었다. 또한, 수평 방향보다 수직 방향에서 단면이 더 긴 배선이 사용되었다. 테스트 소자 모두에서, MTJ 셀의 자화 용이축은 배선(비트선(BL) 및 기입 워드선(WL'))에 대해 45°의 방향으로 기울어져 있다. 실드 재료로서 Ni-Fe가 이용되었고, 도금법이 제조에 채용되었다. 각 배선의 막 형성 이전에, 도금 처리가 수행되었고, MTJ 셀과 비트선(BL) 또는 기입 워드선(WL')간의 거리는 테스트 소자 양자 모두에서 동일하도록 설계되었다. MTJ 셀로서, 강자성 2종 터널링 접합(Ta/Ni-Fe/Pt-Mn/(CoFe/Ru/CoFe)/AlOx/(Co-Fe-Ni/Cu/Co-Fe-Ni)/AlOx/(CoFe/Ru/CoFe)/Pt-Mn/Ta)이 테스트 소자 양자 모두에 이용되었다.
MTJ 셀(201)의 막 형성은 초고 진공 스퍼터링 디바이스를 이용하여 수행되었고, Al의 막 형성 후에 플라즈마 산화를 수행하는 방법에 의해 AlOX가 제조되었다. 도 30은 제13 실시예(E)에 따른 아키텍쳐(TEG3)를 이용하는 경우 및 제8 실시예(F)에 따른 구조(TEG4)를 이용하는 경우의 스위칭 자계 곡선을 도시하고 있다. 도 30에 도시된 바와 같이, 제8 실시예에 따른 스위칭 자계 곡선은 제8 실시예와 비교할 때 상당히 감소된다. 그 결과, 기입 동작 동안의 전력 소비가 감소되고, 크로스토크 및 EM의 문제를 발생시키지 않는 메모리 구조가 제공된다는 것이 확인되었다.
또한, 제8 실시예와 제13 실시예의 소프트 자기 바이어스 층의 조합예에 대해 설명했지만, 조합은 제8 실시예로 한정되지 않고, 소프트 자기 바이어스 층은 제1 내지 제7 및 제9 실시예와 조합될 수 있다.
제1 내지 제13 실시예와 관련하여 설명된 자기 메모리 디바이스는 예를 들면 이동 전화의 메모리 부에 장착되는 것이 바람직하다.
또한, 제1 내지 제13 실시예에서, MTJ 소자(셀) 구조로서, 도 31 및 32에 도시된 바와 같은 반강자성 층(221, 231)을 제공하는 소위 스핀 밸브 타입을 채용하는 것이 바람직하다. 또한, 도 31에서, 참조 부호 222 및 224는 강자성 층을 나타내고, 223은 터널링 배리어 층을 나타내며, 이 도면에서는 적어도 하나의 터널링 배리어 층, 적어도 2개의 강자성 층 및 적어도 하나의 반강자성 층을 구비하는 터널링 구조를 도시하고 있다. 또한, 도 32에서, 참조 부호 232, 234, 및 236은 강자성 층을, 233 및 235는 터널링 배리어 층을, 231 및 237은 반강자성 층을 각각 나타낸다.
또한, 강자성 층(자기 고착층)(232)은 도 33에 도시된 바와 같이, 자성 층(232-1)/비자성 층(238)/강자성 층(232-2)의 3층 구조가 비자성 층을 통해 반강자성 결합을 실현하는 소위 반강자성 결합층으로 대체될 수 있다.
고착층으로서 이러한 3층 구조를 이용함으로써 고착층의 스핀이 더 강하게 고착될 수 있으므로, 고착층의 일부 자기 모멘트가 수 번의 기입으로 인해 회전되게 되어 출력이 점차 낮아진다는 장점과, 반강자성 막의 막 두께가 감소될 수 있고 가공 정확도가 증가될 수 있으므로 스위칭 자계의 변동을 감소시킨다고 하는 장점을 얻을 수 있다.
또한, 자기 기록 층에 대해 강자성 층/비자성 층/강자성 층의 3층 구조를 이용하는 것이 바람직하다. 이 경우에, 강자성 층간을 결합시키는 강자성 층을 제공하는 것이 바람직하다. 이러한 구조가 자기 기록 층에 이용되는 경우, 셀 폭에 대한 스위칭 자계의 의존도가 작고, 셀 폭이 감소되어 결과적으로는 MRAM의 밀도를 증가시키더라도 스위칭 자계의 증가가 작다. 또한, MTJ 소자의 셀 폭이 감소되더라도, 전력 소비의 증가나 기입 동작 동안의 배선의 일렉트로 마이그레이션의 문제가 발생하지 않으므로, 더 높은 밀도의 MRAM을 제조할 수 있다. 강자성 결합의 세기가 더 작은 것이 바람직하고, 세기가 낮아짐에 따라 스위칭 자계가 더 작게 된다.
이러한 실시예에서, 강자성 층의 소자 및 타입이 특정하게 제한되지 않으며, Fe, Co, Ni 또는 그러한 재료의 합금, 높은 스핀 분극성(polarizability)을 가지는 마그네타이트, CrO2, RXMnO3-y(R:rear earth, X:Ca, Ba, Sr)와 같은 산화물, NiMnSb, PtMnSb와 같은 휴슬러(Heusler) 합금, 또는 Zn-Mn-O, Ti-Mn-O, CdMnP2, AnMnP2와 같은 자성 반도체를 이용할 수 있다.
본 발명에 따른 실시예에 이용되는 강자성 층은 강상자성(superparamagnetism)이 제공되지 않도록 하는 막 두께를 가져야 하고, 막두께는 0.4nm 이상인 것이 바람직하다. 또한, 막 두께가 매우 큰 경우, 스위칭 자계 및 정전 누설 필드가 크게 된다. 그러므로, 막 두께는 3.0nm 이하인 것이 바람직하다. 또한, Ag, Cu, Au, Al, Mg, Si, Bi, Ta, B, C, O, N, Pd, Pt, Zr, Ir, W, Mo 또는 Nb와 같은 비자성 요소가 이들 자성 재료에 어느 정도 포함되더라도, 강자성이 소실되지 않는 한 허용될 수 있다.
반강자성 막으로서, Fe-Mn, Pt-Mn, Pt-Cr-Mn, Ni-Mn, Ir-Mn, Ru-Mn 등을 이용할 수 있다. 자유(기입)층에 대해 강자성 층/비자성 층/강자성 층의 3층막을 이용하는 경우, 비자성 층에 대해 Cu, Au, Ru, Ir, Rh, Ag 등이 이용될 수 있다.
유전체 재료 또는 절연층으로서, Al2O3, SiO2, MgO, AlN, AlON, GaO, Bi2O3, SrTiO2, AlLaO3 등과 같은 다양한 유전체 재료를 이용할 수 있다. 이들 재료에서 산소 또는 질소는 어느 정도 결손될 수 있다.
유전체층의 두께는 MTJ 소자의 접합 면적에 달려있고 3nm 이하인 것이 바람직하다. 기판 재료는 특히 특정 타입으로 제한되지 않으며, Si, SiO2, Al2O3, AlN 등이 기판 상에 제조될 수 있다. 하부층 및 보호층으로서 Ta, Ti, Pt, Au, Ti/Pt, Ta/Pt, Ti/Pd, Ta/Pd 등이 기판 상에 이용되는 것이 바람직하다.
그러한 자기 저항 효과 소자(MTJ 소자)는 여러 가지 종류의 스퍼터링 방법, 증착 방법, 분자 빔 에피택시 방법 등을 채용하는 통상의 박막 형성 디바이스를 이용하여 제조될 수 있다.
상기 설명한 바와 같이, 본 발명에 따르면, 기입 동작 동안의 전력 소비를 크게 줄일 수 있고 종래 자기 메모리 디바이스(MRAM)의 문제, 즉 큰 전력 소비, 크로스토크, 일렉트로 마이그레이션(EM) 등을 제거할 수 있는 고밀도 자기 메모리 디바이스를 제공할 수 있다.
본 기술 분야의 숙련자라면 추가 장점 및 변형을 용이하게 실현할 수 있다. 그러므로, 본 발명은 여기에 도시되고 설명된 특정 세부 사항과 대표 실시예로 그 범주가 한정되지 않는다. 따라서, 이하 첨부된 특허청구범위와 그 등가에 의해 정의되는 일반적인 발명 개념의 사상이나 범주로부터 벗어나지 않고서도 다양한 변경이 가능하다.

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제1 평면 상에서 로우들과 칼럼들로 배치되는 복수의 자기 저항 효과 소자;
    상기 제1 평면과는 다른 제2 평면 상에 상기 자기 저항 효과 소자와 인접하여 배치되는 복수의 제1 기입선;
    상기 복수의 제1 기입선으로부터 원하는 것을 선택하는 제1 어드레스 디코더;
    상기 제2 평면과는 다른 제3 평면 상에서 상기 복수의 제1 기입선을 교차하고, 상기 제2 평면 상에서 상기 복수의 자기 저항 효과 소자에 인접하고 상기 복수의 제1 기입선에 평행한 부분들을 갖는 복수의 제2 기입선; 및
    상기 복수의 제2 기입선으로부터 원하는 것을 선택하는 제2 어드레스 디코더
    를 포함하고,
    상기 복수의 자기 저항 효과 소자에 바이어스 자계를 인가하도록 구성되는 복수의 고 보자력 자기막(high-coercivity magnetic film)을 더 포함하며,
    상기 복수의 제1 기입선 및 상기 복수의 제2 기입선으로부터 발생된 자계들을 보유하는 복수의 자기 회로; 및
    상기 복수의 자기 회로의 통과 자속들을, 상기 복수의 자기 저항 효과 소자의 일 방향으로 집중시키는 복수의 자속 가이드
    를 더 포함하는 자기 메모리 디바이스.
  6. 제1 평면 상에서 로우들과 칼럼들로 배치되는 복수의 자기 저항 효과 소자;
    상기 제1 평면과는 다른 제2 평면 상에 상기 자기 저항 효과 소자와 인접하여 배치되는 복수의 제1 기입선;
    상기 복수의 제1 기입선으로부터 원하는 것을 선택하는 제1 어드레스 디코더;
    상기 제2 평면과는 다른 제3 평면 상에서 상기 복수의 제1 기입선을 교차하고, 상기 제2 평면 상에서 상기 복수의 자기 저항 효과 소자에 인접하고 상기 복수의 제1 기입선에 평행한 부분들을 갖는 복수의 제2 기입선; 및
    상기 복수의 제2 기입선으로부터 원하는 것을 선택하는 제2 어드레스 디코더
    를 포함하고,
    상기 복수의 자기 저항 효과 소자에 바이어스 자계를 인가하도록 구성되는 복수의 고 보자력 자기막을 더 포함하며,
    상기 복수의 제1 기입선 및 상기 복수의 제2 기입선은, 상기 자기 저항 효과 소자들의 소자면들에 수직인 방향으로 상기 복수의 자기 저항 효과 소자를 그 사이에 개재하도록 상기 복수의 자기 저항 효과 소자가 배치되는 평면과는 다른 평면들 상에 배치되는 자기 메모리 디바이스.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 제1 평면 상에서 로우들과 칼럼들로 배치되는 복수의 자기 저항 효과 소자;
    상기 제1 평면과는 다른 제2 평면 상에 상기 자기 저항 효과 소자와 인접하여 배치되는 복수의 제1 기입선;
    상기 복수의 제1 기입선으로부터 원하는 것을 선택하는 제1 어드레스 디코더;
    상기 제2 평면과는 다른 제3 평면 상에서 상기 복수의 제1 기입선을 교차하고, 상기 제2 평면 상에서 상기 복수의 자기 저항 효과 소자에 인접하고 상기 복수의 제1 기입선에 평행한 부분들을 갖는 복수의 제2 기입선; 및
    상기 복수의 제2 기입선으로부터 원하는 것을 선택하는 제2 어드레스 디코더
    를 포함하고,
    상기 복수의 자기 저항 효과 소자에 바이어스 자계를 인가하도록 구성되는 복수의 고 보자력 자기막을 더 포함하며,
    상기 복수의 제2 기입선을 포함하는 복수의 비트선;
    상기 복수의 비트선을 교차하는 판독용의 복수의 워드선; 및
    상기 복수의 비트선 및 상기 복수의 워드선의 각 교차점에 제공되고, 상기 자기 저항 효과 소자들에 직렬로 접속되는 스위칭 소자
    를 더 포함하는 자기 메모리 디바이스.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 제1 평면 상에 배치되는 제1 기입선;
    상기 제1 평면과는 다른 제2 평면 상에 배치되고, 상기 제1 기입선에 수직인 한 방향으로부터 상기 제1 기입선의 일측 바로 위로 배치되는 제1 부분과, 그 일 단부에서 그 일측이 상기 제1 부분에 접속되고 상기 제1 기입선을 오버랩하는 제2 부분과, 상기 제1 부분의 반대측 상에서 상기 제1 기입선에 수직이 되도록 그 다른 단부에서 상기 제2 부분의 다른 측에 접속되는 제3 부분을 포함하는 제2 기입선 - a가 상기 제1 및 제2 기입선의 선폭이고 b가 상기 제2 기입선의 상기 제1 부분의 중앙선과 상기 제3 부분의 중앙선간의 최단 거리인 경우에 2a>b>0인 관계가 제공됨 - ; 및
    상기 제1 기입선과 상기 제2 기입선의 상기 제2 부분과의 사이에 개재되고, 상기 제1 기입선이나 상기 제2 기입선 중 어느 하나에 접속되는 자기 저항 효과 소자
    를 포함하고,
    바이어스 자계를 상기 자기 저항 효과 소자에 인가하도록 구성되는 고 보자력 자기막을 더 포함하며,
    상기 제1 기입선의 유닛들 내의 복수의 제1 기입선;
    상기 제2 기입선의 유닛들 내의 복수의 제2 기입선;
    상기 자기 저항 효과 소자의 유닛들 내의 복수의 자기 저항 효과 소자;
    상기 복수의 제1 기입선으로부터 원하는 것을 선택하는 제1 어드레스 디코더; 및
    상기 복수의 제2 기입선으로부터 원하는 것을 선택하는 제2 어드레스 디코더
    를 더 포함하고,
    데이터를 상기 복수의 자기 저항 효과 소자에 선택적으로 기입하는 경우에, 선택된 소자의 칼럼 및 로우 어드레스들을 상기 제1 어드레스 디코더 및 상기 제2 어드레스 디코더에 제공함으로써 선택이 수행되는 자기 메모리 디바이스.
  16. 제1 평면 상에 배치되는 제1 기입선;
    상기 제1 평면과는 다른 제2 평면 상에 배치되고, 상기 제1 기입선에 수직인 한 방향으로부터 상기 제1 기입선의 일측 바로 위로 배치되는 제1 부분과, 그 일 단부에서 그 일측이 상기 제1 부분에 접속되고 상기 제1 기입선을 오버랩하는 제2 부분과, 상기 제1 부분의 반대측 상에서 상기 제1 기입선에 수직이 되도록 그 다른 단부에서 상기 제2 부분의 다른 측에 접속되는 제3 부분을 포함하는 제2 기입선 - a가 상기 제1 및 제2 기입선의 선폭이고 b가 상기 제2 기입선의 상기 제1 부분의 중앙선과 상기 제3 부분의 중앙선간의 최단 거리인 경우에 2a>b>0인 관계가 제공됨 - ; 및
    상기 제1 기입선과 상기 제2 기입선의 상기 제2 부분과의 사이에 개재되고, 상기 제1 기입선이나 상기 제2 기입선 중 어느 하나에 접속되는 자기 저항 효과 소자
    를 포함하고,
    바이어스 자계를 상기 자기 저항 효과 소자에 인가하도록 구성되는 고 보자력 자기막을 더 포함하며,
    상기 자기 저항 효과 소자의 각각은 적어도 하나의 터널링 배리어 층, 적어도 2개의 강자성 층 및 적어도 하나의 반강자성 층을 포함하고, 상기 강자성 층들 중 적어도 한 층은 강자성 층/비자성 금속층/강자성 층의 3층 구조를 포함하는 적층된 층에 의해 대체되는 자기 메모리 디바이스.
  17. 제1 평면 상에 매트릭스 형태로 배치되고, 각각이 적어도 하나의 터널링 배리어 층, 자기 기록 층을 포함하는 적어도 2개의 강자성 층 및 적어도 하나의 반강자성 층을 갖는 복수의 강자성 터널링 접합 소자; 및
    자화 용이축 방향으로 상기 복수의 강자성 터널링 접합 소자의 양 단부에 제공되고, 상기 자기 기록 층보다 소프트한 자성을 갖는 복수의 소프트 자기 바이어스 층
    을 포함하고,
    바이어스 자계를 상기 자기 저항 효과 소자에 인가하도록 구성되는 고 보자력 자기막을 더 포함하는 자기 메모리 디바이스.
  18. 제17항에 있어서,
    상기 강자성 층들 중 적어도 한 층은 강자성 층/비자성 금속층/강자성 층의 3층 구조를 포함하는 적층된 층에 의해 대체되는 자기 메모리 디바이스.
  19. 제17항에 있어서,
    상기 복수의 강자성 터널링 접합 소자가 상기 강자성 터널링 접합 소자들과 인접하여 형성되는 제1 평면과는 다른 제2 평면 상에 배치되는 복수의 제1 기입선; 및
    상기 제2 평면과는 다른 제3 평면 상에서 상기 제1 기입선들을 교차하고, 상기 제2 평면 상의 상기 복수의 강자성 터널링 접합 소자에 인접하고 상기 복수의 제1 기입선에 평행하는 부분들을 포함하는 복수의 제2 기입선
    을 더 포함하는 자기 메모리 디바이스.
  20. 제17항에 있어서,
    상기 복수의 제2 기입선을 포함하는 복수의 비트선;
    상기 복수의 비트선을 교차하는 판독용의 복수의 워드선; 및
    상기 복수의 비트선과 상기 복수의 워드선의 각 교차점에 제공되고, 상기 강자성 터널링 접합 소자들에 직렬로 접속되는 스위칭 소자
    를 더 포함하는 자기 메모리 디바이스.
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