JP4438375B2 - 磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイス - Google Patents

Description

本発明は、外部磁界によって磁化方向が変化する感磁層を含む磁気抵抗効果素子およびそれを有する磁気記憶セル、ならびにこの磁気記憶セルを備えると共に感磁層の磁化方向の変化を利用して情報の記録・読出を行う磁気メモリデバイスに関する。

従来より、コンピュータや通信機器等の情報処理装置に用いられる汎用メモリとして、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static ＲＡＭ）などの揮発性メモリが使用されている。これらの揮発性メモリにおいては、記憶を保持するために絶えず電流を供給し、リフレッシュを行う必要がある。また、電源を切るとすべての情報が失われるので、これら揮発性メモリの他に情報を記録するための手段として不揮発性のメモリを設ける必要があり、例えば、フラッシュＥＥＰＲＯＭや磁気ハードディスク装置などが用いられる。

これら不揮発性メモリにおいては、情報処理の高速化に伴って、アクセスの高速化が重要な課題となっている。さらに、携帯情報機器の急速な普及および高性能化に伴い、いつでもどこでも情報処理が行うことのできる、いわゆる、ユビキタスコンピューティングを目指した情報機器開発が急速に進められている。このような情報機器開発の中心となるキーデバイスとして、高速処理に対応した不揮発性メモリの開発が強く求められている。

不揮発性メモリの高速化に有効な技術としては、強磁性層の磁化容易軸に沿った磁化方向によって情報を記憶する磁気メモリ素子がマトリックス状に配列された磁気ランダムアクセスメモリ（以下、ＭＲＡＭ；Magnetic Random Access Memory という。）が知られている。ＭＲＡＭでは、２つの強磁性体における磁化方向の組み合わせを利用して情報を記憶するようになっている。一方、記憶情報の読み出しは、ある基準となる方向に対し、磁化方向が平行である場合と反平行である場合とによって生じる抵抗変化（すなわち、電流あるいは電圧の変化）を検知することによって行う。このような原理で動作することから、ＭＲＡＭでは、安定した書き込みおよび読み出しを行うために、抵抗変化率ができるだけ大きいことが重要である。

現在実用化されているＭＲＡＭは、巨大磁気抵抗（ＧＭＲ；Giant Magneto-Resistive ）効果を利用したものである。ＧＭＲ効果とは、２つの磁性層を各層の磁化容易軸方向が互いに平行となるように配設したときに、それら各層の磁化方向が磁化容易軸に沿って平行となる場合に抵抗値が最小となり、反平行の場合に最大値となる現象である。このようなＧＭＲ効果が得られるＧＭＲ素子を利用したＭＲＡＭ（以下、ＧＭＲ−ＭＲＡＭと記す。）としては、例えば特許文献１に開示された技術が知られている。

最近では、記憶速度やアクセス速度などのさらなる向上を目指し、ＧＭＲ−ＭＲＡＭに替わって、トンネル磁気抵抗効果（ＴＭＲ：Tunneling Magneto-Resistive ）を利用したＴＭＲ素子を有するＭＲＡＭ（以下、ＴＭＲ−ＭＲＡＭと記す。）が提案されている。ＴＭＲ効果は、極薄の絶縁層（トンネルバリア層）を挟んだ２つの強磁性層間における磁化方向の相対角度により絶縁層を通過して流れるトンネル電流が変化するという効果である。２つの強磁性層における磁化方向が、互いに平行な場合に抵抗値が最小となり、互いに反平行の場合に最大となる。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子が、例えば「ＣｏＦｅ／アルミニウム酸化物／ＣｏＦｅ」という構成の場合、抵抗変化率が４０％程度と高く、また、抵抗値も大きいためＭＯＳＦＥＴ等の半導体デバイスと組み合わせた場合のマッチングが取りやすい。このため、ＧＭＲ−ＭＲＡＭと比較して、より高い出力が容易に得られ、記憶容量やアクセス速度の向上が期待されている。ＴＭＲ−ＭＲＡＭでは、ＴＭＲ素子の近傍に配置された書込線としての導線に電流を流すことにより電流磁界を発生させ、これを利用してＴＭＲ素子の磁性層の磁化方向を所定の方向に変化させ、情報を記憶するようになっている。記憶情報を読み出す方法としては、トンネルバリア層に垂直な方向に電流を流し、ＴＭＲ素子の抵抗変化を検出する方法が知られている。このようなＴＭＲ−ＭＲＡＭの技術に関しては、特許文献２あるいは特許文献３に開示されたものが知られている。

また、最近では、磁気メモリデバイスとしてのさらなる高密度化の要求が高まっており、これに伴いＴＭＲ素子の微細化も必要とされている。ＴＭＲ素子の微細化が進むほど、その両端部の磁極による反磁界の影響により、情報を記憶する磁性層（磁気フリー層）における磁化方向を一定方向に揃えるのに大きな磁界が必要となってしまい、情報の書込時に必要とされる書込電流が増大する傾向にある。この問題に対し、ＴＭＲ素子近傍の導線（書込線）の周囲に磁気フリー層と共に閉磁路を形成する閉磁路層を有する磁気メモリセルが提案されている（例えば、特許文献４参照。）。特許文献４によれば、記録に関わる磁気フリー層が閉磁路を構成するので、反磁界による悪影響を回避することができ、集積度の高い磁気メモリデバイスを実現することができる。さらに、この場合、２本の書込線が両方とも閉磁路の内側を通るので、効率よく磁化の反転を行うことができる。
米国特許第５３４３４２２号明細書 米国特許第５６２９９２２号明細書 特開平９−９１９４９号公報 特開２００１−２７３７５９号公報

しかしながら、上記特許文献４に開示された閉磁路構造を有する磁気メモリセルでは、閉磁路層と磁気フリー層とが互いに接触しているので、磁気的な結合状態を考慮するなど、材料選択上の制約が生じてしまう。このため、その材料選択上の制約が、ＴＭＲ素子における磁気特性向上の妨げとなってしまう可能性がある。また、よりいっそうの高密度化の要求に応えるためには、書込効率のさらなる向上が必要とされる。

本発明はかかる問題に鑑みてなされたもので、その目的は、導線（書込線）を流れる電流によって形成される磁界を効率よく利用して情報書込を安定して行うことができるうえ、設計上の自由度の高い磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイスを提供することにある。

本発明に係る磁気抵抗効果素子は、導線の延在方向に沿った一部領域において導線を取り囲むように周回方向に沿って環状に配置されると共に、周回方向の一部に設けられたギャップを挟んで互いに対向する一対の対向ヨークを含んでなる磁気ヨークと、外部磁界によって磁化方向が変化する感磁層、および感磁層よりも大きな保磁力を有し磁化方向が固定された磁性層を含み、かつ一対の端面を有する積層体とを備える。ここで、一対の対向ヨークは、ギャップを挟んで互いに対向する開放端をそれぞれ有すると共に、一対の開放端の各々からそれぞれ遠ざかる方向に一定の厚みを維持しつつ延在する。磁気ヨークにおける周回方向と直交する断面の面積は、一対の開放端において最小である。積層体は、一対の端面の各々と一対の開放端の各々とが互いに対向し合うようにギャップに配置され、かつ、磁気ヨークによって取り囲まれた領域を貫く他の導線と電気的に連結される。感磁層は一対の開放端を含む階層に位置し、磁性層は一対の開放端を含む階層とは異なる階層に位置する。ここで、「互いに対向し合う」とは、互いに直接触れあうことなく、かつ、電気的な接続関係を持たずに向かい合っている状態を意味する。

本発明に係る磁気記憶セルは、一対の磁気抵抗効果素子を備えたものであって、一対の磁気抵抗効果素子の各々が、導線の延在方向に沿った一部領域において導線を取り囲むように周回方向に沿って環状に配置されると共に周回方向の一部に設けられたギャップを挟んで互いに対向する一対の対向ヨークを含んでなる磁気ヨークと、外部磁界によって磁化方向が変化する感磁層、および感磁層よりも大きな保磁力を有し磁化方向が固定された磁性層を含み、かつ一対の端面を有する積層体とを備える。ここで、一対の対向ヨークは、ギャップを挟んで互いに対向する開放端をそれぞれ有すると共に、一対の開放端の各々からそれぞれ遠ざかる方向に一定の厚みを維持しつつ延在する。磁気ヨークにおける周回方向と直交する断面の面積は、一対の開放端において最小である。積層体は、一対の端面の各々と一対の開放端の各々とが互いに対向し合うようにギャップに配置され、かつ、磁気ヨークによって取り囲まれた領域を貫く他の導線と電気的に連結される。感磁層は一対の開放端を含む階層に位置し、磁性層は一対の開放端を含む階層とは異なる階層に位置する。

本発明に係る磁気メモリデバイスは、第１の書込線と、この第１の書込線と交差するように延びると共に第１の書込線との交差領域に対応した部分において第１の書込線と並走するように構成された第２の書込線と、一対の磁気抵抗効果素子を含んで構成された磁気記憶セルとを備え、一対の磁気抵抗効果素子の各々が、第１および第２の書込線の延在方向に沿った一部領域において第１および第２の書込線を取り囲むように周回方向に沿って環状に配置されると共に周回方向の一部に設けられたギャップを挟んで互いに対向する一対の対向ヨークを含んでなる磁気ヨークと、外部磁界によって磁化方向が変化する感磁層、および感磁層よりも大きな保磁力を有し磁化方向が固定された磁性層を含み、かつ一対の端面を有する積層体とを有する。ここで、一対の対向ヨークは、ギャップを挟んで互いに対向する開放端をそれぞれ有すると共に一対の開放端の各々からそれぞれ遠ざかる方向に一定の厚みを維持しつつ延在する。磁気ヨークにおける周回方向と直交する断面の面積は、一対の開放端において最小である。積層体は、一対の端面の各々と一対の開放端の各々とが互いに対向し合うようにギャップに配置され、かつ、磁気ヨークによって取り囲まれた領域を貫く読出線と電気的に連結される。感磁層は一対の開放端を含む階層に位置し、磁性層は一対の開放端を含む階層とは異なる階層に位置する。

本発明に係る磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイスでは、感磁層の磁化反転が効率的に行われるうえ、積層体と磁気ヨークとが互いに接する場合と比べて積層体を構成する材料の選択肢が広がる。

本発明に係る磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイスでは、一対の端面の各々と一対の開放端の各々との間に絶縁層が設けられるようにすることが望ましい。また、磁気ヨークにおける周回方向と直交する断面の面積が、一対の開放端において最も小さくなるように構成することが望ましい。

本発明に係る磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイスでは、一対の磁気ヨークが一対の開放端の各々からそれぞれ遠ざかる方向に延び、ギャップを挟んで互いに対向する一対の対向ヨークと、一対の対向ヨークの、開放端と反対側の一端とそれぞれ連結され互いに対向しつつ積層体の積層方向に延びる一対のピラーヨークと、一対のピラーヨークの、一対の対向ヨークと反対側の各一端どうしを連結するビームヨークとをそれぞれ有しており、一対の磁気抵抗効果素子が、少なくとも一対のピラーヨークのうちの一方を互いに共有するように構成することができる。さらに、この場合、感磁層が、一対の対向ヨークと同一階層に設けられるようにすることが望ましい。

本発明の磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイスによれば、導線（第１および第２の書込線）の延在方向に沿った一部領域において、導線（第１および第２の書込線）を取り囲むように周回方向に沿って環状に配置されると共に周回方向の一部に設けられたギャップを挟んで互いに対向する一対の開放端を有する磁気ヨークと、外部磁界によって磁化方向が変化する感磁層を含み一対の端面を有する積層体とを備え、積層体を、一対の端面の各々と一対の開放端の各々とが互いに対向し合うようにギャップに配置するようにしたので、感磁層の磁化反転を効率的に行うことができると共に、積層体と磁気ヨークとが互いに接する場合と比べて積層体を構成する材料を広範囲から選択することができ、積層体の磁気的、電気的な性能を十分に引き出すことができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

まず、図１〜図９を参照して、本発明の一実施の形態に係る磁気メモリデバイスの構成について説明する。図１は、本実施の形態における磁気メモリデバイスの全体構成を表す概念図である。本実施の形態の磁気メモリデバイスは、アドレスバッファ５１と、データバッファ５２と、制御ロジック部５３と、記憶セル群５４と、第１の駆動制御回路部５６と、第２の駆動制御回路部５８と、外部アドレス入力端子Ａ０〜Ａ２０と、外部データ端子Ｄ０〜Ｄ７とを備えている。

記憶セル群５４は、一対のトンネル磁気抵抗効果素子（以下、ＴＭＲ素子という。）を備えた記憶セル１が、互いに直交するワード線方向（Ｘ方向）およびビット線方向（Ｙ方向）に多数、配列されたマトリックス構造を有している。記憶セル１は、磁気メモリデバイスにおいてデータを記憶する最小単位であって、本発明における「磁気記憶セル」に対応する一具体例である。記憶セル１については後に詳述する。

第１の駆動制御回路部５６は、Ｙ方向におけるアドレスデコーダ回路５６Ａ、センスアンプ回路５６Ｂおよびカレントドライブ回路５６Ｃを有し、第２の駆動制御回路部５８は、Ｘ方向におけるアドレスデコーダ回路５８Ａ、定電流回路５８Ｂおよびカレントドライブ回路５８Ｃを有するものである。

アドレスデコーダ回路５６Ａ，５８Ａは、入力されたアドレス信号に応じた後出のワードデコード線７２（後出）およびビットデコード線７１（後出）を選択するものである。Ｙ方向センスアンプ回路５６ＢおよびＸ方向定電流回路５８Ｂは読出動作を行う際に駆動する回路であり、Ｙ方向およびＸ方向カレントドライブ回路５６Ｃ，５８Ｃは書込動作を行う際に駆動する回路である。

Ｙ方向センスアンプ回路５６Ｂと記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のビットデコード線７１によって接続されている。同様に、Ｘ方向定電流回路５８Ｂと、記憶セル群５４とは、読出動作の際にセンス電流が流れる複数のワードデコード線７２によって接続されている。

Ｙ方向カレントドライブ回路５６Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ビット線５（後出）を介して接続されている。同様に、Ｘ方向カレントドライブ回路５８Ｃと記憶セル群５４とは、書込動作の際に必要となる書込ワード線６（後出）を介して接続されている。

アドレスバッファ５１は、外部アドレス入力端子Ａ０〜Ａ２０を備えると共に、Ｙ方向アドレス線５７，Ｘ方向アドレス線５５を介して第１の駆動制御回路部５６内のＹ方向アドレスデコーダ回路５６Ａ，第２の駆動制御回路部５８内のＸ方向アドレスデコーダ回路５８Ａに接続されている。このアドレスバッファ５１は、外部からのアドレス信号を外部アドレス入力端子Ａ０〜Ａ２０から取り込み、内部に備えたバッファ増幅器（図示せず）によりＹ方向アドレスデコーダ回路５６Ａ，Ｘ方向アドレスデコーダ回路５８Ａにおいて必要となる電圧レベルまで増幅するものである。さらに、アドレスバッファ５１は、その増幅したアドレス信号を２つに分け、Ｙ方向アドレス線５７を介してＹ方向アドレスデコーダ回路５６Ａに出力すると共に、Ｘ方向アドレス線５５を介してＸ方向アドレスデコーダ回路５８Ａに出力するように機能する。

データバッファ５２は、入力バッファ５２Ａおよび出力バッファ５２Ｂによって構成され、外部データ端子Ｄ０〜Ｄ７を備えると共に制御ロジック部５３と接続されており、制御ロジック部５３からの出力制御信号５３Ａによって動作するようになっている。入力バッファ５２Ａは、Ｙ方向およびＸ方向書込用データバス６１，６０を介してそれぞれ第１の駆動制御回路部５６内のＹ方向カレントドライブ回路５６Ｃ，第２の駆動制御回路部５８内のＸ方向カレントドライブ回路５８Ｃに接続されており、記憶セル群５４への書込動作を行う際には、外部データ端子Ｄ０〜Ｄ７の信号電圧を取り込んで、内部バッファ増幅器（図示せず）により必要となる電圧レベルまで増幅したのち、Ｘ方向書込用データバス６０およびＹ方向書込用データバス６１を介してＸ方向カレントドライブ回路５８Ｃ，Ｙ方向カレントドライブ回路５６Ｃに伝達するように機能する。出力バッファ５２Ｂは、Ｙ方向読出用データバス６２を介してセンスアンプ回路５６Ｂに接続されており、記憶セル群５４に記憶された情報信号を読み出す際には、内部に備えたバッファ増幅器（図示せず）によって、センスアンプ回路５６Ｂから入力される情報信号を増幅したのち、外部データ端子Ｄ０〜Ｄ７に低インピーダンスで出力するように機能する。

制御ロジック部５３は、チップセレクト端子ＣＳおよびライトイネーブル端子ＷＥを備え、データバッファ５２に接続されている。この制御ロジック部５３は、複数の記憶セル群５４のなかから読出および書込対象とするものを選択するチップセレクト端子ＣＳからの信号電圧と、書込許可信号を出力するように機能するライトイネーブル端子ＷＥからの信号電圧とを取り込み、データバッファ５２に向けて出力制御信号５３Ａを出力するように機能する。

次に、図１に示した磁気メモリデバイスのうち、情報の書込動作に係わる構成について説明する。

図２は、記憶セル群５４における書込動作に係わる要部平面構成を表す概念図である。
図２に示したように、本実施の形態の磁気メモリデバイスは、複数の書込ビット線５ａ，５ｂと、この複数の書込ビット線５ａ，５ｂとそれぞれ交差するように延びる複数の書込ワード線６とを含んでおり、書込ビット線５ａ，５ｂおよび書込ワード線６の交差する各領域に、これら書込ビット線５ａ，５ｂおよび書込ワード線６が互いに平行に延在する平行部分１０ａ，１０ｂを有するように構成されている。具体的には、図２に示したように、書込ワード線６が矩形波状にＸ方向に沿って延在する一方で、書込ビット線５ａと書込ビット線５ｂとが交互に並んで直線状にＹ方向に沿って延在している。書込ワード線６における矩形波状の立ち上がり部分および立ち下がり部分が、書込ビット線５ａ，５ｂと共に複数の平行部分１０ａ，１０ｂを形成している。記憶セル１は、それぞれの平行部分１０ａ，１０ｂの少なくとも一部を含むように、書込ビット線５ａ，５ｂと書込ワード線６との交差する各領域に設けられている。記憶セル１は、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂによって構成されており、ＴＭＲ素子１ａは書込ビット線５ａと書込ワード線６との交差する各領域に設けられ、一方のＴＭＲ素子１ｂは書込ビット線５ｂと書込ワード線６との交差する各領域に設けられている。ここで、ＴＭＲ素子１ａおよびＴＭＲ素子１ｂが、本発明の「一対の磁気抵抗効果素子」に対応する一具体例である。

書込ビット線５ａ，５ｂおよび書込ワード線６には、それぞれＹ方向カレントドライブ回路５６Ｃ，Ｘ方向カレントドライブ回路５８Ｃからの電流が流れるようになっている。ここで、書込ビット線５ａを流れる電流と書込ビット線５ｂを流れる電流とは、必ず互いに逆方向となっており、例えば、図２に矢印で示したように書込ビット線５ａの電流方向を＋Ｙ方向とした場合には書込ビット線５ｂの電流方向が−Ｙ方向となる。したがって、その場合に、書込ワード線６を流れる電流の方向を全体として＋Ｘ方向（紙面左から右）とすると、ＴＭＲ素子１ａの内部を流れる書込ビット線５ａおよび書込ワード線６の電流方向は、互いに平行となる。一方のＴＭＲ素子１ｂの内部を流れる書込ビット線５ｂおよび書込ワード線６の電流方向についても、互いに平行となる。なお、以下、特に電流方向を区別する必要のない場合には、書込ビット線５ａ，５ｂを単に書込ビット線５と示す。また、書込ワード線６は本発明の「第１の書込線」に対応する一具体例であり、書込ビット線５は本発明の「第２の書込線」に対応する一具体例である。

図３は、図２に示した概念図としての記憶セル群５４の要部平面構成を、より具体的に表すものである。図３に示した書込ビット線５ａ，５ｂ、書込ワード線６および記憶セル１（ＴＭＲ素子１ａ，１ｂ）は、図２と対応している。ＴＭＲ素子１ａ，１ｂは、書込ビット線５ａ，５ｂと書込ワード線６との平行部分１０ａ，１０ｂに配置されている。ＴＭＲ素子１ａ，１ｂは、それぞれ感磁層を含む積層体Ｓ２０ａ，Ｓ２０ｂと磁気ヨーク４ａ，４ｂとを備えており、平行部分１０ａ，１０ｂにおける書込ビット線５ａ，５ｂおよび書込ワード線６の双方を流れる電流により生ずる磁界（すなわち、磁気ヨーク４ａ，４ｂにおいては外部磁界）によって感磁層の磁化方向が変化するようになっている。書込ワード線６は、書込ビット線５ａ，５ｂと同一層内（後出の第１の階層内Ｌ１）に設けられた第１階層部分６Ｆと、これとは異なる第２の階層内Ｌ２（後出）に形成された第２階層部分６Ｓとの２つの階層部分を含んで構成されている。第１階層部分６Ｆと第２階層部分６Ｓとは、アルミニウム（Ａｌ）や銅（Ｃｕ）などの導電材料からなる接続層６Ｔ（後出）によって電気的に接続されている。これにより、書込ワード線６は、Ｙ方向に延在する書込ビット線５ａ，５ｂをＸ方向に沿って乗り越え、全体としてＸ方向に延在する１本の導線として機能するようになっている。この場合、平行部分１０ａ，１０ｂにおいて、書込ビット線５ａ，５ｂと第１階層部分６Ｆとが第１の階層内Ｌ１に設けられており、互いに電気的に絶縁されている。

各書込ビット線５の両端には、それぞれ書込ビット線引出電極４７が設けられている。各書込ビット線引出電極４７は、それぞれ一方がＹ方向カレントドライブ回路５６Ｃに接続され、他方が最終的に接地されるように接続されている。同様に、各書込ワード線６の両端には、それぞれ書込ワード線引出電極４６が設けられている。各書込ワード線引出電極４６は、それぞれ一方がＸ方向カレントドライブ回路５８Ｃに接続され、他方が最終的に接地されるように接続されている。

図４は、記憶セル１の拡大斜視図である。図５は、図３に示したＶ−Ｖ切断線の矢視方向における記憶セル１の概略断面構成を表すものである。さらに、図６は、図５に示した記憶セル１を、概念的にＴＭＲ素子１ａとＴＭＲ素子１ｂとに分解して図示したものである。なお、図５および図６は、細部の構成を明らかにするための概略図であり、図４に示した記憶セル１のサイズ比および形状と必ずしも一致しない。

図４〜図６に示したように、記憶セル１は、磁気ヨーク４ａ，４ｂと積層体Ｓ２０ａ，Ｓ２０ｂとをそれぞれ有する一対のＴＭＲ素子１ａ，１ｂを備えている。書込ビット線５ａ，５ｂと書込ワード線６（第１階層部分６Ｆ）とは、磁気ヨーク４ａ，４ｂによって囲まれた領域において、積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行な第１の階層内Ｌ１で互いに隣り合うように配列されている（図５）。書込ワード線６（第１階層部分６Ｆ）、書込ビット線５ａ，５ｂおよび磁気ヨーク４ａ，４ｂは、絶縁膜７ａ，７ｂを介して互いに電気的に絶縁されている。積層体Ｓ２０ａは、一対の端面Ｋ２０ａ（Ｋ２１，Ｋ２２）の各々と一対の開放端Ｋ４ａ（Ｋ４１，Ｋ４２）の各々とが互いに対向し合うように磁気ヨーク４ａのギャップに配置されている。一対の端面Ｋ２０ａと一対の開放端Ｋ４ａとの間には、それぞれ、例えば酸化アルミニウム（Ａｌ₂Ｏ₃）などからなる絶縁層（図示せず）が形成されている。同様に、積層体Ｓ２０ｂは、一対の端面Ｋ２０ｂ（Ｋ２３，Ｋ２４）の各々と一対の開放端Ｋ４ｂ（Ｋ４３，Ｋ４４）の各々とが互いに対向し合うように磁気ヨーク４ｂのギャップに配置されている。一対の端面Ｋ２０ｂと一対の開放端Ｋ４ｂとの間には、それぞれ、例えばＡｌ₂Ｏ₃などからなる絶縁層（図示せず）が形成されている。また、積層体Ｓ２０ａ，Ｓ２０ｂは、積層方向（Ｚ方向）において、それぞれ突出部３２Ｔと、導電層３６ａ，３６ｂ（後出）との間に挟まれ、それらと電気的に接続されている。一対の導電層３６ａ，３６ｂは一対のショットキーダイオード７５ａ，７５ｂ（後出）の一部を構成するものであり、このショットキーダイオード７５ａ，７５ｂの他端はＹ方向に延在する読出ビット線３３ａ，３３ｂ（後出）と接続されている。ショットキーダイオード７５ａ，７５ｂは基体３１（後出）に埋設されている。また、積層体Ｓ２０ａ，Ｓ２０ｂの、一対の導電層３６ａ，３６ｂと接する面とは反対側の面、すなわち磁気ヨーク４ａ，４ｂによって取り囲まれた領域側の面は、Ｙ方向に延びる突出部３２Ｔと接している。突出部３２Ｔは、Ｘ方向に延在する読出ワード線３２の一部分をなすものである。図５においては、突出部３２Ｔが、磁気ヨーク４ａ，４ｂと接するようにしたが、絶縁層を介して互いに電気的に絶縁されるようにしてもよい。また、書込ワード線６（第１階層部分６Ｆ）および書込ビット線５ａ，５ｂと、読出ワード線３２（突出部分３２Ｔ）とは互いに電気的に絶縁されている。

記憶セル１におけるＴＭＲ素子１ａは、書込ビット線５ａおよび書込ワード線６の延在方向に沿った一部領域、すなわち、書込ビット線５ａおよび書込ワード線６の並走する領域（平行部分１０ａ）において、書込ビット線５ａおよび第１階層部分６Ｆの周囲を取り囲むように周回方向に沿って配置されると共に、周回方向の一部に設けられたギャップを挟んで互いに対向する一対の開放端Ｋ４ａ（Ｋ４１，Ｋ４２）を有する磁気ヨーク４ａと、外部磁界によって磁化方向が変化する感磁層としての第２磁性層８ａを含むと共に積層面に垂直な方向に電流が流れるように構成された積層体Ｓ２０ａとを有するものである。一対の開放端Ｋ４ａは、Ｘ方向に沿って積層体Ｓ２０ａを挟んで対向するように設けられている。一方のＴＭＲ素子１ｂは、書込ビット線５ｂおよび書込ワード線６の延在方向に沿った一部領域、すなわち、書込ビット線５ｂおよび書込ワード線６の並走する領域（平行部分１０ｂ）において、書込ビット線５ｂおよび第１階層部分６Ｆの周囲を取り囲むように周回方向に沿って配置されると共に、周回方向の一部に設けられたギャップを挟んで互いに対向する一対の開放端Ｋ４ｂ（Ｋ４３，Ｋ４４）を有する磁気ヨーク４ｂと、外部磁界によって磁化方向が変化する感磁層としての第２磁性層８ｂを含むと共に積層面に垂直な方向に電流が流れるように構成された積層体Ｓ２０ｂとを有するものである。一対の開放端Ｋ４ｂは、Ｘ方向に沿って積層体Ｓ２０ｂを挟んで対向するように設けられている。この一対のＴＭＲ素子１ａ，１ｂは、磁気ヨーク４ａ，４ｂの一部である共有部分３４を互いに共有している。

積層体Ｓ２０ａ，Ｓ２０ｂは、図５および図６に示したように、書込ビット線５および書込ワード線６の側から順に、第２磁性層８ａ，８ｂと、トンネルバリア層３ａ，３ｂと、磁化方向の固定された第１磁性層２ａ，２ｂとを含み、積層面に垂直な方向に電流が流れるように構成されたＴＭＲ膜である。図５および図６では、積層体Ｓ２０ａ，Ｓ２０ｂの構成を明らかにするため、それらの寸法を周囲よりも相対的に大きく誇張して表している。

一対のＴＭＲ素子１ａ，１ｂにおいて、第２磁性層８ａと第２磁性層８ｂとの磁化方向が互いに反平行となるように反転させる場合には、書込ビット線５ａ，５ｂと書込ワード線６とによって一対の磁気ヨーク４ａ，４ｂの内部を通過するように形成される還流磁界の方向が、共有部分３４では同一方向となり、還流磁界の磁束密度が増大する。このため、より効率的に還流磁界を利用することができ、磁気ヨーク４ａ，４ｂおよび第２磁性層８ａ，８ｂの磁化を反転させるために必要な電流をより小さくすることができる。また、磁気ヨーク４の一部を共有するようにしたので、ＴＭＲ素子１ａ，１ｂを効率的に形成することができると共に、記憶セル１の形成面積を縮小でき、記憶情報の大容量化が可能となる。

積層体Ｓ２０ａ，Ｓ２０ｂは、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの間において積層面に垂直方向の電圧を印加すると、例えば第１磁性層２ａ，２ｂの電子がトンネルバリア層３ａ，３ｂを突き抜けて第２磁性層８ａ，８ｂに移動してトンネル電流が流れるようになっている。このトンネル電流は、トンネルバリア層３との界面部分における第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとの相対的な角度によって変化する。すなわち、第１磁性層２ａ，２ｂのスピンと第２磁性層８ａ，８ｂのスピンとが互いに平行な場合に抵抗値が最小となり、反平行のときに抵抗値が最大となる。これらの抵抗値を用いて、磁気抵抗変化率（ＭＲ比）が、式（１）のように定義される。

（ＭＲ比）＝ｄＲ／Ｒ ……（１）

ここで、「ｄＲ」が、スピンが互いに平行である場合と反平行である場合との抵抗値の差であり、「Ｒ」が、スピンが互いに平行である場合における抵抗値である。

トンネル電流に対する抵抗値（以下、トンネル抵抗Ｒｔという。）は、トンネルバリア層３の膜厚Ｔに強く依存する。トンネル抵抗Ｒｔは、低電圧領域では、式（２）に示したように、トンネルバリア層３の膜厚Ｔに対して指数関数的に増加する。

Ｒｔ∝ｅｘｐ（２χ^T），χ＝｛８π²ｍ^*（φ・Ｅｆ）^0.5｝／ｈ ……（２）

ここで、「φ」はバリア高さ、「ｍ^*」は電子の有効質量、「Ｅｆ」はフェルミエネルギー、ｈはプランク定数を表す。一般的に、ＴＭＲ素子を用いたメモリ素子では、トランジスタなどの半導体デバイスとのマッチングを図るため、トンネル抵抗Ｒｔは、数１０ｋΩ・（μｍ）²程度が適当とされる。しかし、磁気メモリデバイスにおける高密度化および動作の高速度化を図るためには、トンネル抵抗Ｒｔは、１０ｋΩ・（μｍ）²以下、さらに好ましくは１ｋΩ・（μｍ）²以下とすることが好ましい。したがって、上記のトンネル抵抗Ｒｔを実現するために、トンネルバリア層３の厚みＴを２ｎｍ以下、さらに好ましくは１．５ｎｍ以下とすることが望ましい。

トンネルバリア層３ａ，３ｂの厚みＴを薄くすることにより、トンネル抵抗Ｒｔを低減することができる一方で、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂとの接合界面の凹凸に起因するリーク電流が生じるのでＭＲ比が低下してしまう。これを防止するため、トンネルバリア層３ａ，３ｂの厚みＴは、リーク電流が流れない程度の厚みを有する必要があり、具体的には０．３ｎｍ以上の厚みであることが望ましい。

積層体Ｓ２０ａ，Ｓ２０ｂは、保磁力差型構造を有し、第１磁性層２ａ，２ｂの保磁力のほうが、第２磁性層８ａ，８ｂの保磁力よりも大きくなるように構成されていることが望ましい。具体的には、第１磁性層２の保磁力は、（５０／４π）×１０³Ａ／ｍよりも大きいことが望ましく、特に（１００／４π）×１０³Ａ／ｍ以上であることが望ましい。こうすることにより、第１磁性層２ａ，２ｂにおける磁化方向が外部憂乱磁界等の不要な磁界の影響を受けるのを防止することができるからである。第１磁性層２ａ，２ｂは、例えば、５ｎｍの厚みのコバルト鉄合金（ＣｏＦｅ）からなる。他に、単体のコバルト（Ｃｏ）や、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄コバルト合金（ＮｉＦｅＣｏ）等を第１磁性層２ａ，２ｂに適用することが可能である。第２磁性層８ａ，８ｂは、単体のコバルト（Ｃｏ）、コバルト鉄合金（ＣｏＦｅ）、コバルト白金合金（ＣｏＰｔ）、ニッケル鉄合金（ＮｉＦｅ）あるいはニッケル鉄コバルト合金（ＮｉＦｅＣｏ）などから構成される。また、第１磁性層２ａ，２ｂおよび第２磁性層８ａ，８ｂの磁化容易軸は、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が互いに平行または反平行となる状態で安定化するようにするため、平行であることが望ましい。

磁気ヨーク４ａ，４ｂは、書込ビット線５ａ，５ｂおよび書込ワード線６における平行部分１０ａ，１０ｂの少なくとも一部を取り囲むように延在しており、この平行部分１０ａ，１０ｂを流れる電流によって磁気ヨーク４ａ，４ｂの内部を通過する還流磁界が生ずるように構成されている。より詳細には、図６に示したように、磁気ヨーク４ａは、一対の開放端Ｋ４ａ（Ｋ４１，Ｋ４２）の各々からそれぞれ遠ざかる方向に延び、ギャップを挟んで互いに対向する一対の対向ヨーク４１ａ（４１１，４１２）と、一対の対向ヨーク４１ａ（４１１，４１２）の、開放端Ｋ４ａ（Ｋ４１，Ｋ４２）と反対側の一端とそれぞれ連結され、互いに対向しつつ積層体Ｓ２０ａの積層方向（Ｚ方向）に延びる一対のピラーヨーク４２ａ（４２１，４２２）と、一対のピラーヨーク４２ａ（４２１，４２２）の、一対の対向ヨーク４１ａ（４１１，４１２）と反対側の各一端どうしを連結するビームヨーク４３ａとを含んで構成されている。ここで、積層体Ｓ２０ａにおける第２磁性層８ａが、一対の対向ヨーク４１ａ（４１１，４１２）と同一階層となるように構成されている。一方の磁気ヨーク４ｂは、一対の開放端Ｋ４ｂ（Ｋ４３，Ｋ４４）の各々からそれぞれ遠ざかる方向に延び、ギャップを挟んで互いに対向する一対の対向ヨーク４１ｂ（４１３，４１４）と、一対の対向ヨーク４１ｂ（４１３，４１４）の、開放端Ｋ４ｂ（Ｋ４３，Ｋ４４）と反対側の一端とそれぞれ連結され、互いに対向しつつ積層体Ｓ２０ｂの積層方向（Ｚ方向）に延びる一対のピラーヨーク４２ｂ（４２２，４２３）と、一対のピラーヨーク４２ｂ（４２２，４２３）の、一対の対向ヨーク４１ｂ（４１３，４１４）と反対側の各一端どうしを連結するビームヨーク４３ｂとを含んで構成されている。ここで、積層体Ｓ２０ｂにおける第２磁性層８ｂが、一対の対向ヨーク４１ｂ（４１３，４１４）と同一階層となるように構成されている。ＴＭＲ素子１ａおよびＴＭＲ素子１ｂは、ピラーヨーク４２２を互いに共有し、図５に示したように共有部分３４を形成している。ビームヨーク４３ａ，４３ｂは、第２階層部分６Ｓと同じ第２の階層内Ｌ２に設けられている。

このような磁気ヨーク４ａ，４ｂは、その内部を通過するように形成される還流磁界によってそれぞれの磁化方向が反転される。この還流磁界による磁気ヨーク４ａ，４ｂの磁化方向反転に伴い、第２磁性層８ａ，８ｂの磁化方向が反転し、第２磁性層８ａ，８ｂが情報を記憶する記憶層として機能することとなる。磁気ヨーク４ａ，４ｂは、例えば、ニッケル（Ｎｉ）、鉄（Ｆｅ）およびコバルト（Ｃｏ）のうちの少なくとも１種を含む金属からなる。磁気ヨーク４ａ，４ｂにおける周回方向と直交する断面の面積は、一対の開放端Ｋ４ａ，Ｋ４ｂにおいて最も小さくなるように構成されている。具体的には、磁気ヨーク４ａ，４ｂにおける一対の対向ヨーク４１ａ，４１ｂは、例えば図４に示したように、Ｙ方向に沿った幅が積層体Ｓ２０ａ，Ｓ２０ｂに近づくほど小さくなり、一対の開放端Ｋ４ａ，Ｋ４ｂにおいて最も小さくなるように構成されている。このような構成により、書込ビット線５ａ，５ｂおよび書込ワード線６に書込電流が流れて磁気ヨーク４ａ，４ｂを通過する還流磁界が形成されると、積層体Ｓ２０ａ，Ｓ２０ｂ（特に第２磁性層８ａ，８ｂ）において最も高く、かつ、安定した磁束密度を得ることができる。このため、小さな書込電流であっても効率よく、かつ、安定した書込を行うことができる。

書込ビット線５ａ，５ｂおよび書込ワード線６による還流磁界を磁気ヨーク４ａ，４ｂに集中させるために、磁気ヨーク４ａ，４ｂの透磁率はより大きい方が好ましい。具体的には、２０００以上であり、より好ましくは６０００以上である。

書込ビット線５ａ，５ｂおよび第１階層部分６Ｆは、いずれも、例えば、１０ｎｍ厚のチタン（Ｔｉ）と、１０ｎｍ厚の窒化チタン（ＴｉＮ）と５００ｎｍ厚のアルミニウム（Ａｌ）とが順に積層された構造を有している。また、第２階層部分６Ｓおよび接続層６Ｔは、磁気ヨーク４ａ，４ｂと同種の、例えば、ＮｉＦｅにより構成されたものである。書込ビット線５および書込ワード線６は、上記の構成に限らず、例えば、アルミニウム（Ａｌ）、銅（Ｃｕ）およびタングステン（Ｗ）のうちの少なくとも１種からなるようにしてもよい。これら書込ビット線５および書込ワード線６を用いた記憶セル１に対する書込動作の詳細については後述する。

以上のように、本実施の形態の磁気メモリデバイスは、書込ビット線５ａ，５ｂと書込ワード線６とが、磁気ヨーク４ａ，４ｂによって囲まれた領域において、積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行な第１の階層内Ｌ１で互いに隣り合うように配列されているので、積層方向において、より簡素な構成となっている。また、一対の端面Ｋ２０ａの各々と一対の開放端Ｋ４ａの各々とが互いに対向し合うように積層体Ｓ２０ａが磁気ヨーク４ａのギャップに配置されているので、同様に一対の端面Ｋ２０ｂの各々と一対の開放端Ｋ４ｂの各々とが互いに対向し合うように積層体Ｓ２０ｂが磁気ヨーク４ｂのギャップに配置されているので、積層体と磁気ヨークとが互いに接する場合と比べ磁気的な結合状態などの制約を受けにくく、積層体Ｓ２０ｂを構成する材料を広範囲から選択することが可能となる。このため、還流磁界が通過する閉磁路となる磁気ヨーク４ａ，４ｂを備えつつ、ＴＭＲ素子１ａ，１ｂとしての磁気的な特性を十分に発揮するような積層体Ｓ２０ａ，Ｓ２０ｂを得ることができる。

次に、図７および図８を参照して、図１に示した磁気メモリデバイスのうちの、情報読出動作に係わる構成について説明する。図７は、記憶セル群５４における読出動作に係わる要部平面構成を表し、図３に対応するものである。図８は、図７に示したXIII−XIII切断線における矢視方向の断面構成を表すものである。

図７に示したように、各記憶セル１は、ＸＹ平面における複数の読出ワード線３２と複数の読出ビット線３３ａ，３３ｂとの各交差点に対応する位置に１つずつ配設されている。ここで、記憶セル１における積層体Ｓ２０ａ，Ｓ２０ｂの下面が一対のショットキーダイオード７５ａ，７５ｂ（以下、単にダイオード７５ａ，７５ｂという。）を介して一対の読出ビット線３３ａ，３３ｂと接し、積層体Ｓ２０ａ，Ｓ２０ｂの上面が読出ワード線３２と接している。読出ビット線３３ａ，３３ｂは、各記憶セル１における一対のＴＭＲ素子１ａ，１ｂの各々に読出電流を供給するものであり、一方の読出ワード線３２は、ＴＭＲ素子１ａ，１ｂの各々に流れた読出電流を接地へと導くものである。各読出ビット線３３の両端には、それぞれ読出ビット線引出電極４９が設けられている。一方、各読出ワード線３２の両端には、それぞれ読出ワード線引出電極４８が設けられている。

図８に示したように、本実施の形態の磁気メモリデバイスは、記憶セル１を含む領域において、整流素子として機能する一対のダイオード７５ａ，７５ｂが設けられた基体３１の上に、一対の積層体Ｓ２０ａ，Ｓ２０ｂと、これを挟んで対向する一対の開放端を有する磁気ヨーク４ａ，４ｂとが形成されるように構成されている。

一対のダイオード７５ａ，７５ｂは、積層体Ｓ２０ａ，Ｓ２０ｂの側から順に導電層３６ａ，３６ｂとエピタキシャル層３７と基板３８とを有し、これら導電層３６ａ，３６ｂとエピタキシャル層３７との間にショットキー障壁を形成している。導電層３６ａ，３６ｂは、エピタキシャル層３７と反対側の面の一部において積層体Ｓ２０ａ，Ｓ２０ｂと接し、それ以外の部分が絶縁層３１Ａおよび絶縁層１７によって取り囲まれるようになっている。ダイオード７５ａとダイオード７５ｂとは、積層体Ｓ２０ａ，Ｓ２０ｂを挟んで磁気ヨーク４ａ，４ｂと接続しているほかは互いに電気的な連結部分を持たないように構成されている。基板３８はｎ型シリコンウェハである。一般に、ｎ型シリコンウェハには燐（Ｐ）の不純物拡散が施されており、基板３８としては、燐の高濃度拡散によりｎ⁺⁺型となっているものを用いる。これに対し、エピタキシャル層３７は、燐が低濃度拡散されてｎ^-型となるようにする。このｎ^-型半導体であるエピタキシャル層３７と金属からなる導電層３６ａ，３６ｂとを接触させることにより、バンドギャップが生じ、ショットキー障壁が形成される。さらに、一対のダイオード７５ａ，７５ｂは、それぞれ接続層３３Ｔを介して読出ビット線３３ａ，３３ｂと接続されている。

次に、図９を参照して、本実施の形態の磁気メモリデバイスにおける読出動作に係わる回路構成について説明する。

図９は、記憶セル群５４とその読出回路からなる回路系の構成図である。この読出回路系は、記憶セル１が一対のＴＭＲ素子１ａ，１ｂからなる差動増幅型である。ここでは、各記憶セル１の情報の読み出しを、ＴＭＲ素子１ａ，１ｂそれぞれに流す読出電流（読出ビット線３３ａ，３３ｂからＴＭＲ素子１ａ，１ｂのそれぞれに流入し、共通の読出ワード線３２に流出する電流）の差分値を出力として行うようになっている。

図９において、記憶セル群５４のビット列ごとの記憶セル１と、センスアンプ回路５６Ｂを含む読出回路の一部とが、読出回路の繰り返し単位である単位読出回路８０（…，８０ｎ，８０ｎ＋１，…）を構成しており、ビット列方向に並列に配置されている。単位読出回路８０ｎの各々は、Ｙ方向アドレスデコーダ回路５６Ａにビットデコード線７１（…，７１ｎ，７１ｎ＋１，…）を介して接続され、出力バッファ５２ＢにＹ方向読出用データバス６２を介して接続されている。

記憶セル群５４には、Ｘ方向に配列される読出ワード線３２（…，３２ｍ，３２ｍ＋１，…）と、Ｙ方向に配列される一対の読出ビット線３３ａ，３３ｂとによりマトリクス状の配線がなされている。各記憶セル１は、一対の読出ビット線３３ａ，３３ｂに挟まれた領域のうちの読出ワード線３２との交差位置に配設されている。各記憶セル１におけるＴＭＲ素子１ａ，１ｂのそれぞれの一端が、１対のダイオード７５ａ，７５ｂを介して読出ビット線３３ａ，３３ｂに接続され、それぞれの他端が共通の読出ワード線３２に接続される。

各読出ワード線３２の一端は、それぞれ読出ワード線引出電極４８を介して各読出スイッチ８３（…，８３_m，８３_m+1，…）と接続され、さらに、共通のＸ方向定電流回路５８Ｂに接続されている。各読出スイッチ８３は、Ｘ方向アドレスデコーダ回路５８Ａとそれぞれワードデコード線７２（…，７２_m，７２_m+1，…）を介して接続されており、Ｘ方向アドレスデコーダ回路５８Ａからの選択信号が入力されると導通するように構成されている。Ｘ方向定電流回路５８Ｂは、読出ワード線３２を流れる電流を一定とする機能を有するものである。

各読出ビット線３３の一端は、読出ビット線引出電極４９を介してそれぞれＹ方向センスアンプ回路５６Ｂに接続されており、他端は最終的にそれぞれ接地されている。Ｙ方向センスアンプ回路５６Ｂは、単位読出回路８０につき１つ設けられ、各単位読出回路８０において一対の読出ビット線３３ａ，３３ｂの間の電位差を取り込み、この電位差を増幅する機能を有するものである。各Ｙ方向センスアンプ回路５６Ｂは、それぞれ出力線８２（…，８２ｎ，８２ｎ＋１，…）に接続され、最終的にはＹ方向読出用データバス６２により、出力バッファ５２Ｂに接続されるようになっている。

次に、本実施の形態の磁気メモリデバイスにおける動作について説明する。

まず、図２、図１０（Ａ）および図１０（Ｂ）を参照して、記憶セル１における情報の書込動作について説明する。図１０（Ａ），図１０（Ｂ）は、図５に示した記憶セル１の断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表すものである。図１０（Ａ），図１０（Ｂ）において各磁性層に示した矢印が、その磁性層における磁化方向を示す。但し、磁気ヨーク４ａ，４ｂについては内部に形成される磁路の磁界方向も併せて示すものである。ここで、第１磁性層２ａ，２ｂは、−Ｘ方向に磁化が固定されている。図１０（Ａ），図１０（Ｂ）は、記憶セル１を通過する互いに平行な書込ビット線５および第１階層部分６Ｆに、互いに同一な方向に書込電流が流れる場合を示す。図１０（Ａ）は、図２に示した書込電流方向に対応する。図１０（Ａ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れて書込ビット線５ａおよび第１階層部分６Ｆを取り囲む磁気ヨーク４ａの内部を通過するように時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れて書込ビット線５ｂおよび第１階層部分６Ｆを取り囲む磁気ヨーク４ｂの内部を通過するように反時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、第２磁性層８ａの磁化方向が−Ｘ方向となり、第２磁性層８ｂの磁化方向が＋Ｘ方向となる。一方、図１０（Ｂ）は、書込ビット線５および第１階層部分６Ｆを流れる電流方向が図１０（Ａ）に示した状態とは全く逆の電流方向とした場合に対応する。すなわち、図１０（Ｂ）は、ＴＭＲ素子１ａにおいて紙面に垂直な方向に奥から手前へ向かって（−Ｙ方向へ）書込電流が流れ、書込ビット線５ａおよび第１階層部分６Ｆを取り囲む部分の磁気ヨーク４ａの内部を通過するように反時計回り方向に還流磁界１６ａが発生すると共に、ＴＭＲ素子１ｂにおいて紙面に垂直な方向に手前から奥へ向かって（＋Ｙ方向へ）書込電流が流れ、書込ビット線５ｂおよび第１階層部分６Ｆを取り囲む磁気ヨーク４ｂの内部を通過するように時計回り方向に還流磁界１６ｂが発生する場合を示している。この場合は、第２磁性層８ａの磁化方向が＋Ｘ方向となり、第２磁性層８ｂの磁化方向が−Ｘ方向となる。

図１０（Ａ），図１０（Ｂ）の場合、ＴＭＲ素子１ａを貫く書込ビット線５ａおよび第１階層部分６Ｆの電流方向と、ＴＭＲ素子１ｂを貫く書込ビット線５ｂおよび第１階層部分６Ｆの電流方向とが互いに反対方向となるようにしたので、磁気ヨーク４ａ，４ｂの共有部分３４に相当するピラーヨーク４２２（図６参照）を流れる還流磁界１６ａ，１６ｂの方向を同一方向とすることができる（図１０（Ａ）では−Ｚ方向であり、図１０（Ｂ）では＋Ｚ方向である）。

図１０（Ａ），図１０（Ｂ）から明らかなように、磁気ヨーク４ａ，４ｂを貫く書込ビット線５および書込ワード線６の双方を流れる電流により生ずる還流磁界１６ａ，１６ｂの方向に従い、第２磁性層８ａと第２磁性層８ｂとの磁化方向が互いに反対方向となるように変化するので、これを利用することにより記憶セル１に情報を記憶することができる。

すなわち、書込ビット線５および書込ワード線６において同一方向に電流が流れると、磁気ヨーク４ａ，４ｂの磁化方向が反転するのに伴って第２磁性層８ａ，８ｂの磁化方向が変化し、「０」または「１」の２値情報を記憶することができるのである。例えば、図１０（Ａ）の状態、すなわち、一方の第２磁性層８ａが−Ｘ方向に磁化し、他方の第２磁性層８ｂが＋Ｘ方向に磁化する状態に対し「０」を対応させた場合には、図１０（Ｂ）の状態、すなわち、第２磁性層８ａが＋Ｘ方向に磁化し、第２磁性層８ｂが−Ｘ方向に磁化する状態に対し「１」を対応させることにより記憶することができる。

この場合、ＴＭＲ素子１ａ，１ｂにおいては、第１磁性層２ａ，２ｂと第２磁性層８ａ，８ｂとの磁化方向が平行であれば大きなトンネル電流が流れる低抵抗状態となり、反平行であれば小さなトンネル電流しか流れない高抵抗状態となる。つまり、対をなすＴＭＲ素子１ａおよびＴＭＲ素子１ｂは、必ず一方が低抵抗であり、他方が高抵抗となって情報を記憶するようになっている。なお、書込ビット線５ａ，５ｂと書込ワード線６とで互いに逆方向に書込電流が流れた場合、あるいは、どちらか一方のみに書込電流が流れた場合には各第２磁性層８ａ，８ｂの磁化方向は反転せず、データの書き換えは行われないようになっている。

以上のように、上記の構成をなす本実施の形態の磁気メモリデバイスにおける記憶セル１によれば、書込ビット線５ａ，５ｂと書込ワード線６との双方に同一方向の電流を流すことにより、書込ビット線５ａ，５ｂによって生じる電流磁界と書込ワード線６によって生じる電流磁界とが磁気ヨーク４ａ，４ｂの内部において同一方向となり、合成磁界を形成することができる。このため、磁気ヨーク４ａ，４ｂを設けない場合や、書込ビット線５ａ，５ｂと書込ワード線６とが直交する場合などと比べて大きな磁束密度が得られるので、より効率的に電流磁界を利用することができ、第２磁性層８ａ，８ｂの磁化を反転させるために必要な電流をより小さくすることができる。

また、本実施の形態の磁気メモリデバイスでは、一対の開放端Ｋ４ａが一対の端面Ｋ２０ａとそれぞれ対向するようにし、一対の開放端Ｋ４ｂが一対の端面Ｋ２０ｂとそれぞれ対向するようにしたので、書込ビット線５ａ，５ｂおよび書込ワード線６の双方に電流を流すことによって磁気ヨーク４ａ，４ｂの内部を通過するように形成される閉磁路の中に、積層体Ｓ２０ａ，Ｓ２０ｂが配置されることとなる。このため、ＴＭＲ素子１ａ，１ｂの磁気ヨーク４ａ，４ｂにおける磁化反転をより効率的に行うことができると共に、書込対象とする記憶セル１に隣接した記憶セルに対して、磁気的な影響を低減することができる。さらに、磁気ヨーク４ａ，４ｂによるシールド効果によって基板上において隣り合う記憶セルどうしの間隔をより狭めるように配置することができ、磁気メモリデバイスとしての高集積化、高密度化に有利である。特に、一対の対向ヨーク４１１，４１２と同一層となるように第２磁性層８ａを配置し、一対の対向ヨーク４１３，４１４と同一層となるように第２磁性層８ｂを配置するようにしたので、第２磁性層８ａ，８ｂを通過する還流磁界の磁束密度がいっそう高くなり、より効率的に第２磁性層８ａ，８ｂの磁化反転を行うことができる。

次に、図１、図９、図１１（Ａ）および図１１（Ｂ）を参照して、本実施の形態の磁気メモリデバイスにおける読出動作について説明する。

まず、第１の駆動制御回路部５６におけるＹ方向アドレスデコーダ回路５６Ａにより、複数のビットデコード線７１のうちの１つが選択され、対応するＹ方向センスアンプ回路５６Ｂに制御信号が伝達される。この結果、読出ビット線３３ａ，３３ｂに読出電流が流れ、ＴＭＲ素子１ａ，１ｂにおける積層体Ｓ２０ａ，Ｓ２０ｂの側に正の電位が与えられる。同様に第２の駆動制御回路部５８におけるＸ方向アドレスデコーダ回路５８Ａにより、複数のワードデコード線７２のうちの１つが選択され、対応する箇所の読出スイッチ８３が駆動される。選択された読出スイッチ８３は通電状態となり、対応する読出ワード線３２に読出電流が流れ、積層体Ｓ２０ａ，Ｓ２０ｂとは反対側に負の電位が与えられる。したがって、Ｙ方向アドレスデコーダ回路５６ＡおよびＸ方向アドレスデコーダ回路５８Ａによって選択された１つの記憶セル１に対し、読出に必要な読出電流を流すことができる。この読出電流に基づいて、一対の第２磁性層８ａ，８ｂの磁化方向を検出し、記憶された情報を読み出すことができる。

図１１（Ａ），図１１（Ｂ）は、記憶セル１の周辺部を回路図で表したものである。積層体Ｓ２０ａ，Ｓ２０ｂのそれぞれの第１磁性層２ａ，２ｂの磁化方向を白矢印で示し、第２磁性層８ａ，８ｂの磁化方向を黒矢印で示している。第１磁性層２ａ，２ｂの磁化方向は、いずれも左方向に固定されている。図１１（Ａ）では、積層体Ｓ２０ａにおいて第１磁性層２ａと第２磁性層８ａとが平行な磁化方向となり、一方の積層体Ｓ２０ｂにおいて第１磁性層２ｂと第２磁性層８ｂとが反平行な磁化方向となっている。この場合、積層体Ｓ２０ａが低抵抗状態となり、積層体Ｓ２０ｂが高抵抗状態となり、例えば、「０」に対応している。一方の図１１（Ｂ）の場合には、図１１（Ａ）の場合とは反対に積層体Ｓ２０ａが高抵抗状態となり、積層体Ｓ２０ｂが低抵抗状態となっており、例えば、「１」に対応している。このような２値情報は、積層体Ｓ２０ａと積層体Ｓ２０ｂとの抵抗値の大小を利用し、それぞれに流れる電流値の差分を検出することによって行うことができる。

次に、上記のような構成を有する本実施の形態の磁気メモリデバイスの製造方法について説明する。

本実施の形態の磁気メモリデバイスの製造方法は、一対のダイオード７５ａ，７５ｂが設けられた基体３１の上に、一対の積層体Ｓ２０ａ，Ｓ２０ｂを形成する積層体形成工程と、一対の積層体Ｓ２０ａ，Ｓ２０ｂをそれぞれ挟んで対向するように下部ヨーク４Ｂを形成する下部ヨーク形成工程と、下部ヨーク４Ｂの上に、読出ワード線３２（突出部３２Ｔ）と絶縁膜７Ａとを介して、積層体Ｓ２０ａ，Ｓ２０ｂの積層面と平行な同一平面を含む第１の階層内Ｌ１で互いに隣り合って配列するように一対の第１階層部分６Ｆおよび書込ビット線５ａ，５ｂを同時に形成する書込線形成工程と、一対の第１階層部分６Ｆおよび書込ビット線５ａ，５ｂの周囲に絶縁膜７Ｂを介して上部ヨーク４Ｕを設けることにより、下部ヨーク４Ｂと共に一対の書込ワード線６Ｂおよび書込ビット線５ａ，５ｂを取り囲むように周回方向に沿って配置され、かつ互いに一部を共有し合う一対の磁気ヨーク４ａ，４ｂを形成する磁気ヨーク形成工程とを含むものである。以下、図面を参照して詳細に説明する。

以下、図１２〜図１９を参照して、磁気メモリデバイスのうちの、主に、記憶セル１の製造方法について具体的に説明する。なお、図１２〜図１９は、図３に示した切断線α−α′−αに沿った矢視方向断面図であり、その製造過程を順に表したものである。なお、図１２〜図１９では、記録セル１のうちＴＭＲ１ａのみを図示しＴＭＲ１ｂを図示しないが、本製造方法は、ＴＭＲ１ａとＴＭＲ１ｂとを同時に形成する。

下部ヨーク形成工程では、基板３１上に、積層体Ｓ２０ａ，Ｓ２０ｂをそれぞれ挟んで対向するように下部ヨーク４Ｂ（すなわち、対向ヨーク４１ａ，４１ｂおよびピラーヨーク４２１〜４２３の一部）を形成する。ここでは、まず、図１２に示したように、ダイオード７５ａ，７５ｂを埋設した基板３１の上に、すでに積層体Ｓ２０ａ，Ｓ２０ｂおよびその周囲を覆う絶縁膜１７Ａが形成されたものを用意する。なお、図１２に続く以下の図１３〜図１９では、基板３１の詳細についての図示を省略する。次に、図１３に示したように、レジストパターン３０Ａを選択的に形成したのち、これをマスクとして利用し、反応性イオンエッチング（ＲＩＥ）等により、少なくとも積層体Ｓ２０ａ，Ｓ２０ｂの第２磁性層８ａ，８ｂの厚みに対応する深さとなるまで非保護領域の絶縁膜１７Ａを掘り下げる。こののち、絶縁膜１７Ａを掘り下げた領域を埋めるように、積層体Ｓ２０ａ，Ｓ２０ｂの上面と同じ高さになるまで、例えばスパッタリングにより積層体Ｓ２０ａ，Ｓ２０ｂを挟んで対向する下部ヨーク４Ｂを形成する。

続く、書込線形成工程では、書込ビット線５ａ，５ｂと第１階層部分６Ｆとを第１の階層内Ｌ１で互いに隣り合って配列するように形成する。ここでは、まず、図１４に示したように、レジストパターン３０Ａを除去したのち、積層体Ｓ２０ａ，Ｓ２０ｂの上面と接するように読出ワード線３２（突出部３２Ｔ）を選択的に形成する。次いで、全面に亘って絶縁膜７Ａとめっき下地膜５６Ｓとを順に形成する。具体的には、例えば、ＣＶＤ装置を用いて酸化アルミニウム（Ａｌ₂Ｏ₃）などからなる絶縁膜７Ａを形成したのち、例えば、スパッタリングにより銅（Ｃｕ）などの導電性の良い材料からなるめっき下地膜５６Ｓを形成する。次いで、図１５に示したように、めっき下地膜５６Ｓの上に選択的にレジストパターン３０Ｂを形成する。ここでは、書込ビット線５ａ，５ｂと第１階層部分６Ｆとを形成する領域を覆わないようにレジストパターン３０Ｂを形成する。こののち、めっき槽に浸漬し、めっき下地膜５６Ｓを電極として利用しためっき処理によって書込ビット線５ａ，５ｂと第１階層部分６Ｆとを同時に形成する。めっき処理を行ったのち、図１６に示したように、レジストパターン３０Ｂを除去し、さらに、露出しためっき下地膜５６Ｓをミリング等により除去する。一般に、このような薄膜のパターニング方法をフレームめっき法と呼ぶ。

続く、磁気ヨーク形成工程では、上部磁気ヨーク４Ｕ（すなわち、一対のピラーヨーク４２および第２のビームヨーク４３）と第２階層部分６Ｓとを形成する。まず、図１７に示したように、全面に亘って、例えばスパッタリングによりＡｌ₂Ｏ₃からなる絶縁膜７Ｂを形成したのち、絶縁膜７Ｂの上に選択的にレジストパターン３０Ｃを形成する。具体的には、下部ヨーク４Ｂが形成された領域のうち書込ビット線５ａ，５ｂおよび第１階層部分６Ｆが形成された領域の両隣と、下部ヨーク４Ｂが形成されていない領域のうち第１階層部分６Ｆに対応する一部分とを覆わないようにレジストパターン３０Ｃを形成する。次に、レジストパターン３０Ｃをマスクとして利用し、反応性イオンエッチング（ＲＩＥ）等により、非保護領域の絶縁膜７Ａ，７Ｂを除去する。これにより、図１８に示したように、スルーホール７Ｈ１，７Ｈ２が形成され、絶縁膜７Ｂに覆われた書込ビット線５ａ，５ｂおよび第１階層部分６Ｆの両隣に下部ヨーク４Ｂが露出した領域が現れると共に、第１階層部分６Ｆの一部が露出した領域が現れる。こののち、図１９に示したように、所定形状のレジストパターン３０Ｄを形成し、これをフレームとして用いためっき処理をおこなうことにより第２の階層内Ｌ２に上部ヨーク４Ｕと第２階層部分６Ｓとを同時に形成することができる。以上により、磁気ヨーク４および書込ワード線６の形成がそれぞれ完了し、記憶セル１が完成する。記憶セル１が完成したのち、所望の幅を有する読出ワード線３２を、上部ヨーク４Ｕと電気的に連結するように形成する。

こののち、書込ワード線６の各両端末に書込ワード線引出電極４６を形成し、書込ビット線５の各両端末に書込ビット線引出電極４７を形成し、読出ワード線３２の各両端末に読出ワード線引出電極４８を形成し、さらに読出ビット線３３の各両端末に読出ビット線引出電極４９を形成する。

以上により、記憶セル１を含む記憶セル群５４の形成が一応完了する。

さらに、スパッタ装置やＣＶＤ装置等により酸化珪素（ＳｉＯ₂）またはＡｌ₂Ｏ₃等の保護層を形成する工程と、その保護膜を研磨して各引出電極４６〜４９を露出させる工程とを経ることにより、磁気メモリデバイスの製造が完了する。

以上のように、本実施の形態の磁気メモリデバイスの製造方法によれば、書込ビット線５ａ，５ｂと第１階層部分６Ｆとを同時に形成する工程を含むようにしたので、書込ビット線５ａ，５ｂと第１階層部分６Ｆとを個別に形成するような場合と比べて、より少ない工程数で記憶セル１を形成することができる。特に、磁気ヨーク形成工程が、磁気ヨーク４ａ，４ｂによって囲まれることとなる領域以外の領域において、第２階層部分６Ｓを上部磁気ヨーク４Ｕと同時に一括して形成する工程を含むようにしたので、製造工程をより簡略化することができる。

以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。例えば、積層体の構成については、上記実施の形態において説明した図５に示した積層体Ｓ２０ａ，Ｓ２０ｂの構成に限定されるものでもない。例えば、図２０に示した記憶セル１２１（第１の変形例）の積層体Ｓ２１ａ，Ｓ２１ｂように、感磁層としての第２磁性層８ａ，８ｂが、第１フリー層１８１ａ，１８１ｂとこれよりも保磁力が大きな第２フリー層１８２ａ，１８２ｂとを含む２層構造であってもよい。また、図示しないが、積層体Ｓ２０ａ，Ｓ２０ｂまたは積層体Ｓ２１ａ，Ｓ２１ｂにおける第１磁性層２ａ，２ｂの、トンネルバリア層３ａ，３ｂとは反対の側に反強磁性層を設け、第１磁性層２ａ，２ｂの磁化の安定化を図るようにしてもよい。また、積層体は、積層面と直交する方向に電流が流れるように構成されたものに限らず、積層面に沿った方向に電流が流れるように構成されたものであってもよい。

さらに、図２１に示した第２の変形例としての磁気メモリデバイスにおける記憶セル１２２ように、読出ワード線３２における突出部３２Ｔの一部が、積層体の感磁層を兼ねるように構成することもできる。すなわち、ＴＭＲ素子１２２ａ，１２２ｂでは、突出部３２Ｔの一部をなす連結部分１８３ａ，１８３ｂが積層体Ｓ２２ａ，Ｓ２２ｂにおける感磁層としても機能する。このため、上記実施の形態におけるＴＭＲ素子１ａ，１ｂに設けたような第２磁性層８ａ，８ｂを省くことができ、記憶セル１よりも簡素な構成の記憶セル１２２とすることができる。この第２の変形例では、導電性および軟磁気特性を考慮して、例えばＮｉＦｅ（パーマロイ）を用いて突出部３２Ｔを構成することが望ましい。

また、上記実施の形態では、一対の磁気抵抗効果素子を備えた磁気記憶セルについて説明したが、これに限定されるものではない。例えば、図２２に示した第３の変形例としての磁気メモリデバイスにおけるＴＭＲ素子１２３のように、１つの磁気ヨーク４と１つの積層体Ｓ２０とを備えた単体のＴＭＲ素子を磁気メモリ素子として用いるようにしてもよい。

本発明の一実施の形態に係る磁気メモリデバイスの全体構成を示すブロック図である。 図１に示した磁気メモリデバイスの書込線の構成を示す平面図である。 図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す部分平面図である。 図１に示した磁気メモリデバイスの記憶セル群の要部斜視構成を示す斜視図である。 図３に示した磁気記憶セルのＶ−Ｖ線に沿った切断面の矢視方向における構成を示す断面図である。 図５に示した磁気記憶セルを、概念的に２つのＴＭＲ素子に分解して示し た断面図である。 図１に示した磁気メモリデバイスの記憶セル群の要部構成を示す他の部分平面図である。 図７に示した記憶セルのVIII−VIII線に沿った切断面の構成を示す断面図である。 図１に示した磁気メモリデバイスの回路構成を示す回路図である。 図５に示した磁気記憶セルの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す第１の説明図である。 図５に示した磁気記憶セルの断面構成における書込電流方向と還流磁界方向（磁化方向）との関係を表す第２の説明図である。 図９に示した回路構成における第１の部分拡大図である。 図９に示した回路構成における第２の部分拡大図である。 図１に示した磁気メモリデバイスの製造方法における一工程を表す拡大断面図である。 図１２に続く一工程を表す拡大断面図である。 図１３に続く一工程を表す拡大断面図である。 図１４に続く一工程を表す拡大断面図である。 図１５に続く一工程を表す拡大断面図である。 図１６に続く一工程を表す拡大断面図である。 図１７に続く一工程を表す拡大断面図である。 図１８に続く一工程を表す拡大断面図である。 図１に示した磁気メモリデバイスにおける第１の変形例としての要部断面構成を表す断面図である。 図１に示した磁気メモリデバイスにおける第２の変形例としての要部断面構成を表す断面図である。 図１に示した磁気メモリデバイスにおける第３の変形例としての要部断面構成を表す断面図である。

符号の説明

１…記憶セル、１ａ，１ｂ…磁気抵抗効果（ＴＭＲ）素子、２…第１磁性層、３…トンネルバリア層、４…磁気ヨーク、Ｋ４ａ，Ｋ４ｂ…開放端、５…書込ビット線、６…書込ワード線、６Ｆ…第１階層部分、６Ｓ…第２階層部分、７…絶縁膜、８…第２磁性層、１０…平行部分、１６…還流磁界、Ｓ２０…積層体、３１…基体、３２…読出ワード線、３３…読出ビット線、３４…共有部分、４１…対向ヨーク、４２…ピラーヨーク、４３…ビームヨーク、４６…書込ワード線引出電極、４７…書込ビット線引出電極、４８…読出ワード線引出電極、４９…読出ビット線引出電極。

Claims (13)

1. 導線の延在方向に沿った一部領域において前記導線を取り囲むように周回方向に沿って環状に配置されると共に、前記周回方向の一部に設けられたギャップを挟んで互いに対向する一対の対向ヨークを含んでなる磁気ヨークと、
   外部磁界によって磁化方向が変化する感磁層、および前記感磁層よりも大きな保磁力を有し磁化方向が固定された磁性層を含み、かつ一対の端面を有する積層体と
   を備え、
   前記一対の対向ヨークは、前記ギャップを挟んで互いに対向する開放端をそれぞれ有すると共に、一対の前記開放端の各々からそれぞれ遠ざかる方向に一定の厚みを維持しつつ延在し、
   前記磁気ヨークにおける前記周回方向と直交する断面の面積は、前記一対の開放端において最も小さく、
   前記積層体は、前記一対の端面の各々と前記一対の開放端の各々とが互いに対向し合うように前記ギャップに配置され、かつ、前記磁気ヨークによって取り囲まれた領域を貫く他の導線と電気的に連結され、
   前記感磁層が前記一対の開放端を含む階層に位置すると共に、前記磁性層が前記一対の開放端を含む階層とは異なる階層に位置する
   ことを特徴とする磁気抵抗効果素子。
2. 前記一対の端面の各々と前記一対の開放端の各々との間に、絶縁層が設けられている ことを特徴とする請求項１に記載の磁気抵抗効果素子。
3. 前記磁気ヨークは、
   前記一対の対向ヨークと、
   前記一対の対向ヨークの、前記開放端と反対側の一端とそれぞれ連結され、互いに対向しつつ前記積層体の積層方向に延びる一対のピラーヨークと、
   前記一対のピラーヨークの、前記一対の対向ヨークと反対側の各一端どうしを連結するビームヨークと
   を含んで構成されている
   ことを特徴とする請求項１または請求項２に記載の磁気抵抗効果素子。
4. 前記感磁層は、前記一対の対向ヨークと同一階層に設けられていることを特徴とする請求項１から請求項３のいずれか１項に記載の磁気抵抗効果素子。
5. 一対の磁気抵抗効果素子を備えた磁気記憶セルであって、
   前記一対の磁気抵抗効果素子の各々が、
   導線の延在方向に沿った一部領域において前記導線を取り囲むように周回方向に沿って環状に配置されると共に、前記周回方向の一部に設けられたギャップを挟んで互いに対向する一対の対向ヨークを含んでなる磁気ヨークと、
   外部磁界によって磁化方向が変化する感磁層、および前記感磁層よりも大きな保磁力を有し磁化方向が固定された磁性層を含み、かつ一対の端面を有する積層体と
   を備え、
   前記一対の対向ヨークは、前記ギャップを挟んで互いに対向する開放端をそれぞれ有すると共に、一対の前記開放端の各々からそれぞれ遠ざかる方向に一定の厚みを維持しつつ延在し、
   前記磁気ヨークにおける前記周回方向と直交する断面の面積は、前記一対の開放端において最も小さく、
   前記積層体は、前記一対の端面の各々と前記一対の開放端の各々とが互いに対向し合うように前記ギャップに配置され、かつ、前記磁気ヨークによって取り囲まれた領域を貫く他の導線と電気的に連結され、
   前記感磁層が前記一対の開放端を含む階層に位置すると共に、前記磁性層が前記一対の開放端を含む階層とは異なる階層に位置する
   ことを特徴とする磁気記憶セル。
6. 前記一対の端面の各々と前記一対の開放端の各々との間に、絶縁層が設けられている
   ことを特徴とする請求項５に記載の磁気記憶セル。
7. 一対の前記磁気ヨークは、それぞれ、
   前記一対の対向ヨークと、
   前記一対の対向ヨークの、前記開放端と反対側の一端とそれぞれ連結され、互いに対向しつつ前記積層体の積層方向に延びる一対のピラーヨークと、
   前記一対のピラーヨークの、前記一対の対向ヨークと反対側の各一端どうしを連結するビームヨークと
   を有しており、
   前記一対の磁気抵抗効果素子が、少なくとも前記一対のピラーヨークのうちの一方を互いに共有している
   ことを特徴とする請求項５または請求項６に記載の磁気記憶セル。
8. 前記感磁層は、前記一対の対向ヨークと同一階層に設けられていることを特徴とする請求項７に記載の磁気記憶セル。
9. 第１の書込線と、
   前記第１の書込線と交差するように延びると共に、前記第１の書込線との交差領域に対応した部分において前記第１の書込線と並走するように構成された第２の書込線と、
   一対の磁気抵抗効果素子を含んで構成された磁気記憶セルと
   を備え、
   前記一対の磁気抵抗効果素子の各々が、
   前記第１および第２の書込線の延在方向に沿った一部領域において前記第１および第２の書込線を取り囲むように周回方向に沿って環状に配置されると共に、前記周回方向の一部に設けられたギャップを挟んで互いに対向する一対の対向ヨークを含んでなる磁気ヨークと、
   外部磁界によって磁化方向が変化する感磁層、および前記感磁層よりも大きな保磁力を有し磁化方向が固定された磁性層を含み、かつ一対の端面を有する積層体と
   を有し、
   前記一対の対向ヨークは、前記ギャップを挟んで互いに対向する開放端をそれぞれ有すると共に、一対の前記開放端の各々からそれぞれ遠ざかる方向に一定の厚みを維持しつつ延在し、
   前記磁気ヨークにおける前記周回方向と直交する断面の面積は、前記一対の開放端において最も小さく、
   前記積層体は、前記一対の端面の各々と前記一対の開放端の各々とが互いに対向し合うように前記ギャップに配置され、かつ、前記磁気ヨークによって取り囲まれた領域を貫く読出線と電気的に連結され、
   前記感磁層が前記一対の開放端を含む階層に位置すると共に、前記磁性層が前記一対の開放端を含む階層とは異なる階層に位置する
   ことを特徴とする磁気メモリデバイス。
10. 前記一対の端面の各々と前記一対の開放端の各々との間に、絶縁層が設けられている ことを特徴とする請求項９に記載の磁気メモリデバイス。
11. 一対の前記磁気ヨークは、それぞれ、
    前記一対の対向ヨークと、
    前記一対の対向ヨークの、前記開放端と反対側の一端とそれぞれ連結され、互いに対向しつつ前記積層体の積層方向に延びる一対のピラーヨークと、
    前記一対のピラーヨークの、前記一対の対向ヨークと反対側の各一端どうしを連結するビームヨークと
    を有しており、
    前記一対の磁気抵抗効果素子が、少なくとも前記一対のピラーヨークのうちの一方を互いに共有している
    ことを特徴とする請求項９または請求項１０に記載の磁気メモリデバイス。
12. 前記感磁層は、前記一対の対向ヨークと同一階層に設けられている
    ことを特徴とする請求項１１に記載の磁気メモリデバイス。
13. 前記積層体は、前記第１および第２の書込線が前記磁気ヨークによって取り囲まれた領域において、前記読出線と電気的に連結されている
    ことを特徴とする請求項９から請求項１２のいずれか１項に記載の磁気メモリデバイス。

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