WO2013094169A1

WO2013094169A1 - 不揮発性記憶装置及びその製造方法

Info

Publication number: WO2013094169A1
Application number: PCT/JP2012/008033
Authority: WO
Inventors: 川島　良男; 早川　幸夫
Original assignee: パナソニック株式会社
Priority date: 2011-12-19
Filing date: 2012-12-17
Publication date: 2013-06-27
Also published as: CN103370790B; JPWO2013094169A1; JP5427982B2; US9064570B2; US20140063913A1; CN103370790A

Abstract

　不揮発性記憶装置は、抵抗変化素子（１４１）と第１の電流制御素子（１４２）とから構成される複数のメモリセル（１１）を有するメモリセルアレイ（１０）と、基板（１００）と第２の層間絶縁層（１０５）との間に配置された第３の配線（２０３）と、第２の層間絶縁層（１０５）上に配置された第４の配線（２１９）と、第３の配線（２０３）と第４の配線（２１９）との間において抵抗変化素子（１４１）が除去されることにより抵抗変化素子（１４１）を介さずに第３の配線（２０３）及び第４の配線（２１９）に接続され、第１の電流制御素子（１４２）と同じ非線形電流制御特性を有する第２の電流制御素子（２４２）とを有する電流制御素子パラメータ発生回路（２０）とを備える。

Description

不揮発性記憶装置及びその製造方法

　本発明は、抵抗変化型の不揮発性記憶装置及びその製造方法に関する。

　近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像及び情報等のデータを保存するために、大容量で、かつ不揮発性の記憶装置の開発が活発に行われている。例えば、強誘電体を容量素子として用いる不揮発性記憶装置は既に多くの分野で用いられている。

　このような強誘電体キャパシタを用いる不揮発性記憶装置に対して、通常の半導体プロセスとの整合性を取りやすく、かつ、微細化が可能という点で注目されている記憶装置がある。例えば、ＴＭＲ（Ｔｕｎｎｅｌｉｎｇ　Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ）素子など磁気抵抗効果型の記憶素子を用いた不揮発性記憶装置や、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける抵抗変化型の記憶素子（抵抗変化素子）を用いた不揮発性記憶装置（ＲｅＲＡＭとよぶ）等である。

　例えば特許文献１では、抵抗変化素子とダイオードとを垂直方向に直列に配置し、抵抗変化素子を構成する可変抵抗膜をコンタクトホール内に形成し、コンタクトホール上にダイオードを形成することで抵抗変化素子の実効面積より大きなダイオードの実効面積を実現する構成が開示されている。

　特許文献２には、不揮発性記憶装置の高集積化を実現する構造の一つとしてクロスポイント構造が開示されている。この特許文献２に開示されるクロスポイント構造の不揮発性記憶装置では、抵抗変化素子を有した記憶素子がアレイ状に複数配置されており、その記憶素子は、複数の第１の配線に直交する複数の第２の配線との各交差領域にあるビアホール内に配置されている。また、この記憶素子では、非線形の電流・電圧特性を有する素子（非線形素子または電流制御素子）が直列に配置されている。この非線形の電流・電圧特性を有する素子は、アレイ状の複数の記憶素子の中から、所定の記憶素子を選択的にアクティブにする。具体的には、例えば電流制御素子としてＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）型ダイオードを用いることにより、その記憶素子に対して双方向に電流制御を行うことを可能としている。

国際公開第２００８／０４７５３０号米国特許第６７５３５６１号明細書

　しかしながら、従来の抵抗変化素子と非線形電流制御素子とが直列に接続された記憶素子（メモリセル）を備えるクロスポイント構造の不揮発性記憶装置においては、ウェハ基板（複数の不揮発性記憶装置が形成された基板）上の面内で、各電流制御素子の非線形電流制御特性がばらつく場合がある。

　本発明は、このような事情に鑑みてなされたものであり、各チップでメモリセルの非線形電流制御特性を検出できる不揮発性記憶装置を提供することを目的とする。

　上記目的を達成するために、本発明の一態様に係る不揮発性記憶装置は、第１の電流制御素子と抵抗変化素子とが直列に接続された積層型構造のメモリセルを複数有するメモリセルアレイと、前記第１の電流制御素子の電流制御特性を評価するための第２の電流制御素子を有し、前記メモリセルアレイと電気的に接続され、前記メモリセルを動作させる電流制御素子パラメータ発生回路と、を備え、前記メモリセルアレイが形成される領域及び前記電流制御素子パラメータ発生回路が形成される領域において、電流制御素子下部電極層、電流制御層、及び電流制御素子上部電極層からなり、前記第１の電流制御素子及び前記第２の電流制御素子として機能する第１の積層体が設けられ、前記第１の積層体の上に、抵抗変化素子下部電極層、酸素不足型の第１の金属酸化物を含む第１の酸化物層、前記第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層、及び抵抗変化素子上部電極層からなり、前記抵抗変化素子として機能する第２の積層体が設けられ、前記電流制御素子パラメータ発生回路が形成される領域において、前記第２の電流制御素子と前記第２の電流制御素子の上方に配置される層とが前記第２の酸化物層を介さずに接続されるように、前記第２の積層体の一部が除去されている。

　上記した構造の不揮発性記憶装置は、前記メモリセルアレイが形成される領域及び前記電流制御素子パラメータ発生回路が形成される領域において、前記第１の電流制御素子及び前記第２の電流制御素子を構成するための、電流制御素子下部電極層、電流制御層、及び電流制御素子上部電極層からなる第１の積層膜を形成し、前記メモリセルアレイが形成される領域及び前記電流制御素子パラメータ発生回路が形成される領域において前記第１の積層膜の上に、前記抵抗変化素子を構成するための、抵抗変化素子下部電極層、酸素不足型の第１の酸化物を含む第１の酸化物層、前記第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層、及び抵抗変化素子上部電極層からなる第２の積層膜を形成し、前記第２の電流制御素子が形成される領域において、前記第２の電流制御素子と前記第２の電流制御素子の上方に配置される層とが前記第２の酸化物層を介さずに接続されるように、前記第２の積層膜の一部または全部を除去するという製造方法に従って製造されてもよい。

　このような構成とすることにより、第１の電流制御素子と第２の電流制御素子とは、同じ電流制御特性を有している。これにより、第２の電流制御素子の電流制御特性を検出することで、メモリセルに形成されている第１の電流制御素子の電流制御特性を検出することができる。その結果、メモリセルを構成する電流制御素子の非線形電流制御特性を検出し、書き込み電圧や読み出し電圧の設定にフィードバックが可能な不揮発性記憶装置及びその製造方法を提供することが可能である。

図１は、本発明の実施の形態１における不揮発性記憶装置の一部分の構成を示すブロック図である。図２は、本発明の実施の形態１の不揮発性記憶装置の構成例を示す平面図である。図３Ａは、本発明の実施の形態１に係るメモリセルアレイの構成例を示す断面図である。図３Ｂは、本発明の実施の形態１に係るメモリセルアレイの構成例を示す断面図である。図３Ｃは、本発明の実施の形態１に係る不揮発性記憶装置の構成例を示す断面図である。図４は、本発明の実施の形態１に係る電流制御素子パラメータ発生回路の構成例を示す断面図である。図５は、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。図６は、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。図７は、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。図８は、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。図９は、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。図１０は、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。図１１は、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。図１２は、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。図１３は、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。図１４は、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。図１５は、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。図１６Ａは、本発明の実施の形態２に係る電流制御素子パラメータ発生回路の構成例を示す断面図である。図１６Ｂは、本発明の実施の形態２に係る不揮発性記憶装置の構成例を示す断面図である。図１７は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図１８は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図１９は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図２０は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図２１は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図２２は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図２３は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図２４は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図２５は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図２６は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図２７は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図２８は、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。図２９は、本発明の実施の形態２の変形例に係る電流制御素子パラメータ発生回路の構成例を示す断面図である。図３０Ａは、本発明の実施の形態３に係る電流制御素子パラメータ発生回路の構成例を示す断面図である。図３０Ｂは、本発明の実施の形態３に係る不揮発性記憶装置の構成例を示す断面図である。図３１は、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。図３２は、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。図３３は、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。図３４は、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。図３５は、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。図３６は、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。図３７は、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。図３８は、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。図３９は、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。図４０は、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。

　本発明者は、背景技術の欄において記載した不揮発性記憶装置に関し、以下の問題が生じることを見出した。

　前述したように、従来の抵抗変化素子と非線形電流制御素子とが直列に接続された記憶素子（メモリセル）を備えるクロスポイント構造の不揮発性記憶装置においては、ウェハ基板（複数の不揮発性記憶装置が形成された基板）上の面内で、各電流制御素子の非線形電流制御特性がばらつく場合がある。この場合、ウェハ基板を分離して形成されるチップ（１つの不揮発性記憶装置が形成された基板）のそれぞれで電流制御素子の非線形電流制御特性がばらつくため、各抵抗変化素子に印加すべき最適な電圧が印加されない。その結果、信号の読み出しまたは書き込み動作において、誤動作やばらつきが生じ得る。このような問題に対して、各チップでメモリセルの非線形電流制御特性を検出できれば、検出結果を用いて読み出しまたは書き込み動作を最適化することで、このような誤動作やばらつきを抑えることができる。

　そこで、本発明の一態様に係る不揮発性記憶装置は、第１の電流制御素子と抵抗変化素子とが直列に接続された積層型構造のメモリセルを複数有するメモリセルアレイと、前記第１の電流制御素子の電流制御特性を評価するための第２の電流制御素子を有し、前記メモリセルアレイと電気的に接続され、前記メモリセルを動作させる電流制御素子パラメータ発生回路と、を備え、前記メモリセルアレイが形成される領域及び前記電流制御素子パラメータ発生回路が形成される領域において、電流制御素子下部電極層、電流制御層、及び電流制御素子上部電極層からなり、前記第１の電流制御素子及び前記第２の電流制御素子として機能する第１の積層体が設けられ、前記第１の積層体の上に、抵抗変化素子下部電極層、酸素不足型の第１の金属酸化物を含む第１の酸化物層、前記第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層、及び抵抗変化素子上部電極層からなり、前記抵抗変化素子として機能する第２の積層体が設けられ、前記電流制御素子パラメータ発生回路が形成される領域において、前記第２の電流制御素子と前記第２の電流制御素子の上方に配置される層とが前記第２の酸化物層を介さずに接続されるように、前記第２の積層体の一部が除去されている。

　このような構成とすることにより、第１の電流制御素子と第２の電流制御素子とは、同じ電流制御特性を有している。これにより、第２の電流制御素子の電流制御特性を検出することで、メモリセルに形成されている第１の電流制御素子の電流制御特性を検出することができる。

　さらに、各チップでメモリセルアレイに電気的に接続している制御回路に第２の電流制御素子を形成することで、ウェハ基板上で電流制御素子特性がばらついても、チップ毎に電流制御特性を検出できる。そのため、例えば、制御回路がメモリセルに印加する電圧を生成する回路であった場合、メモリセルの電流制御特性を検出することができるので、メモリセルを動作させるのに最適な電圧を印加することができ、誤動作やばらつきを防止することができる。

　前記不揮発性記憶装置は、さらに、基板を備え、前記メモリセルアレイは、前記基板上に配置された層間絶縁層と、前記基板と前記層間絶縁層との間の前記基板上に互いに平行に配置された複数の第１の配線と、前記第１の配線に立体交差するように前記層間絶縁層上に互いに平行に配置された複数の第２の配線と、前記第１の配線と前記第２の配線との各交差部に位置する前記層間絶縁層内に配置された前記複数のメモリセルとを有し、前記電流制御素子パラメータ発生回路は、前記基板と前記層間絶縁層との間に配置された第３の配線と、前記層間絶縁層上に配置された第４の配線と、前記第３の配線と前記第４の配線との間において前記第２の酸化物層を介さずに前記第３の配線及び前記第４の配線に接続された前記第２の電流制御素子とを有し、前記第１の電流制御素子と第２の電流制御素子とは同じ非線形電流制御特性を有していてもよい。

　また、不揮発性記憶装置は、さらに、制御回路と、前記複数のメモリセルのうち所定のメモリセルに情報を書き込むために前記所定のメモリセルに電圧を印加する書き込み回路と、前記所定のメモリセルから情報を読み出すために電圧を印加する読み出し回路とを備え、前記電流制御素子パラメータ発生回路は、前記第２の電流制御素子の非線形電流制御特性を示す非線形電流制御特性パラメータを取得し、前記制御回路に前記非線形電流制御特性パラメータに対応する非線形電流制御特性パラメータ信号を出力し、前記制御回路は、前記非線形電流制御特性パラメータ信号に基づいて前記書き込み回路及び前記読み出し回路を制御する制御信号を生成し、前記書き込み回路及び前記読み出し回路の少なくとも一方に前記制御信号を出力し、前記書き込み回路及び前記読み出し回路の少なくとも一方は、前記制御信号に基づいて前記所定のメモリセルに印加する電圧を決定してもよい。

　また、前記第１の電流制御素子の第１の電流制御層及び前記第２の電流制御素子の第２の電流制御層は、同一の組成と同一の膜厚とを有してもよい。

　また、前記第１の電流制御層及び前記第２の電流制御層は、同一工程で形成されてもよい。

　また、前記メモリセルは、前記第１の電流制御素子と前記抵抗変化素子とが直列に接続された構造であってもよい。

　また、前記第１の電流制御素子は、第１の電流制御素子下部電極層と、前記第１の電流制御素子下部電極層上に形成された第１の電流制御層と、前記第１の電流制御層上に形成された第１の電流制御素子上部電極層とから構成され、前記第２の電流制御素子は、第２の電流制御素子下部電極層と、前記第２の電流制御素子下部電極層上に形成された第２の電流制御層と、前記第２の電流制御層上に形成された第２の電流制御素子上部電極層とから構成され、前記第１の電流制御素子下部電極層及び前記第２の電流制御素子下部電極層は、同一の組成と同一の膜厚とを有し、前記第１の電流制御層及び前記第２の電流制御層は、同一の組成と同一の膜厚とを有し、前記第１の電流制御素子上部電極層及び前記第２の電流制御素子上部電極層は、同一の組成と同一の膜厚とを有してもよい。

　このとき、前記抵抗変化素子は、前記第１の電流制御素子上部電極層上に形成された第１の抵抗変化素子下部電極層と、前記第１の抵抗変化素子下部電極層上に形成された酸素不足型の第１の金属酸化物を含む第１の酸化物層と、前記第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層とが積層されて構成された抵抗変化層と、前記抵抗変化層上に形成された第１の抵抗上部電極層とから構成されてもよい。

　また、前記第１の抵抗変化素子上部電極層は、イリジウム、白金又はパラジウムを含む貴金属で構成されてもよい。

　また、前記第１の金属酸化物及び前記第２の金属酸化物は、タンタル酸化物ＴａＯ_ｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯ_ｘ（０＜ｘ＜２．０）又はジルコニウム酸化物ＺｒＯ_ｘ（０＜ｘ＜２．０）で構成されてもよい。

　このような構成とすることにより、メモリセルを構成する抵抗変化素子の抵抗変化動作は第１の抵抗上部電極層と接する酸素不足度が小さい高抵抗層つまり第２の酸化物層内において発生し、動作の高速性に加えクロストークを防止することが可能で、可逆的に安定した書き換え特性と良好なリテンション特性とを有するメモリセルを実現することができる。

　また、メモリセルが高抵抗層を有するプロセスダメージのないメモリセルを実現できる。

　また、前記電流制御素子パラメータ発生回路は、前記第２の電流制御素子と前記第４の配線との間に形成された抵抗体を有し、前記抵抗体は、前記第２の電流制御素子上部電極層上に形成された第２の抵抗変化素子下部電極層と、前記第２の抵抗変化素子下部電極層上に形成され、前記第１の金属酸化物を含み、前記第２の金属酸化物を含まない抵抗層と、前記抵抗層上に形成された第２の抵抗変化素子上部電極層とから構成され、前記第１の抵抗変化素子下部電極層及び前記第２の抵抗変化素子下部電極層は、同一の組成と同一の膜厚とを有し、前記第１の抵抗変化素子上部電極層及び前記第２の抵抗変化素子上部電極層は、同一の組成を有してもよい。

　また、前記電流制御素子特性パラメータ回路は、前記第２の電流制御素子と前記第４の配線との間に形成された抵抗体を有し、前記抵抗体は、前記第２の電流制御素子上部電極層上に形成された第２の抵抗変化素子下部電極層と、前記第２の抵抗変化素子下部電極層上に前記第２の抵抗変化素子下部電極層と接して形成された第２の抵抗変化素子上部電極層とから構成され、前記第１の抵抗変化素子下部電極層及び前記第２の抵抗変化素子下部電極層は、同一の組成を有し、前記第１の抵抗変化素子上部電極層及び前記第２の抵抗変化素子上部電極層は、同一の組成を有してもよい。

　また、前記電流制御素子パラメータ発生回路は、前記第２の電流制御素子と前記第４の配線との間に形成された抵抗体を有し、前記抵抗体は、前記第２の電流制御素子上部電極層上に形成された第２の抵抗変化素子下部電極層と、前記第２の抵抗変化素子下部電極層上に形成された前記第１の金属酸化物を含む第３の酸化物層と、前記第２の金属酸化物を含む第４の酸化物層とが積層されて構成された抵抗層と、前記抵抗層上に形成された第２の抵抗変化素子上部電極層とから構成され、前記抵抗体には、前記第４の配線と接続されたコンタクトが前記第２の抵抗変化素子上部電極層と前記第４の酸化物層とを貫通して設けられ、前記第１の抵抗変化素子下部電極層及び前記第２の抵抗変化素子下部電極層は、同一の組成と同一の膜厚とを有し、前記第１の抵抗変化素子上部電極層及び前記第２の抵抗変化素子上部電極層は、同一の組成を有し、前記第３の酸化物層及び前記第１の酸化物層は、同一の組成と同一の膜厚とを有し、前記第４の酸化物層及び前記第２の酸化物層は、同一の組成と同一の膜厚とを有してもよい。

　このような構成とすることにより、メモリセルが高抵抗層を有するプロセスダメージのない積層構造であり、メモリセルの抵抗変化素子が高抵抗な状態となるものであっても、第２の電流制御素子は抵抗変化素子の高抵抗層を介さずに配線に接続されている。従って、第２の電流制御素子の電流制御特性を検出することで、メモリセルの第１の電流制御素子の電流制御特性を検出することができる。

　本発明の一態様に係る不揮発性記憶装置の製造方法は、不揮発性記憶装置の製造方法であって、前記不揮発性記憶装置は、第１の電流制御素子と抵抗変化素子とが直列に接続された積層型構造のメモリセルを複数有するメモリセルアレイと、前記第１の電流制御素子の電流制御特性を評価するための第２の電流制御素子を有し、前記メモリセルアレイと電気的に接続され、前記メモリセルを動作させる電流制御素子パラメータ発生回路とを備え、前記不揮発性記憶装置の製造方法では、前記メモリセルアレイが形成される領域及び前記電流制御素子パラメータ発生回路が形成される領域において、前記第１の電流制御素子及び前記第２の電流制御素子を構成するための、電流制御素子下部電極層、電流制御層、及び電流制御素子上部電極層からなる第１の積層膜を形成し、前記メモリセルアレイが形成される領域及び前記電流制御素子パラメータ発生回路が形成される領域において前記第１の積層膜の上に、前記抵抗変化素子を構成するための、抵抗変化素子下部電極層、酸素不足型の第１の金属酸化物を含む第１の酸化物層、前記第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層、及び抵抗変化素子上部電極層からなる第２の積層膜を形成し、前記第２の電流制御素子が形成される領域において、前記第２の電流制御素子と前記第２の電流制御素子の上方に配置される層とが前記第２の酸化物層を介さずに接続されるように、前記第２の積層膜の一部または全部を除去する。

　このような製造方法とすることにより、同じ電流制御特性を有する第１の電流制御素子と第２の電流制御素子とを製造することができる。その結果、第２の電流制御素子の電流制御特性を検出することで、メモリセルの第１の電流制御素子の電流制御特性を検出することができる。

　ここで、前記不揮発性記憶装置の製造方法は、基板上に前記電流制御素子下部電極層を形成する工程と、前記電流制御素子下部電極層上に前記電流制御層を形成する工程と、前記電流制御層上に前記電流制御素子上部電極層を形成する工程と、前記電流制御素子上部電極層上に前記抵抗変化素子下部電極層を形成する工程と、前記抵抗変化素子下部電極層上に前記第１の酸化物層を形成した後、前記第１の酸化物層上に前記第２の酸化物層を形成する工程と、前記第２の酸化物層上に前記抵抗変化素子上部電極層を形成する工程と、前記抵抗変化素子上部電極層、前記第１の酸化物層、前記第２の酸化物層及び前記抵抗変化素子下部電極層をパターニングすることで前記抵抗変化素子を形成した後、前記電流制御素子上部電極層、前記電流制御層及び前記電流制御素子下部電極層をパターニングして分離することで、前記抵抗変化素子の下方に接するように形成された前記第１の電流制御素子と前記抵抗変化素子と分離された前記第２の電流制御素子との各素子を同時に形成する工程と、前記第１の電流制御素子及び前記抵抗変化素子と電気的に接続された配線と、前記第２の電流制御素子と電気的に接続された配線とを形成する工程とを含み、前記パターニングにより各素子を形成する工程では、前記抵抗変化素子の形成のためのパターニングと、前記第１の電流制御素子の形成のためのパターニングとで同一のマスクが用いられ、前記抵抗変化素子上部電極層を形成する工程と、前記パターニングにより各素子を形成する工程と、前記配線を形成する工程とのいずれかの工程では、前記第２の電流制御素子が形成される領域の前記第２の酸化物層が選択的に除去されてもよい。

　このとき、前記パターニングにより各素子を形成する工程では、前記抵抗変化素子を形成するときに、前記第２の電流制御素子が形成される領域の前記抵抗変化素子上部電極層、前記第１の酸化物層及び前記第２の酸化物層が除去されてもよい。

　このような方法とすることにより、メモリセルの第１の電流制御素子と第２の電流制御素子とは、同じ電極層、同じ電流制御層から構成されるので、同じ電流制御特性を有している。そのため、第２の電流制御素子の電流制御特性を検出することで、メモリセルの第１の電流制御素子の電流制御特性を検出することができる。

　さらに、第２の電流制御素子が形成される領域の第２の酸化物層を除去するときに、抵抗変化素子が形成される領域の第２の酸化物層は第２の上部電極層に覆われているため、抵抗変化素子の抵抗変化動作する抵抗変化層を、プロセスダメージを与えずに形成することができる。

　さらに、従来のＣＭＯＳプロセス等を用いる半導体プロセスで不揮発性記憶装置を製造することができる。従って、抵抗変化素子及び電流制御素子の製造においてもそれぞれに固有な特殊な半導体プロセスを使わなくてよく、微細化が進む半導体プロセスと親和性がよい製造方法を実現することができる。

　また、前記抵抗変化素子上部電極層を形成する工程では、前記第２の電流制御素子が形成される領域で、前記抵抗変化素子上部電極層と前記第２の酸化物層とが連続して除去された後、前記抵抗変化素子上部電極層と前記除去により露出した前記第１の酸化物層上に前記抵抗変化素子上部電極層を再度形成してもよい。

　また、前記抵抗変化素子上部電極層を形成する工程では、前記第２の電流制御素子が形成される領域で、前記抵抗変化素子上部電極層と、前記第２の酸化物層と、前記第１の酸化物層とが連続して除去された後、前記抵抗変化素子上部電極層と前記除去により露出した前記抵抗変化素子下部電極層上に前記抵抗変化素子上部電極層を再度形成してもよい。

　このような製造方法とすることにより、第２の電流制御素子が形成される領域で、抵抗変化素子の抵抗変化層に対応する層を完全にエッチング除去する。従って、金属酸化物である第２の酸化物層及び第１の酸化物層をドライエッチングするときに使用するエッチングガスに、金属酸化物に打込まれることで金属酸化物が高抵抗状態になるようなエッチングダメージを与えるガスを使用してもよく、プロセス自由度が増加する。

　また、前記抵抗変化素子上部電極層を形成する工程では、前記除去が行われる前の前記抵抗変化素子上部電極層の膜厚は、前記除去が行われた後に前記抵抗変化素子上部電極層上に形成される前記抵抗変化素子上部電極層の膜厚より薄くてもよい。

　このような製造方法とすることにより、メモリセルアレイと制御回路とで第２の抵抗上部電極層の膜厚差や寸法差を小さくすることができるため、第１の電流制御素子に抵抗変化素子が接続されているが、第２の電流制御素子には抵抗変化素子が接続されていないことによる各電流制御素子の電流制御特性差を小さくすることができる。

　また、前記配線を形成する工程では、前記第２の電流制御素子が形成された領域で、前記抵抗変化素子上部電極層と前記第２の酸化物層とを貫通するコンタクトホールを形成した後、前記コンタクトホール内に、前記第２の電流制御素子と電気的に接続された配線と接続されるプラグを形成してもよい。

　このような製造方法とすることにより、メモリセル（抵抗変化素子）へのプロセスダメージを完全に防止しながら、抵抗値の低い第２の電流制御素子を安定に製造することができる。

　以下、本発明の実施の形態に係る不揮発性記憶装置及びその製造方法について、図面を参照しながら説明する。なお、図面において、同じ符号が付いたものは、実質的に同一の構成、動作、及び効果等を表す要素であるとして説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状などについては正確な表示ではなく、その構成要素の個数等についても図示しやすい個数としている。以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

　（実施の形態１）
　本発明の実施の形態１に係る不揮発性記憶装置の構成及び製造方法について説明する。

　図１は本実施の形態に係る不揮発性記憶装置の一部分の構成を示すブロック図である。

　この不揮発性記憶装置は、メモリセルアレイ１０と、メモリセルアレイ１０に電気的に接続されている電流制御素子パラメータ発生回路２０（以下、単にパラメータ発生回路と記す）とを備えている。なお、不揮発性記憶装置は、メモリセルアレイ１０とパラメータ発生回路２０とを結ぶ例えばアンプなどをさらに備えていてもよい。

　メモリセルアレイ１０は、立体交差する複数のビット線と複数のワード線、及び複数のビット線と複数のワード線の各交差点に配置され、抵抗変化素子と第１の電流制御素子とが直列に接続されたメモリセルを複数備えている。メモリセルの一端は、ビット線に接続され、他端はワード線に接続される。メモリセルアレイ１０は、さらに、ビット線選択回路と、ワード線選択回路と、複数のメモリセルのうち所定のメモリセルに情報を書き込むために所定のメモリセルに電圧を印加する書き込みドライバー回路と、所定のメモリセルから情報を読み出すために電圧を印加する読み出し回路と、電源回路と、それらを制御するための制御回路とを備えている。パラメータ発生回路２０は、第１の電流制御素子の非線形電流制御特性を評価するための素子として、第２の電流制御素子から構成される電流制御素子特性評価セル（以下、単に評価セルと記す）を複数備えている。言い換えると、パラメータ発生回路２０は、第１の電流制御素子の非線形電流制御特性に対応する第２の電流制御素子の非線形電流制御特性の非線形電流制御特性パラメータの値を発生させる。具体的には、パラメータ発生回路２０は、第２の電流制御素子の非線形電流制御特性を測定して、第２の電流制御素子の閾値電圧（ＶＦ）等の非線形電流制御特性を示す非線形電流制御特性パラメータを抽出（取得）し、メモリセルアレイ１０の制御回路に、非線形電流制御特性パラメータの値（取得した非線形電流制御特性パラメータに対応する非線形電流制御特性パラメータ信号）を供給（出力）する。メモリセルアレイ１０の制御回路は、与えられた非線形電流制御特性パラメータの値から、読み出し動作又は書き込み動作に必要な印加電圧を算定し、電源回路、書き込みドライバー回路又は読み出し回路等に制御信号を出力する。つまり、制御回路は、非線形電流制御特性パラメータ信号に基づいて書き込みドライバー回路及び読み出し回路を制御する制御信号を生成し、書き込みドライバー回路及び読み出し回路の少なくとも一方に制御信号を出力する。電源回路、書き込みドライバー回路又は読み出し回路等は、入力された制御信号に応じて、適切な印加電圧を出力する。つまり、電源回路、書き込みドライバー回路及び読み出し回路の少なくとも１つは、制御信号に基づいて所定のメモリセルに印加する電圧を決定する。

　なお、評価セルは、抵抗変化素子を含んでいなくてもよい。第１の電流制御素子と第２の電流制御素子とは実質的に同じ形態である。第１の電流制御素子と第２の電流制御素子とは、同じ非線形電流制御特性を示してもよい。ここで、「同じ非線形電流制御特性」とは、寄生抵抗成分を除いて第２の電流制御素子の閾値電圧、オフ電流、及びオン電流等の特性が、第１の電流制御素子の特性と、１０％程度のばらつきの範囲内であり、実質的に同じであることをいう。

　図２は、本実施の形態に係る不揮発性記憶装置の一部の構成例を示す平面図である。図３Ａ及び図３Ｂは、本実施の形態に係るメモリセルアレイ１０の構成例を示す断面図である。図３Ｃは、本実施の形態に係るメモリセルアレイ１０及びパラメータ発生回路２０の構成例を示す断面図である。なお、図３Ａは、図２中のＡ－Ａ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図３Ｂは、図２中のＢ－Ｂ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図３Ｃは、図２中のＤ－Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図である。

　本実施の形態に係る不揮発性記憶装置は、メモリセルアレイ１０が形成される領域及びパラメータ発生回路２０が形成される領域において、第１の下部電極層１０８、２０８、電流制御層１０９、２０９、及び第１の上部電極層１１０、２１０からなり、第１の電流制御素子１４２又は第２の電流制御素子２４２として機能する第１の積層体が設けられ、前記第１の積層体の上に、第２の下部電極層１１１、酸素不足型の第１の金属酸化物を含む第１の酸化物層１１２ａ、前記第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層１１２ｂ、及び第２の上部電極層１１３からなり、抵抗変化素子１４１として機能する第２の積層体が設けられ、パラメータ発生回路２０が形成される領域において、第２の電流制御素子２４２と第２の電流制御素子２４２の上方に配置される層とが第２の酸化物層１１２ｂを介さずに接続されるように、前記第２の積層体の少なくとも一部が除去されている。

　図３Ｃに示されるように、本実施の形態では、パラメータ発生回路２０が形成される領域において、前記第２の積層体の全部が除去され、前記第２の積層体が完全に失われている構成例について説明する。前記第２の積層体の一部が除去され、他の一部が残されている構成例については、後ほど、実施の形態２、３で説明する。

　より詳細には、本実施の形態に係る不揮発性記憶装置は、基板１００と、基板１００上に形成された第１の層間絶縁層１０１、第２の層間絶縁層１０５、及び第３の層間絶縁層１１６と、基板１００と第２の層間絶縁層１０５との間の基板１００上に互いに平行に配置されたストライプ状の複数の第１の配線１０３と、第１の配線１０３に立体交差するように第３の層間絶縁層１１６中に互いに平行に配置されたストライプ状の複数の第２の配線１１９と、第１の配線１０３と第２の配線１１９との各交差部に位置する第３の層間絶縁層１１６内に配置され、抵抗変化素子１４１と第１の電流制御素子１４２とから構成される複数のメモリセル１１とを有するメモリセルアレイ１０と、基板１００と第２の層間絶縁層１０５との間の基板１００上に配置された第３の配線２０３（第１の配線と同じ層に配置）と、第２の層間絶縁層１０５上に配置された第４の配線２１９（第２の配線と同じ層に配置）とを有するパラメータ発生回路２０（第２の電流制御素子及びその配線部のみを表示）とを備えてもよい。

　パラメータ発生回路２０は、さらに、第３の配線２０３と第４の配線２１９との間に位置する第３の層間絶縁層１１６内に形成され、抵抗変化素子を介さずに第３の配線２０３及び第４の配線２１９と接続された、第１の電流制御素子１４２の非線形電流制御特性を評価するための第２の電流制御素子２４２を有し、第１の電流制御素子１４２及び第２の電流制御素子２４２は同じ非線形電流制御特性を有してもよい。

　また、第１の電流制御素子１４２の第１の電流制御層１０９及び第２の電流制御素子２４２の第２の電流制御層２０９は、同一の組成と同一の膜厚とを有してもよい。ここで、「同一の組成」および「同一の膜厚」は、第１の電流制御素子１４２及び第２の電流制御素子２４２の非線形電流制御特性が実質的に同じになる程度の組成および膜厚のことをいう。すなわち、「実質的に同一の組成」とは、同じ膜厚であれば同等の非線形電流制御特性を示す組成のことであり、「実質的に同一の膜厚」とは、同じ組成であれば同等の非線形電流制御特性を示す膜厚のことである。

　また、第１の電流制御層１０９及び第２の電流制御層２０９は、同一工程で形成されてもよい。

　また、メモリセル１１は、第１の電流制御素子１４２と抵抗変化素子１４１とが直列に接続された積層型構造である。

　また、第１の電流制御素子１４２は、第１の下部電極層１０８と、第１の下部電極層１０８上に形成された第１の電流制御層１０９と、第１の電流制御層１０９上に形成された第１の上部電極層１１０とから構成され、第２の電流制御素子２４２は、第２の下部電極層２０８と、第２の下部電極層２０８上に形成された第２の電流制御層２０９と、第２の電流制御層２０９上に形成された第２の上部電極層２１０とから構成され、第１の下部電極層１０８及び第２の下部電極層２０８は、実質的に同一の組成と実質的に同一の膜厚とを有し、第１の上部電極層１１０及び第２の上部電極層２１０は、実質的に同一の組成と実質的に同一の膜厚とを有してもよい。

　また、抵抗変化素子１４１は、第１の上部電極層１１０上に形成された第３の下部電極層１１１と、第３の下部電極層１１１上に形成された酸素不足型の第１の金属酸化物を含む第１の酸化物層１１２ａと、第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層１１２ｂとが積層されて構成された抵抗変化層１１２と、抵抗変化層１１２上に形成された第３の上部電極層１１３とから構成される。

　このとき、第３の上部電極層１１３は、イリジウム、白金又はパラジウムを含む貴金属で構成される。また、第１の金属酸化物及び第２の金属酸化物は、酸素不足型のタンタル酸化物ＴａＯ_ｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯ_ｘ（０＜ｘ＜２．０）またはジルコニウム酸化物ＺｒＯ_ｘ（０＜ｘ＜２．０）等で構成される。ここで、酸素不足型とは、化学量論的組成を有し、絶縁性を示す金属酸化物より酸素含有量が少ない金属酸化物を指し、通常、半導体的な特性を示す。

　以下、本実施の形態に係る不揮発性記憶装置について詳細に説明する。

　図２に示すメモリセルアレイ１０は、複数の第１の配線１０３と、複数の第２の配線１１９と、抵抗変化素子１４１及び第１の電流制御素子１４２で構成される複数のメモリセル１１とを備える。

　複数の第１の配線１０３は、トランジスタなどが形成されている基板１００上に形成されている。複数の第１の配線１０３は、互いに平行してストライプ形状に形成される。複数の第２の配線１１９は、互いに平行してストライプ形状に形成される。なお、以下では第１の配線１０３と第２の配線１１９とが直交するとして説明するが、必ずしも直交している必要はなく、立体交差するように配置していればよい。また、複数の第１の配線１０３と、複数の第２の配線１１９とが立体交差する位置に、抵抗変化素子１４１及び第１の電流制御素子１４２で構成されるメモリセル１１が形成されている。

　以下、メモリセルアレイ１０のより具体的な構成について説明する。

　図３Ａ、図３Ｂ及び図３Ｃに示すように、メモリセルアレイ１０は、基板１００上に形成され、第１の層間絶縁層１０１と、第１のバリアメタル層１０２と、第１の配線１０３と、第１のライナー層１０４と、第２の層間絶縁層１０５と、第２のバリアメタル層１０６と、プラグ１０７ａ及び１０７ｂと、抵抗変化素子１４１と、第１の電流制御素子１４２と、第３の層間絶縁層１１６と、第３のバリアメタル層１１７と、コンタクトホール１１８ａ及び１１８ｂと、第２の配線１１９と、第２のライナー層１２０とを備える。

　第１のバリアメタル層１０２は、第１の層間絶縁層１０１に第１の配線１０３を埋め込むために形成された配線溝内に形成されている。この第１のバリアメタル層１０２は、例えば、厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

　第１の配線１０３は、第１の層間絶縁層１０１中に形成され、例えば銅等で構成される。具体的には、第１の配線１０３は、第１の層間絶縁層１０１の配線溝内に形成されている第１のバリアメタル層１０２上に、この配線溝が第１の配線１０３及び第１のバリアメタル層１０２で全て充填されるように形成される。

　第１のライナー層１０４は、第１の配線１０３を含む第１の層間絶縁層１０１上に形成される。この第１のライナー層１０４は、例えば厚さ３０ｎｍ以上２００ｎｍ以下のシリコン窒化物で構成される。

　第２の層間絶縁層１０５は、第１のライナー層１０４上に形成され、例えば厚さ１００ｎｍ以上５００ｎｍ以下のシリコン酸化物で構成される。

　ここで、第１のライナー層１０４及び第２の層間絶縁層１０５は、内部にコンタクトホール１１８ａ及び１１８ｂを有している。

　第２のバリアメタル層１０６は、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成され、具体的には、第１のライナー層１０４及び第２の層間絶縁層１０５に形成されるコンタクトホール１１８ａ内に形成される。第２のバリアメタル層１０６は、例えば厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

　プラグ１０７ａは、第１のライナー層１０４及び第２の層間絶縁層１０５中のコンタクトホール１１８ａ中に形成され、第１の配線１０３と電気的に接続される。具体的には、プラグ１０７ａは、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されているコンタクトホール１１８ａ中の第２のバリアメタル層１０６上に形成され、第１の配線１０３と電気的に接続される。このプラグ１０７ａは、例えば、直径５０ｎｍ以上２００ｎｍ以下で形成される。

　プラグ１０７ｂは、第１のライナー層１０４及び第２の層間絶縁層１０５中のコンタクトホール１１８ｂ中に形成され、第１の配線１０３と電気的に接続される。具体的には、プラグ１０７ｂは、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されているコンタクトホール１１８ｂ中の第３のバリアメタル層１１７上に形成され、第１の配線１０３と電気的に接続される。このプラグ１０７ｂは、例えば、直径５０ｎｍ以上２００ｎｍ以下で形成される。

　第１の電流制御素子１４２は、ＭＩＭ型ダイオードまたはＭＳＭ（Ｍｅｔａｌ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ－Ｍｅｔａｌ）型ダイオード等であり、第２の層間絶縁層１０５上に形成され、プラグ１０７ａと電気的かつ物理的に接続されている。この第１の電流制御素子１４２は、第１の下部電極層１０８と、第１の電流制御層１０９と、第１の上部電極層１１０とで構成される。

　第１の下部電極層１０８は、基板１００上（具体的には、第２の層間絶縁層１０５上）に形成され、例えばタンタル窒化物で構成される。第１の電流制御層１０９は、第１の下部電極層１０８上に形成され、例えば窒素不足型シリコン窒化物で構成される。第１の上部電極層１１０は、第１の電流制御層１０９上に形成され、例えばタンタル窒化物で構成される。

　ここで、窒素不足型のシリコン窒化物とは、シリコン窒化物をＳｉＮ_ｚ（０＜ｚ）と表記した場合に、窒素Ｎの組成ｚが化学量論的に安定な状態（化学量論的組成）よりも少ない組成であるときの窒化物である。Ｓｉ_３Ｎ_４が化学量論的に安定な状態であるので、０＜ｚ＜１．３３の場合に、窒素不足型のシリコン窒化物であるといえる。したがって、第１の電流制御層１０９に窒素不足型シリコン窒化物を用い、第１の下部電極層１０８及び第１の上部電極層１１０の電極材料にタンタル窒化物を用いた場合、０＜ｚ≦０．８５において、ＳｉＮ_ｚは半導体特性を示し、抵抗変化に十分な電圧・電流をオン・オフ可能なＭＳＭダイオードを構成できる。

　タンタル窒化物の仕事関数は４．６ｅＶであり、シリコンの電子親和力３．８ｅＶより十分高いので、第１の下部電極層１０８と第１の電流制御層１０９との界面、及び、第１の電流制御層１０９と第１の上部電極層１１０との界面でショットキーバリアが形成される。またタンタル等の高融点金属及びその窒化物は耐熱性に優れ、大電流密度の電流が印加されても安定な特性を示す。以上の理由により、ＭＳＭダイオードとしての第１の電流制御素子１４２を構成する電極材料としては、タンタルやタンタル窒化物、チタンやチタン窒化物、タングステンや窒化タングステン等であってもよい。

　以上のように第１の電流制御素子１４２は、構成される。

　抵抗変化素子１４１は、第１の電流制御素子１４２上に第１の電流制御素子１４２と直列に接続するように形成される。この抵抗変化素子１４１は、第３の下部電極層１１１と、抵抗変化層１１２と、第３の上部電極層１１３とで構成される。

　抵抗変化層１１２は、第３の下部電極層１１１上に形成され、第３の下部電極層１１１と第３の上部電極層１１３との間に介在され、第３の下部電極層１１１と第３の上部電極層１１３との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、第３の下部電極層１１１と第３の上部電極層１１３との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。抵抗変化層１１２は、第３の下部電極層１１１に接続する第１の酸化物層１１２ａと、第３の上部電極層１１３に接続する第２の酸化物層１１２ｂの少なくとも２層を積層して構成される。

　第１の酸化物層１１２ａは、酸素不足型の第１の金属酸化物で構成され、第２の酸化物層１１２ｂは、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子の第２の酸化物層１１２ｂ中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。

　酸素不足度とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。

　例えば、金属がタンタル（Ｔａ）の場合、化学量論的な酸化物の組成はＴａ_２Ｏ_５であるので、ＴａＯ_２．５と表現できる。ＴａＯ_２．５の酸素不足度は０％であり、ＴａＯ_１．５の酸素不足度は、酸素不足度＝（２．５－１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。

　酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。

　酸素含有率とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ_２Ｏ_５の酸素含有率は、総原子数に占める酸素の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物を構成する金属と、第２の金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。

　抵抗変化層１１２を構成する金属は、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。

　例えば、タンタル酸化物を用いる場合、第１の酸化物層１１２ａの組成をＴａＯ_ｘとした場合にｘが０．８以上１．９以下であり、かつ、第２の酸化物層１１２ｂの組成をＴａＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１２の抵抗値を安定して高速に変化させることができる。この場合、第２の酸化物層１１２ｂの膜厚は、１ｎｍ以上８ｎｍ以下としてもよい。

　例えば、ハフニウム酸化物を用いる場合、第１の酸化物層１１２ａの組成をＨｆＯ_ｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の酸化物層１１２ｂの組成をＨｆＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１２の抵抗値を安定して高速に変化させることができる。この場合、第２の酸化物層１１２ｂの膜厚は、３ｎｍ以上４ｎｍ以下としてもよい。

　また、ジルコニウム酸化物を用いる場合、第１の酸化物層１１２ａの組成をＺｒＯ_ｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の酸化物層１１２ｂの組成をＺｒＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層１１２の抵抗値を安定して高速に変化させることができる。この場合、第２の酸化物層１１２ｂの膜厚は、１ｎｍ以上５ｎｍ以下としてもよい。

　第１の酸化物層１１２ａとなる第１の金属酸化物を構成する第１の金属と、第２の酸化物層１１２ｂとなる第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第１電極と第２電極との間に印加された電圧は、第２の金属酸化物に、より多くの電圧が分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。

　また、前記第１の金属と、前記第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。

　例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ_２）を用いることにより、安定した抵抗変化動作が得られる。チタン（標準電極電位＝－１．６３ｅＶ）はタンタル（標準電極電位＝－０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いてもよい。

　積層構造の抵抗変化層における抵抗変化現象は、高抵抗化、低抵抗化のいずれも、抵抗が高い第２の酸化物層１１２ｂ中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。

　つまり、第２の酸化物層１１２ｂに接続する第３の上部電極層１１３に、第３の下部電極層１１１を基準にして正の電圧を印加したとき、抵抗変化層１１２中の酸素イオンが第２の酸化物層１１２ｂ側に引き寄せられる。これによって、第２の酸化物層１１２ｂ中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。

　逆に、第２の酸化物層１１２ｂに接続する第３の上部電極層１１３に、第３の下部電極層１１１を基準にして負の電圧を印加したとき、第２の酸化物層１１２ｂ中の酸素イオンが第１の酸化物層１１２ａ側に押しやられる。これによって、第２の酸化物層１１２ｂ中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。

　酸素不足度がより小さい第２の金属酸化物で構成された第２の酸化物層１１２ｂに接続されている第３の上部電極層１１３は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び第３の下部電極層１１１を構成する材料と比べて、標準電極電位がより高い材料で構成する。また、酸素不足度がより高い第１の金属酸化物で構成された第１の酸化物層１１２ａに接続されている第３の下部電極層１１１は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて、標準電極電位がより低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。

　すなわち、第３の上部電極層１１３の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第３の下部電極層１１１の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。

　上記の構成とすることにより、第３の上部電極層１１３と第２の金属酸化物の界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が得られる。

　以下、再び抵抗変化素子１４１の構成の説明に戻る。

　第３の下部電極層１１１は、第１の上部電極層１１０上に形成される。第３の上部電極層１１３は、抵抗変化層１１２上に形成される。なお、第３の下部電極層１１１及び第３の上部電極層１１３は、例えば白金、イリジウム、及びパラジウム等の貴金属で構成される。

　ここで、白金、イリジウム、及びパラジウムの標準電極電位は、各々、１．１８ｅＶ、１．１６ｅＶ、及び０．９５ｅＶである。一般に、標準電極電位は、酸化され難さの一つの指標であり、この値が大きければ酸化され難く、小さければ酸化されやすいことを意味する。つまり、電極（第３の下部電極層１１１及び第３の上部電極層１１３）と抵抗変化層１１２を構成する金属との標準電極電位の差が大きいほど抵抗変化現象が起こり易く、差が小さくなるにつれて、抵抗変化現象が起こり難くなる。これを鑑みて、電極材料に対する抵抗変化層１１２の材料の酸化され易さの度合いが抵抗変化現象のメカニズムに大きな役割を果たしているのではないかと推測される。

　例えばタンタルの標準電極電位は－０．６０ｅＶであり、ハフニウムの標準電極電位は－１．５５ｅＶである。タンタルの標準電極電位又はハフニウムの標準電極電位は、白金、イリジウム、及びパラジウムのそれぞれの標準電極電位よりも低い。このことから、白金、イリジウム、及びパラジウムのいずれかで構成される電極（第３の下部電極層１１１または第３の上部電極層１１３）と抵抗変化層１１２との界面近傍で、タンタル酸化物又はハフニウム酸化物の酸化・還元反応が起こり、酸素の授受が行われて、抵抗変化現象が発現するものと考えられる。具体的には、タンタル酸化物、ハフニウム酸化物、ジルコニウム酸化物、チタン酸化物等の酸素不足型の金属酸化物で構成される抵抗変化層１１２は、第１の極性（正または負）の絶対値が第１の閾値以上である電圧が印加されることにより、低抵抗状態から高抵抗状態に変化する。一方、この抵抗変化層１１２は、第１の極性とは異なる第２の極性（負または正）の絶対値が第２の閾値以上である電圧が印加されることにより、高抵抗状態から低抵抗状態に変化する。つまり、この抵抗変化層１１２は、バイポーラ型の抵抗変化特性を示す。

　ここで、酸素不足度が異なる金属酸化物の積層構造から構成される抵抗変化層１１２について具体的に説明する。まず、高酸素不足度層である第１の酸化物層１１２ａに接している電極（第３の下部電極層１１１）を基準にして、低酸素不足度である第２の酸化物層１１２ｂに接している電極（第３の上部電極層１１３）に対して印加する電圧を正とする。この場合に、第２の酸化物層１１２ｂは、極性が正でかつ第１の閾値以上である電圧が印加されることにより、抵抗変化層１１２中の酸素イオンが第２の酸化物層１１２ｂ近傍に集まり、低抵抗状態から高抵抗状態に変化する。一方、第１の酸化物層１１２ａに接している電極（第３の下部電極層１１１）を基準にして、第２の酸化物層１１２ｂに接している電極（第３の上部電極層１１３）に対して印加する電圧を負とする。この場合に、抵抗変化層１１２は、極性が負でかつ絶対値が第２の閾値以上である電圧が印加されることにより、第２の酸化物層１１２ｂ中の酸素イオンが第１の酸化物層１１２ａ中に拡散し、高抵抗状態から低抵抗状態に変化する。

　以上のように抵抗変化素子１４１は構成される。

　第３の層間絶縁層１１６は、抵抗変化素子１４１と第１の電流制御素子１４２とを覆い、第２の層間絶縁層１０５上に形成されている。また、第１のライナー層１０４、第２の層間絶縁層１０５及び第３の層間絶縁層１１６中にはコンタクトホール１１８ｂが形成され、第３の層間絶縁層１１６中には配線溝が形成されている。そして、コンタクトホール１１８ｂ内にはプラグ１０７ｂが埋め込み形成され、配線溝内には第２の配線１１９が埋め込み形成されている。

　第３のバリアメタル層１１７は、コンタクトホール１１８ｂ及び配線溝内に形成される。第３のバリアメタル層１１７は、例えば厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

　第２の配線１１９は、第３の層間絶縁層１１６中の配線溝内に形成され、抵抗変化素子１４１の上部すなわち抵抗変化素子１４１を構成する第３の上部電極層１１３と接続される。また、第２の配線１１９は、コンタクトホール１１８ｂ内のプラグ１０７ｂと接続されることで、メモリセルアレイ１０の周辺配線用の第１の配線１０３とも接続されている。

　以上のようにメモリセルアレイ１０は構成される。

　図４は、本実施の形態に係るパラメータ発生回路２０の構成例を示す断面図である。なお、図４は、図２中のＣ－Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図である。

　このパラメータ発生回路２０は、複数の評価セル２１が集積されて構成され、複数の第３の配線２０３と、複数の第４の配線２１９と、複数の第２の電流制御素子２４２とを備える。

　複数の第３の配線２０３は、トランジスタなどが形成されている基板１００上に形成されている。複数の第３の配線２０３は、互いに平行してストライプ形状に形成される。複数の第４の配線２１９は、互いに平行してストライプ形状に形成される。複数の第３の配線２０３と、複数の第４の配線２１９とが立体交差する位置に、第２の電流制御素子２４２（評価セル２１）が形成されている。第３の配線２０３及び第４の配線２１９は、評価セル２１、センスアンプ及び電源等に接続されている。

　以下、パラメータ発生回路２０のより具体的な構成について説明する。

　図３Ｃ及び図４に示すように、パラメータ発生回路２０は、基板１００上に形成され、第１の層間絶縁層１０１と、第１のバリアメタル層２０２と、第３の配線２０３と、第１のライナー層１０４と、第２の層間絶縁層１０５と、第２のバリアメタル層２０６と、プラグ２０７ａ及び２０７ｂと、第２の電流制御素子２４２と、第３の層間絶縁層１１６と、第３のバリアメタル層２１７と、コンタクトホール２１８ａ及び２１８ｂと、第４の配線２１９と、第２のライナー層１２０とを備える。

　第１のバリアメタル層２０２は、第１の層間絶縁層１０１に第３の配線２０３を埋め込むために形成された配線溝内に形成されている。この第１のバリアメタル層２０２は、例えば、厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

　第３の配線２０３は、第１の層間絶縁層１０１中に形成され、例えば銅等で構成される。具体的には、第３の配線２０３は、第１の層間絶縁層１０１の配線溝内に形成されている第１のバリアメタル層２０２上に、この配線溝が第３の配線２０３及び第１のバリアメタル層２０２で全て充填されるように形成される。

　第１のライナー層１０４は、第３の配線２０３を含む第１の層間絶縁層１０１上に形成される。第１のライナー層１０４及び第２の層間絶縁層１０５は、内部にコンタクトホール２１８ａを有している。

　第２のバリアメタル層２０６は、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成され、具体的には、第１のライナー層１０４及び第２の層間絶縁層１０５に形成されるコンタクトホール２１８ａ内に形成される。第２のバリアメタル層２０６は、例えば厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

　プラグ２０７ａは、第１のライナー層１０４及び第２の層間絶縁層１０５中のコンタクトホール２１８ａ中に形成され、第３の配線２０３と電気的に接続される。具体的には、プラグ２０７ａは、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されているコンタクトホール２１８ａ中の第２のバリアメタル層２０６上に形成され、第３の配線２０３と電気的に接続される。このプラグ２０７ａは、例えば、直径５０ｎｍ以上２００ｎｍ以下で形成される。

　プラグ２０７ｂは、第１のライナー層１０４及び第２の層間絶縁層１０５中のコンタクトホール２１８ｂ中に形成され、第３の配線２０３と電気的に接続される。具体的には、プラグ２０７ｂは、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されているコンタクトホール２１８ｂ中の第３のバリアメタル層２１７上に形成され、第３の配線２０３と電気的に接続される。このプラグ２０７ｂは、例えば、直径５０ｎｍ以上２００ｎｍ以下で形成される。

　第２の電流制御素子２４２は、ＭＳＭダイオード等であり、第２の層間絶縁層１０５上に形成され、プラグ２０７ａと電気的かつ物理的に接続されている。この第２の電流制御素子２４２は、第２の下部電極層２０８と、第２の電流制御層２０９と、第２の上部電極層２１０とで構成される。

　第２の下部電極層２０８は、基板１００上（具体的には、第２の層間絶縁層１０５上）に形成され、例えばタンタル窒化物で構成される。第２の電流制御層２０９は、第２の下部電極層２０８上に形成され、例えば窒素不足型シリコン窒化物で構成される。第２の上部電極層２１０は、第２の電流制御層２０９上に形成され、例えばタンタル窒化物で構成される。

　評価セル２１は、図３Ａ及び図３Ｂに示すメモリセル１１に対して、実質的に、第３の下部電極層１１１と、低抵抗層である第１の酸化物層１１２ａと、高抵抗層である第２の酸化物層１１２ｂと、第３の上部電極層１１３とを含まない構成、つまり抵抗変化素子１４１を含まない構成である。

　メモリセルアレイ１０では、抵抗変化素子１４１と第１の電流制御素子１４２とからメモリセル１１が構成されているが、パラメータ発生回路２０では、第１の電流制御素子１４２と同じ構成である第２の電流制御素子２４２のみで評価セル２１が構成されている。

　評価セル２１を構成する第２の電流制御素子２４２とメモリセル１１を構成する第１の電流制御素子１４２とは同一プロセスで形成されるため、同層かつ同じ形態（材料、膜厚、組成及び熱履歴等）で形成されている。なお、第２の電流制御素子２４２及び第１の電流制御素子１４２が異なるプロセスで形成された場合、いずれかの素子の下地に段差が生じる。また、同層とは基板１００からの高さが同じ状態で基板１００の主面と平行な水平方向に並んでいることをいう。

　具体的に、第２の下部電極層２０８が第１の電流制御素子１４２の第１の下部電極層１０８と同層で同じ材料及び膜厚で形成され、第２の電流制御層２０９が第１の電流制御素子１４２の第１の電流制御層１０９と同層で同じ材料及び膜厚で形成され、第２の上部電極層２１０が第１の電流制御素子１４２の第１の上部電極層１１０と同層で同じ材料及び膜厚で形成されている。これにより、第１の電流制御素子１４２と第２の電流制御素子２４２とは同じ電流制御特性を有する。そのため、評価セル２１の第２の電流制御素子２４２の電流制御特性を検出することで、メモリセル１１の第１の電流制御素子１４２の電流制御特性を把握することができる。

　例えば、酸素不足型の金属酸化物としてタンタル酸化物を用いた場合は、メモリセル１１では酸素含有率は６７．７ａｔｍ％以上７１．４ａｔｍ％以下である高濃度酸素含有層である第２の酸化物層１１２ｂ（ＴａＯ_ｙ）（２．１≦ｙ≦２．５）が抵抗変化層１１２に含まれている。従って、抵抗変化素子１４１の初期抵抗値（抵抗変化素子１４１が超高抵抗状態にあるときの抵抗値）は１０ＭΩ以上となり、通常のメモリセルを用いて第１の電流制御素子１４２の電流制御特性を直接検出するのは困難である。しかし、第１の電流制御素子１４２と同等の特性を有する評価セル２１をパラメータ発生回路２０に備えることで、第１の電流制御素子１４２の電流制御特性を検出することが容易にできる。

　第３の層間絶縁層１１６は、第２の電流制御素子２４２を覆い、第２の層間絶縁層１０５上に形成されている。また、第１のライナー層１０４、第２の層間絶縁層１０５及び第３の層間絶縁層１１６中にはコンタクトホール２１８ｂが形成され、第３の層間絶縁層１１６中には配線溝が形成されている。そして、コンタクトホール２１８ｂ内にはプラグ２０７ｂが埋め込み形成され、配線溝内には第４の配線２１９が埋め込み形成されている。

　第３のバリアメタル層２１７は、コンタクトホール２１８ｂ及び配線溝内に形成される。第３のバリアメタル層２１７は、例えば厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

　第４の配線２１９は、第３の層間絶縁層１１６中の配線溝内に形成され、第２の電流制御素子２４２の上部すなわち第２の電流制御素子２４２を構成する第２の上部電極層２１０と接続される。また、第４の配線２１９は、コンタクトホール２１８ｂ内のプラグ２０７ｂと接続されることで、第３の配線２０３とも接続されている。

　以上のように、本実施の形態の不揮発性記憶装置によれば、パラメータ発生回路２０がメモリセル１１の第１の電流制御素子１４２と同等の非線形電流制御特性を有する第２の電流制御素子２４２を備えるため、第１の電流制御素子１４２の非線形電流制御特性を直接検出しなくても、第２の電流制御素子２４２の非線形電流制御特性を検出することにより、第１の電流制御素子１４２の非線形電流制御特性が検出できる。従って、メモリセル１１に印加する電圧を発生させる場合、例えば評価セル２１を含むパラメータ発生回路２０が第２の電流制御素子２４２の電流制御特性を検出し、それをメモリセルアレイ１０の制御回路に出力して最適な書き込み電圧に補償することができるため、安定した不揮発性記憶装置を実現することができる。

　例えば、パラメータ発生回路２０は、評価セル（第２の電流制御素子２４２）、センス回路、電源回路、制御回路等で構成され、第２の電流制御素子２４２の順方向閾値電圧Ｖｆ、オン電流及びオフ電流を検出し、メモリセルアレイ１０の制御回路に出力する。検出結果に基づいてメモリセルアレイ１０の内部電圧生成回路でオフセット電圧を生成し、メモリセル１１への書き込み電圧、読み出し電圧及び初期ブレイク電圧等を最適化してメモリセル１１に印加する。このような印加電圧の最適化は、不揮発性記憶装置の出荷前の検査時に行われてもよいし、出荷後の動作時に定期的に行われてもよいし、またその両方で行われてもよい。定期的に行うことにより、不揮発性記憶装置の経時変化に対応することができる。また、パラメータ発生回路２０は、複数の評価セル（第２の電流制御素子２４２）を有し、複数の評価セル（第２の電流制御素子２４２）による検出結果を平均した結果を用いてオフセット電圧を生成することにより、最適化の精度を向上させることもできる。

　なお、評価セル（第２の電流制御素子２４２）の評価は、第４の配線２１９及び第３の配線２０３を外部端子と接続し、この外部端子と不揮発性記憶装置の外部のテスト回路とを接続することにより、外部のテスト回路により行われてもよい。

　次に、上述した不揮発性記憶装置の製造方法、具体的にはメモリセルアレイ１０及びパラメータ発生回路２０の製造方法について説明する。

　図５～図１５は、本実施の形態に係るメモリセルアレイ１０（メモリセルアレイとその配線部）及びパラメータ発生回路２０（評価セルとその配線部）の製造方法について説明するための断面図である。なお、通常の場合、基板１００上には多数のメモリセル１１及び評価セル２１が形成されるが、図面の簡略化のため、図５～図１５ではメモリセル１１を２個形成し、評価セル２１を１個形成する場合を示している。また、理解しやすいように、構成の一部を拡大して示している。

　本実施の形態の不揮発性記憶装置の製造方法は、第１の電流制御素子１４２と抵抗変化素子１４１とが直列に接続された積層型構造のメモリセル１１を複数有するメモリセルアレイ１０と、第１の電流制御素子１４２の電流制御特性を評価するための第２の電流制御素子２４２を有し、メモリセルアレイ１０と電気的に接続され、メモリセル１１を動作させるパラメータ発生回路２０とを備える不揮発性記憶装置の製造方法であり、第１の電流制御素子１４２と抵抗変化素子１４１とは、同一のマスクで形成され、第２の電流制御素子２４２と第１の電流制御素子１４２とは、同時に形成される。

　本実施の形態の不揮発性記憶装置の製造方法では、メモリセルアレイ１０が形成される領域及び電流パラメータ発生回路２０が形成される領域において、第１の電流制御素子１４２及び第２の電流制御素子２４２を構成するための、第１の下部電極層３０８、電流制御層３０９、及び第１の上部電極層３１０からなる第１の積層膜が形成され、メモリセルアレイ１０が形成される領域及びパラメータ発生回路２０が形成される領域において前記第１の積層膜の上に、抵抗変化素子を構成するための、第２の下部電極層３１１、酸素不足型の第１の金属酸化物を含む第１の酸化物層３１２ａ、前記第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層３１２ｂ、及び第２の上部電極層３１３からなる第２の積層膜が形成され、第２の電流制御素子２４２が形成される領域において、第２の電流制御素子２４２と第２の電流制御素子２４２の上方に配置される層とが第２の酸化物層３１２ｂを介さずに接続されるように、前記第２の積層膜の一部または全部が除去される。

　より詳細には、本実施の形態の不揮発性記憶装置の製造方法は、基板１００上に第１の下部電極層３０８（電流制御素子下部電極層）を形成する工程と、第１の下部電極層３０８上に電流制御層３０９を形成する工程と、電流制御層３０９上に第１の上部電極層３１０（電流制御素子上部電極層）を形成する工程と、第１の上部電極層３１０上に第２の下部電極層３１１（抵抗変化素子下部電極層）を形成する工程と、第２の下部電極層３１１上に酸素不足型の第１の金属酸化物を含む第１の酸化物層３１２ａを形成した後、第１の酸化物層３１２ａ上に第１の金属酸化物より酸素含有量が高く、かつ抵抗値が高い酸素不足型の第２の金属酸化物を含む第２の酸化物層３１２ｂを形成する工程と、第２の酸化物層３１２ｂ上に第２の上部電極層３１３（抵抗変化素子上部電極層）を形成する工程と、第２の上部電極層３１３、第１の酸化物層３１２ａ、第２の酸化物層３１２ｂ及び第２の下部電極層３１１をパターニングすることで抵抗変化素子１４１を形成した後、第１の上部電極層３１０、電流制御層３０９及び第１の下部電極層３０８をパターニングして分離することで、抵抗変化素子１４１の下方に接するように形成された第１の電流制御素子１４２と抵抗変化素子１４１と分離された第２の電流制御素子２４２との各素子を同時に形成する工程と、第１の電流制御素子１４２及び抵抗変化素子１４１と電気的に接続された第２の配線１１９と、第２の電流制御素子２４２と電気的に接続された第４の配線２１９とを形成する工程とを含んでもよく、パターニングにより各素子を形成する工程では、抵抗変化素子１４１の形成のためのパターニングと、第１の電流制御素子１４２の形成のためのパターニングとで同一のハードマスク層１２５が用いられ、第２の上部電極層３１３を形成する工程と、パターニングにより各素子を形成する工程と、第２の配線１１９及び第４の配線２１９を形成する工程とのいずれかの工程では、第２の電流制御素子２４２が形成される領域の第２の酸化物層３１２ｂが選択的に除去されてもよい。

　また、パターニングにより各素子を形成する工程では、抵抗変化素子１４１を形成するときに、第２の電流制御素子２４２が形成される領域の第２の上部電極層３１３、第１の酸化物層３１２ａ及び第２の酸化物層３１２ｂが除去されてもよい。

　以下、本実施の形態に係る不揮発性記憶装置の製造方法について詳細に説明する。

　はじめに、図５に示すように、トランジスタなどがあらかじめ形成されている半導体から構成される基板１００上に第１の配線１０３及び第３の配線２０３を形成し、形成した第１の配線１０３及び第３の配線２０３上に第１の配線１０３及び第３の配線２０３と接続されるプラグ１０７ａ及び２０７ａを形成する。

　具体的には、基板１００上に、プラズマＣＶＤ等を用いてシリコン酸化物で構成される第１の層間絶縁層１０１を形成する。続いて、形成した第１の層間絶縁層１０１に第１の配線１０３及び第３の配線２０３を埋め込み形成するための配線溝をフォトリソグラフィー及びドライエッチングにより形成する。続いて、形成したこの配線溝内にタンタル窒化物（５ｎｍ以上４０ｎｍ以下）及びタンタル（５ｎｍ以上４０ｎｍ以下）で構成される第１のバリアメタル層１０２及び２０２と、配線材料の銅（５０ｎｍ以上３００ｎｍ以下）を、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることで、配線溝を全て配線材料の銅と第１のバリアメタル層１０２及び２０２とで充填する。続いて、堆積した銅のうち表面の余分な銅及び余分な第１のバリアメタル層１０２及び２０２をＣＭＰ法によって除去することにより、表面が平坦で第１の層間絶縁層１０１の表面と面一な第１の配線１０３及び第３の配線２０３を形成する。続いて、第１の層間絶縁層１０１並びに第１の配線１０３及び第３の配線２０３上に、プラズマＣＶＤ等を用いてシリコン窒化物を３０ｎｍ以上２００ｎｍ以下程度堆積させ、第１の層間絶縁層１０１並びに第１の配線１０３及び第３の配線２０３上を覆うように第１のライナー層１０４を形成する。続いて、形成された第１のライナー層１０４上に第２の層間絶縁層１０５をさらに堆積させる。ここで、必要であればＣＭＰ法により表面の段差緩和を行う。続いて、フォトリソグラフィー及びドライエッチングにより第１の配線１０３上の所定の位置に、第１の配線１０３に接続するプラグ１０７ａを埋め込み形成するためのコンタクトホール１１８ａを形成する。同様に、第３の配線２０３上の所定の位置に、第３の配線２０３に接続するプラグ２０７ａを埋め込み形成するためのコンタクトホール２１８ａを形成する。続いて、形成されたコンタクトホール１１８ａ及び２１８ａを含む第２の層間絶縁層１０５上に、タンタル窒化物（膜厚は５ｎｍ以上４０ｎｍ以下）及びタンタル（膜厚は５ｎｍ以上４０ｎｍ以下）で構成される第２のバリアメタル層１０６及び２０６と、配線材料の銅（膜厚は５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることで、コンタクトホール１１８ａ及び２１８ａを全て第２のバリアメタル層１０６及び２０６と銅とで充填する。続いて、ＣＭＰ法によって表面の余分な銅及び余分な第２のバリアメタル層１０６及び２０６を除去することにより、表面が平坦で第２の層間絶縁層１０５の表面と面一なプラグ１０７ａ及び２０７ａを形成する。

　次に、図６に示すように、プラグ１０７ａ及び２０７ａを含む第２の層間絶縁層１０５上に、タンタル窒化物で構成される第１の下部電極層３０８（膜厚は２０ｎｍ）と、窒素不足型のシリコン窒化物で構成される電流制御層３０９（膜厚は２０ｎｍ）と、タンタル窒化物で構成される第１の上部電極層３１０（膜厚は３０ｎｍ）とを順にスパッタ法等を用いて堆積する。続いて、堆積された第１の上部電極層３１０上に、タンタル窒化物で構成される第２の下部電極層３１１（膜厚は３０ｎｍ）と、第１の酸化物層３１２ａと、第２の酸化物層３１２ｂと、イリジウムを含む第２の上部電極層３１３（膜厚は８０ｎｍ）とを順にスパッタ法等を用いて堆積する。その後、ドライエッチング時のハードマスクとして、導電性の層であって、チタン窒化物及びチタン－アルミニウム窒化物のいずれか（例えばチタン－アルミニウム窒化物）で構成されるハードマスク層３２５（膜厚は１００ｎｍ）を、スパッタ法等を用いて堆積する。

　ここで、第１の酸化物層３１２ａ及び第２の酸化物層３１２ｂは、高酸素不足度層（第１の酸化物層３１２ａ）としてＴａＯ_ｘ（０＜ｘ＜２．５）を５０ｎｍ堆積した後、堆積した高酸素不足度層（第１の酸化物層３１２ａ）のＴａＯ_ｘの上にＴａＯ_ｘよりも酸素不足度が小さい低酸素不足度層（第２の酸化物層３１２ｂ）のＴａＯ_ｙ（ここでｘ＜ｙ）を５ｎｍ堆積して形成する。このとき、第１の酸化物層３１２ａ及び第２の酸化物層３１２ｂは、ＴａＯ_ｘを５０ｎｍ堆積した後に、ＴａＯ_ｘの上面を酸素雰囲気中のプラズマ酸化により酸化処理して、高酸素不足度層（第１の酸化物層３１２ａ）のＴａＯ_ｘの上にＴａＯ_ｘより酸素含有量が多い低酸素不足度層（第２の酸化物層３１２ｂ）のＴａＯ_ｙ（ここでｘ＜ｙ）を５ｎｍ堆積することにより形成してもよい。なお、酸化処理の方法は、プラズマ酸化に限られることはなく、例えば、酸素雰囲気中の熱処理など表面を酸化させる効果のある処理であってもよい。また、高酸素不足度層（第１の酸化物層３１２ａ）のＴａＯ_ｘは５０ｎｍ堆積するのに限らず、高酸素不足度層（第１の酸化物層３１２ａ）のＴａＯ_ｘを４５ｎｍ堆積し、その後に、酸化処理を行うことに代えて、低酸素不足度層（第２の酸化物層３１２ｂ）としてＴａＯ_ｙ（ここでｘ＜ｙ）を５ｎｍ堆積するとしてもよい。また、低酸素不足度層（第２の酸化物層３１２ｂ）としてＴａＯ_ｙに代えて、低酸素不足度のチタン酸化物を５ｎｍ堆積してもよい。

　次に、図７に示すように、抵抗変化素子１４１を形成するための第１のレジストマスクパターン１３１ａを、フォトリソグラフィーを用いてハードマスク層３２５上に形成する。

　次に、図８に示すように、第１のレジストマスクパターン１３１ａを用いてハードマスク層３２５をパターニングし、ハードマスク層１２５を形成する。その後、アッシング処理により第１のレジストマスクパターン１３１ａを除去する。

　次に、図９に示すようにハードマスク層１２５を用いて第２の上部電極層３１３、第１の酸化物層３１２ａ、第２の酸化物層３１２ｂ及び第２の下部電極層３１１をパターニングし、抵抗変化素子１４１の第３の上部電極層１１３、抵抗変化層１１２及び第３の下部電極層１１１を形成する。このとき、パラメータ発生回路２０が形成される領域では、第２の上部電極層３１３、第１の酸化物層３１２ａ、第２の酸化物層３１２ｂ及び第２の下部電極層３１１が除去される。

　次に、図１０に示すように、第２の電流制御素子２４２（評価セル２１）を形成するための第２のレジストマスクパターン１３１ｂを、フォトリソグラフィーを用いて第１の上部電極層３１０（パラメータ発生回路２０が形成される領域の第１の上部電極層３１０）上に形成する。

　次に、図１１に示すように、メモリセルアレイ１０が形成される領域において、ハードマスク層１２５を用いて第１の上部電極層３１０、電流制御層３０９及び第１の下部電極層３０８をパターニングすることにより、第１の電流制御素子１４２の第１の上部電極層１１０、第１の電流制御層１０９及び第１の下部電極層１０８を形成する。同時に、パラメータ発生回路２０が形成される領域において、第２のレジストマスクパターン１３１ｂを用いて、第１の上部電極層３１０、電流制御層３０９及び第１の下部電極層３０８をパターニングすることにより、第２の電流制御素子２４２の第２の上部電極層２１０、第２の電流制御層２０９及び第２の下部電極層２０８を形成する。その後、第２のレジストマスクパターン１３１ｂを除去し、さらにハードマスク層１２５を例えばエッチングにより除去する。なお、ハードマスク層１２５は、除去しなくてもよく、必要に応じて残してもよい。これにより、メモリセル１１を構成する第１の電流制御素子１４２と同一の電流制御特性を有する第２の電流制御素子２４２を第１の電流制御素子１４２と同層に形成することができる。

　次に、図１２及び図１３に示すように、抵抗変化素子１４１、第１の電流制御素子１４２及び第２の電流制御素子２４２を覆うように、第３の層間絶縁層１１６を形成する。その後、形成した第３の層間絶縁層１１６中に、抵抗変化素子１４１の第３の上部電極層１１３と、第２の電流制御素子２４２の第２の上部電極層２１０とに接続する第２の配線１１９及び第４の配線２１９を形成するための配線溝１１９ａ及び２１９ａと、コンタクトホール２１８ａ及び１１８ｂとを形成する。

　具体的には、まず、図１２に示すように、抵抗変化素子１４１、第１の電流制御素子１４２及び第２の電流制御素子２４２を覆うように、第２の配線１１９及び第４の配線２１９を埋め込み形成するための第３の層間絶縁層１１６を堆積する。続いて、図１３に示すように、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１６中に、抵抗変化素子１４１を構成する第３の上部電極層１１３と第２の電流制御素子２４２を構成する第２の上部電極層２１０とに接続する第２の配線１１９及び第４の配線２１９を埋め込み形成するための配線溝１１９ａ及び２１９ａを形成する。それとともに、フォトリソグラフィー及びドライエッチングにより、第１の配線１０３及び第３の配線２０３上の抵抗変化素子１４１、第１の電流制御素子１４２及び第２の電流制御素子２４２を設けていない所定の位置に、第１の配線１０３及び第３の配線２０３に接続するプラグ１０７ｂ及び２０７ｂを形成するためのコンタクトホール１１８ｂ及び２１８ｂを形成する。

　なお、一般的には、１回目のフォトリソグラフィー及びドライエッチングにより引き出しコンタクトとしてのプラグ１０７ｂ及び２０７ｂ用のコンタクトホール１１８ｂ及び２１８ｂを先に形成し、２回目のフォトリソグラフィー及びドライエッチングにより第２の配線１１９及び第４の配線２１９用の配線溝１１９ａ及び２１９ａを形成するが、配線溝１１９ａ及び２１９ａを先に形成しても差し支えない。

　次に、図１４に示すように、コンタクトホール１１８ｂ及び２１８ｂ並びに配線溝１１９ａ及び２１９ａ内にタンタル窒化物（５ｎｍ以上４０ｎｍ以下）及びタンタル（５ｎｍ以上４０ｎｍ以下）で構成される第３のバリアメタル層１１７及び２１７と配線材料の銅（５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積する。ここでは、図５で示した第１の配線１０３及び第３の配線２０３を埋め込み形成する工程と同様の条件を用いる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることでコンタクトホール１１８ｂ及び２１８ｂ並びに配線溝１１９ａ及び２１９ａを全て配線材料の銅と第３のバリアメタル層１１７及び２１７とで充填する。続いて、ＣＭＰ法によって堆積した銅のうち表面の余分な銅と余分な第３のバリアメタル層１１７及び２１７とを除去することにより、表面が平坦で第３の層間絶縁層１１６の表面と面一な第２の配線１１９及び第４の配線２１９を形成する。

　次に、図１５に示すように、第２の配線１１９及び第４の配線２１９並びに第３の層間絶縁層１１６上に第２の配線１１９及び第４の配線２１９を覆うように、プラズマＣＶＤ等を用いて窒化シリコン層を３０ｎｍ以上２００ｎｍ以下、例えば５０ｎｍ程度堆積させて第２のライナー層１２０を形成する。

　以上のように、本実施の形態の不揮発性記憶装置の製造方法によれば、安定した不揮発性記憶装置を製造することができる。

　また、本実施の形態の不揮発性記憶装置の製造方法によれば、従来のＣＭＯＳプロセス等を用いる半導体プロセスで不揮発性記憶装置を製造することができる。従って、抵抗変化素子及び電流制御素子の製造においてもそれぞれに固有な特殊な半導体プロセスを使わなくてよく、微細化が進む半導体プロセスと親和性がよい製造方法を実現することができる。その結果、容易に微細化が可能で安定した製造方法を実現できる。

　また、本実施の形態の不揮発性記憶装置の製造方法によれば、抵抗変化素子及び電流制御素子を構成する層を連続して形成するので、抵抗変化素子及び電流制御素子のプロセスダメージを低減し、特性のばらつきを抑えることができる。

　（実施の形態２）
　本発明の実施の形態２に係る不揮発性記憶装置の構成及び製造方法について説明する。以下では、実施の形態１と異なる点を中心に説明する。

　図１６Ａは、本実施の形態に係るパラメータ発生回路２０ａの構成例を示す断面図である。図１６Ｂは、本実施の形態に係る不揮発性記憶装置の構成例を示す断面図である。なお、図１６Ａは、図２中のＣ－Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図１６Ｂは、図２中のＤ－Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図である。

　パラメータ発生回路２０ａは、第２の電流制御素子２４２と第４の配線２１９との間に形成された抵抗体３００を有し、抵抗体３００は、第２の上部電極層２１０上に形成された第４の下部電極層２１１と、第４の下部電極層２１１上に形成され、第１の金属酸化物を含み、第２の金属酸化物を含まない抵抗層３１２と、抵抗層３１２上に形成された第４の上部電極層２１３とから構成され、第３の下部電極層１１１及び第４の下部電極層２１１は、同一の組成と同一の膜厚とを有し、第３の上部電極層１１３及び第４の上部電極層２１３は、同一の組成を有する。

　パラメータ発生回路２０ａは、評価セル２１ａが集積されて構成され、複数の第３の配線２０３と、複数の第４の配線２１９と、複数の抵抗体３００と、複数の第２の電流制御素子２４２とを備える。

　図１６Ａ及び図１６Ｂに示す評価セル２１ａは、図３Ａ、図３Ｂ及び図３Ｃに示すメモリセル１１に対して、実質的に、高抵抗層である第２の酸化物層１１２ｂに対応する層を含まない構成である。言い換えると、図１６Ａ及び図１６Ｂに示す評価セル２１ａは、図３Ａ、図３Ｂ及び図３Ｃに示す評価セル２１に対して、抵抗体３００が第４の配線２１９と第２の電流制御素子２４２との間に設けられた構成である。

　評価セル２１ａは、第２の電流制御素子２４２と、第４の下部電極層２１１、抵抗層３１２及び第４の上部電極層２１３で構成される抵抗体３００とを有する。

　第４の下部電極層２１１は、第３の下部電極層１１１と同一工程で形成され、同一の組成と同一の膜厚とを有する。抵抗層３１２は、第１の酸化物層１１２ａと同一工程で形成され、同一の組成を有する。第４の上部電極層２１３は、第３の上部電極層１１３と同一工程で形成され、同一の組成とを有する。従って、抵抗体３００は、抵抗変化素子１４１に対して、実質的に、第２の酸化物層１１２ｂを含まない構成である。

　抵抗層３１２は、抵抗変化層１１２に対して、実質的に、抵抗変化層１１２を構成する低酸素不足度層（第２の酸化物層１１２ｂ、高抵抗層）がなく、高酸素不足度層（第１の酸化物層１１２ａ、低抵抗層）のみの構成である。これにより、抵抗層３１２の抵抗値は抵抗変化素子１４１を構成する抵抗変化層１１２よりも抵抗値が十分に低く、抵抗変化素子１４１が抵抗変化動作する電圧を抵抗層３１２に印加しても抵抗層３１２は抵抗変化動作をしない。従って、抵抗体３００は抵抗値の低い固定抵抗素子となる。

　評価セル２１ａを構成する第２の電流制御素子２４２とメモリセル１１を構成する第１の電流制御素子１４２とは同一プロセスで形成されるため、同層かつ同じ形態で形成されている。

　例えば、酸素不足型の金属酸化物としてタンタル酸化物を用いた場合は、低濃度酸素含有層（高酸素不足度層）である第１の酸化物層１１２ａ及び抵抗層３１２（ＴａＯ_ｘ）の酸素含有率は４４．４ａｔｍ％以上５５．５ａｔｍ％以下（０．８≦ｘ≦１．９）であり、抵抗体３００の抵抗値を１０ｋΩ以下とすることができる。第１の電流制御素子１４２が１μＡの電流を流すのに、１Ｖの電圧を必要とする特性を有しているとき、メモリセル１１では酸素含有率が６７．７ａｔｍ％以上７１．４ａｔｍ％以下である高濃度酸素含有層である第２の酸化物層１１２ｂ（ＴａＯ_ｙ）（２．１≦ｙ≦２．５）が抵抗変化層１１２に含まれているので、抵抗変化素子１４１の初期抵抗値は１０ＭΩ以上となり、電流制御特性を検出するのが困難である。一方、評価セル２１ａでは、抵抗層３１２の抵抗値は低く１０ｋΩ以下であるので、十分に電流制御特性を検出することができる。これにより、直接メモリセル１１の電流制御特性を評価しなくても、評価セル２１ａの電流制御特性を評価することでメモリセル１１の電流制御特性を検出することができる。

　以上のように、本実施の形態の不揮発性記憶装置によれば、実施の形態１と同様の理由により、安定した不揮発性記憶装置を実現することができる。

　次に、上述した不揮発性記憶装置の製造方法、具体的にはメモリセルアレイ１０及びパラメータ発生回路２０ａの製造方法について説明する。

　図１７～図２８は、本実施の形態に係るメモリセルアレイ１０及びパラメータ発生回路２０ａの製造方法について説明するための断面図である。なお、通常の場合、基板１００上には多数のメモリセル１１及び評価セル２１ａが形成されるが、図面の簡略化のため、図１７～図２８ではメモリセル１１を２個形成し、評価セル２１ａを１個形成する場合を示している。また、理解しやすいように、構成の一部を拡大して示している。

　本実施の形態の不揮発性記憶装置の製造方法は、第２の上部電極層４１３（抵抗変化素子上部電極層）を形成する工程後に、第２の電流制御素子２４２が形成される領域において、第２の上部電極層４１３と第２の酸化物層３１２ｂとが連続して除去された後、第２の上部電極層４１３と除去により露出した第１の酸化物層３１２ａ上に第２の上部電極層４１３を再度形成する。

　ここで、第２の上部電極層４１３を形成する工程では、除去が行われる前の第２の上部電極層４１３の膜厚は、除去が行われた後に再度形成される第２の上部電極層４１３の膜厚より薄い。

　はじめに、図１７に示すように、トランジスタなどがあらかじめ形成されている基板１００上に第１の配線１０３及び第３の配線２０３を形成し、形成した第１の配線１０３及び第３の配線２０３上に第１の配線１０３及び第３の配線２０３と接続されるプラグ１０７ａ及び２０７ａを形成する。具体的には、図５と同様の工程を行う。

　次に、図１８に示すように、プラグ１０７ａ及び２０７ａを含む第２の層間絶縁層１０５上に、第１の下部電極層３０８と、電流制御層３０９と、第１の上部電極層３１０とを順にスパッタ法等を用いて堆積する。続いて、堆積された第１の上部電極層３１０上に、第２の下部電極層３１１と、第１の酸化物層３１２ａ及び第２の酸化物層３１２ｂと、イリジウムを含む第２の上部電極層４１３（膜厚は１０ｎｍ）とを順にスパッタ法等を用いて堆積する。

　ここで、第２の上部電極層４１３を堆積させることにより、後の工程で抵抗体３００を形成するレジストマスクパターンを除去する時に、抵抗変化素子１４１を構成する第２の酸化物層１１２ｂにプロセスダメージが印加されることを防止することができる。

　次に、図１９に示すように、評価セル２１ａを形成するための、つまり評価セル２１ａが形成される領域で開口を有し、該領域の第２の上部電極層４１３及び第２の酸化物層３１２ｂを選択的に除去するための第１のレジストマスクパターン１３０を、フォトリソグラフィーを用いて第２の上部電極層４１３上に形成する。

　次に、図２０に示すように、第１のレジストマスクパターン１３０を用いて、第２の上部電極層４１３と第２の酸化物層３１２ｂとをドライエッチングによりパターニングし、第１の酸化物層３１２ａを露出させる。その後、第１のレジストマスクパターン１３０を除去する。このとき、酸素プラズマを用いるアッシング処理をすると高酸素不足層（第１の酸化物層３１２ａ）の表面が酸化され高抵抗な層が形成されるので、アンモニア過水や硫酸過水などの薬液により第１のレジストマスクパターン１３０を除去してもよい。

　次に、図２１に示すように、第２の上部電極層４１３及び第２の酸化物層３１２ｂ上にイリジウムを含む第２の上部電極層４１３（膜厚は７０ｎｍ）を再度堆積する。その後、堆積された第２の上部電極層４１３上に、ドライエッチング時のハードマスクとしてハードマスク層３２５を、スパッタ法等を用いて堆積する。

　次に、図２２に示すように、抵抗変化素子１４１及び第１の電流制御素子１４２と抵抗体３００及び第２の電流制御素子２４２とを同時に形成するためのドット形状の第２のレジストマスクパターン１３１ｃを、フォトリソグラフィーを用いて同時に形成する。このとき、第１の電流制御素子１４２及び第２の電流制御素子２４２を形成する第２のレジストマスクパターン１３１ｃは同一寸法であってもよい。

　次に、図２３に示すように、第２のレジストマスクパターン１３１ｃを用いてハードマスク層３２５をパターニングし、ハードマスク層１２５ａを形成する。その後、アッシング処理により第２のレジストマスクパターン１３１ｃを除去する。

　次に、図２４に示すように、ハードマスク層１２５ａを用いて、第２の上部電極層４１３、第２の酸化物層３１２ｂ、第１の酸化物層３１２ａ及び第２の下部電極層３１１をドライエッチングによりパターニングすることで、抵抗変化素子１４１と抵抗体３００とを同時に形成する。連続して、第１の上部電極層３１０、電流制御層３０９及び第１の下部電極層３０８をドライエッチングによりパターニングすることで、第１の電流制御素子１４２及び第２の電流制御素子２４２を同時に形成する。その後、ハードマスク層１２５ａを例えばエッチングにより除去する。なお、ハードマスク層１２５ａは、除去しなくてもよく、必要に応じて残してもよい。これにより、メモリセル１１を構成する第１の電流制御素子１４２と同一の電流制御特性を有する第２の電流制御素子２４２を、第１の電流制御素子１４２と同層に、同じ形態で形成することができる。

　次に、図２５及び図２６に示すように、抵抗変化素子１４１、第１の電流制御素子１４２、抵抗体３００及び第２の電流制御素子２４２を覆うように、第３の層間絶縁層１１６を形成する。その後、形成した第３の層間絶縁層１１６中に、抵抗変化素子１４１を構成する第３の上部電極層１１３と抵抗体３００を構成する第４の上部電極層２１３とに接続する第２の配線１１９及び第４の配線２１９を形成するための配線溝１１９ａ及び２１９ａと、コンタクトホール２１８ｂ及び１１８ｂとを形成する。具体的には、図１２及び図１３と同様の工程を行う。

　次に、図２７に示すように、コンタクトホール１１８ｂ及び２１８ｂ並びに配線溝１１９ａ及び２１９ａ内に第３のバリアメタル層１１７及び２１７と配線材料の銅（５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積する。ここでは、図１７で示した第１の配線１０３及び第３の配線２０３を埋め込み形成する工程と同様の条件を用いる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることでコンタクトホール１１８ｂ及び２１８ｂ並びに配線溝１１９ａ及び２１９ａを全て配線材料の銅と第３のバリアメタル層１１７及び２１７とで充填する。続いて、ＣＭＰ法によって堆積した銅のうち表面の余分な銅と余分な第３のバリアメタル層１１７及び２１７とを除去することにより、表面が平坦で第３の層間絶縁層１１６の表面と面一な第２の配線１１９及び第４の配線２１９を形成する。

　次に、図２８に示すように、第２の配線１１９及び第４の配線２１９並びに第３の層間絶縁層１１６上に第２の配線１１９及び第４の配線２１９を覆うように、第２のライナー層１２０を形成する。

　また、本実施の形態の不揮発性記憶装置の製造方法によれば、実施の形態１と同様の理由により、微細化が進む半導体プロセスと親和性がよい製造方法を実現することができる。

　（実施の形態２の変形例）
　次に、本発明の実施の形態２における変形例について説明する。

　図２９は、本変形例に係るパラメータ発生回路２０ａの構成例を示す断面図である。なお、図２９は、図２中のＣ－Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図である。

　本変形例のパラメータ発生回路２０ａは、第２の電流制御素子２４２と第４の配線２１９との間に形成された抵抗体４００を有し、抵抗体４００は、第２の上部電極層２１０上に形成された第４の下部電極層２１１と、第４の下部電極層２１１上に第４の下部電極層２１１と接して形成された第４の上部電極層２１３とから構成され、第３の下部電極層１１１及び第４の下部電極層２１１は、同一の組成を有し、第３の上部電極層１１３及び第４の上部電極層２１３は、同一の組成を有する。

　具体的に、図２９に示す評価セル２１ａは、図１６Ａ及び図１６Ｂに示す評価セル２１ａに対して、抵抗層３１２がない構成である。

　第２の電流制御素子２４２は、第２の下部電極層２０８と、第２の電流制御層２０９と、第２の上部電極層２１０とで構成され、第２の電流制御素子２４２の構成は図１６Ａ及び図１６Ｂの評価セル２１ａと図２９の評価セル２１ａとで同様である。しかしながら、図２９の評価セル２１ａでは、抵抗体４００が第４の下部電極層２１１及び第４の上部電極層２１３のみから構成され、抵抗層３１２を含まない。

　これにより、評価セル２１ａにおいて第２の電流制御素子２４２の上方に金属酸化膜がなく、上下電極層のみが設けられているので、評価セル２１ａは非常に低抵抗な状態である。そのため、第２の電流制御素子２４２の電流制御特性をより感度よく検出することができる。従って、例えば評価セル２１ａを含むパラメータ発生回路２０ａがメモリセル１１に印加する電圧を生成する回路であった場合、第２の電流制御素子２４２の電流制御特性を感度よく検出し、それを用いてメモリセル１１の第１の電流制御素子１４２の電流制御特性のばらつきを補償することができる。その結果、異なる不揮発性記憶装置でメモリセル１１を動作させるのにより最適な電圧を印加することができ、より不揮発性記憶装置の誤動作やばらつきを抑えることができる。

　次に、本変形例の不揮発性記憶装置の製造方法について説明する。

　本変形例の不揮発性記憶装置の製造方法は、図１７～図２８の不揮発性記憶装置の製造方法に対して、図２０及び図２１に示す工程が異なる。

　本変形例の不揮発性記憶装置の製造方法は、第２の上部電極層４１３を形成する工程で、第２の電流制御素子２４２が形成される領域で、第２の上部電極層４１３と、第２の酸化物層３１２ｂと、第１の酸化物層３１２ａとが連続して除去された後、第２の上部電極層４１３と除去により露出した第２の下部電極層３１１上に第２の上部電極層４１３を再度形成する。

　ここで、第２の上部電極層４１３を形成する工程では、除去が行われる前の第２の上部電極層４１３の膜厚は、除去が行われた後に第２の上部電極層４１３上に形成される第２の上部電極層４１３の膜厚より薄い。

　具体的に、本変形例の不揮発性記憶装置の製造方法は、図２０に示す工程において、第２の上部電極層４１３及び第２の酸化物層３１２ｂと共に第１の酸化物層３１２ａも同時にドライエッチングし、第２の下部電極層３１１を露出させる。図２１に示す工程において、第２の上部電極層４１３を、第２の上部電極層４１３及び第２の酸化物層３１２ｂ上だけでなく第２の下部電極層３１１上にも堆積させる。これにより、評価セル２１ａが形成される領域では抵抗変化層１１２に対応する層を完全にエッチング除去するので、図２０で金属酸化物である第２の酸化物層３１２ｂ及び第１の酸化物層３１２ａをドライエッチングするときに使用するエッチングガスに、金属酸化物に打込まれることで金属酸化物が高抵抗状態になるようなエッチングダメージを与えるガスを使用してもよく、プロセス自由度が増加する。

　（実施の形態３）
　本発明の実施の形態３に係る不揮発性記憶装置の構成及び製造方法について説明する。以下では、実施の形態１と異なる点を中心に説明する。

　図３０Ａは、本実施の形態に係るパラメータ発生回路２０ｂの構成例を示す断面図である。図３０Ｂは、本実施の形態に係る不揮発性記憶装置の構成例を示す断面図である。なお、図３０Ａは、図２中のＣ－Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図３０Ｂは、図２中のＤ－Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図である。

　パラメータ発生回路２０ｂは、第２の電流制御素子２４２と第４の配線２１９との間に形成された抵抗体５００を有し、抵抗体５００は、第２の上部電極層２１０上に形成された第４の下部電極層２１１と、第４の下部電極層２１１上に形成された第１の金属酸化物を含む第１の酸化物層（第３の酸化物層）５１２ａと、第２の金属酸化物を含む第２の酸化物層（第４の酸化物層）５１２ｂとが積層されて構成された抵抗層５１２と、抵抗層５１２上に形成された第４の上部電極層２１３とから構成され、抵抗体５００には、第４の配線２１９と接続されたプラグ３０７ａ及びコンタクトホール３１８つまりコンタクトが第４の上部電極層２１３と第２の酸化物層５１２ｂとを貫通して設けられ、第３の下部電極層１１１及び第４の下部電極層２１１は、同一の組成と同一の膜厚とを有し、第３の上部電極層１１３及び第４の上部電極層２１３は、同一の組成を有し、第１の酸化物層５１２ａ及び第１の酸化物層１１２ａは、同一の組成と同一の膜厚とを有し、第２の酸化物層５１２ｂ及び第２の酸化物層１１２ｂは、同一の組成と同一の膜厚とを有する。

　パラメータ発生回路２０ｂは、評価セル２１ｂが集積されて構成され、複数の第３の配線２０３と、複数の第４の配線２１９と、複数の抵抗体５００と、複数の第２の電流制御素子２４２とを備える。

　図３０Ａ及び図３０Ｂに示す評価セル２１ｂは、図３Ａ、図３Ｂ及び図３Ｃに示すメモリセル１１に対して、実質的に、第３の上部電極層１１３及び第２の酸化物層１１２ｂを貫通し、第１の酸化物層１１２ａと電気的に接続するコンタクトホール３１８及びプラグ３０７ａが新たに設けられた構成である。

　図３０Ａ及び図３０Ｂに示すメモリセル１１は、図３Ａ、図３Ｂ及び図３Ｃに示すメモリセル１１に対して、第４の配線２１９と抵抗変化素子１４１との間に、コンタクトホール４１８及びプラグ４０７ａが新たに設けられた構成である。

　評価セル２１ｂは、第２の電流制御素子２４２と、第４の下部電極層２１１、抵抗層５１２及び第４の上部電極層２１３で構成される抵抗体５００とを有する。抵抗層５１２は、第１の酸化物層５１２ａ及び第２の酸化物層５１２ｂから構成される。

　図３０Ａ及び図３０Ｂに示す評価セル２１ａは、図３Ａ、図３Ｂ及び図３Ｃに示す評価セル２１に対して、抵抗体５００が第４の配線２１９と第２の電流制御素子２４２との間に設けられた構成である。さらに、第４の上部電極層２１３及び第２の酸化物層５１２ｂを貫通し、第１の酸化物層５１２ａに達するコンタクトホール３１８と、コンタクトホール３１８内に充填され、第４の配線２１９と第１の酸化物層５１２ａとを電気的に接続するプラグ３０７ａとが新たに設けられた構成である。

　第４の下部電極層２１１は、第３の下部電極層１１１と同一工程で形成され、同一の組成と同一の膜厚とを有する。第４の上部電極層２１３は、第３の上部電極層１１３と同一工程で形成され、同一の組成を有する。

　抵抗層５１２は、抵抗変化層１１２と同一工程で形成され、同一の組成と同一の膜厚とを有する。よって、第１の酸化物層５１２ａは、第１の酸化物層１１２ａと同一工程で形成され、同一の組成と同一の膜厚とを有し、第２の酸化物層５１２ｂは、第２の酸化物層１１２ｂと同一工程で形成され、同一の組成と同一の膜厚とを有する。これにより、評価セル２１ｂでは、第４の配線２１９が電気的に低抵抗な第１の酸化物層５１２ａと接続されていることから、抵抗層５１２は抵抗変化素子１４１を構成する抵抗変化層１１２よりも抵抗値が十分に低く、抵抗変化素子１４１が抵抗変化動作する電圧を抵抗層５１２に印加しても抵抗変化動作をしない。従って、抵抗体５００は抵抗値の低い固定抵抗素子となる。

　評価セル２１ｂを構成する第２の電流制御素子２４２とメモリセル１１を構成する第１の電流制御素子１４２とは同一プロセスで形成されるため、同層かつ同じ形態で形成されている。

　例えば、酸素不足型の金属酸化物としてタンタル酸化物を用いた場合は、低濃度酸素含有層（高酸素不足度層）である第１の酸化物層１１２ａ及び第１の酸化物層５１２ａ（ＴａＯ_ｘ）の酸素含有率は４４．４ａｔｍ％以上５５．５ａｔｍ％以下（０．８≦ｘ≦１．９）であり、抵抗体５００の抵抗値を１０ｋΩ以下とすることができる。第１の電流制御素子１４２が１μＡの電流を流すのに、１Ｖの電圧を必要とする特性を有しているとき、メモリセル１１では酸素含有率が６７．７ａｔｍ％以上７１．４ａｔｍ％以下である高濃度酸素含有層である第２の酸化物層１１２ｂ（ＴａＯ_ｙ）（２．１≦ｙ≦２．５）が抵抗変化層１１２に含まれているので、抵抗変化素子１４１の初期抵抗値は１０ＭΩ以上となり、電流制御特性を検出するのが困難である。一方、評価セル２１ｂでは、抵抗層５１２の抵抗値は低く１０ｋΩ以下であるので、十分に電流制御特性を検出することができる。これにより、直接メモリセル１１の電流制御特性を評価しなくても、評価セル２１ｂの電流制御特性を評価することでメモリセル１１の電流制御特性を検出することができる。

　次に、上述した不揮発性記憶装置の製造方法、具体的にはメモリセルアレイ１０及びパラメータ発生回路２０ｂの製造方法について説明する。

　図３１～図４０は、本実施の形態に係るメモリセルアレイ１０及びパラメータ発生回路２０ｂの製造方法について説明するための断面図である。なお、通常の場合、基板１００上には多数のメモリセル１１及び評価セル２１ｂが形成されるが、図面の簡略化のため、図３１～図４０ではメモリセル１１を２個形成し、評価セル２１ｂを１個形成する場合を示している。また、理解しやすいように、構成の一部を拡大して示している。

　本実施の形態の不揮発性記憶装置の製造方法は、第２の配線１１９及び第４の配線２１９を形成する工程で、第２の電流制御素子２４２が形成された領域で、第２の上部電極層３１３と第２の酸化物層３１２ｂとを貫通するコンタクトホール３１８を形成した後、コンタクトホール３１８内に、第２の電流制御素子２４２と電気的に接続された第４の配線２１９と接続されるプラグ３０７ａを形成する。

　はじめに、図３１に示すように、トランジスタなどがあらかじめ形成されている基板１００上に第１の配線１０３及び第３の配線２０３を形成し、形成した第１の配線１０３及び第３の配線２０３上に第１の配線１０３及び第３の配線２０３と接続されるプラグ１０７ａ及び２０７ａを形成する。具体的には、図５と同様の工程を行う。

　次に、図３２に示すように、プラグ１０７ａ及び２０７ａを含む第２の層間絶縁層１０５上に、第１の下部電極層３０８と、電流制御層３０９と、第１の上部電極層３１０とを順にスパッタ法等を用いて堆積する。続いて、堆積された第１の上部電極層３１０上に、第２の下部電極層３１１と、第１の酸化物層３１２ａと、第２の酸化物層３１２ｂと、第２の上部電極層３１３とを順にスパッタ法等を用いて堆積する。その後、評価セル２１ｂを形成するための、つまり評価セル２１ｂが形成される領域で開口を有し、該領域の第２の上部電極層３１３の上層部分を選択的に除去するための第１のレジストマスクパターン１３０を、フォトリソグラフィーを用いて第２の上部電極層３１３上に形成する。

　次に、図３３に示すように、第１のレジストマスクパターン１３０を用いて、第２の上部電極層３１３が完全に除去されず、その後のコンタクトホール３１８形成で貫通可能な膜厚が残るように、第２の上部電極層３１３の上層部分を選択的にドライエッチングする。ここでは、一例として１０ｎｍ残す程度にエッチングによりパターニングする。その後、第１のレジストマスクパターン１３０を除去する。

　次に、図３４に示すように、第２の上部電極層３１３上に、ドライエッチング時のハードマスクとしてハードマスク層３２５を、スパッタ法等を用いて堆積する。

　次に、図３５に示すように、抵抗変化素子１４１及び第１の電流制御素子１４２と抵抗体５００及び第２の電流制御素子２４２とを同時に形成するためのドット形状の第２のレジストマスクパターン１３１ｃを、フォトリソグラフィーを用いて同時に形成する。このとき、第１の電流制御素子１４２及び第２の電流制御素子２４２を形成する第２のレジストマスクパターン１３１ｃは同一寸法であってもよい。

　次に、図３６に示すように、第２のレジストマスクパターン１３１ｃを用いてハードマスク層３２５をパターニングし、ハードマスク層１２５ａを形成する。その後、アッシング処理により第２のレジストマスクパターン１３１ｃを除去する。

　次に、図３７に示すように、ハードマスク層１２５ａを用いて、第２の上部電極層３１３、第２の酸化物層３１２ｂ、第１の酸化物層３１２ａ及び第２の下部電極層３１１をドライエッチングによりパターニングすることで、抵抗変化素子１４１と抵抗体５００とを同時に形成する。連続して、第１の上部電極層３１０、電流制御層３０９及び第１の下部電極層３０８をドライエッチングによりパターニングすることで、第１の電流制御素子１４２及び第２の電流制御素子２４２を同時に形成する。その後、ハードマスク層１２５ａを例えばエッチングにより除去する。なお、ハードマスク層１２５ａは、除去しなくてもよく、必要に応じて残してもよい。これにより、メモリセル１１を構成する第１の電流制御素子１４２と同一の電流制御特性を有する第２の電流制御素子２４２を第１の電流制御素子１４２と同層に、同じ形態で形成することができる。

　次に、図３８及び図３９に示すように、抵抗変化素子１４１、第１の電流制御素子１４２、抵抗体５００及び第２の電流制御素子２４２を覆うように、第３の層間絶縁層１１６を形成する。その後、形成した第３の層間絶縁層１１６中に、抵抗変化素子１４１を構成する第３の上部電極層１１３と抵抗体５００を構成する第１の酸化物層５１２ａとに接続する第２の配線１１９及び第４の配線２１９を形成するための配線溝１１９ａ及び２１９ａと、コンタクトホール２１８ｂ、１１８ｂ、３１８及び４１８とを形成する。

　具体的には、まず、図３８に示すように、抵抗変化素子１４１、第１の電流制御素子１４２、第２の電流制御素子２４２及び抵抗体５００を覆うように、第２の配線１１９及び第４の配線２１９を埋め込み形成するための第３の層間絶縁層１１６を堆積する。続いて、図３９に示すように、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１６中に、第２の配線１１９及び第４の配線２１９を埋め込み形成するための配線溝１１９ａ及び２１９ａを形成する。それとともに、フォトリソグラフィー及びドライエッチングにより、抵抗体５００と接続するプラグ３０７ａを埋め込み形成するためのコンタクトホール３１８と、抵抗変化素子１４１と接続するプラグ４０７ａを埋め込み形成するためのコンタクトホール４１８とを形成する。もちろん、コンタクトホール３１８を他のコンタクトホールと別のフォトリソグラフィー及びドライエッチング工程により、形成してもよい。さらに、フォトリソグラフィー及びドライエッチングにより、第１の配線１０３及び第３の配線２０３上のメモリセル１１及び評価セル２１を設けていない所定の位置に、第１の配線１０３及び第３の配線２０３に接続するプラグ１０７ｂ及び２０７ｂを形成するためのコンタクトホール１１８ｂ及び２１８ｂを形成する。

　なお、一般的には、１回目のフォトリソグラフィー及びドライエッチングにより引き出しコンタクトとしてのプラグ１０７ｂ、２０７ｂ、３０７ａ及び４０７ａ用のコンタクトホール１１８ｂ、２１８ｂ、３１８及び４１８を先に形成し、２回目のフォトリソグラフィー及びドライエッチングにより第２の配線１１９及び第４の配線２１９用の配線溝１１９ａ及び２１９ａを形成するが、配線溝１１９ａ及び２１９ａを先に形成しても差し支えない。

　次に、図４０に示すように、コンタクトホール１１８ｂ、２１８ｂ、３１８及び４１８並びに配線溝１１９ａ及び２１９ａ内に第３のバリアメタル層１１７及び２１７と配線材料の銅（５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積する。ここでは、図５で示した第１の配線１０３及び第３の配線２０３を埋め込み形成する工程と同様の条件を用いる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることでコンタクトホール１１８ｂ、２１８ｂ、３１８及び４１８並びに配線溝１１９ａ及び２１９ａを全て配線材料の銅と第３のバリアメタル層１１７及び２１７とで充填する。続いて、ＣＭＰ法によって堆積した銅のうち表面の余分な銅と余分な第３のバリアメタル層１１７及び２１７とを除去することにより、表面が平坦で第３の層間絶縁層１１６の表面と面一な第２の配線１１９及び第４の配線２１９を形成する。続いて、第２の配線１１９及び第４の配線２１９並びに第３の層間絶縁層１１６上に第２の配線１１９及び第４の配線２１９を覆うように、第２のライナー層１２０を形成する。

　以上のように、本実施の形態の製造方法によれば、安定した不揮発性記憶装置を製造することができる。

　以上、本発明の実施の形態について説明したが、本発明は上記実施の形態に限定されるものではなく、その趣旨を逸脱しない範囲内で種々の改良、変更、修正が可能である。例えば、複数の上記実施の形態における各構成要素を任意に組み合わせることとしてもよい。また、上記実施の形態においては抵抗変化素子及び電流制御素子の下方のみにプラグが設けられた構成について説明したが、上方のみにプラグが設けられた構成や、上下にプラグが設けられた構成（上下のプラグ間に抵抗変化素子及び電流制御素子が設けられた構成）に適用することも可能であり、上記実施の形態と同様の効果を奏する。

　また、上記実施の形態では、メモリセルアレイが単層で設けられており、評価セルも単層で設けられるとしたが、メモリセルアレイが複数層で設けられている場合には、評価セルも複数層で設けられてもよい。この場合には、メモリセルアレイの各層のメモリセルの電流制御特性が対応する同じ層の評価セルの電流制御特性で検出される。

　また、上記実施の形態では、メモリセルアレイと離れる形で評価セルが設けられるとしたが、メモリセルアレイの近くに評価セルが設けられてもよい。この場合には、評価セルにより高精度でメモリセルの電流制御特性を検出することができる。

　本発明は、不揮発性記憶装置及びその製造方法に利用でき、特にデジタル家電、メモリカード、携帯型電話機及びパーソナルコンピュータなどの種々の電子機器などに利用することができる。

　　１０　　メモリセルアレイ
　　１１　　メモリセル
　　２１、２１ａ、２１ｂ　　評価セル
　　２０、２０ａ、２０ｂ　　電流制御素子パラメータ発生回路
　　１００　　基板
　　１０１　　第１の層間絶縁層
　　１０２、２０２　　第１のバリアメタル層
　　１０３　　第１の配線
　　１０４　　第１のライナー層
　　１０５　　第２の層間絶縁層
　　１０６、２０６　　第２のバリアメタル層
　　１０７ａ、１０７ｂ、２０７ａ、２０７ｂ、３０７ａ、４０７ａ　　プラグ
　　１０８、３０８　　第１の下部電極層
　　１０９　　第１の電流制御層
　　１１０、３１０　　第１の上部電極層
　　１１１　　第３の下部電極層
　　１１２　　抵抗変化層
　　１１２ａ、３１２ａ、５１２ａ　　第１の酸化物層
　　１１２ｂ、３１２ｂ、５１２ｂ　　第２の酸化物層
　　１１３　　第３の上部電極層
　　１１６　　第３の層間絶縁層
　　１１７、２１７　　第３のバリアメタル層
　　１１８ａ、１１８ｂ、２１８ａ、２１８ｂ、３１８、４１８　　コンタクトホール
　　１１９　　第２の配線
　　１１９ａ、２１９ａ　　配線溝
　　１２０　　第２のライナー層
　　１２５、１２５ａ、３２５　　ハードマスク層
　　１３０、１３１ａ　　第１のレジストマスクパターン
　　１３１ｂ、１３１ｃ　　第２のレジストマスクパターン
　　１４１　　抵抗変化素子
　　１４２　　第１の電流制御素子
　　２０３　　第３の配線
　　２０８、３１１　　第２の下部電極層
　　２０９　　第２の電流制御層
　　２１０、３１３、４１３　　第２の上部電極層
　　２１１　　第４の下部電極層
　　２１３　　第４の上部電極層
　　２１９　　第４の配線
　　２４２　　第２の電流制御素子
　　３００、４００、５００　　抵抗体
　　３０９　　電流制御層
　　３１２、５１２　　抵抗層

Claims

　第１の電流制御素子と抵抗変化素子とが直列に接続された積層型構造のメモリセルを複数有するメモリセルアレイと、
　前記第１の電流制御素子の電流制御特性を評価するための第２の電流制御素子を有し、前記メモリセルアレイと電気的に接続され、前記メモリセルを動作させる電流制御素子パラメータ発生回路と、を備え、
　前記メモリセルアレイが形成される領域及び前記電流制御素子パラメータ発生回路が形成される領域において、電流制御素子下部電極層、電流制御層、及び電流制御素子上部電極層からなり、前記第１の電流制御素子及び前記第２の電流制御素子として機能する第１の積層体が設けられ、
　前記第１の積層体の上に、抵抗変化素子下部電極層、酸素不足型の第１の金属酸化物を含む第１の酸化物層、前記第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層、及び抵抗変化素子上部電極層からなり、前記抵抗変化素子として機能する第２の積層体が設けられ、
　前記電流制御素子パラメータ発生回路が形成される領域において、前記第２の電流制御素子と前記第２の電流制御素子の上方に配置される層とが前記第２の酸化物層を介さずに接続されるように、前記第２の積層体の一部が除去されている
　不揮発性記憶装置。
　さらに、基板を備え、
　前記メモリセルアレイは、前記基板上に配置された層間絶縁層と、前記基板と前記層間絶縁層との間の前記基板上に互いに平行に配置された複数の第１の配線と、前記第１の配線に立体交差するように前記層間絶縁層上に互いに平行に配置された複数の第２の配線と、前記第１の配線と前記第２の配線との各交差部に位置する前記層間絶縁層内に配置された前記複数のメモリセルとを有し、
　前記電流制御素子パラメータ発生回路は、前記基板と前記層間絶縁層との間に配置された第３の配線と、前記層間絶縁層上に配置された第４の配線と、前記第３の配線と前記第４の配線との間において前記第２の酸化物層を介さずに前記第３の配線及び前記第４の配線に接続された前記第２の電流制御素子とを有し、
　前記第１の電流制御素子と第２の電流制御素子とは同じ非線形電流制御特性を有する
　請求項１に記載の不揮発性記憶装置。
　さらに、
　制御回路と、
　前記複数のメモリセルのうち所定のメモリセルに情報を書き込むために前記所定のメモリセルに電圧を印加する書き込み回路と、
　前記所定のメモリセルから情報を読み出すために電圧を印加する読み出し回路とを備え、
　前記電流制御素子パラメータ発生回路は、前記第２の電流制御素子の非線形電流制御特性を示す非線形電流制御特性パラメータを取得し、前記制御回路に前記非線形電流制御特性パラメータに対応する非線形電流制御特性パラメータ信号を出力し、
　前記制御回路は、前記非線形電流制御特性パラメータ信号に基づいて前記書き込み回路及び前記読み出し回路を制御する制御信号を生成し、前記書き込み回路及び前記読み出し回路の少なくとも一方に前記制御信号を出力し、
　前記書き込み回路及び前記読み出し回路の少なくとも一方は、前記制御信号に基づいて前記所定のメモリセルに印加する電圧を決定する
　請求項１または２に記載の不揮発性記憶装置。
　前記第１の電流制御素子の第１の電流制御層及び前記第２の電流制御素子の第２の電流制御層は、同一の組成と同一の膜厚とを有する
　請求項１に記載の不揮発性記憶装置。
　前記第１の電流制御層及び前記第２の電流制御層は、同一工程で形成される
　請求項４に記載の不揮発性記憶装置。
　前記メモリセルは、前記第１の電流制御素子と前記抵抗変化素子とが直列に接続された構造である
　請求項１に記載の不揮発性記憶装置。
　前記第１の電流制御素子は、
　第１の電流制御素子下部電極層と、
　前記第１の電流制御素子下部電極層上に形成された第１の電流制御層と、
　前記第１の電流制御層上に形成された第１の電流制御素子上部電極層とから構成され、
　前記第２の電流制御素子は、
　第２の電流制御素子下部電極層と、
　前記第２の電流制御素子下部電極層上に形成された第２の電流制御層と、
　前記第２の電流制御層上に形成された第２の電流制御素子上部電極層とから構成され、
　前記第１の電流制御素子下部電極層及び前記第２の電流制御素子下部電極層は、同一の組成と同一の膜厚とを有し、
　前記第１の電流制御層及び前記第２の電流制御層は、同一の組成と同一の膜厚とを有し、
　前記第１の電流制御素子上部電極層及び前記第２の電流制御素子上部電極層は、同一の組成と同一の膜厚とを有する
　請求項６に記載の不揮発性記憶装置。
　前記抵抗変化素子は、
　前記第１の電流制御素子上部電極層上に形成された第１の抵抗変化素子下部電極層と、
　前記第１の抵抗変化素子下部電極層上に形成された酸素不足型の第１の金属酸化物を含む第１の酸化物層と、前記第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層とが積層されて構成された抵抗変化層と、
　前記抵抗変化層上に形成された第１の抵抗変化素子上部電極層とから構成される
　請求項７に記載の不揮発性記憶装置。
　前記第１の抵抗変化素子上部電極層は、イリジウム、白金又はパラジウムを含む貴金属で構成される
　請求項８に記載の不揮発性記憶装置。
　前記第１の金属酸化物及び前記第２の金属酸化物は、タンタル酸化物ＴａＯ_ｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯ_ｘ（０＜ｘ＜２．０）又はジルコニウム酸化物ＺｒＯ_ｘ（０＜ｘ＜２．０）で構成される
　請求項８に記載の不揮発性記憶装置。
　前記電流制御素子パラメータ発生回路は、
　前記第２の電流制御素子と前記第４の配線との間に形成された抵抗体を有し、
　前記抵抗体は、
　前記第２の電流制御素子上部電極層上に形成された第２の抵抗変化素子下部電極層と、
　前記第２の抵抗変化素子下部電極層上に形成され、前記第１の金属酸化物を含み、前記第２の金属酸化物を含まない抵抗層と、
　前記抵抗層上に形成された第２の抵抗変化素子上部電極層とから構成され、
　前記第１の抵抗変化素子下部電極層及び前記第２の抵抗変化素子下部電極層は、同一の組成と同一の膜厚とを有し、
　前記第１の抵抗変化素子上部電極層及び前記第２の抵抗変化素子上部電極層は、同一の組成を有する
　請求項８に記載の不揮発性記憶装置。
　前記電流制御素子パラメータ回路は、
　前記第２の電流制御素子と前記第４の配線との間に形成された抵抗体を有し、
　前記抵抗体は、
　前記第２の電流制御素子上部電極層上に形成された第２の抵抗変化素子下部電極層と、
　前記第２の抵抗変化素子下部電極層上に前記第２の抵抗変化素子下部電極層と接して形成された第２の抵抗変化素子上部電極層とから構成され、
　前記第１の抵抗変化素子下部電極層及び前記第２の抵抗変化素子下部電極層は、同一の組成を有し、
　前記第１の抵抗変化素子上部電極層及び前記第２の抵抗変化素子上部電極層は、同一の組成を有する
　請求項８に記載の不揮発性記憶装置。
　前記電流制御素子パラメータ発生回路は、
　前記第２の電流制御素子と前記第４の配線との間に形成された抵抗体を有し、
　前記抵抗体は、
　前記第２の電流制御素子上部電極層上に形成された第２の抵抗変化素子下部電極層と、
　前記第２の抵抗変化素子下部電極層上に形成された前記第１の金属酸化物を含む第３の酸化物層と、前記第２の金属酸化物を含む第４の酸化物層とが積層されて構成された抵抗層と、
　前記抵抗層上に形成された第２の抵抗変化素子上部電極層とから構成され、
　前記抵抗体には、前記第４の配線と接続されたコンタクトが前記第２の抵抗変化素子上部電極層と前記第４の酸化物層とを貫通して設けられ、
　前記第１の抵抗変化素子下部電極層及び前記第２の抵抗変化素子下部電極層は、同一の組成と同一の膜厚とを有し、
　前記第１の抵抗変化素子上部電極層及び前記第２の抵抗変化素子上部電極層は、同一の組成を有し、
　前記第３の酸化物層及び前記第１の酸化物層は、同一の組成と同一の膜厚とを有し、
　前記第４の酸化物層及び前記第２の酸化物層は、同一の組成と同一の膜厚とを有する
　請求項８に記載の不揮発性記憶装置。
　不揮発性記憶装置の製造方法であって、
　前記不揮発性記憶装置は、
　第１の電流制御素子と抵抗変化素子とが直列に接続された積層型構造のメモリセルを複数有するメモリセルアレイと、
　前記第１の電流制御素子の電流制御特性を評価するための第２の電流制御素子を有し、前記メモリセルアレイと電気的に接続され、前記メモリセルを動作させる電流制御素子パラメータ発生回路とを備え、
　前記不揮発性記憶装置の製造方法では、
　前記メモリセルアレイが形成される領域及び前記電流制御素子パラメータ発生回路が形成される領域において、前記第１の電流制御素子及び前記第２の電流制御素子を構成するための、電流制御素子下部電極層、電流制御層、及び電流制御素子上部電極層からなる第１の積層膜を形成し、
　前記メモリセルアレイが形成される領域及び前記電流制御素子パラメータ発生回路が形成される領域において前記第１の積層膜の上に、前記抵抗変化素子を構成するための、抵抗変化素子下部電極層、酸素不足型の第１の金属酸化物を含む第１の酸化物層、前記第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層、及び抵抗変化素子上部電極層からなる第２の積層膜を形成し、
　前記第２の電流制御素子が形成される領域において、前記第２の電流制御素子と前記第２の電流制御素子の上方に配置される層とが前記第２の酸化物層を介さずに接続されるように、前記第２の積層膜の一部または全部を除去する
　不揮発性記憶装置の製造方法。
　前記不揮発性記憶装置の製造方法は、
　基板上に前記電流制御素子下部電極層を形成する工程と、
　前記電流制御素子下部電極層上に前記電流制御層を形成する工程と、
　前記電流制御層上に前記電流制御素子上部電極層を形成する工程と、
　前記電流制御素子上部電極層上に前記抵抗変化素子下部電極層を形成する工程と、
　前記抵抗変化素子下部電極層上に前記第１の酸化物層を形成した後、前記第１の酸化物層上に前記第２の酸化物層を形成する工程と、
　前記第２の酸化物層上に前記抵抗変化素子上部電極層を形成する工程と、
　前記抵抗変化素子上部電極層、前記第１の酸化物層、前記第２の酸化物層及び前記抵抗変化素子下部電極層をパターニングすることで前記抵抗変化素子を形成した後、前記電流制御素子上部電極層、前記電流制御層及び前記電流制御素子下部電極層をパターニングして分離することで、前記抵抗変化素子の下方に接するように形成された前記第１の電流制御素子と前記抵抗変化素子と分離された前記第２の電流制御素子との各素子を同時に形成する工程と、
　前記第１の電流制御素子及び前記抵抗変化素子と電気的に接続された配線と、前記第２の電流制御素子と電気的に接続された配線とを形成する工程とを含み、
　前記パターニングにより各素子を形成する工程では、前記抵抗変化素子の形成のためのパターニングと、前記第１の電流制御素子の形成のためのパターニングとで同一のマスクが用いられ、
　前記抵抗変化素子上部電極層を形成する工程と、前記パターニングにより各素子を形成する工程と、前記配線を形成する工程とのいずれかの工程では、前記第２の電流制御素子が形成される領域の前記第２の酸化物層が選択的に除去される
　請求項１４に記載の不揮発性記憶装置の製造方法。
　前記パターニングにより各素子を形成する工程では、
　前記抵抗変化素子を形成するときに、前記第２の電流制御素子が形成される領域の前記抵抗変化素子上部電極層、前記第１の酸化物層及び前記第２の酸化物層が除去される
　請求項１５に記載の不揮発性記憶装置の製造方法。
　前記抵抗変化素子上部電極層を形成する工程では、
　前記第２の電流制御素子が形成される領域で、前記抵抗変化素子上部電極層と前記第２の酸化物層とが連続して除去された後、前記抵抗変化素子上部電極層と前記除去により露出した前記第１の酸化物層上に前記抵抗変化素子上部電極層を再度形成する
　請求項１５に記載の不揮発性記憶装置の製造方法。
　前記抵抗変化素子上部電極層を形成する工程では、
　前記第２の電流制御素子が形成される領域で、前記抵抗変化素子上部電極層と、前記第２の酸化物層と、前記第１の酸化物層とが連続して除去された後、前記抵抗変化素子上部電極層と前記除去により露出した前記抵抗変化素子下部電極層上に前記抵抗変化素子上部電極層を再度形成する
　請求項１５に記載の不揮発性記憶装置の製造方法。
　前記抵抗変化素子上部電極層を形成する工程では、
　前記除去が行われる前の前記抵抗変化素子上部電極層の膜厚は、前記除去が行われた後に前記抵抗変化素子上部電極層上に形成される前記抵抗変化素子上部電極層の膜厚より薄い
　請求項１７又は１８に記載の不揮発性記憶装置の製造方法。
　前記配線を形成する工程では、
　前記第２の電流制御素子が形成された領域で、前記抵抗変化素子上部電極層と前記第２の酸化物層とを貫通するコンタクトホールを形成した後、前記コンタクトホール内に、前記第２の電流制御素子と電気的に接続された配線と接続されるプラグを形成する
　請求項１５に記載の不揮発性記憶装置の製造方法。