JP5406418B1 - 不揮発性記憶装置 - Google Patents

Abstract

不揮発性記憶装置は、第１の抵抗変化素子（１４１）と第１の電流制御素子（１４２）とから構成された複数のメモリセル（１１）を有するメモリセルアレイ（１０）と、第２の抵抗変化素子（２４１）と第１の電流制御素子（１４２）と同じ電流密度の電圧特性を有する第２の電流制御素子（２４２）とから構成された評価セル（２１）を有するパラメータ発生回路（２０）とを備え、第２の抵抗変化素子（２４１）の側面に、電極間を短絡させる導電性短絡層（１５１）が設けられている。

Description

本発明は、抵抗変化型の不揮発性記憶装置及びその製造方法に関する。

近年、電子機器におけるデジタル技術の進展に伴い、音楽、画像及び情報等のデータを保存するために、大容量で、かつ不揮発性の記憶装置の開発が活発に行われている。

次世代の不揮発性記憶装置の１つとして、電気的パルスの印加によって抵抗値が変化し、その状態を保持し続ける抵抗変化型の記憶素子（抵抗変化素子）を用いた不揮発性記憶装置（ＲｅＲＡＭとよぶ）が注目されている。抵抗変化型の不揮発性記憶装置は、これまでの通常の半導体プロセスとの整合性を取りやすく、かつ、微細化が可能という利点を有する。

例えば特許文献１では、抵抗変化素子とダイオードとを垂直方向に直列に配置し、抵抗変化素子を構成する可変抵抗膜をコンタクトホール内に形成し、コンタクトホール上にダイオードを形成することで抵抗変化素子の実効面積より大きなダイオードの実効面積を実現する構成が開示されている。

特許文献２には、不揮発性記憶装置の高集積化を実現する構造の一つとしてクロスポイント構造が開示されている。この特許文献２に開示されるクロスポイント構造の不揮発性記憶装置では、抵抗変化素子を有した記憶素子がアレイ状に複数配置されており、その記憶素子は、複数の第１の配線に直交する複数の第２の配線との各交差領域にあるビアホール内に配置されている。また、この記憶素子では、非線形の電流・電圧特性を有する素子（非線形素子または電流制御素子）が直列に配置されている。この非線形の電流・電圧特性を有する素子は、アレイ状の複数の記憶素子の中から、所定の記憶素子を選択的にアクティブにする。具体的には、例えば電流制御素子としてＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）型ダイオードを用いることにより、その記憶素子に対して双方向に電流制御を行うことを可能としている。

国際公開第２００８／０４７５３０号 米国特許第６７５３５６１号明細書

しかしながら、従来の抵抗変化素子と非線形電流制御素子とが直列に接続された記憶素子（メモリセル）を備えるクロスポイント構造の不揮発性記憶装置においては、ウェハ基板（複数の不揮発性記憶装置が形成された基板）上の面内で、各電流制御素子の非線形電流制御特性がばらつく場合がある。この場合、ウェハ基板を分離して形成されるチップ（１つの不揮発性記憶装置が形成された基板）のそれぞれで電流制御素子の非線形電流制御特性がばらつくため、各抵抗変化素子に印加すべき最適な電圧が印加されない。その結果、信号の読み出しまたは書き込み動作において、誤動作やばらつきが生じうる。

本発明の目的は、上記課題を解決するものであり、誤動作やばらつきを抑えることができる不揮発性記憶装置及びその製造方法を提供することである。

上記目的を達成するために、本発明の不揮発性記憶装置の１つの形態は、基板と、前記基板上に互いに平行に配置された複数の第１の配線と、前記第１の配線に立体交差するように互いに平行に配置された複数の第２の配線と、前記第１の配線及び前記第２の配線の各交差部に配置され、第１の抵抗変化素子及び第１の電流制御素子から構成された複数のメモリセルとを有するメモリセルアレイと、前記基板上に配置された第３の配線と、前記第３の配線の上方に配置された第４の配線と、前記第３の配線及び前記第４の配線の間において前記第３の配線及び前記第４の配線に接続され、第２の抵抗変化素子、及び前記第１の電流制御素子と同じ電流密度の電圧特性を有する第２の電流制御素子から構成された電流制御特性評価セルとを有するパラメータ発生回路と、制御回路と、前記複数のメモリセルのうち所定のメモリセルに情報を書き込むために前記所定のメモリセルに電圧を印加する書き込み回路と、前記所定のメモリセルから情報を読み出すために電圧を印加する読み出し回路とを備え、前記第２の抵抗変化素子は、下部電極層と、前記下部電極層上に形成された抵抗変化層と、前記抵抗変化層上に形成された上部電極層とを有し、前記電流制御特性評価セルでは、前記第２の抵抗変化素子の側面に、前記上部電極層と前記下部電極層とを短絡させる導電性短絡層が設けられており、前記パラメータ発生回路は、前記第２の電流制御素子の非線形電流制御特性を示すパラメータを取得し、前記制御回路に前記パラメータに対応するパラメータ信号を出力し、前記制御回路は、前記パラメータ信号に基づいて前記書き込み回路及び前記読み出し回路を制御する制御信号を生成し、前記書き込み回路及び前記読み出し回路の少なくとも一方に前記制御信号を出力し、前記書き込み回路及び前記読み出し回路の少なくとも一方は、前記制御信号に基づいて前記所定のメモリセルに印加する電圧を決定することを特徴とする。

本発明によれば、誤動作やばらつきを抑えることが可能な不揮発性記憶装置及びその製造方法を提供することが可能である。

図１は、本発明の実施の形態１に係る不揮発性記憶装置の一部分の構成を示すブロック図である。 図２は、本発明の実施の形態１に係る不揮発性記憶装置の一部の構成例を示す平面図である。 図３Ａは、本発明の実施の形態１に係るメモリセルアレイの構成例を示す断面図である。 図３Ｂは、本発明の実施の形態１に係るメモリセルアレイの構成例を示す断面図である。 図３Ｃは、本発明の実施の形態１に係る不揮発性記憶装置の構成例を示す断面図である。 図４は、本発明の実施の形態１に係るパラメータ発生回路の構成例を示す断面図である。 図５Ａは、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。 図５Ｂは、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。 図５Ｃは、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。 図５Ｄは、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。 図５Ｅは、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。 図５Ｆは、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。 図５Ｇは、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。 図５Ｈは、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。 図５Ｉは、本発明の実施の形態１に係る不揮発性記憶装置の製造方法を示す断面図である。 図６は、本発明の実施の形態１の変形例１に係る不揮発性記憶装置の一部の構成例を示す平面図である。 図７は、本発明の実施の形態１の変形例１に係るパラメータ発生回路の構成例を示す断面図である。 図８は、本発明の実施の形態１の変形例１に係る不揮発性記憶装置の構成例を示す断面図である。 図９Ａは、本発明の実施の形態１の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図９Ｂは、本発明の実施の形態１の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図９Ｃは、本発明の実施の形態１の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図１０は、本発明の実施の形態１の変形例２の不揮発性記憶装置の一部の構成例を示す平面図である。 図１１は、本発明の実施の形態１の変形例２に係るパラメータ発生回路の構成例を示す断面図である。 図１２は、本発明の実施の形態１の変形例２に係る不揮発性記憶装置の構成例を示す断面図である。 図１３Ａは、本発明の実施の形態１の変形例２に係る不揮発性記憶装置の製造方法を示す断面図である。 図１３Ｂは、本発明の実施の形態１の変形例２に係る不揮発性記憶装置の製造方法を示す断面図である。 図１３Ｃは、本発明の実施の形態１の変形例２に係る不揮発性記憶装置の製造方法を示す断面図である。 図１４は、本発明の実施の形態２に係るパラメータ発生回路の構成例を示す断面図である。 図１５は、本発明の実施の形態２に係る不揮発性記憶装置の構成例を示す断面図である。 図１６Ａは、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。 図１６Ｂは、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。 図１６Ｃは、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。 図１６Ｄは、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。 図１６Ｅは、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。 図１６Ｆは、本発明の実施の形態２に係る不揮発性記憶装置の製造方法を示す断面図である。 図１７は、本発明の実施の形態２の変形例１に係るパラメータ発生回路の構成例を示す断面図である。 図１８は、本発明の実施の形態２の変形例１に係る不揮発性記憶装置の構成例を示す断面図である。 図１９Ａは、本発明の実施の形態２の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図１９Ｂは、本発明の実施の形態２の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図１９Ｃは、本発明の実施の形態２の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図１９Ｄは、本発明の実施の形態２の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図１９Ｅは、本発明の実施の形態２の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図１９Ｆは、本発明の実施の形態２の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図１９Ｇは、本発明の実施の形態２の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図１９Ｈは、本発明の実施の形態２の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図２０は、本発明の実施の形態３に係る不揮発性記憶装置の一部の構成例を示す平面図である。 図２１は、本発明の実施の形態３に係るパラメータ発生回路の構成例を示す断面図である。 図２２は、本発明の実施の形態３に係る不揮発性記憶装置の構成例を示す断面図である。 図２３Ａは、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。 図２３Ｂは、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。 図２３Ｃは、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。 図２３Ｄは、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。 図２３Ｅは、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。 図２３Ｆは、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。 図２３Ｇは、本発明の実施の形態３に係る不揮発性記憶装置の製造方法を示す断面図である。 図２４は、本発明の実施の形態３の変形例１に係るパラメータ発生回路の構成例を示す断面図である。 図２５は、本発明の実施の形態３の変形例１に係る不揮発性記憶装置の構成例を示す断面図である。 図２６Ａは、本発明の実施の形態３の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図２６Ｂは、本発明の実施の形態３の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図２６Ｃは、本発明の実施の形態３の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図２６Ｄは、本発明の実施の形態３の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図２６Ｅは、本発明の実施の形態３の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図２６Ｆは、本発明の実施の形態３の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図２６Ｇは、本発明の実施の形態３の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図２６Ｈは、本発明の実施の形態３の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図２６Ｉは、本発明の実施の形態３の変形例１に係る不揮発性記憶装置の製造方法を示す断面図である。 図２７は、本発明の実施の形態４に係るパラメータ発生回路の構成例を示す断面図である。 図２８は、本発明の実施の形態４に係る不揮発性記憶装置の構成例を示す断面図である。 図２９Ａは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図２９Ｂは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図２９Ｃは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図２９Ｄは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図２９Ｅは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図２９Ｆは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図２９Ｇは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図２９Ｈは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図２９Ｉは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図２９Ｊは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図２９Ｋは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図２９Ｌは、本発明の実施の形態４に係る不揮発性記憶装置の製造方法を示す断面図である。 図３０は、本発明の実施の形態の変形例に係る不揮発性記憶装置の一部の構成例を示す平面図である。 図３１は、本発明の実施の形態の変形例に係る不揮発性記憶装置の構成例を示す断面図である。 図３２は、本発明の実施の形態の変形例に係るパラメータ発生回路の構成例を示す断面図である。 図３３は、本発明の実施の形態の変形例に係るパラメータ発生回路の構成例を示す断面図である。

以下、本発明の実施の形態に係る不揮発性記憶装置及びその製造方法について、図面を参照しながら説明する。なお、図面において、同じ符号が付いたものは、実質的に同一の構成、動作、及び効果等を表す要素であるとして説明を省略する場合がある。また、図面は、理解しやすくするために各構成要素を模式的に示したものであり、形状などについては正確な表示ではない。また、図面は、その構成要素の個数等についても図示しやすい個数として示している。また、以下の実施の形態で示される数値、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

本発明の不揮発性記憶装置に係る１つの形態は、基板と、前記基板上に互いに平行に配置された複数の第１の配線と、前記第１の配線に立体交差するように互いに平行に配置された複数の第２の配線と、前記第１の配線及び前記第２の配線の各交差部に配置され、第１の抵抗変化素子及び第１の電流制御素子から構成された複数のメモリセルとを有するメモリセルアレイと、前記基板上に配置された第３の配線と、前記第３の配線の上方に配置された第４の配線と、前記第３の配線及び前記第４の配線の間において前記第３の配線及び前記第４の配線に接続され、第２の抵抗変化素子、及び前記第１の電流制御素子と同じ電流密度の電圧特性を有する第２の電流制御素子から構成された電流制御特性評価セルとを有するパラメータ発生回路と、制御回路と、前記複数のメモリセルのうち所定のメモリセルに情報を書き込むために前記所定のメモリセルに電圧を印加する書き込み回路と、前記所定のメモリセルから情報を読み出すために電圧を印加する読み出し回路とを備え、前記第２の抵抗変化素子は、下部電極層と、前記下部電極層上に形成された抵抗変化層と、前記抵抗変化層上に形成された上部電極層とを有し、前記電流制御特性評価セルでは、前記第２の抵抗変化素子の側面に、前記上部電極層と前記下部電極層とを短絡させる導電性短絡層が設けられており、前記パラメータ発生回路は、前記第２の電流制御素子の非線形電流制御特性を示すパラメータを取得し、前記制御回路に前記パラメータに対応するパラメータ信号を出力し、前記制御回路は、前記パラメータ信号に基づいて前記書き込み回路及び前記読み出し回路を制御する制御信号を生成し、前記書き込み回路及び前記読み出し回路の少なくとも一方に前記制御信号を出力し、前記書き込み回路及び前記読み出し回路の少なくとも一方は、前記制御信号に基づいて前記所定のメモリセルに印加する電圧を決定することを特徴とする。

これにより、第１の電流制御素子と第２の電流制御素子とは、同じ電流制御特性を有していて、第２の抵抗変化素子の上部電極層と下部電極層とが電気的に短絡されているので、第２の抵抗変化素子の抵抗変化層が高抵抗な状態であってもその抵抗値の影響を受けることなく、第２の電流制御素子の電流制御特性を検出することで、メモリセルに形成されている第１の電流制御素子の電流制御特性を評価することができる。

さらに、不揮発性記憶装置にパラメータ発生回路を備えることにより、不揮発性記憶装置毎に電流制御特性を評価できる。例えば、ウェハ基板上で電流制御素子特性がばらついても、チップ毎に電流制御特性を検出できる。そのため、例えば、パラメータ発生回路で取得された電流制御特性のパラメータを基にしてメモリセルに印加する電圧を変化させ、メモリセルを動作させるのに最適な電圧を印加することができ、誤動作やばらつきを抑制することができる。
さらに、メモリセルを動作させるのに最適な電圧を印加することができ、安定した抵抗変化動作（言い換えるとデータの書き込み）を実現し、さらに書き込まれたデータを誤認識することなく安定に検出できる。

また、ある形態において、前記第２の電流制御素子は、前記第１の電流制御素子の非線形電流制御特性を評価するための素子であってもよい。

これにより、第１の電流制御素子の非線形電流制御特性が変化（例えば、周辺温度による特性変化や繰り返し動作による特性劣化など）しても、第２の電流制御素子の非線形電流制御特性を検出することにより、変化後の第１の電流制御素子の非線形電流制御特性を評価（推定）できるので、第１の電流制御素子の特性変化を評価することができる。

また、ある形態において、前記基板の上面に垂直な方向から見て、前記第２の電流制御素子の電流制御層の面積が前記第１の電流制御素子の電流制御層の面積より大きくてもよい。

これにより、第２の電流制御素子の非線形電流制御特性を正確に検出することができる。例えば、第２の電流制御素子の側面付近にダメージ領域（例えばプラズマダメージ等）を有する場合であっても、第２の電流制御素子の素子面積を大きくすることで、ダメージ領域が非線形電流制御特性に及ぼす影響を低減できる。その結果、第１の電流制御素子の電流制御層の変化（例えば、周辺温度による特性変化や繰り返し動作による特性劣化など）を正確に検出することができ、電流制御特性誤差の低減ができる。

また、ある形態において、前記第１の電流制御素子は、下部電極層と、前記第１の電流制御素子の下部電極層上に配置された電流制御層と、前記第１の電流制御素子の電流制御層上に配置された上部電極層とから構成され、前記第２の電流制御素子は、下部電極層と、前記第２の電流制御素子の下部電極層上に配置された電流制御層と、前記第２の電流制御素子の電流制御層上に配置された上部電極層とから構成され、前記第１の電流制御素子の下部電極層及び前記第２の電流制御素子の下部電極層は、同一の組成を有し、前記第１の電流制御素子の電流制御層及び前記第２の電流制御素子の電流制御層は、同一の組成と同一の膜厚とを有し、前記第１の電流制御素子の上部電極層及び前記第２の電流制御素子の上部電極層は、同一の組成を有してもよい。

また、前記第１の電流制御素子の電流制御層及び前記第２の電流制御素子の電流制御層は、同一工程で形成されてもよい。

これにより、第１の電流制御素子と第２の電流制御素子とは、同じ電流制御特性を有して、非線形電流制御特性の変化（例えば、周辺温度による特性変化や繰り返し動作による特性劣化など）も同じにすることができる。

また、ある形態において、前記第１の抵抗変化素子は、下部電極層と、前記第１の抵抗変化素子の下部電極層上に配置された抵抗変化層と、前記第１の抵抗変化素子の抵抗変化層上に配置された上部電極層とから構成され、前記第１の抵抗変化素子の下部電極層及び前記第２の抵抗変化素子の下部電極層は、同一の組成を有し、前記第１の抵抗変化素子の抵抗変化層及び前記第２の抵抗変化素子の抵抗変化層は、同一の組成と同一の膜厚とを有し、前記第１の抵抗変化素子の上部電極層及び前記第２の抵抗変化素子の上部電極層は、同一の組成を有してもよい。

また、前記第１の抵抗変化素子の抵抗変化層及び前記第２の抵抗変化素子の抵抗変化層は、同一工程で形成されてもよい。

これにより、電流制御特性評価セルとメモリセルとで抵抗変化素子を作り分ける必要がないため、パラメータ発生回路を備える不揮発性記憶装置を容易に実現できる。

また、ある形態において、前記メモリセルでは、前記第１の電流制御素子と前記第１の抵抗変化素子とが直列に接続され、前記第１の抵抗変化素子が前記第１の電流制御素子上に配置され、前記電流制御特性評価セルでは、前記第２の抵抗変化素子と前記第２の電流制御素子とが直列に接続され、前記第２の抵抗変化素子が前記第２の電流制御素子上に配置されてもよい。

これにより、第１の抵抗変化素子及び第１の電流制御素子が連続して形成されるので、第１の抵抗変化素子及び第１の電流制御素子の接続部に寄生抵抗がなく安定した動作が可能なメモリセルを実現できる。また、第２の抵抗変化素子及び第２の電流制御素子が連続して形成されるので、第２の抵抗変化素子及び第２の電流制御素子の接続部に寄生抵抗がなく安定した動作が可能な電流制御特性評価セルを実現できる。

さらに、第１の電流制御素子を形成した後に第１の抵抗変化素子を形成できるため、第１の電流制御素子を形成するプロセスの影響を受けることなく第１の抵抗変化素子を形成できる。同様に、第２の電流制御素子を形成した後に第２の抵抗変化素子を形成できるため、第２の電流制御素子を形成するプロセスの影響を受けることなく第２の抵抗変化素子を形成できる。そのため、安定した特性の第１の抵抗変化素子及び第２の抵抗変化素子を形成できる。例えば、第１の電流制御素子を構成する各層（下部電極層、電流制御層及び上部電極層）と第２の電流制御素子を構成する各層（下部電極層、電流制御層及び上部電極層）とを基板上に堆積するときに、高温（室温以上）を印加しても、第１の抵抗変化素子及び第２の抵抗変化素子に対して高温プロセスは印加されない。そのため、プロセスサーマルバジェットが少ない、安定した動作の第１の抵抗変化素子及び第２の抵抗変化素子を実現できる。

また、ある形態において、前記第２の電流制御素子は、下部電極層と、前記第２の電流制御素子の下部電極層上に配置された電流制御層と、前記第２の電流制御素子の電流制御層上に配置された上部電極層とから構成され、前記導電性短絡層は、前記第２の抵抗変化素子の下部電極層及び前記第２の電流制御素子の上部電極層の少なくともいずれかと接してもよい。

また、前記パラメータ発生回路には、複数の前記電流制御特性評価セルが設けられ、前記複数の電流制御特性評価セルでは、前記導電性短絡層が兼用されていてもよい。

また、前記導電性短絡層は、前記第４の配線の一部から構成されてもよい。

また、前記第４の配線の底面の位置は、前記第２の抵抗変化素子の下部電極層の上面の位置より深くてもよい。

これにより、抵抗値の低い第４の配線の一部を導電性短絡層として活用することができ、抵抗値の低い導電性短絡層を形成できる。そのため、第２の電流制御素子で検出される電流制御特性の誤差を低減できる。

また、ある形態において、前記パラメータ発生回路には、複数の前記電流制御特性評価セルが設けられ、前記複数の電流制御特性評価セルでは、前記導電性短絡層が各セル毎に設けられていてもよい。

また、前記導電性短絡層は、前記第４の配線と前記第２の抵抗変化素子の上部電極層との間に配置された前記電流制御特性評価セルのコンタクトプラグの一部から構成されてもよい。

また、前記第１の抵抗変化素子は、下部電極層と、前記第１の抵抗変化素子の下部電極層上に配置された抵抗変化層と、前記第１の抵抗変化素子の抵抗変化層上に配置された上部電極層とから構成され、前記第１の電流制御素子は、下部電極層と、前記第１の電流制御素子の下部電極層上に配置された電流制御層と、前記第１の電流制御素子の電流制御層上に配置された上部電極層とから構成され、前記第２の配線と前記第１の抵抗変化素子の上部電極層との間には、前記メモリセルのコンタクトプラグが配置され、前記メモリセルのコンタクトプラグは、前記第１の抵抗変化素子の下部電極層及び前記第１の電流制御素子の上部電極層と接しておらず、前記基板の上面に垂直な方向から見て、前記メモリセルのコンタクトプラグの輪郭の全部が前記第１の抵抗変化素子の抵抗変化層の輪郭よりも内側に存在してもよい。

また、前記基板の上面に垂直な方向から見て、前記電流制御特性評価セルのコンタクトプラグの中心位置と、前記第２の抵抗変化素子の抵抗変化層の中心位置とが異なってもよい。

また、前記基板の上面に垂直な方向から見て、前記導電性短絡層の輪郭の少なくとも一部が前記第２の抵抗変化素子の抵抗変化層の輪郭よりも外側に存在してもよい。

また、前記基板の上面に垂直な方向から見て、前記導電性短絡層の輪郭の全部が前記第２の抵抗変化素子の抵抗変化層の輪郭よりも外側に存在してもよい。

これにより、第４の配線と第２の抵抗変化素子とを接続するコンタクトプラグの第２の抵抗変化素子と接する側面を導電性短絡層とすることができ、抵抗値の低いコンタクトプラグの一部を導電性短絡層として活用することができ、抵抗値の低い導電性短絡層を形成できる。そのため、第２の電流制御素子で検出される電流制御特性の誤差を低減できる。

また、ある形態において、前記第１の抵抗変化素子は、下部電極層と、前記第１の抵抗変化素子の下部電極層上に配置された抵抗変化層と、前記第１の抵抗変化素子の抵抗変化層上に配置された上部電極層とから構成され、前記第１の抵抗変化素子の下部電極層と前記第１の抵抗変化素子の上部電極層とは抵抗変化層を介して導通してもよい。

また、前記第１の電流制御素子は、下部電極層と、前記第１の電流制御素子の下部電極層上に配置された電流制御層と、前記第１の電流制御素子の電流制御層上に配置された上部電極層とから構成され、前記第２の配線は、前記第１の抵抗変化素子の下部電極層及び前記第１の電流制御素子の上部電極層と接していなくてもよい。

また、前記第１の電流制御素子は、下部電極層と、前記第１の電流制御素子の下部電極層上に配置された電流制御層と、前記第１の電流制御素子の電流制御層上に配置された上部電極層とから構成され、前記第２の配線と前記第１の抵抗変化素子の上部電極層との間には、前記メモリセルのコンタクトプラグが配置され、前記メモリセルのコンタクトプラグは、前記第１の抵抗変化素子の下部電極層及び前記第１の電流制御素子の上部電極層と接していなくてもよい。

また、前記基板の上面に垂直な方向から見て、前記メモリセルのコンタクトプラグの輪郭の全部が前記第１の抵抗変化素子の抵抗変化層の輪郭よりも内側に存在してもよい。

また、前記第１の抵抗変化素子の側面は、絶縁性サイドウォールに覆われていてもよい。

これにより、メモリセルの抵抗変化素子での短絡を抑えることができる。

また、ある形態において、前記第１の電流制御素子と前記第２の電流制御素子との側面は、絶縁性サイドウォールに覆われていてもよい。

これにより、第１の電流制御素子及び第２の電流制御素子の側面が保護される。従って、第４の配線を形成する工程におけるエッチングプロセスマージンが増加するため、安定した動作が可能なメモリセル及び電流制御特性評価セルを実現できる。

また、ある形態において、前記第１の抵抗変化素子の側面は、絶縁性サイドウォールに覆われていてもよい。

これにより、第１の抵抗変化素子の側面が保護される。従って、第２の配線及び第４の配線を形成する工程におけるエッチングマージンが増加するため、安定した動作が可能なメモリセル及び電流制御特性評価セルを実現できる。また、第２の配線と第４の配線とを同一工程で形成可能であり、コストを低減することができる。

また、ある形態において、前記導電性短絡層は、導電性サイドウォールであってもよい。

また、前記基板の上面に垂直な方向から見て、前記第２の電流制御素子の電流制御層の面積が前記第２の抵抗変化素子の抵抗変化層の面積より大きく、かつ、前記第１の電流制御素子の電流制御層の面積が前記第１の抵抗変化素子の抵抗変化層の面積より大きくてもよい。

また、前記第１の抵抗変化素子の側面は、導電性サイドウォールで覆われていなくてもよい。

これにより、第１の電流制御素子の許容電流を大きくすることが可能であるため、安定した動作のメモリセルを実現できる。

また、ある形態において、前記メモリセルでは、前記第１の電流制御素子と前記第１の抵抗変化素子とが直列に接続され、前記第１の電流制御素子が前記第１の抵抗変化素子上に配置され、前記電流制御特性評価セルでは、前記第２の電流制御素子と前記第２の抵抗変化素子とが直列に接続され、前記第２の電流制御素子が前記第２の抵抗変化素子上に配置されてもよい。

また、前記導電性短絡層は、導電性サイドウォールであってもよい。

また、前記第２の抵抗変化素子の側面は、前記導電性サイドウォールで覆われており、前記第１の抵抗変化素子の側面は、前記導電性サイドウォールで覆われていなくてもよい。

これにより、第１の電流制御素子及び第１の抵抗変化素子が連続して形成されるので、第１の電流制御素子及び第１の抵抗変化素子の接続部に寄生抵抗がなく安定した動作が可能なメモリセルを実現できる。また、第２の電流制御素子及び第２の抵抗変化素子が連続して形成されるので、第２の電流制御素子及び第２の抵抗変化素子の接続部に寄生抵抗がなく安定した動作が可能な電流制御特性評価セルを実現できる。

さらに、第１の抵抗変化素子を形成した後に第１の電流制御素子を形成できるため、第１の抵抗変化素子を形成するプロセスの影響を受けることなく第１の電流制御素子を形成できる。同様に、第２の抵抗変化素子を形成した後に第２の電流制御素子を形成できるため、第２の抵抗変化素子を形成するプロセスの影響を受けることなく第２の電流制御素子を形成できる。そのため、安定した特性の第１の電流制御素子及び第２の電流制御素子を形成できる。例えば、第１の抵抗変化素子を構成する各層（下部電極層、抵抗変化層及び上部電極層）と第２の抵抗変化素子を構成する各層（下部電極層、抵抗変化層及び上部電極層）とを基板上に堆積するときに、高温（室温以上）を印加しても、第１の電流制御素子及び第２の電流制御素子に対して高温プロセスは印加されない。そのため、プロセスサーマルバジェットが少ない、安定した動作の第１の電流制御素子及び第２の電流制御素子を実現できる。

本発明の不揮発性記憶装置の製造方法に係る１つの形態は、メモリセルを構成する第１の電流制御素子及び第１の抵抗変化素子と、前記第１の電流制御素子の電流制御特性をモニタするための電流制御特性評価セルを構成する第２の電流制御素子及び第２の抵抗変化素子とを形成する素子形成工程を含み、前記素子形成工程では、下部電極層と、前記下部電極層上に形成された抵抗変化層と、前記抵抗変化層上に形成された上部電極層上とを有する前記第２の抵抗変化素子を形成し、前記第２の抵抗変化素子の側面に、前記上部電極層と前記下部電極層とを短絡させる導電性短絡層を形成することを特徴とする。

これにより、第１の電流制御素子と第２の電流制御素子とは、同じ電流制御特性を有していて、第２の抵抗変化素子の上部電極層と下部電極層とが電気的に短絡されているので、第２の抵抗変化素子の抵抗変化層が高抵抗な状態であってもその抵抗値を検出することなく、第２の電流制御素子の電流制御特性を検出することで、メモリセルに形成されている第１の電流制御素子の電流制御特性を評価することができる。

さらに、各チップにパラメータ発生回路を個別に形成することで、ウェハ基板上で電流制御素子特性がばらついても、チップ毎に電流制御特性を検出できる。そのため、例えば、パラメータ発生回路による電流制御特性のパラメータを基にしてメモリセルに印加する電圧を変化させ、メモリセルを動作させるのに最適な電圧を印加することができ、誤動作やばらつきを抑制することができる。

また、前記素子形成工程は、基板上に第１の導電層を形成する工程と、前記第１の導電層上に電流制御層を形成する工程と、前記電流制御層上に第２の導電層を形成する工程と、前記第２の導電層上に第３の導電層を形成する工程と、前記第３の導電層上に抵抗変化層を形成する工程と、前記抵抗変化層上に第４の導電層を形成する工程と、前記第４の導電層をパターニングして、前記第１の抵抗変化素子の上部電極層と、前記第２の抵抗変化素子の上部電極層とを形成する工程と、前記抵抗変化層をパターニングして、前記第１の抵抗変化素子の抵抗変化層と、前記第２の抵抗変化素子の抵抗変化層とを形成する工程と、前記第３の導電層をパターニングして、前記第１の抵抗変化素子の下部電極層と、前記第２の抵抗変化素子の下部電極層とを形成する工程と、前記第２の導電層をパターニングして、前記第１の電流制御素子の上部電極層と、前記第２の電流制御素子の上部電極層とを形成する工程と、前記電流制御層をパターニングして、前記第１の電流制御素子の電流制御層と、前記第２の電流制御素子の電流制御層とを形成する工程と、前記第１の導電層をパターニングして、前記第１の電流制御素子の下部電極層と、前記第２の電流制御素子の下部電極層とを形成する工程と、前記導電性短絡層を形成する工程とを有してもよい。

これにより、メモリセルの第１の電流制御素子と電流制御特性評価セルの第２の電流制御素子とは、同じ電極層、同じ電流制御層から構成されるので、同じ電流制御特性を有している。そのため、第２の電流制御素子の電流制御特性を検出することで、メモリセルの第１の電流制御素子の電流制御特性を評価することができる。

さらに、従来のＣＭＯＳプロセス等を用いる半導体プロセスで不揮発性記憶装置を製造することができる。従って、抵抗変化素子及び電流制御素子の製造においてもそれぞれに固有な特殊な半導体プロセスを使わなくてよく、微細化が進む半導体プロセスと親和性がよい製造方法を実現することができる。

また、ある形態において、前記導電性短絡層を形成する工程では、前記第２の抵抗変化素子の上部電極層と接続された配線を形成し、前記配線の一部を前記導電性短絡層としてもよい。

これにより、第４の配線と導電性短絡層とを同時に形成することができ、製造工程数を低減することができる。

また、ある形態において、前記導電性短絡層を形成する工程では、前記配線と、前記配線と前記第２の抵抗変化素子の上部電極層とを接続する電流制御特性評価セルのコンタクトプラグとを形成し、前記電流制御特性評価セルのコンタクトプラグの一部を前記導電性短絡層としてもよい。

また、前記導電性短絡層を形成する工程では、前記基板の上面に垂直な方向から見て、前記電流制御特性評価セルのコンタクトプラグの中心位置と前記第２の抵抗変化素子の抵抗変化層の中心位置とが異なるように前記導電性短絡層を形成してもよい。

これにより、コンタクトプラグと導電性短絡層とを同時に形成することができ、製造工程数を低減することができる。

また、ある形態において、前記導電性短絡層を形成する工程では、前記基板の上面に垂直な方向から見て、前記導電性短絡層の輪郭の少なくとも一部が前記第２の抵抗変化素子の抵抗変化層の輪郭よりも外側に存在するように前記導電性短絡層を形成してもよい。

これにより、コンタクトプラグと第２の抵抗変化素子との重なり合う領域が増加し、重ね合わせマージンのある安定した動作が可能な電流制御特性評価セルを製造することができる。

また、ある形態において、前記素子形成工程は、さらに、前記導電性短絡層を形成する工程の前に、前記第１の電流制御素子及び前記第２の電流制御素子の側面に、絶縁性サイドウォールを形成する工程を有してもよい。

これにより、導電性短絡層として活用が可能な第４の配線を形成する工程におけるエッチングプロセスマージンが増加し、第２の電流制御素子を安定的に製造することができる。

また、ある形態において、前記絶縁性サイドウォールを形成する工程では、前記第１の抵抗変化素子の側面に、絶縁性サイドウォールを形成してもよい。

これにより、第２の配線と導電性短絡層とを同時に形成することができ、また、第２の配線からメモリセルに接続するコンタクトプラグと導電性短絡層とを同時に形成することもできる。さらに、第４の配線及び第２の配線を形成する工程におけるエッチングマージンが増加し、電流制御特性評価セルとメモリセルとを安定的に製造することができる。

また、ある形態において、前記素子形成工程では、前記基板の上面に垂直な方向から見て、前記第１の抵抗変化素子の抵抗変化層の面積が前記第１の電流制御素子の電流制御層の面積より小さく、かつ、前記第２の抵抗変化素子の抵抗変化層の面積が前記第２の電流制御素子の電流制御層の面積より小さくなるように、前記第１の電流制御素子、前記第１の抵抗変化素子、前記第２の電流制御素子及び前記第２の抵抗変化素子を形成してもよい。

これにより、第２の抵抗変化素子より大きい第２の電流制御素子と、第１の抵抗変化素子より大きい第１の電流制御素子を形成することができ、第１の電流制御素子の許容電流を大きくすることが可能であるため、安定した動作のメモリセルが製造できる。

また、ある形態において、前記導電性短絡層を形成する工程では、前記第２の抵抗変化素子の上部電極層、抵抗変化層及び下部電極層の側面を覆う導電性サイドウォールを形成し、前記導電性サイドウォールを前記導電性短絡層としてもよい。

これにより、メモリセル及び電流制御特性評価セルで抵抗変化素子より大きい電流制御素子を同時に形成することができ、電流制御素子の許容電流を大きくすることが可能であるため、安定した動作のメモリセルが製造できる。また、第４の配線と第２の配線とを同時に形成することができ、製造工程数を低減することができる。

また、ある形態において、前記素子形成工程は、基板上に第３の導電層を形成する工程と、前記第３の導電層上に抵抗変化層を形成する工程と、前記抵抗変化層上に第４の導電層を形成する工程と、前記第４の導電層上に第１の導電層を形成する工程と、前記第１の導電層上に電流制御層を形成する工程と、前記電流制御層上に第２の導電層を形成する工程と、前記第２の導電層をパターニングして、前記第１の電流制御素子の上部電極層と、前記第２の電流制御素子の上部電極層とを形成する工程と、前記電流制御層をパターニングして、前記第１の電流制御素子の電流制御層と、前記第２の電流制御素子の電流制御層とを形成する工程と、前記第１の導電層をパターニングして、前記第１の電流制御素子の下部電極層と、前記第２の電流制御素子の下部電極層とを形成する工程と、前記第４の導電層をパターニングして、前記第１の抵抗変化素子の上部電極層と、前記第２の抵抗変化素子の上部電極層とを形成する工程と、前記抵抗変化層をパターニングして、前記第１の抵抗変化素子の抵抗変化層と、前記第２の抵抗変化素子の抵抗変化層とを形成する工程と、前記第３の導電層をパターニングして、前記第１の抵抗変化素子の下部電極層と、前記第２の抵抗変化素子の下部電極層とを形成する工程と、前記導電性短絡層を形成する工程とを有してもよい。

また、前記導電性短絡層を形成する工程では、前記第２の抵抗変化素子の上部電極層、抵抗変化層及び下部電極層の側面を覆う導電性サイドウォールを形成し、前記導電性サイドウォールを前記導電性短絡層としてもよい。

これにより、第１の電流制御素子と第２の電流制御素子とは、同じ電極層、同じ電流制御層から構成されるので、同じ電流制御特性を有している。そのため、第２の電流制御素子の電流制御特性を検出することで、メモリセルの第１の電流制御素子の電流制御特性を評価することができる。

さらに、第１の抵抗変化素子を構成する各層（下部電極層、抵抗変化層及び上部電極層）を基板上に堆積するときに、高温（室温以上）を印加しても、第１の電流制御素子に対しては印加されない。そのため、第１の電流制御素子のプロセスサーマルバジェットを少なく形成することが可能であるため、第１の電流制御素子の下部電極、電流制御層及び上部電極の材料選択自由度が増加する。

さらに、従来のＣＭＯＳプロセス等を用いる半導体プロセスで不揮発性記憶装置を製造することができる。従って、抵抗変化素子及び電流制御素子の製造においてもそれぞれに固有な特殊な半導体プロセスを使わなくてよく、微細化が進む半導体プロセスと親和性がよい製造方法を実現することができる。

なお、第１の電流制御素子と第２の電流制御素子とは実質的に同じ形態である。第１の電流制御素子と第２の電流制御素子とは、同じ電流密度の電圧特性を示してもよい。ここで、「同じ電流密度の電圧特性」とは、寄生抵抗成分を除いて第２の電流制御素子の閾値電圧、オフ電流密度、及びオン電流密度等の特性が、第１の電流制御素子の特性と、例えば１０％程度のばらつきの範囲内であり、実質的に同じであることをいう。

また、「同一の組成」及び「同一の膜厚」は、第１の電流制御素子及び第２の電流制御素子の電流密度の電圧特性が実質的に同じになる程度の組成及び膜厚のことをいう。すなわち、「実質的に同一の組成」とは、同じ膜厚であれば同等の電流密度の電圧特性を示す組成のことであり、「実質的に同一の膜厚」とは、同じ組成であれば電流密度の電圧特性を示す膜厚のことである。

（実施の形態１）
本発明の実施の形態１に係る不揮発性記憶装置の構成及び製造方法の一例について説明する。

図１は本実施の形態に係る不揮発性記憶装置の一部分の構成を示すブロック図である。

この不揮発性記憶装置は、メモリセルアレイ１０と、メモリセルアレイ１０に電気的に接続されているパラメータ発生回路２０とを備えている。なお、不揮発性記憶装置は、メモリセルアレイ１０とパラメータ発生回路２０とを結ぶ例えばアンプなどをさらに備えていてもよい。

メモリセルアレイ１０は、交差する複数のビット線と複数のワード線、及び複数のビット線と複数のワード線の各交差点に配置され、第１の抵抗変化素子と第１の電流制御素子とが直列に接続されたメモリセルを複数備えている。メモリセルの一端は、ビット線に接続され、他端はワード線に接続される。メモリセルアレイ１０は、さらに、ビット線選択回路と、ワード線選択回路と、複数のメモリセルのうち所定のメモリセルに情報を書き込むために所定のメモリセルに電圧を印加する書き込みドライバー回路と、所定のメモリセルから情報を読み出すために電圧を印加する読み出し回路と、電源回路と、それらを制御するための制御回路とを備えている。パラメータ発生回路２０は、側面（側面部）に導電性短絡層を備えた第２の抵抗変化素子と、第１の電流制御素子の非線形電流制御特性を評価するための素子としての第２の電流制御素子とから構成される電流制御素子特性評価セル（以下、単に評価セルと記す）を複数備えている。言い換えると、パラメータ発生回路２０では電気的に第２の抵抗変化素子の上部電極層及び下部電極層は短絡されており、パラメータ発生回路２０は抵抗変化層を介さずに、すなわち抵抗変化層の抵抗値の影響を受けずに、第２の電流制御素子の非線形電流制御特性を示すパラメータの値を発生させる。このパラメータの値に基づいて、メモリセル１１中の第１の電流制御素子の非線形電流制御特性が評価される。具体的には、パラメータ発生回路２０は、第２の電流制御素子の非線形電流制御特性を測定して、第２の電流制御素子の閾値電圧（ＶＦ）等の非線形電流制御特性を示すパラメータを抽出（取得）し、メモリセルアレイ１０の制御回路に、パラメータの値（取得したパラメータに対応するパラメータ信号）を供給（出力）する。メモリセルアレイ１０の制御回路は、与えられたパラメータの値から、読み出し動作又は書き込み動作に必要な印加電圧を算定し、電源回路、書き込みドライバー回路又は読み出し回路等に制御信号を出力する。つまり、制御回路は、パラメータ信号に基づいて書き込みドライバー回路及び読み出し回路を制御する制御信号を生成し、書き込みドライバー回路及び読み出し回路の少なくとも一方に制御信号を出力する。電源回路、書き込みドライバー回路又は読み出し回路等は、入力された制御信号に応じて、適切な印加電圧を出力する。つまり、電源回路、書き込みドライバー回路及び読み出し回路の少なくとも１つは、制御信号に基づいて所定のメモリセルに印加する電圧を決定する。

図２は、本実施の形態に係る不揮発性記憶装置の一部の構成例を示す平面図である。図３Ａ及び図３Ｂは、本実施の形態に係るメモリセルアレイ１０の構成例を示す断面図である。図３Ｃは、本実施の形態に係る不揮発性記憶装置の構成例を示す断面図である。なお、図３Ａは、図２中のＡ−Ａ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図３Ｂは、図２中のＢ−Ｂ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図３Ｃは、図２中のＤ−Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図である。

本実施の形態に係る不揮発性記憶装置は、基板１００と、メモリセルアレイ１０と、パラメータ発生回路２０とを備える。メモリセルアレイ１０は、基板１００上に配置された第１の層間絶縁層１０１、第２の層間絶縁層１０５、及び第３の層間絶縁層１１６と、基板１００及び第２の層間絶縁層１０５の間の基板１００上に互いに平行に配置されたストライプ状の複数の第１の配線１０３と、第１の配線１０３に立体交差するように第２の層間絶縁層１０５上に互いに平行に配置されたストライプ状の複数の第２の配線１１９と、第１の配線１０３及び第２の配線１１９の各交差部に位置する第３の層間絶縁層１１６内に配置され、第１の抵抗変化素子１４１及び第１の電流制御素子１４２から構成された複数のメモリセル１１とを有する。パラメータ発生回路２０は、基板１００及び第２の層間絶縁層１０５の間の基板１００上に配置された第３の配線２０３（第１の配線１０３と同じ層に配置）と、第３の配線２０３の上方（第２の層間絶縁層１０５上）に配置された第４の配線２１９（第２の配線１１９と同じ層に配置）とを有する。パラメータ発生回路２０は、さらに、第３の配線２０３と第４の配線２１９との間に位置する第３の層間絶縁層１１６内に形成され、第３の配線２０３及び第４の配線２１９に接続され、第２の抵抗変化素子２４１と第２の電流制御素子２４２とから構成された評価セル２１を有する。ここで、第２の電流制御素子２４２は、第１の電流制御素子１４２と同じ電流密度の電圧特性を有する。第２の抵抗変化素子２４１は、第４の下部電極層２１１と、第４の下部電極層２１１上に形成された第２の抵抗変化層２１２と、第２の抵抗変化層２１２上に形成された第４の上部電極層２１３とを有する。電流制御特性評価セル２１では、第２の抵抗変化素子２４１の側面に、第４の上部電極層２１３と第４の下部電極層２１１とを短絡させる導電性短絡層１５１が設けられる。第２の電流制御素子２４２は、第２の抵抗変化層２１２を介さずに第３の配線２０３及び第４の配線２１９と接続される。

第１の電流制御素子１４２は、第１の下部電極層１０８と、第１の下部電極層１０８上に形成された第１の電流制御層１０９と、第１の電流制御層１０９上に形成された第１の上部電極層１１０とから構成される。第２の電流制御素子２４２は、第２の下部電極層２０８と、第２の下部電極層２０８上に形成された第２の電流制御層２０９と、第２の電流制御層２０９上に形成された第２の上部電極層２１０とから構成される。第１の下部電極層１０８及び第２の下部電極層２０８は、実質的に同一の組成を有し、第１の電流制御層１０９及び第２の電流制御層２０９は、実質的に同一の組成と同一の膜厚とを有し、第１の上部電極層１１０及び第２の上部電極層２１０は、実質的に同一の組成を有する。

第１の電流制御層１０９及び第２の電流制御層２０９は、同一工程で形成される。

メモリセル１１では、第１の電流制御素子１４２と第１の抵抗変化素子１４１とが直列に接続され、第１の抵抗変化素子１４１が第１の電流制御素子１４２上に形成された積層型構造が形成される。評価セル２１では、第２の電流制御素子２４２と第２の抵抗変化素子２４１とが直列に接続され、第２の抵抗変化素子２４１が第２の電流制御素子２４２上に形成された積層型構造が形成される。

第１の抵抗変化素子１４１は、第１の上部電極層１１０上に形成された第３の下部電極層１１１と、第３の下部電極層１１１上に形成された酸素不足型の第１の金属酸化物を含む第１の酸化物層１１２ａ、及び第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層１１２ｂが積層されて構成された第１の抵抗変化層１１２と、第１の抵抗変化層１１２上に形成された第３の上部電極層１１３とから構成される。第３の下部電極層１１１及び第４の下部電極層２１１は、実質的に同一の組成を有し、第１の抵抗変化層１１２及び第２の抵抗変化層２１２は、実質的に同一の組成と同一の膜厚とを有し、第３の上部電極層１１３及び第４の上部電極層２１３は、実質的に同一の組成を有する。

第１の抵抗変化層１１２及び第２の抵抗変化層２１２は、同一工程で形成される。

第３の上部電極層１１３及び第４の上部電極層２１３は、例えば、イリジウム、白金又はパラジウムを含む貴金属で構成される。

第１の金属酸化物は、例えば、酸素不足型のタンタル酸化物ＴａＯ_ｘ（０＜ｘ＜２．５）、ハフニウム酸化物ＨｆＯ_ｘ（０＜ｘ＜２．０）またはジルコニウム酸化物ＺｒＯ_ｘ（０＜ｘ＜２．０）等で構成される。ここで、酸素不足型とは、化学量論的組成を有し、絶縁性を示す金属酸化物より酸素含有量が少ない金属酸化物を指し、通常、半導体的な特性を示す。また、第２の金属酸化物は、例えば、タンタル酸化物ＴａＯ_ｙ（ｘ＜ｙ）、ハフニウム酸化物ＨｆＯ_ｙ（ｘ＜ｙ）またはジルコニウム酸化物ＺｒＯ_ｙ（ｘ＜ｙ）等で構成される。第２の金属酸化物は、典型的には、極めて高抵抗な半導体特性、または絶縁性を示す金属酸化物である。すなわち、第２の金属酸化物は酸素不足度が０(化学量論的組成)または負(酸素過剰型)であってもよい。

導電性短絡層１５１は、第４の上部電極層２１３及び第４の下部電極層２１１と接する。

パラメータ発生回路２０には、複数の評価セル２１が設けられ、複数の評価セル２１では、導電性短絡層１５１が設けられる。

導電性短絡層１５１は、第４の配線２１９及び第３のバリアメタル層２１７の一部（第２の抵抗変化素子２４１の側面つまり第４の上部電極層２１３及び第４の下部電極層２１１の側面と接する部分を含む側方に位置する部分）から構成される。

なお、配線溝内に第３のバリアメタル層１１７が設けられずに第３のバリアメタル層１１７が第２の配線１１９に置き換えられ、配線溝内に第３のバリアメタル層２１７が設けられずに第３のバリアメタル層２１７が第４の配線２１９に置き換えられてもよい。本実施の形態の図１〜図５Ｉにおいては、配線溝内の第３のバリアメタル層１１７が第２の配線１１９の一部であり、配線溝内の第３のバリアメタル層２１７が第４の配線２１９の一部であるとして説明する。この場合、導電性短絡層１５１は、第４の配線２１９の一部（第２の抵抗変化素子２４１の側面つまり第４の上部電極層２１３及び第４の下部電極層２１１の側面と接する部分を含む側方に位置する部分）から構成される。

第４の配線２１９の底面の位置は、第４の下部電極層２１１の上面の位置より深い。

第２の配線１１９は、第３の下部電極層１１１及び第１の上部電極層１１０と接していない。

第３の下部電極層１１１と第３の上部電極層１１３とは短絡していない。

以下、本実施の形態に係る不揮発性記憶装置の一例について詳細に説明する。

図２に示すメモリセルアレイ１０は、複数の第１の配線１０３と、複数の第２の配線１１９と、第１の抵抗変化素子１４１及び第１の電流制御素子１４２で構成される複数のメモリセル１１とを備える。

複数の第１の配線１０３は、トランジスタなどが形成されている基板１００上に形成されている。複数の第１の配線１０３は、互いに平行してストライプ形状に形成される。複数の第２の配線１１９は、互いに平行してストライプ形状に形成される。なお、以下では第１の配線１０３と第２の配線１１９とが直交するとして説明するが、必ずしも直交している必要はなく、交差するように配置していればよい。また、複数の第１の配線１０３と、複数の第２の配線１１９とが交差する位置に、第１の抵抗変化素子１４１及び第１の電流制御素子１４２で構成されるメモリセル１１が形成される。

以下、メモリセルアレイ１０のより具体的な構成について説明する。

図３Ａ、図３Ｂ及び図３Ｃに示すように、メモリセルアレイ１０は、基板１００上に形成され、第１の層間絶縁層１０１と、第１のバリアメタル層１０２と、第１の配線１０３と、第１のライナー層１０４と、第２の層間絶縁層１０５と、第２のバリアメタル層１０６と、プラグ１０７ａ及び１０７ｂと、第１の抵抗変化素子１４１と、第１の電流制御素子１４２と、第３の層間絶縁層１１６と、第３のバリアメタル層１１７と、コンタクトホール１１８ａ及び１１８ｂと、第２の配線１１９と、第２のライナー層１２０とを備える。

第１のバリアメタル層１０２は、第１の層間絶縁層１０１に第１の配線１０３を埋め込むために形成された配線溝内に形成されている。この第１のバリアメタル層１０２は、例えば、厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

第１の配線１０３は、第１の層間絶縁層１０１中に形成され、例えば銅等で構成される。具体的には、第１の配線１０３は、第１の層間絶縁層１０１の配線溝内に形成されている第１のバリアメタル層１０２上に、この配線溝が第１の配線１０３及び第１のバリアメタル層１０２で全て充填されるように形成される。

第１のライナー層１０４は、第１の配線１０３を含む第１の層間絶縁層１０１上に形成される。この第１のライナー層１０４は、例えば厚さ３０ｎｍ以上２００ｎｍ以下のシリコン窒化物で構成される。

第２の層間絶縁層１０５は、第１のライナー層１０４上に形成され、例えば厚さ１００ｎｍ以上５００ｎｍ以下のシリコン酸化物で構成される。

ここで、第１のライナー層１０４及び第２の層間絶縁層１０５は、内部にコンタクトホール１１８ａ及び１１８ｂを有している。

第２のバリアメタル層１０６は、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成され、具体的には、第１のライナー層１０４及び第２の層間絶縁層１０５に形成されるコンタクトホール１１８ａ内に形成される。第２のバリアメタル層１０６は、例えば厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

プラグ１０７ａは、第１のライナー層１０４及び第２の層間絶縁層１０５中のコンタクトホール１１８ａ中に形成され、第１の配線１０３と電気的に接続される。具体的には、プラグ１０７ａは、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されているコンタクトホール１１８ａ中の第２のバリアメタル層１０６上に形成され、第１の配線１０３と電気的に接続される。このプラグ１０７ａは、例えば、直径５０ｎｍ以上２００ｎｍ以下で形成される。

プラグ１０７ｂは、第１のライナー層１０４及び第２の層間絶縁層１０５中のコンタクトホール１１８ｂ中に形成され、第１の配線１０３と電気的に接続される。具体的には、プラグ１０７ｂは、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されているコンタクトホール１１８ｂ中の第３のバリアメタル層１１７上に形成され、第１の配線１０３と電気的に接続される。このプラグ１０７ｂは、例えば、直径５０ｎｍ以上２００ｎｍ以下で形成される。

第１の電流制御素子１４２は、ＭＩＭ型ダイオードまたはＭＳＭ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ−Ｍｅｔａｌ）型ダイオード等であり、第２の層間絶縁層１０５上に形成され、プラグ１０７ａと電気的かつ物理的に接続されている。この第１の電流制御素子１４２は、第１の下部電極層１０８と、第１の電流制御層１０９と、第１の上部電極層１１０とで構成される。

第１の下部電極層１０８は、基板１００上（具体的には、第２の層間絶縁層１０５上）に形成され、例えばタンタル窒化物で構成される。第１の電流制御層１０９は、第１の下部電極層１０８上に形成され、例えば窒素不足型シリコン窒化物で構成される。第１の上部電極層１１０は、第１の電流制御層１０９上に形成され、例えばタンタル窒化物で構成される。

ここで、窒素不足型のシリコン窒化物とは、シリコン窒化物をＳｉＮ_ｚ（０＜ｚ）と表記した場合に、窒素Ｎの組成ｚが化学量論的に安定な状態（化学量論的組成）よりも少ない組成であるときの窒化物である。Ｓｉ_３Ｎ_４が化学量論的に安定な状態であるので、０＜ｚ＜１．３３の場合に、窒素不足型のシリコン窒化物であるといえる。したがって、第１の電流制御層１０９に窒素不足型シリコン窒化物を用い、第１の下部電極層１０８及び第１の上部電極層１１０の電極材料にタンタル窒化物を用いた場合、０＜ｚ≦０．８５において、ＳｉＮ_ｚは半導体特性を示し、抵抗変化に十分な電圧・電流をオン・オフ可能なＭＳＭダイオードを構成できる。

タンタル窒化物の仕事関数は４．６ｅＶであり、シリコンの電子親和力３．８ｅＶより十分高いので、第１の下部電極層１０８と第１の電流制御層１０９との界面、及び、第１の電流制御層１０９と第１の上部電極層１１０との界面でショットキーバリアが形成される。またタンタル等の高融点金属及びその窒化物は耐熱性に優れ、大電流密度の電流が印加されても安定な特性を示す。以上の理由により、ＭＳＭダイオードとしての第１の電流制御素子１４２を構成する電極材料としては、タンタルやタンタル窒化物、チタンやチタン窒化物、タングステンや窒化タングステン等を用いてもよい。

以上のように第１の電流制御素子１４２は、構成される。

第１の抵抗変化素子１４１は、第１の電流制御素子１４２上に第１の電流制御素子１４２と直列に接続するように形成される。この第１の抵抗変化素子１４１は、第３の下部電極層１１１と、第１の抵抗変化層１１２と、第３の上部電極層１１３とで構成される。

第３の下部電極層１１１は、第１の上部電極層１１０上に形成される。第１の抵抗変化層１１２は、第３の下部電極層１１１上に形成され、第３の上部電極層１１３は、第１の抵抗変化層１１２上に形成される。第１の抵抗変化層１１２は、第３の下部電極層１１１と第３の上部電極層１１３との間に介在され、第３の下部電極層１１１と第３の上部電極層１１３との間に与えられる電気的信号に基づいて可逆的に抵抗値が変化する層である。例えば、第３の下部電極層１１１と第３の上部電極層１１３との間に与えられる電圧の極性に応じて高抵抗状態と低抵抗状態とを可逆的に遷移する層である。第１の抵抗変化層１１２は、第３の下部電極層１１１に接続する第１の酸化物層１１２ａ（高酸素不足度層、低抵抗層）と、第３の上部電極層１１３に接続する第２の酸化物層１１２ｂ（低酸素不足度層、高抵抗層）の少なくとも２層を積層して構成される。

第１の酸化物層１１２ａは、酸素不足型の第１の金属酸化物で構成され、第２の酸化物層１１２ｂは、第１の金属酸化物よりも酸素不足度が小さい第２の金属酸化物で構成されている。抵抗変化素子の第２の酸化物層１１２ｂ中には、電気パルスの印加に応じて酸素不足度が可逆的に変化する微小な局所領域が形成されている。局所領域は、酸素欠陥サイトから構成されるフィラメントを含むと考えられる。

「酸素不足度」とは、金属酸化物において、その化学量論的組成（複数の化学量論的組成が存在する場合は、そのなかで最も抵抗値が高い化学量論的組成）の酸化物を構成する酸素の量に対し、不足している酸素の割合をいう。化学量論的組成の金属酸化物は、他の組成の金属酸化物と比べて、より安定でありかつより高い抵抗値を有している。

例えば、金属がタンタル（Ｔａ）の場合、上述の定義による化学量論的組成の酸化物はＴａ_２Ｏ_５であるので、ＴａＯ_２．５と表現できる。ＴａＯ_２．５の酸素不足度は０％であり、ＴａＯ_１．５の酸素不足度は、酸素不足度＝（２．５−１．５）／２．５＝４０％となる。また、酸素過剰の金属酸化物は、酸素不足度が負の値となる。なお、本明細書中では、特に断りのない限り、酸素不足度は正の値、０、負の値も含むものとして説明する。

酸素不足度の小さい酸化物は化学量論的組成の酸化物により近いため抵抗値が高く、酸素不足度の大きい酸化物は酸化物を構成する金属により近いため抵抗値が低い。

「酸素含有率」とは、総原子数に占める酸素原子の比率である。例えば、Ｔａ_２Ｏ_５の酸素含有率は、総原子数に占める酸素原子の比率（Ｏ／（Ｔａ＋Ｏ））であり、７１．４ａｔｍ％となる。したがって、酸素不足型のタンタル酸化物は、酸素含有率は０より大きく、７１．４ａｔｍ％より小さいことになる。例えば、第１の金属酸化物を構成する金属と、第２の金属酸化物を構成する金属とが同種である場合、酸素含有率は酸素不足度と対応関係にある。すなわち、第２の金属酸化物の酸素含有率が第１の金属酸化物の酸素含有率よりも大きいとき、第２の金属酸化物の酸素不足度は第１の金属酸化物の酸素不足度より小さい。

第１の抵抗変化層１１２を構成する金属としては、遷移金属、またはアルミニウム（Ａｌ）を用いることができる。遷移金属としては、タンタル（Ｔａ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、タングステン（Ｗ）、ニッケル（Ｎｉ）等を用いることができる。遷移金属は複数の酸化状態をとることができるため、異なる抵抗状態を酸化還元反応により実現することが可能である。

例えば、第１の抵抗変化層１１２にタンタル酸化物を用いる場合、第１の酸化物層１１２ａとなる第１の金属酸化物の組成をＴａＯ_ｘとした場合にｘが０．８以上１．９以下であり、かつ、第２の酸化物層１１２ｂとなる第２の金属酸化物の組成をＴａＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物で構成される第２の酸化物層１１２ｂの膜厚は、３ｎｍ以上４ｎｍ以下としてもよい。

また、第１の抵抗変化層１１２にハフニウム酸化物を用いる場合、第１の酸化物層１１２ａとなる第１の金属酸化物の組成をＨｆＯ_ｘとした場合にｘが０．９以上１．６以下であり、かつ、第２の酸化物層１１２ｂとなる第２の金属酸化物の組成をＨｆＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物で構成される第２の酸化物層１１２ｂの膜厚は、３ｎｍ以上４ｎｍ以下としてもよい。

また、第１の抵抗変化層１１２にジルコニウム酸化物を用いる場合、第１の酸化物層１１２ａとなる第１の金属酸化物の組成をＺｒＯ_ｘとした場合にｘが０．９以上１．４以下であり、かつ、第２の酸化物層１１２ｂとなる第２の金属酸化物の組成をＺｒＯ_ｙとした場合にｙがｘの値よりも大である場合に、抵抗変化層の抵抗値を安定して高速に変化させることができる。この場合、第２の金属酸化物で構成される第２の酸化物層１１２ｂの膜厚は、１ｎｍ以上５ｎｍ以下としてもよい。

第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とは、異なる金属を用いてもよい。この場合、第２の金属酸化物は、第１の金属酸化物よりも酸素不足度が小さい、つまり抵抗が高くてもよい。このような構成とすることにより、抵抗変化時に第３の下部電極層１１１と第３の上部電極層１１３との間に印加された電圧は、第２の金属酸化物により多く分配され、第２の金属酸化物中で発生する酸化還元反応をより起こしやすくすることができる。

また、第１の金属酸化物を構成する第１の金属と、第２の金属酸化物を構成する第２の金属とを、互いに異なる材料を用いる場合、第２の金属の標準電極電位は、第１の金属の標準電極電位より低くてもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。これにより、標準電極電位が相対的に低い第２の金属酸化物において、酸化還元反応が起こりやすくなる。なお、抵抗変化現象は、抵抗が高い第２の金属酸化物中に形成された微小な局所領域中で酸化還元反応が起こってフィラメント（導電パス）が変化することにより、その抵抗値（酸素不足度）が変化すると考えられる。

例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にチタン酸化物（ＴｉＯ_２）を用いることにより、安定した抵抗変化動作が起きる。チタン（標準電極電位＝−１．６３ｅＶ）はタンタル（標準電極電位＝−０．６ｅＶ）より標準電極電位が低い材料である。このように、第２の金属酸化物に第１の金属酸化物より標準電極電位が低い金属の酸化物を用いることにより、第２の金属酸化物中でより酸化還元反応が発生しやすくなる。その他の組み合わせとして、高抵抗層となる第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いることができる。例えば、第１の金属酸化物に酸素不足型のタンタル酸化物（ＴａＯ_ｘ）を用い、第２の金属酸化物にアルミニウム酸化物（Ａｌ_２Ｏ_３）を用いてもよい。

積層構造の抵抗変化層における抵抗変化現象は、高抵抗化及び低抵抗化のいずれも、抵抗が高い第２の酸化物層１１２ｂ中に形成された微小な局所領域中で酸化還元反応が起こって、局所領域中のフィラメント（導電パス）が変化することにより、その抵抗値が変化すると考えられる。

つまり、第２の酸化物層１１２ｂに接続する第３の上部電極層１１３に、第３の下部電極層１１１を基準にして正の電圧を印加したとき、第１の抵抗変化層１１２中の酸素イオンが第２の酸化物層１１２ｂ側に引き寄せられる。これによって、第２の酸化物層１１２ｂ中に形成された微小な局所領域中で酸化反応が発生し、酸素不足度が減少する。その結果、局所領域中のフィラメントが繋がりにくくなり、抵抗値が増大すると考えられる。

逆に、第２の酸化物層１１２ｂに接続する第３の上部電極層１１３に、第３の下部電極層１１１を基準にして負の電圧を印加したとき、第２の酸化物層１１２ｂ中の酸素イオンが第１の金属酸化物側に押しやられる。これによって、第２の酸化物層１１２ｂ中に形成された微小な局所領域中で還元反応が発生し、酸素不足度が増加する。その結果、局所領域中のフィラメントが繋がりやすくなり、抵抗値が減少すると考えられる。

酸素不足度がより小さい第２の酸化物層１１２ｂに接続されている第３の上部電極層１１３は、例えば、白金（Ｐｔ）、イリジウム（Ｉｒ）、パラジウム（Ｐｄ）など、第２の金属酸化物を構成する金属及び第１電極を構成する材料と比べて標準電極電位が、より高い材料で構成する。また、酸素不足度がより高い第１の酸化物層１１２ａに接続されている第３の下部電極層１１１は、例えば、タングステン（Ｗ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）など、第１の金属酸化物を構成する金属と比べて標準電極電位が、より低い材料で構成してもよい。標準電極電位は、その値が高いほど酸化しにくい特性を表す。

すなわち、第３の上部電極層１１３の標準電極電位Ｖ２、第２の金属酸化物を構成する金属の標準電極電位Ｖｒ２、第１の金属酸化物を構成する金属の標準電極電位Ｖｒ１、第３の下部電極層１１１の標準電極電位Ｖ１との間には、Ｖｒ２＜Ｖ２、かつＶ１＜Ｖ２なる関係を満足してもよい。さらには、Ｖ２＞Ｖｒ２で、Ｖｒ１≧Ｖ１の関係を満足してもよい。

上記の構成とすることにより、第３の上部電極層１１３と第２の酸化物層１１２ｂの界面近傍の第２の金属酸化物中において、選択的に酸化還元反応が発生し、安定した抵抗変化現象が起きる。

なお、第２の酸化物層１１２ｂがいずれの材料で構成される場合でも、製造直後の状態から抵抗変化素子を安定に抵抗変化できる状態にするため、初期ブレイクが必要な場合がある。初期ブレイクは、製造直後の第２の酸化物層１１２ｂの抵抗値が、通常、抵抗変化する場合の高抵抗状態より大きい場合、第２の酸化物層１１２ｂの一部により低抵抗な部分（フィラメント）を形成するために通常１回行う。第２の酸化物層１１２ｂの膜厚が大きくなると、初期ブレイクに必要な電圧は高くなる。つまり、第２の酸化物層１１２ｂの膜厚が上記の厚さより大きくなることは、第１の抵抗変化素子１４１と直列に接続された例えばダイオードなどの第１の電流制御素子１４２を破壊することにつながる懸念がある。一方、第２の酸化物層１１２ｂがいずれの材料で構成される場合でも、第２の酸化物層１１２ｂの酸素不足度をより小さく設計することにより、第２の酸化物層１１２ｂが接している電極との界面近傍に電圧がかかりやすくなり、低い電圧で初期ブレイクができるようになる。つまり、第２の酸化物層１１２ｂの酸素不足度を小さく設計することで、酸化・還元による抵抗変化を発現しやすくして、これにより低電圧での初期ブレイクが可能な良好なメモリセル特性を得ることができる。

以上のように第１の抵抗変化素子１４１は構成される。

第３の層間絶縁層１１６は、第１の抵抗変化素子１４１と第１の電流制御素子１４２とを覆い、第２の層間絶縁層１０５上に形成されている。また、第１のライナー層１０４、第２の層間絶縁層１０５及び第３の層間絶縁層１１６中にはコンタクトホール１１８ｂが形成され、第３の層間絶縁層１１６中には配線溝が形成されている。そして、コンタクトホール１１８ｂ内にはプラグ１０７ｂが埋め込み形成され、配線溝内には第２の配線１１９が埋め込み形成されている。

第３のバリアメタル層１１７は、コンタクトホール１１８ｂ及び配線溝内に形成される。第３のバリアメタル層１１７は、例えば厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

第２の配線１１９は、第３の層間絶縁層１１６中の配線溝内に形成され、第１の抵抗変化素子１４１の上部すなわち第１の抵抗変化素子１４１を構成する第３の上部電極層１１３と接続される。また、第２の配線１１９は、コンタクトホール１１８ｂ内のプラグ１０７ｂと接続されることで、メモリセルアレイ１０の周辺配線用の第１の配線１０３とも接続されている。

以上のようにメモリセルアレイ１０は構成される。

図４は、本実施の形態に係るパラメータ発生回路２０の構成例を示す断面図である。なお、図４は、図２中のＣ−Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図である。

このパラメータ発生回路２０は、複数の評価セル２１が集積されて構成され、複数の第３の配線２０３と、複数の第４の配線２１９と、複数の第２の電流制御素子２４２と、複数の第２の抵抗変化素子２４１とを備える。

複数の第３の配線２０３は、トランジスタなどが形成されている基板１００上に形成されている。複数の第３の配線２０３は、互いに平行してストライプ形状に形成される。複数の第４の配線２１９は、互いに平行してストライプ形状に形成される。複数の第３の配線２０３と、複数の第４の配線２１９とが交差する位置に、導電性短絡層１５１を側面に有する第２の抵抗変化素子２４１及びそれと直列に接続された第２の電流制御素子２４２で構成される評価セル２１が形成されている。第３の配線２０３及び第４の配線２１９は、評価セル２１、センスアンプ及び電源等に接続されている。

以下、パラメータ発生回路２０のより具体的な構成について説明する。

図３Ｃ及び図４に示すように、パラメータ発生回路２０は、基板１００上に形成され、第１の層間絶縁層１０１と、第１のバリアメタル層２０２と、第３の配線２０３と、第１のライナー層１０４と、第２の層間絶縁層１０５と、第２のバリアメタル層２０６と、プラグ２０７ａ及び２０７ｂと、第２の抵抗変化素子２４１と、第２の抵抗変化素子２４１の側面の導電性短絡層１５１と、第２の電流制御素子２４２と、第３の層間絶縁層１１６と、第３のバリアメタル層２１７と、コンタクトホール２１８ａ及び２１８ｂと、第４の配線２１９と、第２のライナー層１２０とを備える。

第１のバリアメタル層２０２は、第１の層間絶縁層１０１に第３の配線２０３を埋め込むために形成された配線溝内に形成されている。この第１のバリアメタル層２０２は、例えば、厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

第３の配線２０３は、第１の層間絶縁層１０１中に形成され、例えば銅等で構成される。具体的には、第３の配線２０３は、第１の層間絶縁層１０１の配線溝内に形成されている第１のバリアメタル層２０２上に、この配線溝が第３の配線２０３及び第１のバリアメタル層２０２で全て充填されるように形成される。

第１のライナー層１０４は、第３の配線２０３を含む第１の層間絶縁層１０１上に形成される。第１のライナー層１０４及び第２の層間絶縁層１０５は、内部にコンタクトホール２１８ａを有している。

第２のバリアメタル層２０６は、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成され、具体的には、第１のライナー層１０４及び第２の層間絶縁層１０５に形成されるコンタクトホール２１８ａ内に形成される。第２のバリアメタル層２０６は、例えば厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

プラグ２０７ａは、第１のライナー層１０４及び第２の層間絶縁層１０５中のコンタクトホール２１８ａ中に形成され、第３の配線２０３と電気的に接続される。具体的には、プラグ２０７ａは、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されているコンタクトホール２１８ａ中の第２のバリアメタル層２０６上に形成され、第３の配線２０３と電気的に接続される。このプラグ２０７ａは、例えば、直径５０ｎｍ以上２００ｎｍ以下で形成される。

プラグ２０７ｂは、第１のライナー層１０４及び第２の層間絶縁層１０５中のコンタクトホール２１８ｂ中に形成され、第３の配線２０３と電気的に接続される。具体的には、プラグ２０７ｂは、第１のライナー層１０４及び第２の層間絶縁層１０５中に形成されているコンタクトホール２１８ｂ中の第３のバリアメタル層２１７上に形成され、第３の配線２０３と電気的に接続される。このプラグ２０７ｂは、例えば、直径５０ｎｍ以上２００ｎｍ以下で形成される。

第２の電流制御素子２４２は、ＭＳＭダイオード等であり、第２の層間絶縁層１０５上に形成され、プラグ２０７ａと電気的かつ物理的に接続されている。この第２の電流制御素子２４２は、第２の下部電極層２０８と、第２の電流制御層２０９と、第２の上部電極層２１０とで構成される。

第２の下部電極層２０８は、基板１００上（具体的には、第２の層間絶縁層１０５上）に形成され、例えばタンタル窒化物で構成される。第２の電流制御層２０９は、第２の下部電極層２０８上に形成され、例えば窒素不足型シリコン窒化物で構成される。第２の上部電極層２１０は、第２の電流制御層２０９上に形成され、例えばタンタル窒化物で構成される。

評価セル２１を構成する第２の抵抗変化素子２４１は、メモリセル１１を構成する第１の抵抗変化素子１４１と同様で、第２の電流制御素子２４２上に第２の電流制御素子２４２と直列に接続するように形成される。この第２の抵抗変化素子２４１は、第４の下部電極層２１１と、第２の抵抗変化層２１２と、第４の上部電極層２１３とで構成される。

第２の抵抗変化層２１２は、第４の下部電極層２１１上に形成され、金属酸化物で構成される。この第２の抵抗変化層２１２は、低酸素不足度層（第２の酸化物層２１２ｂ、高抵抗層）と高酸素不足度層（第１の酸化物層２１２ａ、低抵抗層）の積層構造で構成される。

第４の下部電極層２１１は、第２の上部電極層２１０上に形成される。第４の上部電極層２１３は、第２の抵抗変化層２１２上に形成される。

なお、第２の抵抗変化素子２４１は第１の抵抗変化素子１４１と同じ形態である。つまり、第４の下部電極層２１１と第２の抵抗変化層２１２と第４の上部電極層２１３とは、それぞれ第３の下部電極層１１１と第１の抵抗変化層１１２と第３の上部電極層１１３と同じ形態であり、同じ材料、同じ組成、同じ膜厚で構成される。

第３の層間絶縁層１１６は、第２の電流制御素子２４２を覆い、第２の層間絶縁層１０５上に形成されている。また、第１のライナー層１０４、第２の層間絶縁層１０５及び第３の層間絶縁層１１６中にはコンタクトホール２１８ｂが形成され、第３の層間絶縁層１１６中には配線溝が形成されている。そして、コンタクトホール２１８ｂ内にはプラグ２０７ｂが埋め込み形成され、配線溝内には第４の配線２１９が埋め込み形成されている。

第３のバリアメタル層２１７は、コンタクトホール２１８ｂ及び配線溝内に形成される。第３のバリアメタル層２１７は、例えば厚さ５ｎｍ以上４０ｎｍ以下のタンタル窒化物と、厚さ５ｎｍ以上４０ｎｍ以下のタンタルとが順に堆積されて構成される。

導電性短絡層１５１は、第４の配線２１９の一部として、第３の層間絶縁層１１６中の配線溝内に形成され、評価セル２１の第２の抵抗変化素子２４１を覆い、第２の抵抗変化素子２４１の下部すなわち第２の抵抗変化素子２４１を構成する第４の下部電極層２１１と接続される。つまり、導電性短絡層１５１は、第２の抵抗変化素子２４１を構成する、第４の下部電極層２１１と、第２の抵抗変化層２１２と、第４の上部電極層２１３との側面（両端）に接している。したがって、第４の配線２１９と第２の電流制御素子２４２とは、第２の抵抗変化層２１２を介さずに電気的に接続される。なお、第４の配線２１９を導電性短絡層１５１として機能させる場合、典型的には、導電性短絡層１５１が複数の評価セル２１に跨って配置される。別の言い方をすると、複数の評価セル２１で導電性短絡層１５１が兼用される。この場合、導電性短絡層１５１の形状は、基板１００の上面（主面）に垂直な方向から見て（基板１００の上面に垂直な方向から見て基板１００に転写された）、図２に示すｘ方向の幅は第４の配線２１９の配線幅（図２のＦ）に対応し、ｙ方向の幅は配線長（図２のＧ）に対応する。この場合、導電性短絡層１５１の形状は、ｘ方向の最大幅よりも、ｙ方向の最大幅の方が大きい。

第４の配線２１９は、コンタクトホール２１８ｂ内のプラグ２０７ｂと接続されることで、第３の配線２０３とも接続されている。

評価セル２１は、図３Ａ及び図３Ｂに示すメモリセル１１に対して、実質的に、第２の抵抗変化素子２４１の側面に導電性短絡層１５１をさらに備えた構成である。つまり、評価セル２１は、電気的に第２の抵抗変化層２１２の抵抗値を介さずに、第２の電流制御素子２４２の特性を検出することが可能な構成である。

メモリセルアレイ１０では、第１の抵抗変化素子１４１と、第１の電流制御素子１４２とからメモリセル１１が構成されているが、パラメータ発生回路２０では、第１の電流制御素子１４２と同じ構成である第２の電流制御素子２４２と、第１の抵抗変化素子１４１と同じ構成である第２の抵抗変化素子２４１と、第２の抵抗変化素子２４１の側面に形成された導電性短絡層１５１とから評価セル２１が構成されている。

評価セル２１を構成する第２の電流制御素子２４２とメモリセル１１を構成する第１の電流制御素子１４２とは同一プロセスで形成されるため、第２の電流制御素子２４２の各層は第１の電流制御素子１４２の各層に対し同層かつ同じ形態（材料、膜厚、組成及び熱履歴等）で形成されている。なお、第２の電流制御素子２４２及び第１の電流制御素子１４２が異なるプロセスで形成された場合、いずれかの素子の下地に段差が生じる。また、同層とは基板１００からの高さが同じ状態で基板１００の主面と平行な水平方向に並んでいることをいう。

具体的に、第２の下部電極層２０８が第１の電流制御素子１４２の第１の下部電極層１０８と同層で同じ材料及び膜厚で形成され、第２の電流制御層２０９が第１の電流制御素子１４２の第１の電流制御層１０９と同層で同じ材料及び膜厚で形成され、第２の上部電極層２１０が第１の電流制御素子１４２の第１の上部電極層１１０と同層で同じ材料及び膜厚で形成されている。これにより、第１の電流制御素子１４２と第２の電流制御素子２４２とは同じ電流制御特性を有する。そのため、評価セル２１の第２の電流制御素子２４２の電流制御特性を検出することで、メモリセル１１の第１の電流制御素子１４２の電流制御特性を把握することができる。

例えば、金属酸化物としてタンタル酸化物を用いた場合は、メモリセル１１では酸素含有率は６７．７ａｔｍ％以上７１．４ａｔｍ％以下である高濃度酸素含有層である第２の酸化物層１１２ｂ（ＴａＯ_ｙ）（２．１≦ｙ≦２．５）が第１の抵抗変化層１１２に含まれている。従って、第１の抵抗変化素子１４１の初期抵抗値（第１の抵抗変化素子１４１が超高抵抗状態にあるときの抵抗値）は１０ＭΩ以上となり、通常のメモリセル１１を用いて第１の電流制御素子１４２の電流制御特性を直接検出するのは困難である。しかし、第１の電流制御素子１４２と同等の特性を有する評価セル２１をパラメータ発生回路２０に備えさせ、導電性短絡層１５１により第２の抵抗変化素子２４１を無効化することで、第１の電流制御素子１４２の電流制御特性を評価することが容易にできる。

以上のように、本実施の形態の不揮発性記憶装置によれば、パラメータ発生回路２０がメモリセル１１の第１の電流制御素子１４２と同等の電流密度の電圧特性を有する第２の電流制御素子２４２を備える。第２の抵抗変化素子２４１は第１の抵抗変化素子１４１と同様の形態を有するが、導電性短絡層１５１により第２の抵抗変化素子２４１の第４の上部電極層２１３と第４の下部電極層２１１とは短絡されている。よって、第２の抵抗変化素子２４１に高抵抗な第２の抵抗変化層２１２が含まれていても、電気的に高抵抗な第２の抵抗変化層２１２を介さずに、第２の電流制御素子２４２の非線型電流制御特性を検出し、結果として第１の電流制御素子１４２の非線型電流制御特性を評価することができる。そのため、第１の電流制御素子１４２の非線形電流制御特性を直接検出しなくても、第２の電流制御素子２４２の非線形電流制御特性を検出することにより、第１の電流制御素子１４２の非線形電流制御特性を評価できる。従って、パラメータ発生回路２０がメモリセル１１に印加する電圧を発生させる場合、例えば第２の電流制御素子２４２の電流制御特性を検出し、それをメモリセルアレイ１０の制御回路に出力して最適な書き込み電圧に補償することができるため、誤動作やばらつきの少ない安定した不揮発性記憶装置を実現することができる。

例えば、パラメータ発生回路２０は、評価セル２１、センス回路、電源回路、制御回路等で構成され、第２の電流制御素子２４２の順方向閾値電圧Ｖｆ、オン電流及びオフ電流を検出し、メモリセルアレイ１０の制御回路に出力する。メモリセルアレイ１０の制御回路は、検出結果に基づいてメモリセルアレイ１０の内部電圧生成回路でオフセット電圧を生成し、メモリセル１１への書き込み電圧、読み出し電圧及び初期ブレイク電圧等を最適化してメモリセル１１に印加する。このような印加電圧の最適化は、不揮発性記憶装置の出荷前の検査時に行われてもよいし、出荷後の動作時に定期的に行われてもよいし、またその両方で行われてもよい。定期的に行うことにより、不揮発性記憶装置の経時変化に対応することができる。また、パラメータ発生回路２０は、複数の評価セル２１を有し、複数の評価セル２１による検出結果を平均した結果を用いてオフセット電圧を生成することにより、最適化の精度を向上させることもできる。

なお、評価セル２１の評価は、第４の配線２１９及び第３の配線２０３を外部端子と接続し、この外部端子と不揮発性記憶装置の外部のテスト回路とを接続することにより、外部のテスト回路により行われてもよい。

次に、上述した不揮発性記憶装置の製造方法、具体的にはメモリセルアレイ１０及びパラメータ発生回路２０の製造方法の一例について説明する。

図５Ａ〜図５Ｉは、本実施の形態に係るメモリセルアレイ１０（メモリセル１１とその配線部）及びパラメータ発生回路２０（評価セル２１とその配線部）の製造方法の一例について説明するための断面図である。なお、典型的には、基板１００上には多数のメモリセル１１及び評価セル２１が形成されるが、図面の簡略化のため、図５Ａ〜図５Ｉではメモリセル１１を２個形成し、評価セル２１を１個形成する場合を示している。また、理解しやすいように、構成の一部を拡大して示している。なお、本願図面において、本実施形態を説明する図面に限らず、他の実施形態を説明する図面においても、同様の簡略化を行なう場合がある。

本実施の形態の不揮発性記憶装置の製造方法は、第１の電流制御素子１４２と第１の抵抗変化素子１４１とから構成され、それらが直列に接続された積層型構造を持つメモリセル１１を複数有するメモリセルアレイ１０と、第１の電流制御素子１４２の電流制御特性を評価（モニタ）するための、第２の電流制御素子２４２と第２の抵抗変化素子２４１とから構成される評価セル２１を有し、メモリセルアレイ１０と電気的に接続され、メモリセル１１を動作させるパラメータ発生回路２０とを備える不揮発性記憶装置の製造方法であり、第１の電流制御素子１４２、第１の抵抗変化素子１４１、第２の電流制御素子２４２及び第２の抵抗変化素子２４１を形成する素子形成工程を含む。素子形成工程では、第４の下部電極層２１１と、第４の下部電極層２１１上に形成された第２の抵抗変化層２１２と、第２の抵抗変化層２１２上に形成された第４の上部電極層２１３とを有する第２の抵抗変化素子２４１を形成し、第２の抵抗変化素子２４１の側面に、第４の上部電極層２１３と第４の下部電極層２１１とを短絡させる導電性短絡層１５１を形成する。

第１の電流制御素子１４２と第１の抵抗変化素子１４１とは、同一のマスクで形成され、第２の電流制御素子２４２と第２の抵抗変化素子２４１とは、同一のマスクで形成され、第２の電流制御素子２４２と第１の電流制御素子１４２とは、同時に形成される。

素子形成工程は、基板１００上に第１の導電層３０８を形成する工程と、第１の導電層３０８上に電流制御層３０９を形成する工程と、電流制御層３０９上に第２の導電層３１０を形成する工程と、第２の導電層３１０上に第３の導電層３１１を形成する工程と、第３の導電層３１１上に抵抗変化層３１２を形成する工程と、抵抗変化層３１２上に第４の導電層３１３を形成する工程と、第４の導電層３１３をパターニングして第３の上部電極層１１３と第４の上部電極層２１３とを形成する工程と、抵抗変化層３１２をパターニングして第１の抵抗変化層１１２と第２の抵抗変化層２１２とを形成する工程と、第３の導電層３１１をパターニングして第３の下部電極層１１１と第４の下部電極層２１１とを形成する工程と、第２の導電層３１０をパターニングして第１の上部電極層１１０と第２の上部電極層２１０とを形成する工程と、電流制御層３０９をパターニングして第１の電流制御層１０９と第２の電流制御層２０９とを形成する工程と、第１の導電層３０８をパターニングして第１の下部電極層１０８と第２の下部電極層２０８とを形成する工程と、導電性短絡層１５１を形成する工程とを有する。

素子形成工程は、第４の導電層３１３、抵抗変化層３１２及び第３の導電層３１１をパターニングすることで第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１を形成した後、第２の導電層３１０、電流制御層３０９及び第１の導電層３０８をパターニングして分離することで、メモリセル１１を構成する第１の抵抗変化素子１４１の下方に接するように形成された第１の電流制御素子１４２と、評価セル２１を構成する第２の抵抗変化素子２４１の下方に接するように形成された第２の電流制御素子２４２とを同時に形成する工程と、メモリセル１１と電気的に接続された第２の配線１１９と、評価セル２１と電気的に接続された第４の配線２１９とを形成する工程とを含み、パターニングにより各素子を形成する工程では、メモリセル１１を構成する第１の抵抗変化素子１４１の形成のためのパターニングと、第１の電流制御素子１４２の形成のためのパターニングとで同一のハードマスク層１２５が用いられ、評価セル２１を構成する第２の抵抗変化素子２４１の形成のためのパターニングと、第２の電流制御素子２４２の形成のためのパターニングとで同一のハードマスク層１２５が用いられ、評価セル２１を構成する第２の抵抗変化素子２４１の側面に導電性短絡層１５１を形成する。

第２の配線１１９と第４の配線２１９とを形成する工程では、メモリセル１１と評価セル２１を覆うように第３の層間絶縁層１１６を形成する工程と、第３の層間絶縁層１１６に第２の配線１１９の配線パターンを形成するための配線溝１１９ａを形成する工程と、第３の層間絶縁層１１６に第４の配線２１９の配線パターンを形成するための配線溝２１９ａを形成する工程と、配線溝１１９ａ及び配線溝２１９ａに導電体を埋め込み、第２の配線１１９及び第４の配線２１９の配線パターンを形成する工程と含み、配線溝２１９ａを形成する工程で、評価セル２１を構成する第２の抵抗変化素子２４１の少なくとも一部の側面を露出させる。

抵抗変化層３１２は、金属酸化物で構成される。この金属酸化物は低酸素不足度層と高酸素不足度層との２層を少なくとも含んでいる。素子形成工程は、第３の導電層３１１上に酸素不足型の第１の金属酸化物を含む第１の酸化物層３１２ａを形成した後、第１の酸化物層３１２ａ上に第１の金属酸化物より酸素不足度が小さく、かつ抵抗値が高い第２の金属酸化物を含む第２の酸化物層３１２ｂを形成する工程を有している。

導電性短絡層１５１を形成する工程では、第４の上部電極層２１３と接続された第４の配線２１９を形成し、第４の配線２１９の一部を導電性短絡層１５１とする。

以下、本実施の形態に係る不揮発性記憶装置の製造方法の一例について詳細に説明する。

はじめに、図５Ａに示すように、トランジスタなどがあらかじめ形成されている半導体から構成される基板１００上に第１の配線１０３及び第３の配線２０３を形成し、形成した第１の配線１０３及び第３の配線２０３上に第１の配線１０３及び第３の配線２０３と接続されるプラグ１０７ａ及び２０７ａを形成する。

具体的には、基板１００上に、プラズマＣＶＤ等を用いてシリコン酸化物で構成される第１の層間絶縁層１０１を形成する。続いて、形成した第１の層間絶縁層１０１に第１の配線１０３及び第３の配線２０３を埋め込み形成するための配線溝をフォトリソグラフィー及びドライエッチングにより形成する。続いて、形成したこの配線溝内にタンタル窒化物（５ｎｍ以上４０ｎｍ以下）及びタンタル（５ｎｍ以上４０ｎｍ以下）で構成される第１のバリアメタル層１０２及び２０２と、配線材料の銅（５０ｎｍ以上３００ｎｍ以下）を、スパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることで、配線溝を全て配線材料の銅と第１のバリアメタル層１０２及び２０２とで充填する。続いて、堆積した銅のうち表面の余分な銅及び余分な第１のバリアメタル層１０２及び２０２をＣＭＰ法によって除去することにより、表面が平坦で第１の層間絶縁層１０１の表面と面一な第１の配線１０３及び第３の配線２０３を形成する。続いて、第１の層間絶縁層１０１並びに第１の配線１０３及び第３の配線２０３上に、プラズマＣＶＤ等を用いてシリコン窒化物を３０ｎｍ以上２００ｎｍ以下程度堆積させ、第１の層間絶縁層１０１並びに第１の配線１０３及び第３の配線２０３上を覆うように第１のライナー層１０４を形成する。続いて、形成された第１のライナー層１０４上に第２の層間絶縁層１０５をさらに堆積させる。ここで、必要であればＣＭＰ法により表面の段差緩和を行う。続いて、フォトリソグラフィー及びドライエッチングにより第１の配線１０３上の所定の位置に、第１の配線１０３に接続するプラグ１０７ａを埋め込み形成するためのコンタクトホール１１８ａを形成する。同様に、第３の配線２０３上の所定の位置に、第３の配線２０３に接続するプラグ２０７ａを埋め込み形成するためのコンタクトホール２１８ａを形成する。続いて、形成されたコンタクトホール１１８ａ及び２１８ａを含む第２の層間絶縁層１０５上に、タンタル窒化物（膜厚は５ｎｍ以上４０ｎｍ以下）及びタンタル（膜厚は５ｎｍ以上４０ｎｍ以下）で構成される第２のバリアメタル層１０６及び２０６と、配線材料の銅（膜厚は５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積させる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることで、コンタクトホール１１８ａ及び２１８ａを全て第２のバリアメタル層１０６及び２０６と銅とで充填する。続いて、ＣＭＰ法によって表面の余分な銅及び余分な第２のバリアメタル層１０６及び２０６を除去することにより、表面が平坦で第２の層間絶縁層１０５の表面と面一なプラグ１０７ａ及び２０７ａを形成する。

次に、図５Ｂに示すように、プラグ１０７ａ及び２０７ａを含む第２の層間絶縁層１０５上に、タンタル窒化物で構成される第１の導電層３０８（膜厚は２０ｎｍ）と、窒素不足型のシリコン窒化物で構成される電流制御層３０９（膜厚は２０ｎｍ）と、タンタル窒化物で構成される第２の導電層３１０（膜厚は３０ｎｍ）とを順にスパッタ法等を用いて堆積する。続いて、堆積された第２の導電層３１０上に、タンタル窒化物で構成される第３の導電層３１１（膜厚は３０ｎｍ）と、第１の酸化物層３１２ａと、第２の酸化物層３１２ｂと、イリジウムを含む第４の導電層３１３（膜厚は８０ｎｍ）とを順にスパッタ法等を用いて堆積する。その後、ドライエッチング時のハードマスクとして、導電性の層であって、チタン窒化物及びチタン−アルミニウム窒化物のいずれか（例えばチタン−アルミニウム窒化物）で構成されるハードマスク層３２５（膜厚は１００ｎｍ）を、スパッタ法等を用いて堆積する。

ここで、第１の酸化物層３１２ａ及び第２の酸化物層３１２ｂは、高酸素不足度層（第１の酸化物層３１２ａ）としてＴａＯ_ｘ（０＜ｘ＜２．５）を５０ｎｍ堆積した後、堆積した高酸素不足度層（第１の酸化物層３１２ａ）のＴａＯ_ｘの上にＴａＯ_ｘよりも酸素不足度が小さい低酸素不足度層（第２の酸化物層３１２ｂ）のＴａＯ_ｙ（ここでｘ＜ｙ）を５ｎｍ堆積して形成する。このとき、第１の酸化物層３１２ａ及び第２の酸化物層３１２ｂは、ＴａＯ_ｘを５０ｎｍ堆積した後に、ＴａＯ_ｘの上面を酸素雰囲気中のプラズマ酸化により酸化処理して、高酸素不足度層（第１の酸化物層３１２ａ）のＴａＯ_ｘの上にＴａＯ_ｘより酸素不足度が小さい低酸素不足度層（第２の酸化物層３１２ｂ）のＴａＯ_ｙ（ここでｘ＜ｙ）を５ｎｍ堆積することにより形成してもよい。なお、酸化処理の方法は、プラズマ酸化に限られることはなく、例えば、酸素雰囲気中の熱処理など表面を酸化させる効果のある処理であってもよい。また、高酸素不足度層（第１の酸化物層３１２ａ）のＴａＯ_ｘは５０ｎｍ堆積するのに限らず、高酸素不足度層（第１の酸化物層３１２ａ）のＴａＯ_ｘを４５ｎｍ堆積し、その後に、酸化処理を行うことに代えて、低酸素不足度層（第２の酸化物層３１２ｂ）としてＴａＯ_ｙ（ここでｘ＜ｙ）を５ｎｍ堆積するとしてもよい。また、低酸素不足度層（第２の酸化物層３１２ｂ）としてＴａＯ_ｙに代えて、低酸素不足度のチタン酸化物を５ｎｍ堆積してもよい。

次に、図５Ｃに示すように、第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１を形成するための第１のレジストマスクパターン１３１ａを、フォトリソグラフィーを用いてハードマスク層３２５上に形成する。

次に、図５Ｄに示すように、第１のレジストマスクパターン１３１ａを用いてハードマスク層３２５をパターニングし、ハードマスク層１２５を形成する。その後、アッシング処理により第１のレジストマスクパターン１３１ａを除去する。

次に、図５Ｅに示すようにハードマスク層１２５を用いて第４の導電層３１３、第１の酸化物層３１２ａ、第２の酸化物層３１２ｂ及び第３の導電層３１１をパターニングし、第１の抵抗変化素子１４１の第３の上部電極層１１３、第１の抵抗変化層１１２及び第３の下部電極層１１１と、第２の抵抗変化素子２４１の第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１を形成する。さらに、ハードマスク層１２５を用いて第２の導電層３１０、電流制御層３０９及び第１の導電層３０８をパターニングすることにより、第１の電流制御素子１４２の第１の上部電極層１１０、第１の電流制御層１０９及び第１の下部電極層１０８を形成する。同時に、パラメータ発生回路２０が形成される領域において、ハードマスク層１２５を用いて第２の導電層３１０、電流制御層３０９及び第１の導電層３０８をパターニングすることにより、第２の電流制御素子２４２の第２の上部電極層２１０、第２の電流制御層２０９及び第２の下部電極層２０８を形成する。その後、ハードマスク層１２５を例えばエッチングにより除去する。なお、ハードマスク層１２５は、除去しなくてもよく、必要に応じて残してもよい。これにより、メモリセル１１を構成する第１の電流制御素子１４２と同一の電流制御特性を有し、評価セル２１を構成する第２の電流制御素子２４２を第１の電流制御素子１４２と同層に形成することができる。

次に、図５Ｆ及び図５Ｇに示すように、第１の抵抗変化素子１４１、第２の抵抗変化素子２４１、第１の電流制御素子１４２及び第２の電流制御素子２４２を覆うように、第３の層間絶縁層１１６を形成する。その後、形成した第３の層間絶縁層１１６中に、第１の抵抗変化素子１４１の第３の上部電極層１１３に接続する第２の配線１１９と、評価セル２１を構成する第２の抵抗変化素子２４１の側面に接続する第４の配線２１９とを形成するための配線溝１１９ａ及び２１９ａと、コンタクトホール２１８ａ及び１１８ｂとを形成する。

具体的には、まず、図５Ｆに示すように、第１の抵抗変化素子１４１、第２の抵抗変化素子２４１、第１の電流制御素子１４２及び第２の電流制御素子２４２を覆うように、第２の配線１１９及び第４の配線２１９を埋め込み形成するための第３の層間絶縁層１１６を堆積する。続いて、図５Ｇに示すように、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１６中に、第１の抵抗変化素子１４１を構成する第３の上部電極層１１３に接続する第２の配線１１９と、評価セル２１を構成する第２の抵抗変化素子２４１の側面に接続する第４の配線２１９とを埋め込み形成するための配線溝１１９ａ及び２１９ａを形成する。このとき、配線溝２１９ａを形成するドライエッチング工程で、評価セル２１の第２の抵抗変化素子２４１を構成する第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１を露出させる。それとともに、フォトリソグラフィー及びドライエッチングにより、第１の抵抗変化素子１４１、第２の抵抗変化素子２４１、第１の電流制御素子１４２及び第２の電流制御素子２４２を設けていない所定の位置に、第１の配線１０３及び第３の配線２０３に接続するプラグ１０７ｂ及び２０７ｂを形成するためのコンタクトホール１１８ｂ及び２１８ｂを形成する。

なお、一般的には、１回目のフォトリソグラフィー及びドライエッチングにより引き出しコンタクトとしてのプラグ１０７ｂ及び２０７ｂ用のコンタクトホール１１８ｂ及び２１８ｂを先に形成し、２回目のフォトリソグラフィー及びドライエッチングにより第２の配線１１９及び第４の配線２１９用の配線溝１１９ａ及び２１９ａを形成するが、配線溝１１９ａ及び２１９ａを先に形成しても差し支えない。

次に、図５Ｈに示すように、コンタクトホール１１８ｂ及び２１８ｂ並びに配線溝１１９ａ及び２１９ａ内にタンタル窒化物（５ｎｍ以上４０ｎｍ以下）及びタンタル（５ｎｍ以上４０ｎｍ以下）で構成される第３のバリアメタル層１１７及び２１７と配線材料の銅（５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積する。ここでは、図５Ａで示した第１の配線１０３及び第３の配線２０３を埋め込み形成する工程と同様の条件を用いる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることでコンタクトホール１１８ｂ及び２１８ｂ並びに配線溝１１９ａ及び２１９ａを全て配線材料の銅と第３のバリアメタル層１１７及び２１７とで充填する。続いて、ＣＭＰ法によって堆積した銅のうち表面の余分な銅と余分な第３のバリアメタル層１１７及び２１７とを除去することにより、表面が平坦で第３の層間絶縁層１１６の表面と面一な第２の配線１１９及び第４の配線２１９を形成する。これにより、図５Ｇに示す配線溝２１９ａの形成により露出された評価セル２１つまり第２の抵抗変化素子２４１を構成する第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１の側面に、第３のバリアメタル層２１７と、配線材料の銅とが形成され、抵抗値が低い導電性短絡層１５１が形成される。これにより、第２の抵抗変化層２１２が高抵抗な状態であっても、第２の電流制御素子２４２の電流制御特性を検出することができる評価セル２１を形成することができる。

次に、図５Ｉに示すように、第２の配線１１９及び第４の配線２１９並びに第３の層間絶縁層１１６上に第２の配線１１９及び第４の配線２１９を覆うように、プラズマＣＶＤ等を用いて窒化シリコン層を３０ｎｍ以上２００ｎｍ以下、例えば５０ｎｍ程度堆積させて第２のライナー層１２０を形成する。

以上のように、本実施の形態の不揮発性記憶装置の製造方法によれば、メモリセル１１の第１の電流制御素子１４２と第２の電流制御素子２４２とは、同じ電極層、同じ電流制御層から構成されるので、同じ電流密度に対する電圧の関係つまり同じ電流制御特性を有している。そのため、第２の電流制御素子２４２の電流制御特性を検出することで、メモリセル１１の第１の電流制御素子１４２の電流制御特性を評価することができ、誤動作やばらつきの少ない安定した不揮発性記憶装置を製造することができる。

また、本実施の形態の不揮発性記憶装置の製造方法によれば、従来のＣＭＯＳプロセス等を用いる半導体プロセスで不揮発性記憶装置を製造することができる。従って、抵抗変化素子及び電流制御素子の製造においてもそれぞれに固有な特殊な半導体プロセスを使わなくてよく、微細化が進む半導体プロセスと親和性がよい製造方法を実現することができる。その結果、容易に微細化が可能で安定した製造方法を実現できる。

また、本実施の形態の不揮発性記憶装置の製造方法によれば、抵抗変化素子及び電流制御素子を構成する層を連続して形成するので、抵抗変化素子及び電流制御素子のプロセスダメージを低減し、特性のばらつきを抑えることができる。

また、第４の配線２１９と導電性短絡層１５１とを同時に形成することができ、製造工程数を低減することができる。

なお、第１の電流制御素子１４２と第２の電流制御素子２４２とは必ずしも同じ寸法でなくてもよく、第２の電流制御素子２４２の寸法が大きくてもよい。

具体的には、基板１００の上面に垂直な方向から見て、第２の電流制御素子２４２を構成し、第２の上部電極層２１０と接する第２の電流制御層２０９の面積及び第２の下部電極層２０８と接する第２の電流制御層２０９の面積が、第１の電流制御素子１４２を構成し、第１の上部電極層１１０と接する第１の電流制御層１０９の面積及び第１の下部電極層１０８と接する第１の電流制御層１０９の面積より大きくてもよい。

これにより、本実施の形態の効果に加えて、側面に印加されるプラズマダメージの影響が小さい第２の電流制御素子２４２を実現できる。プラズマダメージの影響を低減して非線型電流制御特性を正確に検出することができ、第１の電流制御層１０９の変化（例えば、周辺温度による特性変化や繰り返し動作による特性劣化など）を正確に検出ことができ、電流制御特性の誤差を低減できる。つまり、第２の電流制御素子２４２の側面にエッチングダメージが印加されても、エッチングダメージの影響のない第２の上部電極層２１０と第２の電流制御層２０９とが接する界面と、第２の下部電極層２０８と第２の電流制御層２０９とが接する界面とを含む領域を大きくすることができ、安定した電流制御特性を検出することができる。

このとき、メモリセル１１の第１の電流制御素子１４２と、評価セル２１の第２の電流制御素子２４２とは、同じ電極層、同じ電流制御層から構成されるので、電流密度に対する電圧の関係が同じである。これにより、第１の電流制御素子１４２の面積と第２の電流制御素子２４２の面積とが異なっていても、設計時における寸法が明らかであるので、面積等で検出される電流値を補正することにより、第２の電流制御素子２４２の電流制御特性を検出することで、第１の電流制御素子１４２の電流制御特性を評価することができる。

具体的な製造方法として、図５Ｃ及び図５Ｄに示す工程において、メモリセル１１を構成する第１の抵抗変化素子１４１と第１の電流制御素子１４２とをパターニングするハードマスク層１２５をパターニングする第１のレジストマスクパターン１３１ａより、評価セル２１を構成する第２の抵抗変化素子２４１と第２の電流制御素子２４２とをパターニングするハードマスク層１２５をパターニングする第１のレジストマスクパターン１３１ａを大きくすることが考えられる。それぞれの素子を形成する異なる寸法の第１のレジストマスクパターン１３１ａを用いることにより、図５Ｄで示す工程において、メモリセルアレイ１０とパラメータ発生回路２０とで寸法の異なるハードマスク層１２５がそれぞれ形成される。図５Ｅで示す工程において、寸法が異なる第１の電流制御素子１４２と第２の電流制御素子２４２とが形成され、大きい第１のレジストマスクパターン１３１ａを用いた第２の電流制御素子２４２の方が大きい面積で形成される。

また、本実施の形態では、メモリセルアレイ１０が１層であり、互いに平行に配置されたストライプ状の複数の第１の配線１０３と、第１の配線１０３に交差するように第３の層間絶縁層１１６中に互いに平行に配置されたストライプ状の複数の第２の配線１１９と、第１の配線１０３と第２の配線１１９との各交差部に位置する第３の層間絶縁層１１６内に配置され、第１の抵抗変化素子１４１と第１の電流制御素子１４２とから構成される複数のメモリセル１１とを有する構成であるとした。しかし、これに限られず、例えば基板１００上に、メモリセルアレイ１０が繰り返し積層され、多層化（複数層に形成）された不揮発性記憶装置としてもよい。このとき、パラメータ発生回路２０は、必ずしもメモリセルアレイ１０の層毎に必ず形成されている必要はなく、メモリセルアレイ１０が形成されている層の少なくとも１層に形成されていればよい。これにより、パラメータ発生回路２０は、少なくとも非線形電流制御特性の周辺温度による変化を検出することが可能であり、温度補償が可能な制御回路として機能することができる。

（実施の形態１の変形例１）
次に、本発明の実施の形態１における変形例１について説明する。

図６は本変形例に係る不揮発性記憶装置の一部の構成例を示す平面図である。図７は本変形例に係るパラメータ発生回路２０の構成例を示す断面図である。図８は本変形例に係る不揮発性記憶装置の構成例を示す断面図である。なお、図７は図６中のＣ−Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図８は図６中のＤ−Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図である。

本変形例の不揮発性記憶装置は、パラメータ発生回路２０の導電性短絡層１５１が第４の配線２１９と第４の上部電極層２１３との間に配置された評価セル２１のプラグ（コンタクトプラグ）３０７ｂ及び第３のバリアメタル層２１７の一部（第２の抵抗変化素子２４１の側面つまり第４の上部電極層２１３及び第４の下部電極層２１１の側面と接する部分を含む側方に位置する部分）から構成されている点で実施の形態１の不揮発性記憶装置と異なる。具体的に、図７に示す評価セル２１は、図３Ｃ及び図４に示す評価セル２１に対して、第２の抵抗変化素子２４１の側面に形成される導電性短絡層１５１が、第４の配線２１９と評価セル２１とを電気的に接続するプラグ３０７ｂ及び第３のバリアメタル層２１７の一部から構成される点で異なる。

なお、コンタクトホール３１８ａ内に第３のバリアメタル層１１７が設けられずに第３のバリアメタル層１１７がプラグ３０７ａに置き換えられ、コンタクトホール３１８ｂ内に第３のバリアメタル層２１７が設けられずに第３のバリアメタル層２１７がプラグ３０７ｂに置き換えられてもよい。本変形例の図６〜図９Ｃの説明においては、コンタクトホール３１８ａ内の第３のバリアメタル層１１７がプラグ３０７ａの一部であり、コンタクトホール３１８ｂ内の第３のバリアメタル層２１７がプラグ３０７ｂの一部であるとして説明する。この場合、導電性短絡層１５１は、プラグ３０７ｂの一部（第２の抵抗変化素子２４１の側面つまり第４の上部電極層２１３及び第４の下部電極層２１１の側面と接する部分を含む側方に位置する部分）から構成される。

以下、実施の形態１の不揮発性記憶装置と異なる点を中心に説明する。

第２の配線１１９と第３の上部電極層１１３との間には、メモリセル１１のプラグ３０７ａが配置され、メモリセル１１のプラグ３０７ａは、第３の下部電極層１１１及び第１の上部電極層１１０と接していない。基板１００の上面に垂直な方向から見て、メモリセル１１のプラグ３０７ａの輪郭の全部が第１の抵抗変化層１１２の輪郭よりも内側に存在する。一方、基板１００の上面に垂直な方向から見て、評価セル２１のプラグ３０７ｂつまり導電性短絡層１５１の輪郭の一部が第２の抵抗変化層２１２の輪郭よりも外側に存在し、他部が第２の抵抗変化層２１２の輪郭よりも内側に存在する。

基板１００の上面に垂直な方向から見て、メモリセル１１のプラグ３０７ａの底面の面積は、第１の抵抗変化層１１２の面積よりも小さい。

プラグ３０７ａ及び３０７ｂは第１の抵抗変化素子１４１（第３の上部電極層１１３）及び第２の抵抗変化素子２４１（第４の上部電極層２１３）と接する位置が異なる。

基板１００の上面に垂直な方向から見て、導電性短絡層１５１の中心位置と、評価セル２１を構成する第２の抵抗変化素子２４１の第２の抵抗変化層２１２の中心位置とが異なる。

導電性短絡層１５１は、基板１００の上面に垂直な方向から見て、ｘ方向の最大幅とｙ方向の最大幅とが同じ形状、例えば円形状である。

プラグ３０７ｂの下部を導電性短絡層１５１として機能させる場合、典型的には、導電性短絡層１５１は評価セル２１毎に個別に設けられることとなる。

第２の電流制御素子２４２は、第２の下部電極層２０８と、第２の電流制御層２０９と、第２の上部電極層２１０とで構成され、第２の電流制御素子２４２の構成は図３Ｃ及び図４の評価セル２１と図７の評価セル２１とで同様である。

以上のように本変形例の不揮発性記憶装置によれば、実施の形態１と同様の効果が得られる。

また、本変形例の不揮発性記憶装置によれば、第４の配線２１９と評価セル２１とを接続するプラグ３０７ｂを導電性短絡層１５１とすることができ、抵抗値の低い導電性短絡層１５１を実現できる。そのため、第２の電流制御素子２４２で検出される電流制御特性の誤差を低減できる。その結果、異なる不揮発性記憶装置でメモリセル１１を動作させるのにより最適な電圧を印加することができ、より不揮発性記憶装置の誤動作やばらつきを抑えることができる。

次に、本変形例の不揮発性記憶装置の製造方法の一例について説明する。

図９Ａ〜図９Ｃは、本変形例に係るメモリセルアレイ１０及びパラメータ発生回路２０の製造方法の一例について説明するための断面図である。

本変形例の不揮発性記憶装置の製造方法は、図５Ａ〜図５Ｉの不揮発性記憶装置の製造方法に対して、図５Ｇ及び図５Ｈに示す工程が異なる。つまり、本変形例の不揮発性記憶装置の製造方法は、導電性短絡層１５１を形成する工程で、第４の配線２１９と、第４の配線２１９と第４の上部電極層２１３とを接続する評価セル２１のプラグ３０７ｂとを形成し、評価セル２１のプラグ３０７ｂの一部（第４の上部電極層２１３及び第４の下部電極層２１１と接する部分）を導電性短絡層１５１とする点で実施の形態１の不揮発性記憶装置の製造方法と異なる。

以下、実施の形態１の不揮発性記憶装置の製造方法と異なる点を中心に説明する。

まず、実施の形態１で説明した図５Ａ〜図５Ｆに示す工程を経た後、図９Ａに示すように、第１の抵抗変化素子１４１の第３の上部電極層１１３に接続するプラグ３０７ａを形成するためのコンタクトホール３１８ａと、評価セル２１を構成する第２の抵抗変化素子２４１の側面に接続するプラグ３０７ｂを形成するためのコンタクトホール３１８ｂと、第２の配線１１９及び第４の配線２１９を形成するための配線溝１１９ａ及び２１９ａと、コンタクトホール２１８ａ及び１１８ｂとを形成する。ここで、コンタクトホール３１８ｂを形成するドライエッチング工程で評価セル２１を構成する第２の抵抗変化素子２４１を構成する第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１の一部（側面）を露出させる。第２の抵抗変化素子２４１の側面が露出したコンタクトホール３１８ｂには、後の図９Ｂに示す工程で、導電体が埋め込まれ、プラグ３０７ｂが形成される。

具体的に、図９Ａに示すように、第１の抵抗変化素子１４１、第２の抵抗変化素子２４１、第１の電流制御素子１４２及び第２の電流制御素子２４２を覆うように、プラグ３０７ａ及び３０７ｂ並びに第２の配線１１９及び第４の配線２１９を埋め込み形成するための第３の層間絶縁層１１６を堆積する。その後、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１６中に、第１の抵抗変化素子１４１を構成する第３の上部電極層１１３に接続するプラグ３０７ａと、評価セル２１を構成する第２の抵抗変化素子２４１の側面に接続するプラグ３０７ｂとを埋め込み形成するためのコンタクトホール３１８ａ及び３１８ｂを形成する。このとき、コンタクトホール３１８ｂを形成するドライエッチング工程で、評価セル２１を構成する第２の抵抗変化素子２４１を構成する第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１の一部を露出させる。コンタクトホール３１８ａ及び３１８ｂの形成とともに、フォトリソグラフィー及びドライエッチングにより、第２の配線１１９及び第４の配線２１９を埋め込み形成するための配線溝１１９ａ及び２１９ａを形成する。さらに、第１の抵抗変化素子１４１、第２の抵抗変化素子２４１、第１の電流制御素子１４２及び第２の電流制御素子２４２を設けていない所定の位置に、第１の配線１０３及び第３の配線２０３に接続するプラグ１０７ｂ及び２０７ｂを形成するためのコンタクトホール１１８ｂ及び２１８ｂを形成する。

次に、図９Ｂに示すように、基板１００の上面に垂直な方向から見て、評価セル２１のプラグ３０７ｂの中心位置と第２の抵抗変化層２１２の中心位置とが異なるように導電性短絡層１５１を形成する。言い換えると、基板１００の上面に垂直な方向から見て、導電性短絡層１５１の輪郭の少なくとも一部が第２の抵抗変化層２１２の輪郭よりも外側に存在するように導電性短絡層１５１を形成する。具体的に、コンタクトホール１１８ｂ及び２１８ｂ、コンタクトホール３１８ａ及び３１８ｂ並びに配線溝１１９ａ及び２１９ａ内にタンタル窒化物（５ｎｍ以上４０ｎｍ以下）及びタンタル（５ｎｍ以上４０ｎｍ以下）で構成される第３のバリアメタル層１１７及び２１７と配線材料の銅（５０ｎｍ以上３００ｎｍ以下）とをスパッタ法等を用いて堆積する。ここでは、図５Ａで示した第１の配線１０３及び第３の配線２０３を埋め込み形成する工程と同様の条件を用いる。そして、電解めっき法等により、銅をシードとして銅をさらに堆積させることでコンタクトホール１１８ｂ及び２１８ｂ、コンタクトホール３１８ａ及び３１８ｂ並びに配線溝１１９ａ及び２１９ａを全て配線材料の銅と第３のバリアメタル層１１７及び２１７とで充填する。続いて、ＣＭＰ法によって堆積した銅のうち表面の余分な銅と余分な第３のバリアメタル層１１７及び２１７とを除去することにより、表面が平坦で第３の層間絶縁層１１６の表面と面一な第２の配線１１９及び第４の配線２１９を形成する。これにより、図９Ａに示すコンタクトホール３１８ａの形成により露出された、評価セル２１の第２の抵抗変化素子２４１を構成する第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１の側面に、第３のバリアメタル層２１７と配線材料の銅とが形成され、抵抗値が低い導電性短絡層１５１が形成される。導電性短絡層１５１により、第２の抵抗変化層２１２が高抵抗な状態であっても、第２の電流制御素子２４２の電流制御特性を検出することが可能な評価セル２１を形成することができる。

次に、図９Ｃに示すように、第２の配線１１９及び第４の配線２１９並びに第３の層間絶縁層１１６上に第２の配線１１９及び第４の配線２１９を覆うように、プラズマＣＶＤ等を用いて窒化シリコン層を３０ｎｍ以上２００ｎｍ以下、例えば５０ｎｍ程度堆積させて第２のライナー層１２０を形成する。

以上のように本変形例の不揮発性記憶装置の製造方法によれば、実施の形態１と同様の効果が得られる。

また、本変形例の不揮発性記憶装置の製造方法によれば、プラグ３０７ｂと導電性短絡層１５１とを同時に形成することができ、製造工程数を低減することができる。

（実施の形態１の変形例２）
次に、本発明の実施の形態１における変形例２について説明する。

図１０は本変形例に係る不揮発性記憶装置の一部の構成例を示す平面図である。図１１は本変形例に係るパラメータ発生回路２０の構成例を示す断面図である。図１２は本変形例に係る不揮発性記憶装置の構成例を示す断面図である。なお、図１１は図１０中のＣ−Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図１２は図１０中のＤ−Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図である。

以下、説明の簡便のため、本変形例２について、実施の形態１の変形例１の不揮発性記憶装置と異なる点を中心に説明する。すなわち、本変形例における図１０〜図１２の説明のうち、変形例１の図６〜図８の説明と同様の部分については説明を省略する。

本実施例の不揮発性半導体装置は、基板１００の上面に垂直な方向から見て、評価セル２１のプラグ３０７ｂつまり導電性短絡層１５１の輪郭の全部が第２の抵抗変化層２１２の輪郭よりも外側に存在する点で、変形例１と異なる。

基板１００の上面に垂直な方向から見て、評価セル２１のプラグ３０７ｂの底面の面積（導電性短絡層１５１の面積）は、メモリセル１１のプラグ３０７ａの底面の面積より大きく、第２の抵抗変化層２１２の面積よりも大きい。基板１００の上面に垂直な方向から見て、メモリセル１１のプラグ３０７ａの底面の面積は、第１の抵抗変化層１１２の面積よりも小さい。

プラグ３０７ａ及び３０７ｂの底面は、基板１００の上面に垂直な方向から見て、その形状が略同じであるが、その大きさ及び第１の抵抗変化素子１４１（第３の上部電極層１１３）又は第２の抵抗変化素子２４１（第４の上部電極層２１３）と接する位置が異なる。

基板１００の上面に垂直な方向から見て、導電性短絡層１５１の中心位置と、評価セル２１を構成する第２の抵抗変化素子２４１の第２の抵抗変化層２１２の中心位置とが同じである。

導電性短絡層１５１は、基板１００の上面に垂直な方向から見て、ｘ方向の最大幅とｙ方向の最大幅とが同じ形状、例えば円形状となっており、第２の抵抗変化素子２４１を囲むように形成される。

以上のように本変形例の不揮発性記憶装置によれば、実施の形態１又は変形例１と同様の効果が得られる。

さらに、本変形例の不揮発性記憶装置によれば、第２の抵抗変化素子２４１の全ての側面に導電性短絡層１５１が形成されているため、導電性短絡層１５１の抵抗値をより低くすることができ、第２の電流制御素子２４２で検出される電流制御特性の誤差をより低減できる。

次に、本変形例の不揮発性記憶装置の製造方法について、変形例１の不揮発性記憶装置の製造方法と異なる点を中心に説明し、重複する点については説明を省略する場合がある。すなわち、本変形例における図１３Ａ〜図１３Ｃの説明のうち、変形例１の図９Ａ〜図９Ｃの説明と重複する部分については説明を省略する。

図１３Ａ〜図１３Ｃは本変形例に係るメモリセルアレイ１０及びパラメータ発生回路２０の製造方法の一例について説明するための断面図である。

本変形例の不揮発性記憶装置の製造方法は、図５Ａ〜図５Ｉの不揮発性記憶装置の製造方法に対して、図５Ｇ及び図５Ｈに示す工程が異なる。また、変形例１に示した製造方法に対して、特に図９Ａで示す工程が異なる。

まず、実施の形態１で説明した図５Ａ〜図５Ｆに示す工程を経た後、図１３Ａに示すように、第１の抵抗変化素子１４１の第３の上部電極層１１３に接続するプラグ３０７ａを形成するためのコンタクトホール３１８ａと、評価セル２１を構成する第２の抵抗変化素子２４１の側面全面に接続し、第２の抵抗変化素子２４１より大きいプラグ３０７ｂを形成するためのコンタクトホール３１８ｂと、第２の配線１１９及び第４の配線２１９を形成するための配線溝１１９ａ及び２１９ａと、コンタクトホール２１８ａ及び１１８ｂとを形成する。ここで、コンタクトホール３１８ｂを形成するドライエッチング工程で評価セル２１の第２の抵抗変化素子２４１の上部全面を露出させる。第２の抵抗変化素子２４１の上部全面とは、第４の上部電極層２１３の上面の全領域及び側面の全領域、第２の抵抗変化層２１２の側面の全領域、並びに第４の下部電極層２１１の側面の少なくとも一部を意味する。第２の抵抗変化素子２４１の上部全面が露出したコンタクトホール３１８ｂには、後の図１３Ｂに示す工程で、導電体が埋め込まれ、プラグ３０７ｂが形成される。基板１００の上面に垂直な方向から見たとき、コンタクトホール３１８ｂは、第２の抵抗変化素子２４１より大きい。

具体的には、第３の層間絶縁層１１６を堆積した後、フォトリソグラフィー及びドライエッチングにより、第３の層間絶縁層１１６中に、第１の抵抗変化素子１４１を構成する第３の上部電極層１１３に接続するプラグ３０７ａと、評価セル２１を構成する第２の抵抗変化素子２４１の上部全面に接続するプラグ３０７ｂとを埋め込み形成するためのコンタクトホール３１８ａ及び３１８ｂを形成する。このとき、コンタクトホール３１８ｂを形成するドライエッチング工程で、評価セル２１を構成する第２の抵抗変化素子２４１の上部全面を露出させる。

次に、図１３Ｂに示すように、基板１００の上面に垂直な方向から見て、導電性短絡層１５１の全部が第２の抵抗変化層２１２の輪郭よりも外側に存在するように導電性短絡層１５１を形成する。その後、図１３Ｃに示すように、第２のライナー層１２０を形成する。

以上のように本変形例の不揮発性記憶装置の製造方法によれば、実施の形態１又は変形例１と同様の効果が得られる。

さらに、本変形例の不揮発性記憶装置の製造方法によれば、評価セル２１の第２の抵抗変化素子２４１の全面を被覆するように導電性短絡層１５１が形成されるので、プロセスマージンのある安定した動作が可能な評価セル２１を製造することができる。

（実施の形態２）
本発明の実施の形態２に係る不揮発性記憶装置の構成及び製造方法の一例について説明する。以下では、実施の形態１と異なる点を中心に説明する。

図１４は本実施の形態に係るパラメータ発生回路２０ａの構成例を示す断面図である。図１５は本実施の形態に係る不揮発性記憶装置の構成例を示す断面図である。なお、本実施の形態に係る不揮発性記憶装置の平面図は図２と同様である。図１４は図２中のＣ−Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図１５は図２中のＤ−Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図である。

本実施の形態の不揮発性記憶装置は、第１の電流制御素子１４２と第２の電流制御素子２４２との側面が絶縁性サイドウォール５０１ａ及び５０１ｂに覆われている点で実施の形態１の不揮発性記憶装置と異なる。

なお、配線溝内に第３のバリアメタル層１１７が設けられずに第３のバリアメタル層１１７が第２の配線１１９に置き換えられ、配線溝内に第３のバリアメタル層２１７が設けられずに第３のバリアメタル層２１７が第４の配線２１９に置き換えられてもよい。本実施の形態の図１４〜図１９Ｈにおいては、配線溝内の第３のバリアメタル層１１７が第２の配線１１９の一部であり、配線溝内の第３のバリアメタル層２１７が第４の配線２１９の一部であるとして説明する。この場合、導電性短絡層１５１は、第４の配線２１９の一部（第２の抵抗変化素子２４１の側面つまり第４の上部電極層２１３及び第４の下部電極層２１１の側面と接する部分を含む側方に位置する部分）から構成される。

以下に、本実施の形態に係る不揮発性記憶装置の一例について詳細に説明する。

図１４及び図１５に示すメモリセル１１ａ及び評価セル２１ａは、図３Ｃ及び図４に示すメモリセル１１及び評価セル２１に対して、第２の電流制御素子２４２の側面に絶縁性サイドウォール５０１ｂを備え、第１の電流制御素子１４２の側面に絶縁性サイドウォール５０１ａを備えた構造である。言い換えると、評価セル２１ａを構成する第２の電流制御素子２４２とメモリセル１１ａを構成する第１の電流制御素子１４２の側面に絶縁性サイドウォール５０１ｂ及び５０１ａが形成されている以外は、メモリセル１１ａ及び評価セル２１ａは実施の形態１のメモリセル１１及び評価セル２１と同様の構成である。

以上のように、本実施の形態の不揮発性記憶装置によれば、実施の形態１の不揮発性記憶装置と同様の効果が得られる。

さらに、本実施の形態の不揮発性記憶装置によれば、第１の電流制御素子１４２及び第２の電流制御素子２４２の側面に絶縁性サイドウォール５０１ａ及び５０１ｂを備えるため、プロセスマージンのある安定した動作が可能なメモリセル１１ａ及び評価セル２１ａを実現できる。

次に、上述した不揮発性記憶装置の製造方法、具体的にはメモリセルアレイ１０ａ及びパラメータ発生回路２０ａの製造方法の一例について説明する。

１６Ａ〜図１６Ｆは本実施の形態に係るメモリセルアレイ１０ａ及びパラメータ発生回路２０ａの製造方法の一例について説明するための断面図である。

本実施の形態の製造方法は、図５Ａ〜図５Ｉの不揮発性記憶装置の製造方法に対して、図５Ｆからの工程が異なる。つまり、本実施の形態の不揮発性記憶装置の製造方法は、素子形成工程が、導電性短絡層１５１を形成する工程の前に、第１の電流制御素子１４２および第２の電流制御素子２４２の側面に、絶縁性サイドウォール５０１ａ及び５０１ｂを形成する工程を有する点で実施の形態１の不揮発性記憶装置の製造方法と異なる。言い換えると、パターニングにより各素子（第１の抵抗変化素子１４１と第２の抵抗変化素子２４１と第１の電流制御素子１４２と第２の電流制御素子２４２）を形成する工程の後に、第１の電流制御素子１４２及び第２の電流制御素子２４２の側面に絶縁性サイドウォール５０１ａ及び５０１ｂを形成する工程を有する点で実施の形態１の不揮発性記憶装置の製造方法と異なる。

以下、本実施の形態に係る不揮発性記憶装置の製造方法の一例について、詳細に説明する。

まず、実施の形態１で説明した図５Ａ〜図５Ｅに示す工程を経た後、１６Ａに示すように、第１の抵抗変化素子１４１と第２の抵抗変化素子２４１と第１の電流制御素子１４２と第２の電流制御素子２４２と第２の層間絶縁層１０５とを覆うように、プラズマＣＶＤを用いて、シリコン窒化膜からなる絶縁層５０１（膜厚は１７０ｎｍ）を第２の層間絶縁層１０５上に堆積する。

次に、図１６Ｂに示すように、絶縁層５０１に対してエッチバック（異方性エッチング）を行うことで、第３の上部電極層１１３及び第４の上部電極層２１３の上面と、第２の層間絶縁層１０５の上面と、第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１の側面とに堆積した絶縁層５０１を除去する。このようにエッチバックを行うことにより、第１の電流制御素子１４２の側面に絶縁性サイドウォール５０１ａを形成し、かつ第２の電流制御素子２４２の側面に絶縁性サイドウォール５０１ｂを形成することができる。

ここで、例えば、絶縁層５０１をエッチングする方法として反応性イオンエッチング（ＲＩＥ）を用いる方法がある。反応性イオンエッチングを用いた場合、一般的に、イオン入射方向（縦方向）へのエッチング速度が、そうでない方向（横方向）へのエッチング速度より圧倒的に速い。そのため、反応性イオンエッチングを用いてエッチバックを行うことにより、第１の電流制御素子１４２及び第２の電流制御素子２４２の側面（側壁）にのみ絶縁層５０１を残すことができ、絶縁性サイドウォール５０１ａ及び５０１ｂ（膜厚１５０ｎｍ）を容易に形成することができる。

次に、図１６Ｃ及び図１６Ｄに示すように、第１の抵抗変化素子１４１と、第２の抵抗変化素子２４１と、第１の電流制御素子１４２の側面に形成された絶縁性サイドウォール５０１ａと、第２の電流制御素子２４２の側面に形成された絶縁性サイドウォール５０１ｂとを覆うように、第３の層間絶縁層１１６を形成する。その後、形成した第３の層間絶縁層１１６中に、第１の抵抗変化素子１４１の第３の上部電極層１１３に接続する第２の配線１１９と、評価セル２１ａを構成する第２の抵抗変化素子２４１の側面に接続する第４の配線２１９とを形成するための配線溝１１９ａ及び２１９ａと、コンタクトホール２１８ａ及び１１８ｂとを形成する。具体的な形成方法として、実施の形態１における図５Ｆ及び図５Ｇの説明と同様の方法を用いることができる。

このとき、第２の電流制御素子２４２の側面に絶縁性サイドウォール５０１ｂが形成されている。従って、配線溝２１９ａを形成するドライエッチング工程で第３の層間絶縁層１１６をエッチングしすぎて、配線溝２１９ａの底面が第４の下部電極層２１１の下面よりも深くなっても、絶縁性サイドウォール５０１ｂが形成されているため、第２の電流制御素子２４２の側面が露出することはない。これにより、後に配線溝２１９ａが導電体で埋め込まれても、埋め込まれた導電体が第２の電流制御素子２４２の側面に付着することがない。これにより、例えば、ドライエッチング工程のプロセスばらつきが大きい場合であっても、第２の電流制御素子２４２の短絡を防ぐことができる。したがって、プロセスマージンを大きくすることができる。

次に、図１６Ｅに示すように、第２の配線１１９及び第４の配線２１９を形成する。具体的な形成方法は、実施の形態１における図５Ｈの説明と同様の方法を用いることができる。これにより、図１６Ｄに示す評価セル２１ａの第２の抵抗変化素子２４１を構成する第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１の側面に第４の配線２１９の一部が接し、これが導電性短絡層１５１となる。これにより、第２の抵抗変化層２１２が高抵抗な状態であっても、第２の電流制御素子２４２の電流制御特性を検出することが可能な評価セル２１ａを形成することができる。

次に、図１６Ｆに示すように、第２のライナー層１２０を形成する。

以上のように、本実施の形態の不揮発性記憶装置の製造方法によれば、実施の形態１と同様の効果が得られる。

また、本実施の形態の不揮発性記憶装置の製造方法によれば、導電性短絡層１５１を形成する前に、第１の電流制御素子１４２の側面に絶縁性サイドウォール５０１ａを形成し、第２の電流制御素子２４２の側面に絶縁性サイドウォール５０１ｂを形成する。従って、絶縁性サイドウォールを形成した後に行われる導電性短絡層１５１を形成する工程のプロセスマージンが増加し、第２の電流制御素子２４２を安定的に製造することができる。

また、本実施の形態の不揮発性記憶装置の製造方法によれば、第１の電流制御素子１４２及び第２の電流制御素子２４２は同時に形成され、側壁部に形成する絶縁性サイドウォール５０１ａ及び５０１ｂも同時に形成されるため、同じ非線形電流制御特性を有する第１の電流制御素子１４２及び第２の電流制御素子２４２を形成することができる。

なお、本実施の形態においても実施の形態１の変形例１及び２と同様に、導電性短絡層１５１が第４の配線２１９と第４の上部電極層２１３との間に配置されたプラグ３０７ｂから構成されてもよい。

（実施の形態２の変形例１）
次に、本発明の実施の形態２における変形例１について説明する。

図１７は本変形例に係るパラメータ発生回路２０ａの構成例を示す断面図である。図１８は本変形例に係る不揮発性記憶装置の構成例を示す断面図である。なお、本実施の形態に係る不揮発性記憶装置の平面図は図２と同様である。図１７は図２中のＣ−Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図１８は図２中のＤ−Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図である。

本変形例の不揮発性記憶装置は、第１の抵抗変化素子１４１の側面が絶縁性サイドウォール５０１ａに覆われている点で実施の形態２の不揮発性記憶装置と異なる。

具体的に、図１７及び図１８に示す評価セル２１ａは、図１４及び図１５に示す評価セル２１ａと同様の構成を持つ。しかし、図１８に示すメモリセル１１ａは、絶縁性サイドウォール５０１ａが第１の抵抗変化素子１４１の側面及び第１の電流制御素子１４２の側面に形成された構成を持つ。従って、メモリセル１１ａの絶縁性サイドウォール５０１ａが形成されている領域が異なるだけで、第２の電流制御素子２４２の構成、第２の電流制御素子２４２の構成及び絶縁性サイドウォール５０１ｂが形成されている領域は図１４及び図１５の評価セル２１ａと図１７及び図１８の評価セル２１ａとで同様である。

以上のように本変形例の不揮発性記憶装置によれば、実施の形態２と同様の効果が得られる。

また、本変形例の不揮発性記憶装置によれば、第１の抵抗変化素子１４１の側面が絶縁性サイドウォール５０１ａで覆われている。従って、第２の配線１１９及び第４の配線２１９を同じ深さで形成しても、第１の抵抗変化素子１４１で短絡を生じさせず、第２の抵抗変化素子２４１でのみ短絡を生じさせることができる。そのため、不揮発性記憶装置の製造を容易にし、製造コストを低減させることができる。

次に、本変形例の不揮発性記憶装置の製造方法の一例について説明する。

図１９Ａ〜図１９Ｈは本変形例に係るメモリセルアレイ１０ａ及びパラメータ発生回路２０ａの製造方法の一例について説明するための断面図である。

本変形例の不揮発性記憶装置の製造方法は、１６Ａ〜図１６Ｆの不揮発性記憶装置の製造方法に対して、図１６Ｂからの工程が異なる。つまり、本変形例の不揮発性記憶装置の製造方法は、絶縁性サイドウォール５０１ａ及び５０１ｂを形成する工程で、第１の抵抗変化素子１４１の側面に、絶縁性サイドウォール５０１ａを形成するという点で実施の形態２の不揮発性記憶装置の製造方法と異なる。具体的に、メモリセル１１ａを構成する第１の抵抗変化素子１４１及び第１の電流制御素子１４２の側面に絶縁性サイドウォール５０１ａを形成し、評価セル２１ａを構成する第２の抵抗変化素子２４１の側面の絶縁性サイドウォール５０１ｂを選択的に除去し、第２の電流制御素子２４２の側面にのみ絶縁性サイドウォール５０１ｂを形成するという点で実施の形態２の不揮発性記憶装置の製造方法と異なる。

以下、実施の形態２の不揮発性記憶装置の製造方法と異なる点を中心に説明し、重複する点については説明を省略する場合がある。具体的には、本変形例における図１９Ａ〜図１９Ｈの説明のうち、実施の形態２の１６Ａ〜図１８の説明と重複する部分については説明を省略する。

まず、実施の形態１で説明した図５Ａ〜図５Ｅに示す工程を経た後、図１９Ａに示すように、第１の抵抗変化素子１４１と第１の電流制御素子１４２と第２の抵抗変化素子２４１と第２の電流制御素子２４２と第２の層間絶縁層１０５とを覆うように、絶縁層５０１を第２の層間絶縁層１０５上に堆積する。

次に、図１９Ｂに示すように、絶縁層５０１に対してエッチバック（異方性エッチング）を行うことで、絶縁性サイドウォール５０１ａ及び５０１ｂを形成することができる。ただし、絶縁性サイドウォール５０１ａが、第１の電流制御素子１４２だけでなく第１の抵抗変化素子１４１の側面をも覆っており、絶縁性サイドウォール５０１ｂが、第２の電流制御素子２４２だけでなく第２の抵抗変化素子２４１の側面をも覆っている点で、実施の形態２の図１６Ｂと異なる。

次に、図１９Ｃに示すように、評価セル２１ａを構成する第２の抵抗変化素子２４１の側面に形成された絶縁性サイドウォール５０１ｂを選択的に除去するため、第３のレジストマスクパターン５１１を評価セル２１ａが形成されている領域以外の領域を覆うように形成する。

次に、図１９Ｄに示すように、評価セル２１ａを構成する第２の抵抗変化素子２４１の側面に形成されている絶縁性サイドウォール５０１ｂをエッチングにより除去する。エッチング方法としては、例えば、実施の形態１の図１６Ｂに示す方法（異方性エッチング）を用いてエッチング時間を調整することが考えられる。これにより、選択的に評価セル２１ａを構成する第２の抵抗変化素子２４１の側面に形成されている絶縁性サイドウォール５０１ｂのみをエッチングすることができ、第２の電流制御素子２４２の側面のみに絶縁性サイドウォール５０１ｂを形成することができる。その後、アッシング処理により、第３のレジストマスクパターン５１１を除去する。

次に、図１９Ｅ及び図１９Ｆに示すように、第３の層間絶縁層１１６を形成し、第３の層間絶縁層１１６中に、配線溝１１９ａ及び２１９ａと、コンタクトホール２１８ａ及び１１８ｂとを形成する。

このとき、絶縁性サイドウォール５０１ａはメモリセル１１ａを構成する第１の抵抗変化素子１４１及び第１の電流制御素子１４２の側面に形成されている。従って、配線溝１１９ａを形成するとき、評価セル２１ａの第２の抵抗変化素子２４１の側面が露出する配線溝２１９ａと同様に、配線溝１１９ａの底面が第３の下部電極層１１１の下面よりも深くなるように形成しても、絶縁性サイドウォール５０１ａによりメモリセル１１ａを構成する第１の抵抗変化素子１４１及び第１の電流制御素子１４２の側面が露出することがない。従って、配線溝１１９ａ及び配線溝２１９ａを同時に形成することができる。

次に、図１９Ｇに示すように、第２の配線１１９及び第４の配線２１９を形成する。これにより、図１９Ｆに示す評価セル２１ａの第２の抵抗変化素子２４１を構成する第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１の側面に第４の配線２１９の一部が接し、これが導電性短絡層１５１となる。これにより、第２の抵抗変化層２１２が高抵抗な状態であっても、第２の電流制御素子２４２の電流制御特性を検出することが可能な評価セル２１ａを形成することができる。

次に、図１９Ｈに示すように、第２のライナー層１２０を形成する。

以上のように本変形例の不揮発性記憶装置の製造方法によれば、実施の形態２と同様の効果が得られる。

また、本変形例の不揮発性記憶装置の製造方法によれば、絶縁性サイドウォール５０１ａがメモリセル１１ａを構成する第１の抵抗変化素子１４１の側面にも形成されているため、配線溝１１９ａ及び配線溝２１９ａを同時に形成することができる。従って、導電性短絡層１５１を形成する工程のプロセスマージンが増加し、第２の電流制御素子２４２を安定的に製造することができ、製造工程数が減少し、製造コストを低減することができる。

（第３の実施の形態）
本発明の実施の形態３に係る不揮発性記憶装置の構成及び製造方法の一例について説明する。以下では、実施の形態１と異なる点を中心に説明する。

図２０は本実施の形態に係る不揮発性記憶装置の一部の構成例を示す平面図である。図２１は本実施の形態に係るパラメータ発生回路２０ｂの構成例を示す断面図である。図２２は本実施の形態に係る不揮発性記憶装置の構成例を示す断面図である。なお、図２１は図２０中のＣ−Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図２２は図２０中のＤ−Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図である。

本実施の形態の不揮発性記憶装置は、基板１００の上面に垂直な方向から見て、第２の電流制御素子２４２の第２の電流制御層２０９の面積が第２の抵抗変化素子２４１の第２の抵抗変化層２１２の面積より大きく、かつ、第１の電流制御素子１４２の第１の電流制御層１０９の面積が第１の抵抗変化素子１４１の第１の抵抗変化層１１２の面積より大きい点で実施の形態１の不揮発性記憶装置と異なる。言い換えると、基板１００の上面に垂直な方向から見て、第２の電流制御素子２４２が第２の抵抗変化素子２４１より大きい面積を有し、第１の電流制御素子１４２が第１の抵抗変化素子１４１より大きい面積を有する点で実施の形態１の不揮発性記憶装置と異なる。

なお、配線溝内に第３のバリアメタル層１１７が設けられずに第３のバリアメタル層１１７が第２の配線１１９に置き換えられ、配線溝内に第３のバリアメタル層２１７が設けられずに第３のバリアメタル層２１７が第４の配線２１９に置き換えられてもよい。本実施の形態の図２０〜図２３Ｇにおいては、配線溝内の第３のバリアメタル層１１７が第２の配線１１９の一部であり、配線溝内の第３のバリアメタル層２１７が第４の配線２１９の一部であるとして説明する。この場合、導電性短絡層１５１は、第４の配線２１９の一部（第２の抵抗変化素子２４１の側面つまり第４の上部電極層２１３及び第４の下部電極層２１１の側面と接する部分を含む側方に位置する部分）から構成される。

以下に、本実施の形態に係る不揮発性記憶装置の一例について詳細に説明する。

図２１及び図２２に示すメモリセル１１ｂ及び評価セル２１ｂは、図３Ｃ及び図４に示すメモリセル１１及び評価セル２１に対して、基板１００の上面に垂直な方向から見たときの第１の抵抗変化素子１４１が第１の電流制御素子１４２より小さく、第２の抵抗変化素子２４１が第２の電流制御素子２４２より小さくなるように形成した構造である。言い換えると、基板１００の上面に垂直な方向から見たときの第１の電流制御素子１４２及び第２の電流制御素子２４２の面積が第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１の面積より大きく形成されている以外は、メモリセル１１ｂ及び評価セル２１ｂは実施の形態１のメモリセル１１及び評価セル２１と同様の構成である。

基板１００の上面に垂直な方向から見たとき、第１の電流制御素子１４２の面積（具体的には、第１の上部電極層１１０と接する第１の電流制御層１０９の面積及び第１の下部電極層１０８と接する第１の電流制御層１０９の面積）は、第１の抵抗変化素子１４１の面積（具体的には、第３の上部電極層１１３と接する第１の抵抗変化層１１２の面積及び第３の下部電極層１１１と接する第１の抵抗変化層１１２の面積）より大きい。

基板１００の上面に垂直な方向から見たとき、第２の電流制御素子２４２の面積（具体的には、第２の上部電極層２１０と接する第２の電流制御層２０９の面積及び第２の下部電極層２０８と接する第２の電流制御層２０９の面積）は、第２の抵抗変化素子２４１の面積（具体的には、第４の上部電極層２１３と接する第２の抵抗変化層２１２の面積及び第４の下部電極層２１１と接する第２の抵抗変化層２１２の面積）より大きい。

以上のように、本実施の形態の不揮発性記憶装置によれば、実施の形態１の不揮発性記憶装置と同様の効果が得られる。

さらに、本実施の形態の不揮発性記憶装置によれば、第１の電流制御素子１４２の面積を大きくして第１の電流制御素子１４２の許容電流を大きくすることが可能であるため、安定した動作のメモリセル１１ｂを実現できる。

次に、上述した不揮発性記憶装置の製造方法、具体的にはメモリセルアレイ１０ｂ及びパラメータ発生回路２０ｂの製造方法の一例について説明する。

図２３Ａ〜図２３Ｇは本実施の形態に係るメモリセルアレイ１０ｂ及びパラメータ発生回路２０ｂの製造方法の一例について説明するための断面図である。

本実施の形態の製造方法は、図５Ａ〜図５Ｉの不揮発性記憶装置の実施の形態１の製造方法に対して、図５Ｅからの工程が異なる。つまり、本実施の形態の不揮発性記憶装置の製造方法は、素子形成工程で、基板１００の上面に垂直な方向から見て、第１の抵抗変化素子１４１の第１の抵抗変化層１１２の面積が第１の電流制御素子１４２の第１の電流制御層１０９の面積より小さく、かつ、第２の抵抗変化素子２４１の第２の抵抗変化層２１２の面積が第２の電流制御素子２４２の第２の電流制御層２０９の面積より小さくなるように、第１の電流制御素子１４２、第１の抵抗変化素子１４１、第２の電流制御素子２４２及び第２の抵抗変化素子２４１を形成する点で実施の形態１の不揮発性記憶装置の製造方法と異なる。言い換えると、パターニングにより各素子を形成する工程において、第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１の形成のための第１のレジストマスクパターン１３１ａを形成し、第１のレジストマスクパターン１３１ａを用いて、第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１を形成した後、第１のレジストマスクパターン１３１ａより大きく、第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１を覆う第２のレジストマスクパターン１３１ｂを形成し、形成された第２のレジストマスクパターン１３１ｂを用いて、第１の電流制御素子１４２及び第２の電流制御素子２４２を形成する点で実施の形態１の不揮発性記憶装置の製造方法と異なる。

以下、本実施の形態に係る不揮発性記憶装置の製造方法の一例について、詳細に説明する。

まず、実施の形態１で説明した図５Ａ〜図５Ｄに示す工程を経た後、図２３Ａに示すように、第１のレジストマスクパターン１３１ａによりパターニングされたハードマスク層１２５を用いて、第４の導電層３１３、第１の酸化物層３１２ａ、第２の酸化物層３１２ｂ及び第３の導電層３１１をドライエッチングによりパターニングする。これにより、第１の抵抗変化素子１４１を構成する第３の上部電極層１１３、第１の抵抗変化層１１２及び第３の下部電極層１１１と、第２の抵抗変化素子２４１を構成する第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１とが形成される。つまり、第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１が形成される。

次に、図２３Ｂに示すように、図２３Ａで形成された第１の抵抗変化素子１４１と第２の抵抗変化素子２４１とを覆うように、換言すると第１の抵抗変化素子１４１と第２の抵抗変化素子２４１とが露出しないように、第１のレジストマスクパターン１３１ａより大きい第２のレジストマスクパターン１３１ｂを、フォトリソグラフィーを用いて形成する。第２のレジストマスクパターン１３１ｂは、第１のレジストマスクパターン１３１ａより大きく、かつ、第１のレジストマスクパターン１３１ａによりパターニングされた第３の上部電極層１１３と第１の抵抗変化層１１２と第３の下部電極層１１１とで構成される第１の抵抗変化素子１４１と、第４の上部電極層２１３と第２の抵抗変化層２１２と第４の下部電極層２１１とで構成される第２の抵抗変化素子２４１と、ハードマスク層１２５とを覆うものである。

次に、図２３Ｃに示すように、図２３Ｂで形成された第２のレジストマスクパターン１３１ｂを用いて、第２の導電層３１０、電流制御層３０９及び第１の導電層３０８をドライエッチングによりパターニングする。これにより、第１の電流制御素子１４２を構成する第１の上部電極層１１０、第１の電流制御層１０９及び第１の下部電極層１０８と、第２の電流制御素子２４２を構成する第２の上部電極層２１０、第２の電流制御層２０９及び第２の下部電極層２０８とが形成される。その後、アッシング処理により第２のレジストマスクパターン１３１ｂを除去し、ハードマスク層１２５を例えばエッチングにより除去する。なお、ハードマスク層１２５は、除去しなくてもよく、必要に応じて残してもよい。

次に、図２３Ｄ及び図２３Ｅに示すように、第１の抵抗変化素子１４１、第２の抵抗変化素子２４１、第１の電流制御素子１４２及び第２の電流制御素子２４２を覆うように、第３の層間絶縁層１１６を形成する。その後、形成した第３の層間絶縁層１１６中に、第１の抵抗変化素子１４１の第３の上部電極層１１３に接続する第２の配線１１９と、評価セル２１ｂを構成する第２の抵抗変化素子２４１の側面に接続する第４の配線２１９とを形成するための配線溝１１９ａ及び２１９ａと、コンタクトホール２１８ａ及び１１８ｂとを形成する。具体的な形成方法として、実施の形態１における図５Ｆ及び図５Ｇの説明と同様の方法を用いることができる。

次に、図２３Ｆに示すように、第２の配線１１９及び第４の配線２１９を形成する。具体的な形成方法は、実施の形態１における図５Ｈの説明と同様の方法を用いることができる。これにより、図２３Ｅに示す評価セル２１ｂの第２の抵抗変化素子２４１を構成する第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１の側面に第４の配線２１９の一部が接し、これが導電性短絡層１５１となる。これにより、第２の抵抗変化層２１２が高抵抗な状態であっても、第２の電流制御素子２４２の電流制御特性を検出することが可能な評価セル２１ｂを形成することができる。

次に、図２３Ｇに示すように、第２のライナー層１２０を形成する。

以上のように、本実施の形態の不揮発性記憶装置の製造方法によれば、実施の形態１と同様の効果が得られる。

また、本実施の形態の不揮発性記憶装置の製造方法によれば、第１の電流制御素子１４２の面積を大きくして第１の電流制御素子１４２の許容電流を大きくすることが可能であるため、安定した動作の不揮発性記憶装置を実現できる。

なお、本実施の形態においても実施の形態１の変形例１及び２と同様に、導電性短絡層１５１が第４の配線２１９と第４の上部電極層２１３との間に配置されたプラグ３０７ｂから構成されてもよい。

（実施の形態３の変形例１）
次に、本発明の実施の形態３における変形例１について説明する。

図２４は本変形例に係るパラメータ発生回路２０ｂの構成例を示す断面図である。図２５は本変形例に係る不揮発性記憶装置の構成例を示す断面図である。なお、本実施の形態に係る不揮発性記憶装置の平面図は図２０と同様である。図２４は図２０中のＣ−Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図２５は図２０中のＤ−Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図である。

本変形例の不揮発性記憶装置は、導電性短絡層１５１が導電性サイドウォールであり、第２の抵抗変化素子２４１の側面が導電性サイドウォール６０１ａで覆われており、第１の抵抗変化素子１４１の側面が導電性サイドウォールで覆われていない点で実施の形態３の不揮発性記憶装置と異なる。

具体的に、図２５に示すメモリセル１１ｂは、図２２に示すメモリセル１１ｂと同様の構成を持つ。しかし、図２４及び図２５に示す評価セル２１ｂは、図２１及び図２２に示す評価セル２１ｂに対して、導電性サイドウォール６０１ａが第２の抵抗変化素子２４１の側面に形成された構成を持つ。従って、評価セル２１ｂを構成する第２の抵抗変化素子２４１の側壁部に導電性サイドウォール６０１ａが形成されているだけで、第２の電流制御素子２４２の構成及び第２の電流制御素子２４２の構成は図２１及び図２２の評価セル２１ｂと図２４及び図２５の評価セル２１ｂとで同様である。

以上のように本変形例の不揮発性記憶装置によれば、実施の形態３と同様の効果が得られる。

次に、本変形例の不揮発性記憶装置の製造方法の一例について説明する。

図２６Ａ〜図２６Ｉは本変形例に係るメモリセルアレイ１０ｂ及びパラメータ発生回路２０ｂの製造方法の一例について説明するための断面図である。

本変形例の不揮発性記憶装置の製造方法は、図２３Ａ〜図２３Ｇの不揮発性記憶装置の製造方法に対して、図２３Ｂからの工程が異なる。つまり、本変形例の不揮発性記憶装置の製造方法は、導電性短絡層１５１を形成する工程で、第２の抵抗変化素子２４１の第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１の側面を覆う導電性サイドウォール６０１ａを形成し、導電性サイドウォール６０１ａを導電性短絡層１５１とするという点で実施の形態３の不揮発性記憶装置の製造方法と異なる。具体的に、第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１の側面に導電性サイドウォール６０１ａを形成し、導電性サイドウォール６０１ａをマスクとして第１の電流制御素子１４２及び第２の電流制御素子２４２を形成した後、メモリセル１１ｂを構成する第１の抵抗変化素子１４１の側面の導電性サイドウォール６０１ａを選択的に除去し、評価セル２１ｂを構成する第２の抵抗変化素子２４１の側面のみに導電性サイドウォール６０１ａを形成するという点で実施の形態３の不揮発性記憶装置の製造方法と異なる。

以下、実施の形態３の不揮発性記憶装置の製造方法と異なる点を中心に説明し、重複する点については説明を省略する場合がある。具体的には、本変形例における図２６Ａ〜図２６Ｉの説明のうち、実施の形態３の図２３Ｂ〜図２３Ｇの説明と重複する部分については説明を省略する。

まず、実施の形態１で説明した図５Ａ〜図５Ｄ及び図２３Ａに示す工程を経た後、図２６Ａに示すように、ハードマスク層１２５を除去し、第１の抵抗変化素子１４１と第２の抵抗変化素子２４１と第２の導電層３１０とを覆うように、チタン窒化膜からなる導電層６０１（膜厚は１７０ｎｍ）を堆積する。

次に、図２６Ｂに示すように、導電層６０１に対してエッチバック（異方性エッチング）を行うことで、第３の上部電極層１１３及び第４の上部電極層２１３の上面と、第２の導電層３１０の上面とに堆積した導電層６０１を除去する。このようにエッチバックを行うことにより、第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１の双方の側面に導電性サイドウォール６０１ａを形成することができる。

ここで、例えば、導電層６０１をエッチングする方法は、実施の形態２の図１６Ｂの説明と同様である。これにより、側壁部分にのみ導電層６０１を残すことができ、導電性サイドウォール６０１ａを形成することができる。

次に、図２６Ｃに示すように、第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１の側面に形成された導電性サイドウォール６０１ａをマスクとして、第２の導電層３１０、電流制御層３０９及び第１の導電層３０８をドライエッチングによりパターニングする。これにより、第１の電流制御素子１４２を構成する第１の上部電極層１１０、第１の電流制御層１０９及び第１の下部電極層１０８と、第２の電流制御素子２４２を構成する第２の上部電極層２１０、第２の電流制御層２０９及び第２の下部電極層２０８とが形成される。つまり、基板１００の上面に垂直な方向から見て、第１の抵抗変化素子１４１より面積の大きい第１の電流制御素子１４２と、第２の抵抗変化素子２４１より面積の大きい第２の電流制御素子２４２とが形成される。

次に、図２６Ｄに示すように、メモリセル１１ｂを構成する第１の抵抗変化素子１４１の側面に形成された導電性サイドウォール６０１ａを選択的に除去するため、第４のレジストマスクパターン６１１をメモリセル１１ｂが形成されている領域以外の領域を覆うように形成する。

次に、図２６Ｅに示すように、メモリセル１１ｂを構成する第１の抵抗変化素子１４１の側面に形成されている導電性サイドウォール６０１ａをエッチングにより除去する。エッチング方法としては、例えば図２６Ｂに示す方法を用いてエッチング時間を調整することが考えられる。これにより、選択的にメモリセル１１ｂを構成する第１の抵抗変化素子１４１の側面に形成されている導電性サイドウォール６０１ａのみをエッチングすることができ、評価セル２１ｂを構成する第２の抵抗変化素子２４１の側面のみに導電性サイドウォール６０１ａを形成することができる。その後、アッシング処理により、第４のレジストマスクパターン６１１を除去する。

次に、図２６Ｆ及び図２６Ｇに示すように、第３の層間絶縁層１１６を形成し、第３の層間絶縁層１１６中に、配線溝１１９ａ及び２１９ａと、コンタクトホール２１８ａ及び１１８ｂとを形成する。

このとき、導電性サイドウォール６０１ａは評価セル２１ｂを構成する第２の抵抗変化素子２４１の側面に形成されているため、第２の抵抗変化素子２４１を構成する第４の上部電極層２１３が露出するように配線溝２１９ａを形成すればよい。これは、メモリセル１１ｂの第１の抵抗変化素子１４１を構成する第３の上部電極層１１３を露出させる配線溝１１９ａと配線溝２１９ａとを、第４の下部電極及び第３の下部電極に達しない浅い深さで同様に形成しても、後の工程で形成される第４の配線２１９と第２の電流制御素子２４２とは電気的に第２の抵抗変化層２１２を介さず導電性サイドウォール６０１ａを介して接続するからである。その結果、第２の抵抗変化層２１２が高抵抗な状態であっても、第２の電流制御素子２４２の電流制御特性を検出することが可能な評価セル２１ｂを形成することができる。つまり、配線溝１１９ａ及び配線溝２１９ａを同時に形成することができる。

次に、図２６Ｈに示すように、第２の配線１１９及び第４の配線２１９を形成する。

次に、図２６Ｉに示すように、第２のライナー層１２０を形成する。

以上のように本変形例の不揮発性記憶装置の製造方法によれば、実施の形態３と同様の効果が得られる。

（第４の実施の形態）
本発明の実施の形態４に係る不揮発性記憶装置の構成及び製造方法の一例について説明する。以下では、実施の形態１と異なる点を中心に説明する。

図２７は本実施の形態に係るパラメータ発生回路２０ｃの構成例を示す断面図である。図２８は本実施の形態に係る不揮発性記憶装置の構成例を示す断面図である。なお、本実施の形態に係る不揮発性記憶装置の平面図は図２と同様である。図２７は図２中のＣ−Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図２８は図２中のＤ−Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図である。

本実施の形態の不揮発性記憶装置は、メモリセル１１ｃで、第１の電流制御素子１４２と第１の抵抗変化素子１４１とが直列に接続され、第１の電流制御素子１４２が第１の抵抗変化素子１４１上に形成され、評価セル２１ｃで、第２の電流制御素子２４２と第２の抵抗変化素子２４１とが直列に接続され、第２の電流制御素子２４２が第２の抵抗変化素子２４１上に形成される点で実施の形態１の不揮発性記憶装置と異なる。言い換えると、メモリセルアレイ１０ｃは、第１の抵抗変化素子１４１が、第２の層間絶縁層１０５上に形成され、プラグ１０７ａと電気的かつ物理的に接続されている第３の下部電極層１１１と、第３の下部電極層１１１上に形成された第１の抵抗変化層１１２と、第１の抵抗変化層１１２上に形成された第３の上部電極層１１３とから構成され、第１の電流制御素子１４２が、第３の上部電極層１１３上に形成された第１の下部電極層１０８と、第１の電流制御層１０９と、第１の上部電極層１１０とで構成される点で実施の形態１のメモリセルアレイ１０と異なる。そして、パラメータ発生回路２０ｃは、第２の抵抗変化素子２４１が、第２の層間絶縁層１０５上に形成され、プラグ２０７ａと電気的かつ物理的に接続されている第４の下部電極層２１１と、第４の下部電極層２１１上に形成された第２の抵抗変化層２１２と、第２の抵抗変化層２１２上に形成された第４の上部電極層２１３とから構成され、第２の電流制御素子２４２が、第４の上部電極層２１３上に形成された第２の下部電極層２０８と、第２の電流制御層２０９と、第２の上部電極層２１０とで構成される点で実施の形態１のパラメータ発生回路２０と異なる。

また、本実施の形態の不揮発性記憶装置は、導電性短絡層１５１が導電性サイドウォールであり、第２の抵抗変化素子２４１の側面が導電性サイドウォール６０１ａで覆われており、第１の抵抗変化素子１４１の側面が導電性サイドウォールで覆われていない点でも実施の形態１の不揮発性記憶装置と異なる。

なお、配線溝内に第３のバリアメタル層１１７が設けられずに第３のバリアメタル層１１７が第２の配線１１９に置き換えられ、配線溝内に第３のバリアメタル層２１７が設けられずに第３のバリアメタル層２１７が第４の配線２１９に置き換えられてもよい。本実施の形態の図２７〜図２９Ｌにおいては、配線溝内の第３のバリアメタル層１１７が第２の配線１１９の一部であり、配線溝内の第３のバリアメタル層２１７が第４の配線２１９の一部であるとして説明する。

以下に、本実施の形態に係る不揮発性記憶装置の一例について詳細に説明する。

図２７及び図２８に示すメモリセル１１ｃ及び評価セル２１ｃは、図３Ｃ及び図４に示すメモリセル１１及び評価セル２１に対して、第１の抵抗変化素子１４１上に第１の電流制御素子１４２を形成し、第２の抵抗変化素子２４１上に第２の電流制御素子２４２を形成し、導電性短絡層１５１を導電性サイドウォール６０１ａとした構造である。つまり、第１の抵抗変化素子１４１及び第１の電流制御素子１４２の上下配置と、第２の抵抗変化素子２４１及び第２の電流制御素子２４２の上下配置とを逆にし、導電性短絡層１５１として導電性サイドウォール６０１ａを形成した以外は、メモリセル１１ｃ及び評価セル２１ｃは実施の形態１のメモリセル１１及び評価セル２１と同様の構成である。

以上のように、本実施の形態の不揮発性記憶装置によれば、実施の形態１の不揮発性記憶装置と同様の効果が得られる。

さらに、本実施の形態の不揮発性記憶装置によれば、第１の電流制御素子１４２及び第２の電流制御素子２４２が第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１上に形成されている。従って、プロセスサーマルバジェットが少ない第１の電流制御素子１４２及び第２の電流制御素子２４２を形成することができ、安定した動作が可能なメモリセル１１ｃ及び評価セル２１ｃを実現できる。

次に、上述した不揮発性記憶装置の製造方法、具体的にはメモリセルアレイ１０ｃ及びパラメータ発生回路２０ｃの製造方法の一例について説明する。

図２９Ａ〜図２９Ｌは本実施の形態に係るメモリセルアレイ１０ｃ及びパラメータ発生回路２０ｃの製造方法の一例について説明するための断面図である。

本実施の形態の製造方法は、図５Ａ〜図５Ｉの不揮発性記憶装置の実施の形態１の製造方法に対して、図５Ｂからの工程が異なる。つまり、本実施の形態の不揮発性記憶装置の製造方法は、素子形成工程が、基板１００上に第３の導電層３１１を形成する工程と、第３の導電層３１１上に抵抗変化層３１２を形成する工程と、抵抗変化層３１２上に第４の導電層３１３を形成する工程と、第４の導電層３１３上に第１の導電層３０８を形成する工程と、第１の導電層３０８上に電流制御層３０９を形成する工程と、電流制御層３０９上に第２の導電層３１０を形成する工程と、第２の導電層３１０をパターニングして第１の上部電極層１１０と第２の上部電極層２１０とを形成する工程と、電流制御層３０９をパターニングして第１の電流制御層１０９と第２の電流制御層２０９とを形成する工程と、第１の導電層３０８をパターニングして第１の下部電極層１０８と第２の下部電極層２０８とを形成する工程と、第４の導電層３１３をパターニングして第３の上部電極層１１３と第４の上部電極層２１３とを形成する工程と、抵抗変化層３１２をパターニングして第１の抵抗変化層１１２と第２の抵抗変化層２１２とを形成する工程と、第３の導電層３１１をパターニングして第３の下部電極層１１１と第４の下部電極層２１１とを形成する工程とを有し、導電性短絡層１５１を形成する工程で、第２の抵抗変化素子２４１の第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１の側面を覆う導電性サイドウォール６０１ａを形成し、導電性サイドウォール６０１ａを導電性短絡層１５１とする点で実施の形態１の不揮発性記憶装置の製造方法と異なる。具体的に、メモリセル１１ｃを構成する第１の電流制御素子１４２と評価セル２１ｃを構成する第２の電流制御素子２４２とを同時に形成する工程と、第１の電流制御素子１４２及び第２の電流制御素子２４２を形成した後に、メモリセル１１ｃを構成する第１の電流制御素子１４２の下方に接するように形成された第１の抵抗変化素子１４１と、評価セル２１ｃを構成する第２の電流制御素子２４２の下方に接するように形成された第２の抵抗変化素子２４１とを形成する工程と、メモリセル１１ｃと電気的に接続された第２の配線１１９と、評価セル２１ｃと電気的に接続された第４の配線２１９とを形成する工程とを含み、パターニングにより各素子を形成する工程では、メモリセル１１ｃを形成する第１の電流制御素子１４２の形成のためのパターニングと、第１の抵抗変化素子１４１の形成のためのパターニングとで同一のハードマスク層１２５が用いられ、評価セル２１ｃを形成する第２の電流制御素子２４２の形成のためのパターニングと、第２の抵抗変化素子２４１の形成のためのパターニングとで同一のハードマスク層１２５が用いられ、評価セル２１ｃを構成する第２の抵抗変化素子２４１の側面に導電性サイドウォール６０１ａを導電性短絡層１５１として形成する点で実施の形態１の不揮発性記憶装置の製造方法と異なる。

以下、本実施の形態に係る不揮発性記憶装置の製造方法の一例について、詳細に説明する。

まず、実施の形態１で説明した図５Ａに示す工程を経た後に、図２９Ａに示すように、プラグ１０７ａ及び２０７ａを含む第２の層間絶縁層１０５上に、タンタル窒化物で構成される第３の導電層３１１（膜厚は３０ｎｍ）と、第１の酸化物層３１２ａと、第２の酸化物層３１２ｂと、イリジウムを含む第４の導電層３１３（膜厚は８０ｎｍ）とを順にスパッタ法等を用いて堆積する。続いて、第４の導電層３１３上に、タンタル窒化物で構成される第１の導電層３０８（膜厚は２０ｎｍ）と、窒素不足型のシリコン窒化物で構成される電流制御層３０９（膜厚は２０ｎｍ）と、タンタル窒化物で構成される第２の導電層３１０（膜厚は３０ｎｍ）とを順にスパッタ法等を用いて堆積する。その後、ドライエッチング時のハードマスクとして、導電性の層であって、チタン窒化物及びチタン−アルミニウム窒化物のいずれか（例えばチタン−アルミニウム窒化物）で構成されるハードマスク層３２５（膜厚は１００ｎｍ）を、スパッタ法等を用いて堆積する。

次に、図２９Ｂに示すように、第１の電流制御素子１４２及び第２の電流制御素子２４２を形成するための第１のレジストマスクパターン１３１ａを、フォトリソグラフィーを用いてハードマスク層３２５上に形成する。

次に、図２９Ｃに示すように、第１のレジストマスクパターン１３１ａを用いてハードマスク層３２５をパターニングし、ハードマスク層１２５を形成する。その後、アッシング処理により第１のレジストマスクパターン１３１ａを除去する。

次に、図２９Ｄに示すように、ハードマスク層１２５を用いて第２の導電層３１０、電流制御層３０９及び第１の導電層３０８をパターニングすることにより、第１の電流制御素子１４２の第１の上部電極層１１０、第１の電流制御層１０９及び第１の下部電極層１０８と、第２の電流制御素子２４２の第２の上部電極層２１０、第２の電流制御層２０９及び第２の下部電極層２０８とを同時に形成する。続いて、ハードマスク層１２５を用いて、第４の導電層３１３、第１の酸化物層３１２ａ、第２の酸化物層３１２ｂ及び第３の導電層３１１をパターニングすることにより、第１の抵抗変化素子１４１の第３の上部電極層１１３、第１の抵抗変化層１１２及び第３の下部電極層１１１と、第２の抵抗変化素子２４１の第４の上部電極層２１３、第２の抵抗変化層２１２及び第４の下部電極層２１１とを同時に形成する。

次に、図２９Ｅ及び図２９Ｆに示すように、導電層６０１を堆積した後に、導電層６０１に対してエッチバック（異方性エッチング）を行うことで、第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１の双方の側面にのみ導電性サイドウォール６０１ａを形成することができる。具体的な形成方法として、実施の形態３で説明した方法を用いることができる。

次に、図２９Ｇに示すように、メモリセル１１ｃを構成する第１の抵抗変化素子１４１の側面に形成された導電性サイドウォール６０１ａを選択的に除去するため、第４のレジストマスクパターン６１１をメモリセル１１ｃが形成されている領域以外の領域を覆うように形成する。

次に、図２９Ｈに示すように、メモリセル１１ｃを構成する第１の抵抗変化素子１４１の側面に形成されている導電性サイドウォール６０１ａをエッチングにより除去する。エッチング方法としては、例えば図２９Ｆの工程と同様の方法を用いて、選択的にメモリセル１１ｃを構成する第１の抵抗変化素子１４１の側面に形成されている導電性サイドウォール６０１ａのみをエッチングすることが考えられる。これにより、評価セル２１ｃを構成する第２の抵抗変化素子２４１の側面のみに導電性サイドウォール６０１ａを形成することができる。その後、アッシング処理により、第４のレジストマスクパターン６１１を除去する。その後、ハードマスク層１２５を例えばエッチングにより除去する。なお、ハードマスク層１２５は、除去しなくてもよく、必要に応じて残してもよい。

次に、図２９Ｉ及び図２９Ｊに示すように、第１の電流制御素子１４２と、第１の抵抗変化素子１４１と、第２の電流制御素子２４２と、第２の抵抗変化素子２４１の側面に形成された導電性サイドウォール６０１ａとを覆うように、第３の層間絶縁層１１６を形成する。その後、形成した第３の層間絶縁層１１６中に、第１の電流制御素子１４２の第１の上部電極層１１０に接続する第２の配線１１９と、第２の電流制御素子２４２の第２の上部電極層２１０に接続する第４の配線２１９とを形成するための配線溝１１９ａ及び２１９ａと、コンタクトホール２１８ａ及び１１８ｂとを形成する。具体的な形成方法として、実施の形態１における図５Ｆ及び図５Ｇの説明と同様の方法を用いることができる。

次に、図２９Ｋに示すように、第２の配線１１９及び第４の配線２１９を形成する。具体的な形成方法は、実施の形態１における図５Ｈの説明と同様の方法を用いることができる。

次に、図２９Ｌに示すように、第２のライナー層１２０を形成する。

以上のように、本実施の形態の不揮発性記憶装置の製造方法によれば、実施の形態１と同様の効果が得られる。

また、本実施の形態の不揮発性記憶装置の製造方法によれば、第１の抵抗変化素子１４１及び第２の抵抗変化素子２４１上に、第１の電流制御素子１４２及び第２の電流制御素子２４２を形成する。従って、第１の電流制御素子１４２と第２の電流制御素子２４２のプロセスサーマルバジェットを少なく形成することが可能であるため、電流制御素子の下部電極、電流制御層及び上部電極の材料選択の自由度が増加する。

以上、本発明の不揮発性記憶装置及びその製造方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。

例えば、上記実施の形態では、抵抗変化素子及び電流制御素子のｘ方向の最大幅及びｙ方向の最大幅が配線幅よりも小さい例について説明したが、抵抗変化素子及び電流制御素子のｘ方向の最大幅及びｙ最大幅が配線幅以上でもよい。図３０〜図３３には、第４の配線２１９の配線幅が、第２の抵抗変化素子２４１のｘ方向の幅よりも小さい場合の構成例を示している。図３０は不揮発性記憶装置の一部の構成例を示す平面図であり、図３１は不揮発性記憶装置の構成例を示す断面図であり、図３２及び図３３はパラメータ発生回路２０の構成例を示す断面図である。なお、図３１は図３０中のＤ−Ｄ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図３２は図３０中のＣ−Ｃ’で示された１点鎖線の断面を矢印方向に見た断面図であり、図３３は図３０中のＥ−Ｅ’で示された１点鎖線の断面を矢印方向に見た断面図である。

このような場合、図３０〜図３２に示されるとおり、第２の抵抗変化素子２４１の側面のうち第４の配線２１９の配線幅方向（ｘ方向）の面には、導電性短絡層１５１が形成されない。しかしながら、そのような場合であっても、図３３に示されるとおり、第４の配線２１９の長手方向（ｙ方向）において、第４の配線２１９及び第３のバリアメタル層２１７の下部を第２の抵抗変化素子２４１の側面に接するように形成することができる。すなわち、第４の配線２１９の長手方向（ｙ方向）において、第２の抵抗変化素子２４１の側面に導電性短絡層１５１を形成することができる。なお、図３３に示される例では、第４の配線２１９及び第３のバリアメタル層２１７の底面は、評価セル２１の周囲だけでなく、同じ第４の配線２１９及び第３のバリアメタル層２１７で接続された複数の評価セル２１の間においても第２の抵抗変化素子２４１の第４の下部電極層２１１の上面より深く位置する。従って、複数の評価セル２１で兼用された導電性短絡層１５１が第４の配線２１９及び第３のバリアメタル層２１７により形成されている。

また、上記実施の形態において、導電性短絡層１５１は、第４の下部電極層２１１と接するとしたが、第４の下部電極層２１１及び第２の上部電極層２１０の少なくともいずれかと接していればよい。

また、上記の実施の形態において、第１の抵抗変化素子１４１の第３の下部電極層１１１と第１の電流制御素子１４２の第１の上部電極層１１０とが共通の１つの層（中間電極層）であってもよい。同様に、第２の抵抗変化素子２４１の第４の下部電極層２１１と第２の電流制御素子２４２の第２の上部電極層２１０とが共通の１つの層（中間電極層）であってもよい。その場合、第２の導電層３１０を形成する工程と第３の導電層３１１を形成する工程とは同一工程であり、第２の導電層３１０をパターニングする工程と第３の導電層３１１をパターニングする工程とは同一工程である。

本発明は、不揮発性記憶装置及びその製造方法に利用でき、特にデジタル家電、メモリカード、携帯型電話機及びパーソナルコンピュータなどの種々の電子機器などに利用することができる。

１０、１０ａ、１０ｂ、１０ｃ メモリセルアレイ
１１、１１ａ、１１ｂ、１１ｃ メモリセル
２０、２０ａ、２０ｂ、２０ｃ パラメータ発生回路
２１、２１ａ、２１ｂ、２１ｃ 評価セル
１００ 基板
１０１ 第１の層間絶縁層
１０２、２０２ 第１のバリアメタル層
１０３ 第１の配線
１０４ 第１のライナー層
１０５ 第２の層間絶縁層
１０６、２０６ 第２のバリアメタル層
１０７ａ、１０７ｂ、２０７ａ、２０７ｂ、３０７ａ、３０７ｂ プラグ
１０８ 第１の下部電極層
１０９ 第１の電流制御層
１１０ 第１の上部電極層
１１１ 第３の下部電極層
１１２ 第１の抵抗変化層
１１２ａ、２１２ａ 第１の酸化物層
１１２ｂ、２１２ｂ 第２の酸化物層
１１３ 第３の上部電極層
１１６ 第３の層間絶縁層
１１７、２１７ 第３のバリアメタル層
１１８ａ、１１８ｂ、２１８ａ、２１８ｂ、３１８ａ、３１８ｂ コンタクトホール
１１９ 第２の配線
１１９ａ、２１９ａ 配線溝
１２０ 第２のライナー層
１２５、３２５ ハードマスク層
１３１ａ 第１のレジストマスクパターン
１３１ｂ 第２のレジストマスクパターン
１４１ 第１の抵抗変化素子
１４２ 第１の電流制御素子
１５１ 導電性短絡層
２０３ 第３の配線
２０８ 第２の下部電極層
２０９ 第２の電流制御層
２１０ 第２の上部電極層
２１１ 第４の下部電極層
２１２ 第２の抵抗変化層
２１３ 第４の上部電極層
２１９ 第４の配線
２４１ 第２の抵抗変化素子
２４２ 第２の電流制御素子
３０８ 第１の導電層
３０９ 電流制御層
３１０ 第２の導電層
３１１ 第３の導電層
３１２ 抵抗変化層
３１２ａ 第１の酸化物層
３１２ｂ 第２の酸化物層
３１３ 第４の導電層
５０１ 絶縁層
５０１ａ、５０１ｂ 絶縁性サイドウォール
５１１ 第３のレジストマスクパターン
６０１ 導電層
６０１ａ 導電性サイドウォール
６１１ 第４のレジストマスクパターン

Claims (18)

1. 基板と、
   前記基板上に互いに平行に配置された複数の第１の配線と、前記第１の配線に立体交差するように互いに平行に配置された複数の第２の配線と、前記第１の配線及び前記第２の配線の各交差部に配置され、第１の抵抗変化素子及び第１の電流制御素子から構成された複数のメモリセルとを有するメモリセルアレイと、
   前記基板上に配置された第３の配線と、前記第３の配線の上方に配置された第４の配線と、前記第３の配線及び前記第４の配線の間において前記第３の配線及び前記第４の配線に接続され、第２の抵抗変化素子、及び前記第１の電流制御素子と同じ電流密度の電圧特性を有する第２の電流制御素子から構成された電流制御特性評価セルとを有するパラメータ発生回路と、
   制御回路と、
   前記複数のメモリセルのうち所定のメモリセルに情報を書き込むために前記所定のメモリセルに電圧を印加する書き込み回路と、
   前記所定のメモリセルから情報を読み出すために電圧を印加する読み出し回路とを備え、
   前記第２の抵抗変化素子は、
   下部電極層と、
   前記下部電極層上に形成された抵抗変化層と、
   前記抵抗変化層上に形成された上部電極層とを有し、
   前記電流制御特性評価セルでは、
   前記第２の抵抗変化素子の側面に、前記上部電極層と前記下部電極層とを短絡させる導電性短絡層が設けられており、
   前記パラメータ発生回路は、前記第２の電流制御素子の非線形電流制御特性を示すパラメータを取得し、前記制御回路に前記パラメータに対応するパラメータ信号を出力し、
   前記制御回路は、前記パラメータ信号に基づいて前記書き込み回路及び前記読み出し回路を制御する制御信号を生成し、前記書き込み回路及び前記読み出し回路の少なくとも一方に前記制御信号を出力し、
   前記書き込み回路及び前記読み出し回路の少なくとも一方は、前記制御信号に基づいて前記所定のメモリセルに印加する電圧を決定する
   不揮発性記憶装置。
2. 前記第２の電流制御素子は、前記第１の電流制御素子の非線形電流制御特性を評価するための素子である
   請求項１に記載の不揮発性記憶装置。
3. 前記第１の電流制御素子は、
   下部電極層と、
   前記第１の電流制御素子の下部電極層上に配置された電流制御層と、
   前記第１の電流制御素子の電流制御層上に配置された上部電極層とから構成され、
   前記第２の電流制御素子は、
   下部電極層と、
   前記第２の電流制御素子の下部電極層上に配置された電流制御層と、
   前記第２の電流制御素子の電流制御層上に配置された上部電極層とから構成され、
   前記第１の電流制御素子の下部電極層及び前記第２の電流制御素子の下部電極層は、同一の組成を有し、
   前記第１の電流制御素子の電流制御層及び前記第２の電流制御素子の電流制御層は、同一の組成と同一の膜厚とを有し、
   前記第１の電流制御素子の上部電極層及び前記第２の電流制御素子の上部電極層は、同一の組成を有する
   請求項１に記載の不揮発性記憶装置。
4. 前記第１の電流制御素子の電流制御層及び前記第２の電流制御素子の電流制御層は、同一工程で形成される
   請求項３に記載の不揮発性記憶装置。
5. 前記第１の抵抗変化素子は、
   下部電極層と、
   前記第１の抵抗変化素子の下部電極層上に配置された抵抗変化層と、
   前記第１の抵抗変化素子の抵抗変化層上に配置された上部電極層とから構成され、
   前記第１の抵抗変化素子の下部電極層及び前記第２の抵抗変化素子の下部電極層は、同一の組成を有し、
   前記第１の抵抗変化素子の抵抗変化層及び前記第２の抵抗変化素子の抵抗変化層は、同一の組成と同一の膜厚とを有し、
   前記第１の抵抗変化素子の上部電極層及び前記第２の抵抗変化素子の上部電極層は、同一の組成を有する
   請求項１に記載の不揮発性記憶装置。
6. 前記第１の抵抗変化素子の抵抗変化層及び前記第２の抵抗変化素子の抵抗変化層は、同一工程で形成される
   請求項５に記載の不揮発性記憶装置。
7. 前記メモリセルでは、
   前記第１の電流制御素子と前記第１の抵抗変化素子とが直列に接続され、前記第１の抵抗変化素子が前記第１の電流制御素子上に配置され、
   前記電流制御特性評価セルでは、
   前記第２の抵抗変化素子と前記第２の電流制御素子とが直列に接続され、前記第２の抵抗変化素子が前記第２の電流制御素子上に配置される
   請求項１に記載の不揮発性記憶装置。
8. 前記第２の電流制御素子は、
   下部電極層と、
   前記第２の電流制御素子の下部電極層上に配置された電流制御層と、
   前記第２の電流制御素子の電流制御層上に配置された上部電極層とから構成され、
   前記導電性短絡層は、前記第２の抵抗変化素子の下部電極層及び前記第２の電流制御素子の上部電極層の少なくともいずれかと接する
   請求項７に記載の不揮発性記憶装置。
9. 前記導電性短絡層は、前記第４の配線の一部から構成される
   請求項８に記載の不揮発性記憶装置。
10. 前記第４の配線の底面の位置は、前記第２の抵抗変化素子の下部電極層の上面の位置より深い
    請求項９に記載の不揮発性記憶装置。
11. 前記パラメータ発生回路には、複数の前記電流制御特性評価セルが設けられ、
    前記複数の電流制御特性評価セルでは、前記導電性短絡層が各セル毎に設けられており、
    前記導電性短絡層は、前記第４の配線と前記第２の抵抗変化素子の上部電極層との間に配置された前記電流制御特性評価セルのコンタクトプラグの一部から構成される
    請求項８に記載の不揮発性記憶装置。
12. 前記基板の上面に垂直な方向から見て、前記電流制御特性評価セルのコンタクトプラグの中心位置と、前記第２の抵抗変化素子の抵抗変化層の中心位置とが異なる
    請求項１１に記載の不揮発性記憶装置。
13. 前記第１の抵抗変化素子は、
    下部電極層と、
    前記第１の抵抗変化素子の下部電極層上に配置された抵抗変化層と、
    前記第１の抵抗変化素子の抵抗変化層上に配置された上部電極層とから構成され、
    前記第１の抵抗変化素子の下部電極層と前記第１の抵抗変化素子の上部電極層とは抵抗変化層を介して導通し、
    前記第１の抵抗変化素子の側面は、絶縁性サイドウォールに覆われている
    請求項８に記載の不揮発性記憶装置。
14. 前記第１の電流制御素子と前記第２の電流制御素子との側面は、絶縁性サイドウォールに覆われている
    請求項８に記載の不揮発性記憶装置。
15. 前記第１の抵抗変化素子の側面は、絶縁性サイドウォールに覆われている
    請求項１４に記載の不揮発性記憶装置。
16. 前記導電性短絡層は、導電性サイドウォールである
    請求項８に記載の不揮発性記憶装置。
17. 前記メモリセルでは、
    前記第１の電流制御素子と前記第１の抵抗変化素子とが直列に接続され、前記第１の電流制御素子が前記第１の抵抗変化素子上に配置され、
    前記電流制御特性評価セルでは、
    前記第２の電流制御素子と前記第２の抵抗変化素子とが直列に接続され、前記第２の電流制御素子が前記第２の抵抗変化素子上に配置される
    請求項１に記載の不揮発性記憶装置。
18. 前記導電性短絡層は、導電性サイドウォールである
    請求項１７に記載の不揮発性記憶装置。

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