WO2015060144A1 - メモリセル構造、メモリ製造方法、メモリ装置 - Google Patents
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Abstract
本開示は、ＭＴＪに接続する引き出しの配線抵抗を小さくし、メモリセルの面積を小さくするとともに、熱によるＭＴＪの性能劣化を回避するＭＲＡＭのメモリセル構造を提供することができるようにするメモリセル構造、メモリ製造方法、メモリ装置に関する。 メモリセルは、シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、２つの側壁部において第１の拡散層と第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、第１の拡散層の下方に配置されたメモリ素子とを備えている。そして第１の拡散層は、シリコン基板を薄膜化した後に形成されたコンタクトを介してメモリ素子と電気的に接続されている。
Description
本開示は、メモリセルの構造、該メモリセル構造を有するメモリの製造方法及びメモリ装置に関する。
モバイル端末から大容量サーバに至るまで、各種情報機器の飛躍的な発展に伴い、これを構成するメモリやロジックなどの素子においても高集積化、高速化、低消費電力化など、さらなる高性能化が追求されている。特に半導体不揮発性メモリの進歩は著しく、大容量ファイルメモリとしてのフラッシュメモリは、ハードディスクドライブを駆逐する勢いで普及が進んでいる。一方、コードストレージ用さらにはワーキングメモリへの展開を睨み、現在一般に用いられているＮＯＲフラッシュメモリ、ＤＲＡＭなどを置き換えるべくＦｅＲＡＭ（Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic Random Access Memory）、ＰＣＲＡＭ（Phase-Change Random Access Memory）などの開発が進められている。これらのうち一部はすでに実用化されている。
なかでもＭＲＡＭは、磁性体の磁化方向によりデータ記憶を行うために高速かつほぼ無限（１０15回以上）の書換えが可能であり、すでに産業オートメーションや航空機などの分野で使用されている。ＭＲＡＭはその高速動作と信頼性から、今後コードストレージやワーキングメモリへの展開が期待されている。
近年は水平磁化型の磁気記憶に対し、メモリセルの面積縮小に適した垂直磁化型が提案されている。データアクセス(書き込み・読み出し)の応答性と不揮発性ＲＡＭである事から、ＤＲＡＭとの置き換え需要が考えられているが、ＤＲＡＭに匹敵するメモリセルサイズの縮小化、すなわち、ビット単価の低減が必須である。
ＭＲＡＭは、半導体メモリとしての構造がＤＲＡＭと似ており、ＤＲＡＭにおけるキャパシタ部分をＭＴＪ（Magnetic Tunnel Junction、磁気トンネル接合）素子に置き換えたような形をしている。
近年は水平磁化型の磁気記憶に対し、メモリセルの面積縮小に適した垂直磁化型が提案されている。データアクセス(書き込み・読み出し)の応答性と不揮発性ＲＡＭである事から、ＤＲＡＭとの置き換え需要が考えられているが、ＤＲＡＭに匹敵するメモリセルサイズの縮小化、すなわち、ビット単価の低減が必須である。
ＭＲＡＭは、半導体メモリとしての構造がＤＲＡＭと似ており、ＤＲＡＭにおけるキャパシタ部分をＭＴＪ（Magnetic Tunnel Junction、磁気トンネル接合）素子に置き換えたような形をしている。
すでに量産されているＭＲＡＭの構造は、基板上に下から順に各ＭＴＪを選択するためのトランジスタ、ビット線、ワード線、ＭＴＪおよびデータ線が積み重なっている。すなわち、ＭＴＪは素子のほぼ最上層に配置されており、ワード線やビット線は半導体製造の後半の工程（Back End Of Line）である素子間の積層配線においてメモリ接続配線として形成される。メモリ接続配線の後、その接続配線の上にメモリ素子となるＭＴＪを積層した後、データ線を形成する構造となっている。
つまり、アクセストランジスタ（電界効果トランジスタ）からＭＴＪまではメタル配線の最上層付近にまで引き出して結線する構造が主流となっている。この場合、ビット線及びワード線がＭＴＪまで引き出されているので、ビット線及びワード線の抵抗が大きくなりＭＴＪの記憶内容を書き換えるための電流を大きくできず、電流制御上問題となる。この問題を解決するための一つの方法として、アクセストランジスタを垂直型にする試みがなされている（特許文献１参照）。
つまり、アクセストランジスタ（電界効果トランジスタ）からＭＴＪまではメタル配線の最上層付近にまで引き出して結線する構造が主流となっている。この場合、ビット線及びワード線がＭＴＪまで引き出されているので、ビット線及びワード線の抵抗が大きくなりＭＴＪの記憶内容を書き換えるための電流を大きくできず、電流制御上問題となる。この問題を解決するための一つの方法として、アクセストランジスタを垂直型にする試みがなされている（特許文献１参照）。
ところで、ＭＲＡＭにおける半導体構造においては、上記のビット線及びワード線の配線抵抗の大きさをできるだけ小さくすることが求められる。また、ＭＲＡＭにおいては、ＤＲＡＭには存在しないデータ線が存在する。このため、データ線をメモリ素子に配線してもメモリ素子の面積ができるだけ増加しないようにする必要がある。さらに、ＭＴＪの耐熱性が問題となる。すなわちワード線等の配線における熱処理により、ＭＴＪの性能劣化が生じる可能性があり、これを回避する必要がある。
そこで本開示では、メモリ素子であるＭＴＪに接続する引き出しの配線抵抗を小さくし、メモリ素子に流す電流を大きくし、メモリセルの面積を小さくするとともに、熱によるＭＴＪの性能劣化を回避するＭＲＡＭのメモリセル構造を提供することを目的とする。
第１に、本開示に係るメモリセル構造は、シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、前記第１の拡散層の下方に配置されたメモリ素子とを備え、前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されているものである。
このように、凹部の対向する２つの側壁をチャネルにしているので、チャネル幅を通常のトランジスタと比較して２倍以上確保することができる。さらに前記第１の拡散層の下方にメモリ素子は配置されているので、メモリ素子の形成はメタル配線の形成後にすることができる。
このように、凹部の対向する２つの側壁をチャネルにしているので、チャネル幅を通常のトランジスタと比較して２倍以上確保することができる。さらに前記第１の拡散層の下方にメモリ素子は配置されているので、メモリ素子の形成はメタル配線の形成後にすることができる。
第２に、上記した本開示に係るメモリセル構造においては、前記第１の拡散層は、メモリセル毎に絶縁膜と基板濃度プロファイルにより電気的に絶縁されていることが望ましい。
このように、絶縁膜と基板濃度プロファイルにより電気的に絶縁されているので動作不良が生じることはない。
このように、絶縁膜と基板濃度プロファイルにより電気的に絶縁されているので動作不良が生じることはない。
第３に、上記した本開示に係るメモリセル構造においては、前記コンタクトは前記シリコン基板と絶縁された構造になっていることが望ましい。
このように、前記コンタクトは前記シリコン基板と絶縁された構造となっているので動作不良が生じることはない。
このように、前記コンタクトは前記シリコン基板と絶縁された構造となっているので動作不良が生じることはない。
第４に、上記した本開示に係るメモリセル構造においては、前記シリコン基板をＳＯＩ（silicon on insulator）基板とする事もできる。
このように、前記シリコン基板はＳＯＩ基板となっているのでシリコン基板の所定の位置でＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）を精度良く止めることができ、加工プロセスをより確実で安定なものにする事ができる。
第５に、上記した本開示に係るメモリセル構造においては、前記メモリ素子はＭＴＪ（Magnetic Tunnel Junction）素子であることが望ましい。これによりＭＴＪ素子を利用するＭＲＡＭにおいて好適なメモリセル構造を実現する。
このように、前記シリコン基板はＳＯＩ基板となっているのでシリコン基板の所定の位置でＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）を精度良く止めることができ、加工プロセスをより確実で安定なものにする事ができる。
第５に、上記した本開示に係るメモリセル構造においては、前記メモリ素子はＭＴＪ（Magnetic Tunnel Junction）素子であることが望ましい。これによりＭＴＪ素子を利用するＭＲＡＭにおいて好適なメモリセル構造を実現する。
本開示に係るメモリ製造方法は、第１に、シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、前記第１の拡散層の下方に配置されたメモリ素子と、を備え、前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されているメモリセル構造のメモリ製造方法であって、前記シリコン基板の所定の深さにフィールド分離層を形成する工程と、前記フィールド分離層の間に溝状の前記凹部を形成する工程と、前記凹部の底部に第１の拡散層を形成する工程と、前記凹部の側壁部の上端部に第２の拡散層を形成する工程と、前記第２の拡散層の上部にメタル配線を形成する工程と、を少なくとも行って前記メモリセル構造の一部である中間積層体を形成するものである。
このように、前記第２の拡散層の上部にメタル配線を形成する工程を含むことから、トランジスタからメモリ素子までの接続を短くすることができる。
このように、前記第２の拡散層の上部にメタル配線を形成する工程を含むことから、トランジスタからメモリ素子までの接続を短くすることができる。
第２に、上記した本開示に係るメモリセル製造方法においては、前記中間積層体が形成されたシリコン基板に他のシリコン基板を支持基板として貼り合わせる工程と、前記シリコン基板を薄膜化する工程とを含む事が望ましい。
このように、シリコン基板を他のシリコン基板を支持基板として貼り合わせする工程を含むことから、シリコン基板を薄膜化及びそのシリコン基板の裏面でのコンタクトを容易に形成することができる。
このように、シリコン基板を他のシリコン基板を支持基板として貼り合わせする工程を含むことから、シリコン基板を薄膜化及びそのシリコン基板の裏面でのコンタクトを容易に形成することができる。
第３に、上記した本開示に係るメモリセル製造方法においては、前記薄膜化したシリコン基板に形成された前記第１の拡散層からのコンタクトを形成する工程を含むことが望ましい。
このように、第１の拡散層の底部から裏面側にコンタクトを形成することからトランジスタとメモリ素子の距離を短くすることができる。
第４に、上記した本開示に係るメモリセル製造方法においては、前記コンタクトにより前記第１の拡散層と電気的に接続されるメモリ素子を形成する工程を含むことが望ましい。これにより、メモリセルとしての必要な構造体を形成する。
このように、第１の拡散層の底部から裏面側にコンタクトを形成することからトランジスタとメモリ素子の距離を短くすることができる。
第４に、上記した本開示に係るメモリセル製造方法においては、前記コンタクトにより前記第１の拡散層と電気的に接続されるメモリ素子を形成する工程を含むことが望ましい。これにより、メモリセルとしての必要な構造体を形成する。
本開示に係るメモリ装置は、情報を磁性体の磁化状態により保持するメモリ素子を含むメモリセルと、互いに交差する２種類の配線及び他の種類の配線とを備える。そして上記メモリセルは、シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、前記第１の拡散層の下方に配置されたメモリ素子とを備え、前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されているメモリセル構造を有しており、前記２種類の配線の間で、前記トランジスタを介して前記メモリ素子に電流が与えられる。
この場合に、トランジスタは、凹部の対向する２つの側壁をチャネルにしているので、チャネル幅を通常のトランジスタと比較して２倍以上確保することができ、電流能力の高いメモリセルによるメモリ装置が形成できる。
この場合に、トランジスタは、凹部の対向する２つの側壁をチャネルにしているので、チャネル幅を通常のトランジスタと比較して２倍以上確保することができ、電流能力の高いメモリセルによるメモリ装置が形成できる。
本開示によれば、トランジスタからメモリ素子までの接続を短くすることができるので、接続抵抗を小さくすることができる。凹部の対向する２つの側壁をチャネルにしているので、トランジスタのチャネル幅が大きくなる。このことより、メモリ素子に流す電流を大きくすることができる。また、メモリセルの面積を減少することができる。
さらに、メタル配線の形成の後にメモリ素子を形成できることから、メタル配線の熱処理の影響を抑えることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
さらに、メタル配線の形成の後にメモリ素子を形成できることから、メタル配線の熱処理の影響を抑えることができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
以下、本開示の実施の形態を次の順序で説明する。
＜１．ＭＲＡＭとＤＲＡＭの回路比較＞
＜２．メモリセル上部のレイアウトデザイン＞
＜３．実施の形態のメモリセル構造＞
＜４．実施の形態のメモリセルの製造方法＞
＜５．変形例＞
＜１．ＭＲＡＭとＤＲＡＭの回路比較＞
＜２．メモリセル上部のレイアウトデザイン＞
＜３．実施の形態のメモリセル構造＞
＜４．実施の形態のメモリセルの製造方法＞
＜５．変形例＞
＜１．ＭＲＡＭとＤＲＡＭの回路構成＞
まずＭＲＡＭとＤＲＡＭの回路構成について、図１により説明する。
図１のＡはＭＲＡＭのメモリセル１の回路構成を表すものである。図１のＡに示すようにＭＲＡＭのメモリセル１は、ＭＴＪ素子３（Ｒｍ）、アクセストランジスタ５、ワード線２、ビット線６及びデータ線４で構成される。
ＭＴＪ素子３は、情報を記憶するためのメモリ素子としての機能を有するものである。一般的に、ＭＴＪ素子３は２つの強磁性とその間に絶縁層が挟まれた構造となっている。
２つの強磁性層のうち片方は磁化が固定され、他方は磁化が可変であり、その間に障壁となる薄い絶縁層がある。一方の磁性層の磁化の方向を固定し、他方を変化させることでその抵抗値の違いにより、情報を保持するものである。２つの磁性層の磁気の向きが違う時に抵抗が高く、同じ時に抵抗が低い。ＭＴＪ素子３に電流を流して、これを検出することにより、記憶内容（１又は０）を読み出すことができる。
アクセストランジスタ５は、各メモリセル１のＭＴＪ素子３に電流を流すか否かのスイッチの役割を果たすものである。アクセストランジスタ５がオンとなることによりＭＴＪ素子３に電流を流すことができる。すなわち、ＭＴＪ素子３にアクセスすることができる。アクセストランジスタ５がオフとなることにより、ＭＴＪ素子３に電流を流すことを止めることができる。すなわち、ＭＴＪ素子３に対するアクセスを解除できる。
まずＭＲＡＭとＤＲＡＭの回路構成について、図１により説明する。
図１のＡはＭＲＡＭのメモリセル１の回路構成を表すものである。図１のＡに示すようにＭＲＡＭのメモリセル１は、ＭＴＪ素子３（Ｒｍ）、アクセストランジスタ５、ワード線２、ビット線６及びデータ線４で構成される。
ＭＴＪ素子３は、情報を記憶するためのメモリ素子としての機能を有するものである。一般的に、ＭＴＪ素子３は２つの強磁性とその間に絶縁層が挟まれた構造となっている。
２つの強磁性層のうち片方は磁化が固定され、他方は磁化が可変であり、その間に障壁となる薄い絶縁層がある。一方の磁性層の磁化の方向を固定し、他方を変化させることでその抵抗値の違いにより、情報を保持するものである。２つの磁性層の磁気の向きが違う時に抵抗が高く、同じ時に抵抗が低い。ＭＴＪ素子３に電流を流して、これを検出することにより、記憶内容（１又は０）を読み出すことができる。
アクセストランジスタ５は、各メモリセル１のＭＴＪ素子３に電流を流すか否かのスイッチの役割を果たすものである。アクセストランジスタ５がオンとなることによりＭＴＪ素子３に電流を流すことができる。すなわち、ＭＴＪ素子３にアクセスすることができる。アクセストランジスタ５がオフとなることにより、ＭＴＪ素子３に電流を流すことを止めることができる。すなわち、ＭＴＪ素子３に対するアクセスを解除できる。
ワード線２は、アクセストランジスタ５のオン、オフを制御するものである。ワード線２はアクセストランジスタ５のゲート電極に接続されている。ワード線２に電圧をかけることにより、ゲート電極が一定の電圧になり、対応するアクセストランジスタ５をオンにすることができる。
ビット線６は、アクセストランジスタ５のソースに一定の電圧を供給するものである。
データ線４は、ビット線６と対に接続されるもので、これによりビット線６とデータ線４との間に電流経路を作ることができる。
アクセストランジスタ５がオンになれば、ビット線６とデータ線４との間に電流が流れることになり、ＭＴＪ素子３に一定の電流を流すことができる。これによりＭＴＪ素子３の抵抗値を検出し記憶内容を読み出す事ができる。若しくはスピン電流を流すことにより情報を書き込むことができる。
ビット線６は、アクセストランジスタ５のソースに一定の電圧を供給するものである。
データ線４は、ビット線６と対に接続されるもので、これによりビット線６とデータ線４との間に電流経路を作ることができる。
アクセストランジスタ５がオンになれば、ビット線６とデータ線４との間に電流が流れることになり、ＭＴＪ素子３に一定の電流を流すことができる。これによりＭＴＪ素子３の抵抗値を検出し記憶内容を読み出す事ができる。若しくはスピン電流を流すことにより情報を書き込むことができる。
これに対し、ＤＲＡＭのメモリセル１０の回路構成は図１のＢに示すようにキャパシタ７、アクセストランジスタ５、ワード線２及びビット線６で構成される。
ＭＲＡＭにおけるメモリセル１のＭＴＪ素子３をキャパシタ７に置き換えた構成となっている。実際、キャパシタ７がメモリ素子に相当し、これに蓄えられる電荷の有無により情報が記憶される。
また、データ線４に相当する部分がプレートになっている。プレートは板状の電極であり、ＭＲＡＭのように各メモリセル１にデータ線４として配線する必要はない。すなわち、メモリセルサイズの縮小化においては有利となる。
しかし、ＭＲＡＭのメモリセル１の積層においてはデータ線４の配線層を必ず積層する必要があり、メモリサイズの縮小化において不都合である。
ＭＲＡＭにおけるメモリセル１のＭＴＪ素子３をキャパシタ７に置き換えた構成となっている。実際、キャパシタ７がメモリ素子に相当し、これに蓄えられる電荷の有無により情報が記憶される。
また、データ線４に相当する部分がプレートになっている。プレートは板状の電極であり、ＭＲＡＭのように各メモリセル１にデータ線４として配線する必要はない。すなわち、メモリセルサイズの縮小化においては有利となる。
しかし、ＭＲＡＭのメモリセル１の積層においてはデータ線４の配線層を必ず積層する必要があり、メモリサイズの縮小化において不都合である。
＜２．メモリセル上部のレイアウト＞
以下、実施の形態に係るＭＲＡＭのメモリセル１のレイアウトについて図２により説明する。図２は実施の形態に係るメモリセルアレイを上面から見た構造を模式的に示す図である。図２に示すように、複数のワード線２が縦方向に、複数のビット線６が横方向にそれぞれ互いに交差するように配線されている。メモリセル１は、ワード線２とビット線６とが交差した中心位置に設けられている。図に示すようにメモリセル１のフィーチャーサイズは２Ｆ×２Ｆ＝４Ｆ２となっている。本実施の形態においては、アクセストランジスタ５のチャネル１２は各ワード線２の両側の側壁に形成される。縦方向に走るワード線２の両側の側壁をチャネル１２に利用することで実効的なチャネル幅を稼ぎ、電流能力を確保しやすくなっている。図では一辺Ｆのチャネルを両側に使う事で２Ｆ分のチャネル幅を稼いでいる。
メモリセル１のサイズを図に対して縦方向に伸長した場合には、実効チャネル幅を５Ｆ２のメモリセルサイズで３Ｆ、６Ｆ２のメモリサイズで４Ｆのチャネル幅を稼ぐことが可能となる。
以下、実施の形態に係るＭＲＡＭのメモリセル１のレイアウトについて図２により説明する。図２は実施の形態に係るメモリセルアレイを上面から見た構造を模式的に示す図である。図２に示すように、複数のワード線２が縦方向に、複数のビット線６が横方向にそれぞれ互いに交差するように配線されている。メモリセル１は、ワード線２とビット線６とが交差した中心位置に設けられている。図に示すようにメモリセル１のフィーチャーサイズは２Ｆ×２Ｆ＝４Ｆ２となっている。本実施の形態においては、アクセストランジスタ５のチャネル１２は各ワード線２の両側の側壁に形成される。縦方向に走るワード線２の両側の側壁をチャネル１２に利用することで実効的なチャネル幅を稼ぎ、電流能力を確保しやすくなっている。図では一辺Ｆのチャネルを両側に使う事で２Ｆ分のチャネル幅を稼いでいる。
メモリセル１のサイズを図に対して縦方向に伸長した場合には、実効チャネル幅を５Ｆ２のメモリセルサイズで３Ｆ、６Ｆ２のメモリサイズで４Ｆのチャネル幅を稼ぐことが可能となる。
＜３．実施の形態のメモリセル構造＞
以下、実施の形態に係るメモリセル構造とその周辺回路部について図３により説明する。図３は実施の形態に係るメモリセルの層構造を示す図である。本実施の形態に係るメモリセル１は、ＭＴＪ素子３、アクセストランジスタ５、ワード線２、ビット線６及びデータ線４を備える。図３では、３個のメモリセル１が形成されている部分を示している。
シリコン基板１４には溝状に凹部１５が形成されている。凹部１５にはゲート電極１８が埋め込まれている。ゲート電極１８はワード線２（図示せず）に接続されている。
アクセストランジスタ５は第１の拡散層１６、第２の拡散層１９、ゲート電極１８およびチャネル１２で構成される。第１の拡散層１６はアクセストランジスタ５のドレインに相当する。また、第２の拡散層１９はソースに相当する。
図示のようにアクセストランジスタ５は、シリコン基板１４を溝状に加工して形成された凹部１５の底部に形成された第１の拡散層１６と、凹部１５の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層１９とが用いられ、２つの側壁部において第１の拡散層１６と第２の拡散層１９の間となる部分にチャネル１２が形成される構成となる。
このように第２の拡散層１９はチャネル１２の上方に形成され、アクセストランジスタ５は垂直方向にソース－ドレイン経路が形成されている。
第１の拡散層１６の両側にはシリコン酸化膜等を素材としてフィールド分離層１１が形成されている。これにより、第１の拡散層１６はメモリセル１毎に絶縁される。
以下、実施の形態に係るメモリセル構造とその周辺回路部について図３により説明する。図３は実施の形態に係るメモリセルの層構造を示す図である。本実施の形態に係るメモリセル１は、ＭＴＪ素子３、アクセストランジスタ５、ワード線２、ビット線６及びデータ線４を備える。図３では、３個のメモリセル１が形成されている部分を示している。
シリコン基板１４には溝状に凹部１５が形成されている。凹部１５にはゲート電極１８が埋め込まれている。ゲート電極１８はワード線２（図示せず）に接続されている。
アクセストランジスタ５は第１の拡散層１６、第２の拡散層１９、ゲート電極１８およびチャネル１２で構成される。第１の拡散層１６はアクセストランジスタ５のドレインに相当する。また、第２の拡散層１９はソースに相当する。
図示のようにアクセストランジスタ５は、シリコン基板１４を溝状に加工して形成された凹部１５の底部に形成された第１の拡散層１６と、凹部１５の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層１９とが用いられ、２つの側壁部において第１の拡散層１６と第２の拡散層１９の間となる部分にチャネル１２が形成される構成となる。
このように第２の拡散層１９はチャネル１２の上方に形成され、アクセストランジスタ５は垂直方向にソース－ドレイン経路が形成されている。
第１の拡散層１６の両側にはシリコン酸化膜等を素材としてフィールド分離層１１が形成されている。これにより、第１の拡散層１６はメモリセル１毎に絶縁される。
第１の拡散層１６の下部には、シリコン基板１４を薄膜化して裏面コンタクト２７が形成されている。裏面コンタクト２７は、銅プラグ、タングステンプラグ等で形成される。低抵抗で取り出せることが望ましい。裏面コンタクト２７はアスペクト比が比較的低く、第１の拡散層１６から直接引き出しているので、一般的なものと比較して１／４～１／５ぐらいの低抵抗にすることができる。
裏面コンタクト２７の両側には保護絶縁膜２９が形成されている。さらにシリコン基板１４は基板濃度プロファイルが調整されている。これらも第１の拡散層１６のメモリセル１毎の電気的な絶縁を得るためである。
裏面コンタクト２７の下部にメモリ素子としてＭＴＪ素子３が形成されている。ＭＴＪ素子３の両側には裏面絶縁層２８が形成されている。ＭＴＪ素子３の下方にデータ線４が積層される。このデータ線４の積層はＭＴＪ素子３の形成後に行われるが、低熱処理でのプロセスが可能なので、熱によるＭＴＪ素子３の特性劣化を回避することができる。
データ線４はビット線６と平行に配置される。これにより、平面的に２つの線を一方の側にまとめることができるので、セル面積の増加を抑えることができる。
裏面コンタクト２７の両側には保護絶縁膜２９が形成されている。さらにシリコン基板１４は基板濃度プロファイルが調整されている。これらも第１の拡散層１６のメモリセル１毎の電気的な絶縁を得るためである。
裏面コンタクト２７の下部にメモリ素子としてＭＴＪ素子３が形成されている。ＭＴＪ素子３の両側には裏面絶縁層２８が形成されている。ＭＴＪ素子３の下方にデータ線４が積層される。このデータ線４の積層はＭＴＪ素子３の形成後に行われるが、低熱処理でのプロセスが可能なので、熱によるＭＴＪ素子３の特性劣化を回避することができる。
データ線４はビット線６と平行に配置される。これにより、平面的に２つの線を一方の側にまとめることができるので、セル面積の増加を抑えることができる。
ここで、上記メモリセル構造の動作状態における電流の流れを図４により説明する。
図４は、左端のアクセストランジスタ５がオンでその他はＯＦＦになっている状態を示している。既に説明したとおり、アクセストランジスタ５は第１の拡散層１６、第２の拡散層１９、ゲート電極１８およびチャネル１２で構成されている。アクセストランジスタ５をオンにするとは、ゲート電極１８をオンにすること（一定の電圧をかけること）をいうので、対応するゲート電極１８をオンと表示している。他のゲート電極はＯＦＦと表示している。ゲート電極をオンにすることにより、チャネル１２は導通状態となる。
したがって、この状態でビット線６から電源を供給すると第２の拡散層１９（ソース）からチャネル１２を通って第１拡散層（ドレイン）に電流が流れ、さらにＭＴＪ素子３を経由してデータ線４へと電流が流れる。このとき電流は、凹部１５の対向する側壁にある２つのチャネル１２を経由して流れる。すなわち、メモリセル１の動作状態における電流の流れは、図に示すように経路ｘの電流の流れ、経路ｙの電流の流れとなる。
これにより、実効的にチャネル幅を稼ぎ、電流を多く流すことができるとともにＭＴＪ素子３に対して記憶内容の読み出し、又は情報の書き込みが可能となる。
図４は、左端のアクセストランジスタ５がオンでその他はＯＦＦになっている状態を示している。既に説明したとおり、アクセストランジスタ５は第１の拡散層１６、第２の拡散層１９、ゲート電極１８およびチャネル１２で構成されている。アクセストランジスタ５をオンにするとは、ゲート電極１８をオンにすること（一定の電圧をかけること）をいうので、対応するゲート電極１８をオンと表示している。他のゲート電極はＯＦＦと表示している。ゲート電極をオンにすることにより、チャネル１２は導通状態となる。
したがって、この状態でビット線６から電源を供給すると第２の拡散層１９（ソース）からチャネル１２を通って第１拡散層（ドレイン）に電流が流れ、さらにＭＴＪ素子３を経由してデータ線４へと電流が流れる。このとき電流は、凹部１５の対向する側壁にある２つのチャネル１２を経由して流れる。すなわち、メモリセル１の動作状態における電流の流れは、図に示すように経路ｘの電流の流れ、経路ｙの電流の流れとなる。
これにより、実効的にチャネル幅を稼ぎ、電流を多く流すことができるとともにＭＴＪ素子３に対して記憶内容の読み出し、又は情報の書き込みが可能となる。
周辺回路部は、一般的なメモリ装置と同様な構成となっている。図３に示すようにシリコン基板１４に平行にソース２２、ゲート電極２０、ドレイン２３で構成されるトランジスタが形成される。ソース２２から接続配線２５ａが引き出されている。ドレイン２３から接続配線２５ｂが引き出されている。各トランジスタは素子分離領域１３により電気的に分離されている。素子分離領域１３の下部にはシリコン酸化膜等が埋め込まれたフィールド分離層１１が形成されている。
＜４．実施の形態のメモリセルの製造方法＞
以下、実施の形態のメモリセルの製造方法について図５乃至図１５、及び図３により説明する。
図５は実施の形態に係るメモリセルの各セルの分離領域を形成した状態の層構造を示す図である。
図５のＡは、実施の形態に係るメモリセル１を上面から見た図である。ここでは図２の一部を抜粋したものであり、左右方向のビット線６となるべきところとワード線２となるべきところを表したものである。すでに述べた通りメモリセル１はワード線２とビット線６の交差した中心位置に形成される。
図５のＢは、ａ－ａ間の断面図を表している。図５のＢに示すように、まず最初に将来第１の拡散層１６となるシリコン基板１４の底部に、例えば２００～４００ｎｍぐらいの深さの位置に各メモリセル１を電気分離するためにイオン注入によりフィールド分離層１１を形成する。フィールド分離層１１はシリコン酸化膜等で構成される。シリコン酸化膜を形成する場合、酸素をシリコン基板１４中に高エネルギー、高濃度で注入した後、熱処理を行うことにより、シリコン基板１４の深い所にシリコン酸化膜を形成できる。
図５のＣの鳥瞰図に示すように将来ビット線６になる部分直下のシリコン基板１４以外の場所に素子分離領域１３を形成する。下部にフィールド分離層１１を形成する。このフィールド分離層１１はシリコン酸化膜等で構成される。
上記の手順により、周辺回路部の素子分離領域１３も同時に形成できる。
以下、実施の形態のメモリセルの製造方法について図５乃至図１５、及び図３により説明する。
図５は実施の形態に係るメモリセルの各セルの分離領域を形成した状態の層構造を示す図である。
図５のＡは、実施の形態に係るメモリセル１を上面から見た図である。ここでは図２の一部を抜粋したものであり、左右方向のビット線６となるべきところとワード線２となるべきところを表したものである。すでに述べた通りメモリセル１はワード線２とビット線６の交差した中心位置に形成される。
図５のＢは、ａ－ａ間の断面図を表している。図５のＢに示すように、まず最初に将来第１の拡散層１６となるシリコン基板１４の底部に、例えば２００～４００ｎｍぐらいの深さの位置に各メモリセル１を電気分離するためにイオン注入によりフィールド分離層１１を形成する。フィールド分離層１１はシリコン酸化膜等で構成される。シリコン酸化膜を形成する場合、酸素をシリコン基板１４中に高エネルギー、高濃度で注入した後、熱処理を行うことにより、シリコン基板１４の深い所にシリコン酸化膜を形成できる。
図５のＣの鳥瞰図に示すように将来ビット線６になる部分直下のシリコン基板１４以外の場所に素子分離領域１３を形成する。下部にフィールド分離層１１を形成する。このフィールド分離層１１はシリコン酸化膜等で構成される。
上記の手順により、周辺回路部の素子分離領域１３も同時に形成できる。
以降の製造過程の説明において、各図面のＢ図面はＡ図面のａ－ａ断面を示すものである。すなわち、図６のＢ～図１１のＢ、図１４のＢ～図１６のＢは、図５の場合と同じく図６のＡ～図１１のＡ、図１４のＡ～図１６のＡのａ－ａ断面を示している。
図６は、実施の形態に係るメモリセルの溝状の凹部１５を形成した状態の層構造を示す図である。図５で述べた工程の後、凹部１５の形成が行われる。
図６のＢに示すように、ワード線２となる縦方向の配線ライン状にシリコン基板１４とフィールド分離層１１をＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）で加工して溝状の凹部１５を形成する。溝状の凹部のシリコン基板１４の両側の側壁部の略中央が後の工程で形成されるアクセストランジスタ５のチャネル１２となる。
図６のＣの鳥瞰図に示すように凹部１５と素子分離領域１３は交差する関係となっている。
図６は、実施の形態に係るメモリセルの溝状の凹部１５を形成した状態の層構造を示す図である。図５で述べた工程の後、凹部１５の形成が行われる。
図６のＢに示すように、ワード線２となる縦方向の配線ライン状にシリコン基板１４とフィールド分離層１１をＲＩＥ（Reactive Ion Etching、反応性イオンエッチング）で加工して溝状の凹部１５を形成する。溝状の凹部のシリコン基板１４の両側の側壁部の略中央が後の工程で形成されるアクセストランジスタ５のチャネル１２となる。
図６のＣの鳥瞰図に示すように凹部１５と素子分離領域１３は交差する関係となっている。
図７は、実施の形態に係るメモリセルの第１の拡散層を形成した状態の層構造を示す図である。
図７のＢに示すように凹部１５の底部にイオン注入により、第１の拡散層１６が形成される。この部分がアクセスランジスタ５の一方の拡散層（ドレイン）になる部分に相当する。図５で予め形成しておいたフィールド分離層１１によって、これらの拡散層は隣の拡散層と電気的に分離される。図の向かって手前から奥方向はフィールド分離層１１と素子分離領域１３によって電気的に分離（絶縁）されている。
図７のＢに示すように凹部１５の底部にイオン注入により、第１の拡散層１６が形成される。この部分がアクセスランジスタ５の一方の拡散層（ドレイン）になる部分に相当する。図５で予め形成しておいたフィールド分離層１１によって、これらの拡散層は隣の拡散層と電気的に分離される。図の向かって手前から奥方向はフィールド分離層１１と素子分離領域１３によって電気的に分離（絶縁）されている。
なお、図８に示すようにメモリセル１の凹部１５の内側に側壁保護膜１７を形成することも考えられる。凹部１５の底部にイオン注入により第１の拡散層１６を形成する際には、１Ｅ１５／ｃｍ2以上の高濃度注入が必要になる。側壁保護膜１７は、後にチャネル１２となる側壁をこのイオン注入のコンタミネーションから守るために形成されるものである。
図８のＢに示す側壁保護膜１７は後の工程であるアクセストランジスタ５のゲート酸化前処理のウェット処理により除去可能である。側壁保護膜１７の形成は本実施に係るメモリセルの製造において必ずしも必要な工程ではない。
図８のＢに示す側壁保護膜１７は後の工程であるアクセストランジスタ５のゲート酸化前処理のウェット処理により除去可能である。側壁保護膜１７の形成は本実施に係るメモリセルの製造において必ずしも必要な工程ではない。
図９は、実施の形態に係るメモリセルにゲート電極を埋め込んだ状態の層構造を示す図である。図７で形成された状態に対しゲート電極１８を埋め込む。図８の側壁保護膜１７を形成したものを用いてもよい。
ゲート電極１８の埋め込みをするために、まず凹部１５の内壁にゲート絶縁膜を形成し、その後、溝状の凹部１５にそってゲート電極１８を埋め込む。この時ゲート電極１８は両脇のシリコン基板１４よりも低い位置に保ち、上部を平坦化できる事が望ましい。このゲート電極１８はポリシリコンまたは金属電極材、もしくはこれらの複合膜を用いる事が出来る。このゲート電極１８にワード線２を接続する。
図９のＣの鳥瞰図に示すように凹部１５に沿ってゲート電極１８が形成される。
ゲート電極１８の埋め込みをするために、まず凹部１５の内壁にゲート絶縁膜を形成し、その後、溝状の凹部１５にそってゲート電極１８を埋め込む。この時ゲート電極１８は両脇のシリコン基板１４よりも低い位置に保ち、上部を平坦化できる事が望ましい。このゲート電極１８はポリシリコンまたは金属電極材、もしくはこれらの複合膜を用いる事が出来る。このゲート電極１８にワード線２を接続する。
図９のＣの鳥瞰図に示すように凹部１５に沿ってゲート電極１８が形成される。
図１０は実施の形態に係るメモリセルの第２の拡散層を形成した状態の層構造を示す図である。
図１０のＢに示すようにシリコン基板１４の上部にイオン注入により、第２の拡散層１９を形成する。この部分がアクセスランジスタ５の他方の拡散層（ソース）になる部分に相当する。
図１０のＢに示すようにシリコン基板１４の上部にイオン注入により、第２の拡散層１９を形成する。この部分がアクセスランジスタ５の他方の拡散層（ソース）になる部分に相当する。
図１１は、実施の形態に係るメモリセル１の第２の拡散層１９とこれに接続されるビット線を形成した状態の層構造を示す図である。まず層間膜３５を形成後、メモリセルの上部にビットコンタクト３０を開口し、ビット線６を配線する。ビットコンタクト３０は、第２の拡散層１９に対して通常コンタクトとして開口して接続する。これにより、ワード線２に電圧をかけることより、ワード線２に接続されているゲート電極１８に電圧がかかり、対応するアクセストランジスタ５はゲート電極１８の両側の壁面、すなわち凹部１５の側壁をチャネルとしてビット線６から凹部１５の底部の第１の拡散層１６へと電流を流す事が可能となる。
ビット線６の形成の前に周辺回路部には、図３で説明した構造の各トランジスタを形成する。この形成方法は通常のＭＯＳ型トランジスタの製法と同じである。
ビット線６の形成の前に周辺回路部には、図３で説明した構造の各トランジスタを形成する。この形成方法は通常のＭＯＳ型トランジスタの製法と同じである。
図１２は、実施の形態に係るメモリセルの上層側のメタル配線を形成した状態の層構造を示す図である。メタル配線の方法は通常の半導体メモリデバイスで用いられている配線形成工程をそのまま適用可能である。必要な配線構造を形成した後、上部をＣＭＰ（chemical mechanical polishing）などで平坦化してウェーハ貼り合せが出来る状態にする。
ここで、メタル配線２４ａ～２４ｇは電源配線である。一般的にアルミニウム又はＣｕで形成される。メタル配線２４ｂ～２４ｄはシャント等として使用可能である。メタル配線２５ａ～２５ｃは配線層間を接続するものである。一般的にタングステンで埋められている。
ここで、メタル配線２４ａ～２４ｇは電源配線である。一般的にアルミニウム又はＣｕで形成される。メタル配線２４ｂ～２４ｄはシャント等として使用可能である。メタル配線２５ａ～２５ｃは配線層間を接続するものである。一般的にタングステンで埋められている。
図１３は、実施の形態に係るメモリセルを製造するために一方の基板に形成された中間積層体３１を他の基板に貼り合わせて薄膜化する手順を模式的に示す図である。
中間積層体３１とは、上述の図１２までの手順によりシリコン基板１４上に積層形成された構造部分を示している。
中間積層体３１の形成されたシリコン基板１４の上部を平坦化し、剛性を保つための支持基板用とする別のシリコン基板２６を貼り合せる（図１３の左図、中図参照）。シリコン基板２６は、特に積層構造が形成されていない単なる基板である。
そしてシリコン基板２６を貼り合わせた後、シリコン基板１４をその裏面（中間積層体３１が形成されていない側の面）から研磨して薄膜化する（右図参照）。
本開示では例えば０．５μｍ～１．５μｍぐらいまでの薄膜化を実施する。
例えばこれら一連の貼り合せ／薄膜化工程には裏面照射型イメージセンサで用いられている技術を適用できる。
中間積層体３１とは、上述の図１２までの手順によりシリコン基板１４上に積層形成された構造部分を示している。
中間積層体３１の形成されたシリコン基板１４の上部を平坦化し、剛性を保つための支持基板用とする別のシリコン基板２６を貼り合せる（図１３の左図、中図参照）。シリコン基板２６は、特に積層構造が形成されていない単なる基板である。
そしてシリコン基板２６を貼り合わせた後、シリコン基板１４をその裏面（中間積層体３１が形成されていない側の面）から研磨して薄膜化する（右図参照）。
本開示では例えば０．５μｍ～１．５μｍぐらいまでの薄膜化を実施する。
例えばこれら一連の貼り合せ／薄膜化工程には裏面照射型イメージセンサで用いられている技術を適用できる。
図１４は、実施の形態に係るメモリセル１の中間積層体３１の第１の拡散層１６から裏面コンタクト開口２７Ａを形成した層構造を示す図である。図１２に示したようにビット線６の上部にはメタル配線２４と貼り合せた支持基板用のシリコン基板２６とがあるが、以下図１４，図１５、図１６ではこれらの図示を省略している。
また、シリコン基板としては省略した上部のシリコン基板２６に置き換わることになるので、実際のプロセスでは図のものに対して上下反転したウェーハ状態を基本としてプロセス形成を進めてゆく。
シリコン基板１４の裏面薄膜化後に裏面絶縁膜を堆積し、裏面から、先に形成した第１の拡散層１６に微細な裏面コンタクト開口２７Ａを形成する。この裏面コンタクト開口２７Ａの形成の際は、第１の拡散層１６に十分コンタクトできる深さでＲＩＥを止める。
また、シリコン基板としては省略した上部のシリコン基板２６に置き換わることになるので、実際のプロセスでは図のものに対して上下反転したウェーハ状態を基本としてプロセス形成を進めてゆく。
シリコン基板１４の裏面薄膜化後に裏面絶縁膜を堆積し、裏面から、先に形成した第１の拡散層１６に微細な裏面コンタクト開口２７Ａを形成する。この裏面コンタクト開口２７Ａの形成の際は、第１の拡散層１６に十分コンタクトできる深さでＲＩＥを止める。
図１５は、実施の形態に係るメモリセルの中間積層体３１の第１の拡散層１６から形成された裏面コンタクト開口２７Ａの側壁に絶縁保護膜２９を形成した層構造を示す図である。
先に形成した裏面コンタクト開口２７Ａの側壁に保護絶縁膜２９を形成する。これにより、後述の裏面コンタクト２７がシリコン基板１４とショートする事を防ぐことができる。この絶縁が不充分であると、動作不良又はメモリセルとして性能が損なわれる場合がある。
先に形成した裏面コンタクト開口２７Ａの側壁に保護絶縁膜２９を形成する。これにより、後述の裏面コンタクト２７がシリコン基板１４とショートする事を防ぐことができる。この絶縁が不充分であると、動作不良又はメモリセルとして性能が損なわれる場合がある。
以上の工程の後、図３の構造を形成してメモリセル１が完成する。
即ち裏面コンタクト開口２７Ａに導体としての裏面コンタクト２７を配し、この裏面コンタクト２７から接続を取出す。そして裏面コンタクト２７により第１の拡散層１６と電気的に接続されるメモリ素子としてＭＴＪ素子３を形成する。
裏面コンタクト２７は銅プラグ、タングステンプラグ等が考えられる。第１の拡散層１６からの電気的接続点が低抵抗で取り出せることが望ましい。
既に述べたとおり、アスペクト比が比較的低く、アクセストランジスタ５のドレインの相当する第１の拡散層１６から直接引き出しているので、一般的な構造のものに比べて１／４～１／５ぐらいの低抵抗が期待できる。
ＭＴＪ素子３の形成は裏面の平坦なシリコン基板上で行う。このため加工しやすい構造となっている。ＭＴＪ素子３の上にはデータ線４を配線する。このデータ線４は、ビット線６と平行に走る配線を形成すればよく、セル面積の増加を伴わない。またＭＴＪ素子３形成後は低熱処理でのプロセス構築が可能であり、ＭＴＪ素子３形成後のＭＴＪ素子３のメモリ素子特性を損なう事が無い。
以上の手順により、本実施の形態に係るメモリセルを製造することができる。
即ち裏面コンタクト開口２７Ａに導体としての裏面コンタクト２７を配し、この裏面コンタクト２７から接続を取出す。そして裏面コンタクト２７により第１の拡散層１６と電気的に接続されるメモリ素子としてＭＴＪ素子３を形成する。
裏面コンタクト２７は銅プラグ、タングステンプラグ等が考えられる。第１の拡散層１６からの電気的接続点が低抵抗で取り出せることが望ましい。
既に述べたとおり、アスペクト比が比較的低く、アクセストランジスタ５のドレインの相当する第１の拡散層１６から直接引き出しているので、一般的な構造のものに比べて１／４～１／５ぐらいの低抵抗が期待できる。
ＭＴＪ素子３の形成は裏面の平坦なシリコン基板上で行う。このため加工しやすい構造となっている。ＭＴＪ素子３の上にはデータ線４を配線する。このデータ線４は、ビット線６と平行に走る配線を形成すればよく、セル面積の増加を伴わない。またＭＴＪ素子３形成後は低熱処理でのプロセス構築が可能であり、ＭＴＪ素子３形成後のＭＴＪ素子３のメモリ素子特性を損なう事が無い。
以上の手順により、本実施の形態に係るメモリセルを製造することができる。
以上のように形成される本実施の形態のメモリセル構造によれば、アクセストランジスタ５は凹部１５の対向する２つの側壁部分をチャネルにしているので、チャネル幅を通常のトランジスタと比較して２倍以上確保することができる。これによりセル面積の増大を招かずに電流駆動能力を上げることができる。ＭＴＪ素子３の保磁特性をあげるためには、低電圧で比較的大きい電流を流すことが望ましい。このためアクセストランジスタ５の電流駆動能力が高くできることは有効である。
またトランジスタは垂直方向にソースードレイン電流経路が形成され、第２の拡散層１９とビット線６が接続され、また第１の拡散層１６が１本の裏面コンタクト２７を介してＭＴＪ素子３に接続される。
通常、ＭＴＪ素子は材料的に耐熱性が低い。このためセル構造の製造工程においてＭＴＪ素子形成後の熱処理は最小限にしたい。そのことから、各種のメモリセル構造では、トランジスタ部分、メタル配線部分等を形成した後、その上部にＭＴＪ素子を形成するような手法が採られているが、それによって、トランジスタからＭＴＪ素子まで多数のコンタクトを経由することとなる。このためコンタクトによる抵抗値が大きくなってしまう。本実施の形態の場合、ＭＴＪ素子３がアクセストランジスタ５を形成したシリコン基板１４の裏面側に形成され、このため第１の拡散層１６が１本の裏面コンタクト２７を介してＭＴＪ素子３に接続されるため、コンタクトによる抵抗は最小限となり、この点でも有利である。そのうえでＭＴＪ素子３はメタル配線後の工程で作成でき、ＭＴＪ素子３に対する熱処理の影響を最小限とすることができる。
またトランジスタは垂直方向にソースードレイン電流経路が形成され、第２の拡散層１９とビット線６が接続され、また第１の拡散層１６が１本の裏面コンタクト２７を介してＭＴＪ素子３に接続される。
通常、ＭＴＪ素子は材料的に耐熱性が低い。このためセル構造の製造工程においてＭＴＪ素子形成後の熱処理は最小限にしたい。そのことから、各種のメモリセル構造では、トランジスタ部分、メタル配線部分等を形成した後、その上部にＭＴＪ素子を形成するような手法が採られているが、それによって、トランジスタからＭＴＪ素子まで多数のコンタクトを経由することとなる。このためコンタクトによる抵抗値が大きくなってしまう。本実施の形態の場合、ＭＴＪ素子３がアクセストランジスタ５を形成したシリコン基板１４の裏面側に形成され、このため第１の拡散層１６が１本の裏面コンタクト２７を介してＭＴＪ素子３に接続されるため、コンタクトによる抵抗は最小限となり、この点でも有利である。そのうえでＭＴＪ素子３はメタル配線後の工程で作成でき、ＭＴＪ素子３に対する熱処理の影響を最小限とすることができる。
＜５．変形例＞
以下、実施の形態に係るメモリセル構造の変形例について図１６により説明する。図１６は、実施の形態に係るメモリセル構造の変形例を示す図である。通常のシリコン基板ではなく、ＳＯＩ（silicon on insulator）基板３３を使用したものである。
ＳＯＩ基板とは，シリコン基板と表面Ｓｉ層との間にＳｉＯ2を挿入した構造の基板である。一般的にトランジスタの寄生容量を減らせるので，動作速度向上と消費電力削減に効果があるとされる。通常のシリコン基板を使う場合と比べて，動作速度は２０%～３０％の向上，消費電力は５０％以上の低減が期待できるとされる。
以下、実施の形態に係るメモリセル構造の変形例について図１６により説明する。図１６は、実施の形態に係るメモリセル構造の変形例を示す図である。通常のシリコン基板ではなく、ＳＯＩ（silicon on insulator）基板３３を使用したものである。
ＳＯＩ基板とは，シリコン基板と表面Ｓｉ層との間にＳｉＯ2を挿入した構造の基板である。一般的にトランジスタの寄生容量を減らせるので，動作速度向上と消費電力削減に効果があるとされる。通常のシリコン基板を使う場合と比べて，動作速度は２０%～３０％の向上，消費電力は５０％以上の低減が期待できるとされる。
図１６に示すように通常のシリコン基板１４を使用して製造したメモリセル構造とほとんどおなじである。裏面コンタクト２７の側壁に形成した保護絶縁膜２９（図３参照）が存在しない点で相違している。すなわち、ＳＯＩ基板３３を使用した場合、保護絶縁膜２９がなくても、メモリセル１間の絶縁を確保できるので、保護絶縁膜２９を形成する必要がない。
裏面コンタクト２７はサイドウォールプロセスにより最少デザイン以下のコンタクトを形成することができる。このため裏面コンタクト２７の細くなっている端の箇所にサイドウォール３４が形成されている。
ＳＯＩ基板３３を用いた場合の利点はつぎのとおりである。
（ａ）通常のシリコン基板１４ではメモリセル１のあるシリコン基板１４の均一な薄膜化形成が不可欠であるが、ＳＯＩ基板の場合はその必要がない。
（ｂ）通常のシリコン基板１４では裏面コンタクト２７のシリコン基板膜厚裕度からある程度深さが深くなる傾向があるが、ＳＯＩ基板の場合は深くなることはない。
（ｃ）通常のシリコン基板１４では裏面コンタクト開口時に第１の拡散層１６の位置で精度良くＲＩＥを止めることが難しい。ＳＯＩ基板の場合はＲＩＥを精度良く止めることができる。
（ｄ）通常のシリコン基板１４では裏面コンタクト２７とシリコン基板１４とのショートを防ぐため側壁に保護絶縁膜２９が必要である。ＳＯＩ基板の場合は必要ない。
以上のとおり、ＳＯＩ基板３３を用いる場合にはすぐれた利点を有する。そのメモリセル製造方法は通常のシリコン基板１４の場合と同様である。
裏面コンタクト２７はサイドウォールプロセスにより最少デザイン以下のコンタクトを形成することができる。このため裏面コンタクト２７の細くなっている端の箇所にサイドウォール３４が形成されている。
ＳＯＩ基板３３を用いた場合の利点はつぎのとおりである。
（ａ）通常のシリコン基板１４ではメモリセル１のあるシリコン基板１４の均一な薄膜化形成が不可欠であるが、ＳＯＩ基板の場合はその必要がない。
（ｂ）通常のシリコン基板１４では裏面コンタクト２７のシリコン基板膜厚裕度からある程度深さが深くなる傾向があるが、ＳＯＩ基板の場合は深くなることはない。
（ｃ）通常のシリコン基板１４では裏面コンタクト開口時に第１の拡散層１６の位置で精度良くＲＩＥを止めることが難しい。ＳＯＩ基板の場合はＲＩＥを精度良く止めることができる。
（ｄ）通常のシリコン基板１４では裏面コンタクト２７とシリコン基板１４とのショートを防ぐため側壁に保護絶縁膜２９が必要である。ＳＯＩ基板の場合は必要ない。
以上のとおり、ＳＯＩ基板３３を用いる場合にはすぐれた利点を有する。そのメモリセル製造方法は通常のシリコン基板１４の場合と同様である。
上記で説明した実施の形態に係るメモリセルの構造及びその製造方法はＭＲＡＭに限定されるものでなく、ＤＲＡＭ等のメモリでも適用可能である。
なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
なお本技術は以下のような構成も採ることができる。
（１）シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、
前記第１の拡散層の下方に配置されたメモリ素子と、
を備え、
前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されている
メモリセル構造。
（２）前記第１の拡散層は、メモリセル毎に絶縁膜と基板濃度プロファイルにより電気的に絶縁されている
上記（１）に記載のメモリセル構造。
（３）前記コンタクトは前記シリコン基板と絶縁された構造になっている
上記（１）又は（２）に記載のメモリセル構造。
（４）前記シリコン基板はＳＯＩ基板である
上記（１）乃至（３）のいずれかに記載のメモリセル構造。
（５）前記メモリ素子はＭＴＪ素子である
上記（１）乃至（４）のいずれかに記載のメモリセル構造。
（６）シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、前記第１の拡散層の下方に配置されたメモリ素子と、を備え、前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されているメモリセル構造のメモリ製造方法であって、
前記シリコン基板の所定の深さにフィールド分離層を形成する工程と、
前記フィールド分離層の間に溝状の前記凹部を形成する工程と、
前記凹部の底部に第１の拡散層を形成する工程と、
前記凹部の側壁部の上端部に第２の拡散層を形成する工程と、
前記第２の拡散層の上部にメタル配線を形成する工程と、
を少なくとも行って前記メモリセル構造の一部である中間積層体を形成する
メモリ製造方法。
（７）前記中間積層体が形成されたシリコン基板に他のシリコン基板を支持基板として貼り合わせる工程と、
前記シリコン基板を薄膜化する工程とを含む
上記（６）に記載のメモリ製造方法。
（８）前記薄膜化したシリコン基板に形成された前記第１の拡散層からのコンタクトを形成する工程を含む
上記（７）に記載のメモリ製造方法。
（９）前記コンタクトにより前記第１の拡散層と電気的に接続されるメモリ素子を形成する工程を含む
上記（８）に記載のメモリ製造方法。
（１０）情報を磁性体の磁化状態により保持するメモリ素子を含むメモリセルと、
互いに交差する２種類の配線及び他の種類の配線とを備え、
上記メモリセルは、
シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、
前記第１の拡散層の下方に配置されたメモリ素子とを備え、
前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されているメモリセル構造を有しており、
前記２種類の配線の間で、前記トランジスタを介して前記メモリ素子に電流が与えられる
メモリ装置。
（１）シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、
前記第１の拡散層の下方に配置されたメモリ素子と、
を備え、
前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されている
メモリセル構造。
（２）前記第１の拡散層は、メモリセル毎に絶縁膜と基板濃度プロファイルにより電気的に絶縁されている
上記（１）に記載のメモリセル構造。
（３）前記コンタクトは前記シリコン基板と絶縁された構造になっている
上記（１）又は（２）に記載のメモリセル構造。
（４）前記シリコン基板はＳＯＩ基板である
上記（１）乃至（３）のいずれかに記載のメモリセル構造。
（５）前記メモリ素子はＭＴＪ素子である
上記（１）乃至（４）のいずれかに記載のメモリセル構造。
（６）シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、前記第１の拡散層の下方に配置されたメモリ素子と、を備え、前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されているメモリセル構造のメモリ製造方法であって、
前記シリコン基板の所定の深さにフィールド分離層を形成する工程と、
前記フィールド分離層の間に溝状の前記凹部を形成する工程と、
前記凹部の底部に第１の拡散層を形成する工程と、
前記凹部の側壁部の上端部に第２の拡散層を形成する工程と、
前記第２の拡散層の上部にメタル配線を形成する工程と、
を少なくとも行って前記メモリセル構造の一部である中間積層体を形成する
メモリ製造方法。
（７）前記中間積層体が形成されたシリコン基板に他のシリコン基板を支持基板として貼り合わせる工程と、
前記シリコン基板を薄膜化する工程とを含む
上記（６）に記載のメモリ製造方法。
（８）前記薄膜化したシリコン基板に形成された前記第１の拡散層からのコンタクトを形成する工程を含む
上記（７）に記載のメモリ製造方法。
（９）前記コンタクトにより前記第１の拡散層と電気的に接続されるメモリ素子を形成する工程を含む
上記（８）に記載のメモリ製造方法。
（１０）情報を磁性体の磁化状態により保持するメモリ素子を含むメモリセルと、
互いに交差する２種類の配線及び他の種類の配線とを備え、
上記メモリセルは、
シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、
前記第１の拡散層の下方に配置されたメモリ素子とを備え、
前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されているメモリセル構造を有しており、
前記２種類の配線の間で、前記トランジスタを介して前記メモリ素子に電流が与えられる
メモリ装置。
１、１０…メモリセル、２…ワード線、３…ＭＴＪ、４…データ線、５…アクセストランジスタ、６…ビット線、７…キャパシタ、１１…フィールド分離層、１２…チャネル、１３…素子分離領域、１４、２６…シリコン基板、１５…凹部、１６…第の拡散層、１７…側壁保護膜、１８、２０…ゲート電極、１９…第２の拡散層、２７…裏面コンタクト、２８…裏面絶縁層、２９…保護絶縁膜、３１…中間積層体、３３…ＳＯＩ基板
Claims (10)
- シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、
前記第１の拡散層の下方に配置されたメモリ素子と、
を備え、
前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されている
メモリセル構造。 - 前記第１の拡散層は、メモリセル毎に絶縁膜と基板濃度プロファイルにより電気的に絶縁されている
請求項１に記載のメモリセル構造。 - 前記コンタクトは前記シリコン基板と絶縁された構造になっている
請求項１に記載のメモリセル構造。 - 前記シリコン基板はＳＯＩ基板である
請求項１に記載のメモリセル構造。 - 前記メモリ素子はＭＴＪ素子である
請求項１に記載のメモリセル構造。 - シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、前記第１の拡散層の下方に配置されたメモリ素子と、を備え、前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されているメモリセル構造のメモリ製造方法であって、
前記シリコン基板の所定の深さにフィールド分離層を形成する工程と、
前記フィールド分離層の間に溝状の前記凹部を形成する工程と、
前記凹部の底部に第１の拡散層を形成する工程と、
前記凹部の側壁部の上端部に第２の拡散層を形成する工程と、
前記第２の拡散層の上部にメタル配線を形成する工程と、
を少なくとも行って前記メモリセル構造の一部である中間積層体を形成する
メモリ製造方法。 - 前記中間積層体が形成されたシリコン基板に他のシリコン基板を支持基板として貼り合わせる工程と、
前記シリコン基板を薄膜化する工程とを含む
請求項６に記載のメモリ製造方法。 - 前記薄膜化したシリコン基板に形成された前記第１の拡散層からのコンタクトを形成する工程を含む
請求項７に記載のメモリ製造方法。 - 前記コンタクトにより前記第１の拡散層と電気的に接続されるメモリ素子を形成する工程を含む
請求項８に記載のメモリ製造方法。 - 情報を磁性体の磁化状態により保持するメモリ素子を含むメモリセルと、
互いに交差する２種類の配線及び他の種類の配線とを備え、
上記メモリセルは、
シリコン基板を溝状に加工して形成された凹部の底部に形成された第１の拡散層と、前記凹部の対向する２つの側壁部のそれぞれの上端部に形成された第２の拡散層とが用いられ、前記２つの側壁部において前記第１の拡散層と前記第２の拡散層の間となる部分にチャネルが形成されるトランジスタと、
前記第１の拡散層の下方に配置されたメモリ素子とを備え、
前記第１の拡散層は、前記シリコン基板を薄膜化した後に形成されたコンタクトを介して前記メモリ素子と電気的に接続されているメモリセル構造を有しており、
前記２種類の配線の間で、前記トランジスタを介して前記メモリ素子に電流が与えられる
メモリ装置。
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