JP2013161827A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】垂直トランジスタを有する半導体装置のビット線と半導体基板間の絶縁性を確保し、ビット線と半導体基板とを接続するビットコンタクトを形成するための半導体装置の製造方法を提供する。
【解決手段】半導体基板１０１にトレンチ１０９を形成する工程と、トレンチ内壁に第１絶縁膜１０３を形成する工程と、トレンチ内壁の底面１０９ｃと底部側面１０９ｂの第１絶縁膜１０３上に、ビットコンタクト形成材料の選択的エッチング条件において第1絶縁膜１０３よりもエッチングされにくい第２絶縁膜１０４を形成する工程と、第１絶縁膜１０３のうち、第２絶縁膜１０４の直上に位置する一部分を除去してビットコンタクトホールを形成した後、トレンチ１０９内のビットコンタクトホールを埋めるビットコンタクト形成材料層を形成する工程と、ビットコンタクト形成材料層を異方性エッチングすることにより、ビットコンタクト１２４を形成する工程と、を有する。
【選択図】図１
【解決手段】半導体基板１０１にトレンチ１０９を形成する工程と、トレンチ内壁に第１絶縁膜１０３を形成する工程と、トレンチ内壁の底面１０９ｃと底部側面１０９ｂの第１絶縁膜１０３上に、ビットコンタクト形成材料の選択的エッチング条件において第1絶縁膜１０３よりもエッチングされにくい第２絶縁膜１０４を形成する工程と、第１絶縁膜１０３のうち、第２絶縁膜１０４の直上に位置する一部分を除去してビットコンタクトホールを形成した後、トレンチ１０９内のビットコンタクトホールを埋めるビットコンタクト形成材料層を形成する工程と、ビットコンタクト形成材料層を異方性エッチングすることにより、ビットコンタクト１２４を形成する工程と、を有する。
【選択図】図１
Description
本発明は半導体装置の製造方法に関するものである。
近年、半導体装置の微細化に伴い、半導体基板上に占める素子領域が減少している。例えば、トランジスタにおいては、活性領域として確保できる半導体基板上の面積が、次第に小さくなっている。活性領域の面積が減少すると、平面型トランジスタの短チャネル効果等が顕著に現れる。
ＤＲＡＭ等の半導体装置においては、このような短チャネル効果を回避し、限られた面積の半導体基板内でチャネル長およびチャネル幅を確保するため、平面型トランジスタに代わり、垂直型トランジスタが用いられている。
特許文献１には、４Ｆ２メモリセル（Ｆ：最小加工寸法）用の垂直型トランジスタを備えた半導体装置の製造方法が開示されている。この製造方法は、半導体基板内にトレンチを形成する工程と、トレンチ内壁の底面上に第一の絶縁膜とトレンチ内壁の側面上に熱酸化により第一の絶縁膜よりも膜厚が薄い第二の絶縁膜とを形成する工程と、トレンチ内の第一の絶縁膜上に、ビット線を形成する工程と、を有する。
特許文献１に開示されている半導体装置の製造方法では、ビットコンタクト形成のためにビットコンタクト形成材料を選択的にエッチングする工程でのトレンチ内壁の底面上の第一の絶縁膜の薄膜化による、ビット線と半導体基板間の絶縁性低下を防ぐために、トレンチ内壁の底面上に第一の絶縁膜を厚く形成する。
しかしながら、特許文献１に開示されている半導体装置の製造方法では、ビットコンタクト形成材料を選択的にエッチングする条件における、トレンチ内壁の第一の絶縁膜の薄膜化を確実に防止することは困難であった。それにより、ビット線と半導体基板間の絶縁性低下を防ぐためには、トレンチ内壁の底面上の第一の絶縁膜を相当厚く形成する必要があった。その場合、トレンチ内壁の底部側面の第一の絶縁膜も厚くなるため、トレンチ内壁底部のアスペクト比が増大し、ビット線の形成が難しくなってしまう。また、垂直型トランジスタの活性領域の幅が極めて狭くなることで、半導体装置におけるビット線と半導体基板間のリーク電流が増加する問題があった。
本発明の半導体装置の製造方法は、半導体基板にビット線と半導体基板とを接続するビットコンタクトを形成するためのトレンチを形成する工程と、トレンチの内壁に第１絶縁膜を形成する工程と、トレンチ内壁の底面及び底部側面の第１絶縁膜上に、ビットコンタクト形成材料を選択的にエッチングする条件において第1絶縁膜よりもエッチングされにくい第２絶縁膜を形成する工程と、第１絶縁膜のうち、第２絶縁膜の直上に位置する一部分を除去してビットコンタクトホールを形成した後、トレンチ内のビットコンタクトホールを埋めるようにビットコンタクト形成材料層を形成する工程と、ビットコンタクト形成材料層を異方性エッチングすることにより、ビットコンタクトホール内にビットコンタクトを形成する工程と、を有することを特徴とする。
本発明によれば、トレンチ内壁の底面と底部側面に第１絶縁膜と第２絶縁膜が順次積層されてなる絶縁膜が形成される。また、第２絶縁膜は、ビットコンタクト形成材料を選択的にエッチングする条件において、第1絶縁膜よりもエッチングされにくい。
これにより、ビットコンタクトの形成工程でビットコンタクト形成材料を選択的にエッチングする際に、トレンチ内壁底部の第1絶縁膜及び第２絶縁膜の薄膜化が確実に防止される。このため、ビット線と半導体基板間の絶縁性を充分に確保することができる。また、従来のようにトレンチ内壁底部の第１絶縁膜の膜厚を相当厚くすることなく、トレンチのアスペクト比の増大を抑え、ビット線の形成を容易にすることができる。また、垂直型トランジスタの活性領域の幅を確保することができる。結果として、半導体装置におけるビット線と半導体基板間のリーク電流を低減することができる。
これにより、ビットコンタクトの形成工程でビットコンタクト形成材料を選択的にエッチングする際に、トレンチ内壁底部の第1絶縁膜及び第２絶縁膜の薄膜化が確実に防止される。このため、ビット線と半導体基板間の絶縁性を充分に確保することができる。また、従来のようにトレンチ内壁底部の第１絶縁膜の膜厚を相当厚くすることなく、トレンチのアスペクト比の増大を抑え、ビット線の形成を容易にすることができる。また、垂直型トランジスタの活性領域の幅を確保することができる。結果として、半導体装置におけるビット線と半導体基板間のリーク電流を低減することができる。
以下、本発明を適用した半導体装置の製造方法について、図面を参照して詳細に説明する。
なお、以下の説明で用いる図面は、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
なお、以下の説明で用いる図面は、便宜上特徴となる部分を拡大して示している場合があり、各構成要素の寸法比率などが実際と同じであるとは限らない。また、以下の説明において例示される材料、寸法等は一例であって、本発明はそれらに必ずしも限定されるものではなく、その要旨を変更しない範囲で適宜変更して実施することが可能である。
（実施形態）
先ず、本発明を適用した半導体装置２００の構成について、図１を参照しながら説明する。半導体装置２００は、ＤＲＡＭとして機能し、一般に知られている４Ｆ２メモリセル用の垂直型トランジスタを備えている。図１は、半導体装置２００のメモリセル部分の構成図である。
先ず、本発明を適用した半導体装置２００の構成について、図１を参照しながら説明する。半導体装置２００は、ＤＲＡＭとして機能し、一般に知られている４Ｆ２メモリセル用の垂直型トランジスタを備えている。図１は、半導体装置２００のメモリセル部分の構成図である。
半導体装置２００の４Ｆ２メモリセルを構成する垂直型トランジスタ（以下、単に垂直型トランジスタと称する）は、トレンチ１０９と、第１絶縁膜１０３と、第２絶縁膜１０４と、ビットコンタクト１２４と、ビット線１２６と、第２シリコン酸窒化膜（第３絶縁膜）１２８と、ゲート電極１３２と、不純物拡散層１３６と、を有する。
トレンチ１０９は、ビット線１２６と半導体基板１０１とを接続するビットコンタクト１２４を形成するために、半導体基板１０１に設けられている。半導体基板１０１には、例えばｐ型シリコン基板を用いることができる。また、トレンチ１０９は、最小加工寸法Ｆの幅を有し、最小加工寸法Ｆの間隔で形成されている。最小加工寸法Ｆは、例えば４５ｎｍとしてもよい。トレンチ１０９の深さはトレンチ１０９のアスペクト比、加工装置の精度等を勘案して設定される。最小加工寸法Ｆが４５ｎｍである場合、トレンチ１０９の深さは、例えば３００ｎｍとしてもよい。
トレンチ１０９が半導体基板１０１に設けられることにより形成されるピラーには、垂直型トランジスタのチャネルが形成される。
トレンチ１０９が半導体基板１０１に設けられることにより形成されるピラーには、垂直型トランジスタのチャネルが形成される。
第１絶縁膜１０３は、トレンチ１０９内壁に設けられている。第１絶縁膜１０３は、例えば１ｎｍ〜５ｎｍの膜厚を有することが好ましい。膜厚が１ｎｍ未満になると、トレンチ１０９側壁の半導体基板１０１を保護することができなくなる場合がある。また、膜厚が５ｎｍより厚くなると、ビット線形成に至る工程間に、トレンチ１０９空間の幅が減少して複数の薄膜を形成することができなくなり、ビット線１２６自体を形成することが困難になる場合がある。
本実施形態の第１絶縁膜１０３は、下部第１絶縁膜１１０と上部第１絶縁膜１３０により構成されている。
下部第１絶縁膜１１０は、トレンチ１０９の底面１０９ｃ及び底部側面１０９ｂに設けられている。また、各トレンチ１０９の一側面における下部第１絶縁膜１１０の直上にビットコンタクト１２４が配置されている。
下部第１絶縁膜１１０としては、シリコン酸化膜を用いることができる。この場合、トレンチ１０９内壁を熱酸化することにより、下部第１絶縁膜１１０を形成することができる。
上部第１絶縁膜１３０は、後に説明する第２シリコン酸窒化膜１２８のうち、トレンチ１０９内壁の側面１０９ｂ´上に形成されている部分である。
下部第１絶縁膜１１０は、トレンチ１０９の底面１０９ｃ及び底部側面１０９ｂに設けられている。また、各トレンチ１０９の一側面における下部第１絶縁膜１１０の直上にビットコンタクト１２４が配置されている。
下部第１絶縁膜１１０としては、シリコン酸化膜を用いることができる。この場合、トレンチ１０９内壁を熱酸化することにより、下部第１絶縁膜１１０を形成することができる。
上部第１絶縁膜１３０は、後に説明する第２シリコン酸窒化膜１２８のうち、トレンチ１０９内壁の側面１０９ｂ´上に形成されている部分である。
第２絶縁膜１０４は、トレンチ１０９内壁の底面１０９ｃ及び底部側面１０９ｂの下部第１絶縁膜１１０上に設けられている。第２絶縁膜１０４は、例えば５ｎｍ〜１０ｎｍの膜厚を有することが好ましい。膜厚が５ｎｍより薄い場合には、ビット線１２６と半導体基板１０１間のリーク電流の抑止が不十分となる場合がある。また、膜厚が１０ｎｍより厚くなると、相対的にトレンチ１０９の深さを深く形成しなければならず、トレンチ１０９自体のアスペクト比が増大し、トレンチ１０９の加工が困難となる場合がある。
第２絶縁膜１０４としては、シリコン窒化膜を用いることができる。第２絶縁膜１０４の材質は、シリコン窒化膜に限定されないが、本発明においては、次に説明するビットコンタクト１２４を構成するビットコンタクト形成材料層を選択的にエッチングする条件において、第１絶縁膜１０３よりもエッチングされにくい材質とする。これにより、ビットコンタクト形成材料層の選択的エッチング工程における、トレンチ１０９内壁の底部１０９ｇの第１絶縁膜１０３と第２絶縁膜１０４の積層絶縁膜の薄膜化を確実に防ぐことができる。
ビットコンタクト１２４は、第１絶縁膜１０３のうち、第２絶縁膜１０４の直上に位置する一部分を除去することにより、半導体基板１０１に当接して設けられている。また、ビットコンタクト１２４は、後に説明するビット線１２６と半導体基板１０１との間に介在する。ビットコンタクトの高さは、例えば３０ｎｍとしてもよい。
ビットコンタクト１２４の形成材料には、ヒ素等のｎ型不純物をドーパントとして含むポリシリコン膜（以降、ドープドポリシリコンと称する）を用いることができる。
なお、ビットコンタクト１２４に当接する半導体基板１０１に図示略の不純物拡散層を設けてもよい。この不純物拡散層は、垂直型トランジスタのソース領域として機能する。
ビットコンタクト１２４の形成材料には、ヒ素等のｎ型不純物をドーパントとして含むポリシリコン膜（以降、ドープドポリシリコンと称する）を用いることができる。
なお、ビットコンタクト１２４に当接する半導体基板１０１に図示略の不純物拡散層を設けてもよい。この不純物拡散層は、垂直型トランジスタのソース領域として機能する。
ビット線１２６は、トレンチ１０９内壁の底部１０９ｇに設けられている。また、ビット線１２６は、ビットコンタクト１２４により半導体基板１０１に接続されている。
ビット線１２６を構成する第１導体膜としては、例えばタングステンを用いることができる。
ビット線１２６を構成する第１導体膜としては、例えばタングステンを用いることができる。
第２シリコン酸窒化膜１２８は、下部第１絶縁膜１１０直上のトレンチ１０９内壁の側面１０９ｂ´とビット線１２６の上面１２６ａに設けられている。第２シリコン酸窒化膜１２８の膜厚は、例えば５ｎｍとしてもよい。
第２シリコン酸窒化膜１２８のうち、側面１０９ｂ´に設けられている部分が、上部第１絶縁膜１３０となっている。上部第１絶縁膜１３０は、垂直型トランジスタのゲート絶縁膜として機能する。
第２シリコン酸窒化膜１２８のうち、側面１０９ｂ´に設けられている部分が、上部第１絶縁膜１３０となっている。上部第１絶縁膜１３０は、垂直型トランジスタのゲート絶縁膜として機能する。
ゲート電極１３２は、第２シリコン酸窒化膜１２８に囲まれた空間の下部、即ちトレンチ１０９内の中部１０９ｍに設けられている。ゲート電極１３２の上面１３２ａの位置は、半導体基板１０１の上面１０１ａの位置よりも低くなっている。
また、ゲート電極１３２は、垂直型トランジスタのワード線として機能する。ワード線の延在方向は、ビット線１２６の延在方向に対して垂直である。
ゲート電極１３２を構成する第２導体膜としては、例えばタングステンを用いることができる。
また、ゲート電極１３２は、垂直型トランジスタのワード線として機能する。ワード線の延在方向は、ビット線１２６の延在方向に対して垂直である。
ゲート電極１３２を構成する第２導体膜としては、例えばタングステンを用いることができる。
不純物拡散層１３６は、半導体基板１０１上に設けられており、垂直型トランジスタのドレイン領域として機能する。また、不純物拡散層１３６は、コンタクトプラグ１４２を介してキャパシタ１５０に接続されている。
不純物拡散層１３６は、半導体基板１０１と異なる導電型のドーパントを含む。半導体基板１０１にシリコン基板を用いる場合、不純物拡散層１３６に含まれるドーパントとしては、例えばヒ素、リン等のｎ型半導体が挙げられる。
不純物拡散層１３６は、半導体基板１０１と異なる導電型のドーパントを含む。半導体基板１０１にシリコン基板を用いる場合、不純物拡散層１３６に含まれるドーパントとしては、例えばヒ素、リン等のｎ型半導体が挙げられる。
コンタクトプラグ１４２は、不純物拡散層１３６の上部に設けられている。コンタクトプラグ１４２としては、例えば金属膜あるいはドープドポリシリコン膜を用いることができる。
キャパシタ１５０は、コンタクトプラグ１４２の上に設けられている。図１に示すキャパシタ１５０は、下部電極１４４と、絶縁膜１４５と、上部電極１４６と、を有する。また、下部電極１４４は、コンタクトプラグ１４２の上面に当接して設けられている。なお、キャパシタ１５０の構成は、図１に示すようなクラウン型に限るものではなく、一般にＤＲＡＭに適用できる構成であればよい。
キャパシタ１５０は、コンタクトプラグ１４２の上に設けられている。図１に示すキャパシタ１５０は、下部電極１４４と、絶縁膜１４５と、上部電極１４６と、を有する。また、下部電極１４４は、コンタクトプラグ１４２の上面に当接して設けられている。なお、キャパシタ１５０の構成は、図１に示すようなクラウン型に限るものではなく、一般にＤＲＡＭに適用できる構成であればよい。
次いで、本実施形態の半導体装置２００の製造工程について、図２〜図２７を参照しながら説明する。なお、以下の説明及び図２〜図２７では、同一の構成要素については同一の符号を付し、その説明を省略する。
先ず、図２に示すように、ｐ型シリコン基板よりなる半導体基板１０１上に第１シリコン窒化膜１０２´を形成する。第１シリコン窒化膜１０２´の膜厚は、例えば１６０ｎｍとする。
次に、図３に示すように、リソグラフィにより第１シリコン窒化膜１０２´を一定の間隔のラインアンドスペースでパターニングする。パターニングの間隔は、例えば４５ｎｍとする。これにより、半導体基板１０１上にハードマスクとなる第１シリコン窒化膜１０２を形成する。
次に、図４に示すように、第１シリコン窒化膜１０２をマスクとして、半導体基板１０１にトレンチ１０９を形成する。トレンチ１０９の深さは、例えば３００ｎｍとする。
続いて、トレンチ１０９内壁の底面１０９ｃと側面１０９ｄと、第１シリコン窒化膜１０２の上面１０２ａと側面１０２ｂとを熱酸化し、シリコン酸化膜よりなる第１絶縁膜１０３を形成する。第１絶縁膜１０３の膜厚は、例えば５ｎｍとする。
続いて、トレンチ１０９内壁の底面１０９ｃと側面１０９ｄと、第１シリコン窒化膜１０２の上面１０２ａと側面１０２ｂとを熱酸化し、シリコン酸化膜よりなる第１絶縁膜１０３を形成する。第１絶縁膜１０３の膜厚は、例えば５ｎｍとする。
次に、トレンチ１０９内の第１絶縁膜１０３上に、ＣＶＤ法により第２シリコン窒化膜１０４´を形成する。その後、図５に示すように、ＡＬＤ法により第２シリコン窒化膜１０４´を埋め込むシリコン酸化膜１０５を形成する。
次に、異方性エッチング等により、シリコン酸化膜１０５をトレンチ１０９の底部１０９ｇのみに残存するようにエッチバックする。続いて、上面１０４ａがシリコン酸化膜１０５の上面１０５ａと同じ高さになるまで、第２シリコン窒化膜１０４´をエッチバックする。これにより、図６に示すように、トレンチ１０９内壁の底面１０９ｃ及び底部側面１０９ｂの第１絶縁膜１０３上に、第２シリコン窒化膜よりなる第２絶縁膜１０４を形成する。トレンチ１０９の底面１０９ｃから第２シリコン窒化膜１０４´及びシリコン酸化膜１０５の上面１０４ａ，１０５ａまでの高さは、例えば８０ｎｍとする。
次に、図７に示すように、第２絶縁膜１０４及びシリコン酸化膜１０５の上面１０４ａ，１０５ａにポリシリコン膜１０８を形成する。ポリシリコン膜１０８の膜厚は、例えば３０ｎｍとする。後に形成するビットコンタクトの高さは、ポリシリコン膜１０８の膜厚と同じになる。
次に、図８に示すように、ポリシリコン膜１０８の上方に露出した第１絶縁膜１０３を除去し、残存した第１絶縁膜１０３を下部第１絶縁膜１１０とする。
続いて、図９に示すように、露出したトレンチ１０９内壁側面１０９ｅ及び第１シリコン窒化膜１０２の上面１０２ａと側面１０２ｂに、第１シリコン酸窒化膜１１２を形成する。第１シリコン酸窒化膜１１２の膜厚は、例えば５ｎｍとする。
続いて、図９に示すように、露出したトレンチ１０９内壁側面１０９ｅ及び第１シリコン窒化膜１０２の上面１０２ａと側面１０２ｂに、第１シリコン酸窒化膜１１２を形成する。第１シリコン酸窒化膜１１２の膜厚は、例えば５ｎｍとする。
次に、図１０に示すように、トレンチ１０９内のポリシリコン膜１０８を除去する。続いて、図１１に示すように、図１０に示す構造の表面上に窒化チタン膜１１４を形成する。窒化チタン膜１１４の膜厚は、例えば７ｎｍとする。また、窒化チタン膜１１４は、ＣＶＤ法により形成することができる。
続いて、図１２に示すように、エッチバックにより窒化チタン膜１１４の上部を除去する。これにより、トレンチ１０９内壁の側面１０９ｅに、窒化チタン膜よりなるサイドウォール膜１１５を形成する。サイドウォール膜１１５の上面１１５ａは、例えば第１シリコン窒化膜１０２の上面１０２ａより約７０ｎｍ下方に位置することが好ましい。
続いて、図１２に示すように、エッチバックにより窒化チタン膜１１４の上部を除去する。これにより、トレンチ１０９内壁の側面１０９ｅに、窒化チタン膜よりなるサイドウォール膜１１５を形成する。サイドウォール膜１１５の上面１１５ａは、例えば第１シリコン窒化膜１０２の上面１０２ａより約７０ｎｍ下方に位置することが好ましい。
次に、図１３に示すように、トレンチ１０９内を埋めるとともに露出している第１シリコン酸窒化膜１１２を覆うように、シリコン酸化膜１１６を形成する。シリコン酸化膜１１６としては、例えばＬＰ−ＴＥＯＳ膜を用いることができる。
続いて、図１４に示すように、エッチバックによりシリコン酸化膜１１６の上部を除去する。このとき、シリコン酸化膜１１６の上面１１６ａの位置は、少なくともサイドウォール膜１１５の上面１１５ａの位置より高くなるように、エッチバックの条件を制御する。即ち、サイドウォール膜１１５が露出しないようにする。また、シリコン酸化膜１１６の上面１１６ａは、第１シリコン窒化膜１０２の上面１０２ａより約５０ｎｍ下方に位置することが好ましい。
続いて、図１４に示すように、エッチバックによりシリコン酸化膜１１６の上部を除去する。このとき、シリコン酸化膜１１６の上面１１６ａの位置は、少なくともサイドウォール膜１１５の上面１１５ａの位置より高くなるように、エッチバックの条件を制御する。即ち、サイドウォール膜１１５が露出しないようにする。また、シリコン酸化膜１１６の上面１１６ａは、第１シリコン窒化膜１０２の上面１０２ａより約５０ｎｍ下方に位置することが好ましい。
次に、図１５に示すように、露出した第１シリコン酸窒化膜１１２とシリコン酸化膜１１６の上面とを覆うように、シリコン膜１１８を形成する。シリコン膜１１８の膜厚は、例えば５ｎｍとする。また、シリコン膜１１８は、ＣＶＤ法により形成することができる。
次に、図１６に示すように、シリコン膜１１８のうち、第１シリコン窒化膜１０２の片側の側面のシリコン膜１１８のみに、斜めイオン注入法により不純物を注入する。図１６では、紙面の右上方から左下方に向けて不純物の斜めイオン注入を行う状態を示しており、この場合には、上側及び左側のシリコン膜１１８ｙに不純物が注入される。不純物としては、例えばフッ化ボロンを用いることができる。
また、斜めイオン注入の条件は、例えば加速エネルギーを５ｋｅＶ、注入ドーズ量を２×１０１４ａｔｏｍｓ／ｃｍ−２、注入角度を２０°〜３０°とすることができるが、この条件に限定されない。斜めイオン注入における条件は、不純物が注入されるシリコン膜１１８ｙの下方に位置するサイドウォール１１５ｙが、後に説明する不純物が注入されていないシリコン膜１１８及びシリコン酸化膜１１６の除去後に露出しないように設定する。
また、斜めイオン注入の条件は、例えば加速エネルギーを５ｋｅＶ、注入ドーズ量を２×１０１４ａｔｏｍｓ／ｃｍ−２、注入角度を２０°〜３０°とすることができるが、この条件に限定されない。斜めイオン注入における条件は、不純物が注入されるシリコン膜１１８ｙの下方に位置するサイドウォール１１５ｙが、後に説明する不純物が注入されていないシリコン膜１１８及びシリコン酸化膜１１６の除去後に露出しないように設定する。
次に、図１７に示すように、ウェットエッチングにより、不純物が注入されていないシリコン膜１１８を除去する。エッチング液としては、例えばアンモニア水を用いることができる。この後、図１８に示すように、異方性エッチング等により、露出したシリコン酸化膜１１６の一部分を除去し、一方のサイドウォール膜１１５ｘの上部を露出させる。このとき、他方のサイドウォール膜１１５ｙは、シリコン酸化膜１１６で覆われているため、露出しない。
次に、図１９に示すように、サイドウォール膜１１５ｘを選択的に除去する。サイドウォール膜１１５ｘは、例えばウェットエッチングにより除去できる。このとき、エッチング液としては、例えばアンモニアと過酸化水素水の混合液を用いることができる。
これにより、トレンチ１０９内壁の一側面１０９ｆのみの下部第１絶縁膜１１０の上部１１０Ａが溝１１９に露出する。
続いて、図２０に示すように、等方性エッチング等により、不純物が注入されたシリコン膜１１８ｙを除去する。
これにより、トレンチ１０９内壁の一側面１０９ｆのみの下部第１絶縁膜１１０の上部１１０Ａが溝１１９に露出する。
続いて、図２０に示すように、等方性エッチング等により、不純物が注入されたシリコン膜１１８ｙを除去する。
次に、図２１に示すように、下部第１絶縁膜１１０の上部１１０Ａを除去する。下部第１絶縁膜１１０の上部１１０Ａは、ウェットエッチングにより除去することができる。エッチング液には、例えばフッ化水素酸を含む溶液を用いることができる。これにより、半導体基板１０１を露出させるビットコンタクトホール１２０を形成する。
次に、図２２，図２３に示すように、トレンチ１０９内に残存したシリコン酸化膜１１６と、サイドウォール膜１１５ｙを順次除去する。シリコン酸化膜１１６は、下部第１絶縁膜１１０の上部１１０Ａの除去工程において、同時に除去される場合がある。他方のサイドウォール膜１１５ｙは、一方のサイドウォール膜１１５ｘの選択的除去と同様に、ウェットエッチングにより除去することができる。
この後、エッチバックにより、トレンチ１０９内のシリコン酸化膜１０５を除去する。
この後、エッチバックにより、トレンチ１０９内のシリコン酸化膜１０５を除去する。
次に、図２４に示すように、トレンチ１０９内を埋めるようにビットコンタクト形成材料層１２２を形成する。ビットコンタクト形成材料には、ドープドポリシリコンを用いる。また、ドープドポリシリコンよりなるビットコンタクト形成材料層１２２は、ＣＶＤ法により形成することができる。
次に、図２５に示すように、ビットコンタクトホール１２０のみにビットコンタクト形成材料層１２２が残存するように、ビットコンタクト形成材料層１２２を選択的に異方性エッチングする。これにより、後に形成するビット線と半導体基板１０１とを接続するビットコンタクト１２４を形成する。
第２絶縁膜１０４の材質には、ビットコンタクト形成材料層１２２を選択的にエッチングする条件において、下部第１絶縁膜１１０を構成するシリコン酸化膜よりもエッチングされにくいシリコン窒化膜が用いられている。そのため、ビットコンタクト形成材料層１２２の選択的エッチング工程において、トレンチ１０９内壁の底面１０９ｃ及び底部側面１０９ｂに形成されている下部第１絶縁膜１１０と第２絶縁膜１０４との積層絶縁膜の欠損を確実に防止することができる。
第２絶縁膜１０４の材質には、ビットコンタクト形成材料層１２２を選択的にエッチングする条件において、下部第１絶縁膜１１０を構成するシリコン酸化膜よりもエッチングされにくいシリコン窒化膜が用いられている。そのため、ビットコンタクト形成材料層１２２の選択的エッチング工程において、トレンチ１０９内壁の底面１０９ｃ及び底部側面１０９ｂに形成されている下部第１絶縁膜１１０と第２絶縁膜１０４との積層絶縁膜の欠損を確実に防止することができる。
また、ハードマスクである第１シリコン窒化膜１０２の材質は、第２絶縁膜１０４と同一である。このため、ビットコンタクト形成材料層１２２を選択的にエッチングする条件において、第１シリコン窒化膜１０２は、下部第１絶縁膜１１０よりもエッチングされにくい。これにより、ビットコンタクト形成材料層１２２の選択的エッチング工程において、半導体基板１０１上の第１シリコン窒化膜１０２の欠損を防ぐことができる。その結果、半導体基板１０１の上部を第１シリコン窒化膜１０２により保護した状態で、後述する半導体装置２００の製造工程を行うことができる。
ビットコンタクト１２４が形成されることにより、ビットコンタクト１２４を構成するドープドポリシリコンに含まれるドーパントを、ビットコンタクト１２４に当接する半導体基板１０１の領域内に拡散させることができる。これにより、ビットコンタクト１２４に当接する半導体基板１０１の領域内に、図示略の不純物拡散層が形成される場合がある。
なお、ビットコンタクト１２４の形成工程前に前記不純物拡散層を形成してもよい。
なお、ビットコンタクト１２４の形成工程前に前記不純物拡散層を形成してもよい。
次に、トレンチ１０９内を埋めるように、図示略の第１導体膜を形成する。第１導体膜としては、例えばタングステンを用いることができる。
続いて、図２６に示すように、異方性エッチングにより、上面がビットコンタクト１２４の上面１２４ａと同じ高さになるまで第１導体膜の上部を除去する。これにより、トレンチ１０９の底部１０９ｇに、上面１２６ａがビットコンタクト１２４の上面１２４ａと同じ高さを有するとともに第１導体膜よりなるビット線１２６を形成する。ビット線１２６は、ビットコンタクト１２４を介して半導体基板１０１に接続される。
続いて、図２６に示すように、異方性エッチングにより、上面がビットコンタクト１２４の上面１２４ａと同じ高さになるまで第１導体膜の上部を除去する。これにより、トレンチ１０９の底部１０９ｇに、上面１２６ａがビットコンタクト１２４の上面１２４ａと同じ高さを有するとともに第１導体膜よりなるビット線１２６を形成する。ビット線１２６は、ビットコンタクト１２４を介して半導体基板１０１に接続される。
次に、露出したトレンチ１０９の側面１０９ｆと第１シリコン窒化膜１０２の側面１０２ｂとビット線１２６の上面１２６ａとを覆うように、第２シリコン酸窒化膜（第３絶縁膜）１２８を形成する。第２シリコン酸窒化膜１２８の膜厚は、例えば５ｎｍとする。図２７に示すように、第２シリコン酸窒化膜１２８のうち、トレンチ１０９の側面１０９ｆに形成された部分を上部第１絶縁膜１３０とする。上部第１絶縁膜１３０は、垂直型トランジスタのゲート絶縁膜として機能する。
次に、第２シリコン酸窒化膜１２８に囲まれた空間内を埋めるように、第２導体膜１３３を形成する。第２導体膜１３３としては、例えばタングステンを用いることができる。
続いて、図２７に示すように、異方性エッチングにより、上面が半導体基板１０１の上面１０１ａより低い位置になるように第２導体膜１３３の上部を除去する。これにより、トレンチ１０９の中部１０９ｍに第２導体膜１３３よりなるゲート電極１３２を形成する。ゲート電極１３２の膜厚は、例えば８０ｎｍとする。
この後、第２シリコン酸窒化膜１２８に囲まれた空間内にシリコン酸化膜１３４を埋め込む。シリコン酸化膜１３４の上面１３４ａと第１シリコン窒化膜１０２の上面１０２ａは同一面にする。
続いて、図２７に示すように、異方性エッチングにより、上面が半導体基板１０１の上面１０１ａより低い位置になるように第２導体膜１３３の上部を除去する。これにより、トレンチ１０９の中部１０９ｍに第２導体膜１３３よりなるゲート電極１３２を形成する。ゲート電極１３２の膜厚は、例えば８０ｎｍとする。
この後、第２シリコン酸窒化膜１２８に囲まれた空間内にシリコン酸化膜１３４を埋め込む。シリコン酸化膜１３４の上面１３４ａと第１シリコン窒化膜１０２の上面１０２ａは同一面にする。
次に、第１シリコン窒化膜１０２を除去し、露出した半導体基板１０１の上面１０１ａに不純物拡散層１３６を埋め込み形成する。不純物拡散層１３６としては、ドープドポリシリコン膜を用いることができる。図２７に示すように、不純物拡散層１３６の上面１３６ａとシリコン酸化膜１３４の上面１３４ａは同一面にする。
続いて、図２７に示すように、シリコン酸化膜１３４の上面１３４ａと不純物拡散層１３６の上面１３６ａにキャップ絶縁膜１３８を形成する。キャップ絶縁膜１３８としては、例えばシリコン窒化膜を用いることができる。
続いて、図２７に示すように、シリコン酸化膜１３４の上面１３４ａと不純物拡散層１３６の上面１３６ａにキャップ絶縁膜１３８を形成する。キャップ絶縁膜１３８としては、例えばシリコン窒化膜を用いることができる。
この後、従来の半導体装置の製造方法と同様の工程で、コンタクトプラグ１４２、キャパシタ１５０を形成する。
具体的には、パターニングにより不純物拡散層１３６上のキャップ絶縁膜１３８にコンタクトホールを形成する。コンタクトホール内に、金属膜あるいはドープドポリシリコン膜等の導体膜を埋め込むことにより、図１に示すコンタクトプラグ１４２を形成する。続いて、リソグラフィ等により、図１に示す下部電極１４４と絶縁膜１４５と上部電極１４６から構成されるキャパシタ１５０を形成する。下部電極１４４の底面は、コンタクトプラグ１４２の上面に当接させる。
以上の工程により、図１に示す半導体装置２００の４Ｆ２メモリセルが完成する。
具体的には、パターニングにより不純物拡散層１３６上のキャップ絶縁膜１３８にコンタクトホールを形成する。コンタクトホール内に、金属膜あるいはドープドポリシリコン膜等の導体膜を埋め込むことにより、図１に示すコンタクトプラグ１４２を形成する。続いて、リソグラフィ等により、図１に示す下部電極１４４と絶縁膜１４５と上部電極１４６から構成されるキャパシタ１５０を形成する。下部電極１４４の底面は、コンタクトプラグ１４２の上面に当接させる。
以上の工程により、図１に示す半導体装置２００の４Ｆ２メモリセルが完成する。
本実施形態の半導体装置２００の製造方法によれば、トレンチ１０９内壁の底面１０９ｃと底部側面１０９ｂに下部第１絶縁膜１１０と第２絶縁膜１０４よりなる積層絶縁膜が形成される。また、第２絶縁膜１０４には、ビットコンタクト形成材料層１２２の選択的エッチング条件において、下部第１絶縁膜１１０の材質よりエッチングされにくい材質が用いられる。また、ピラー上のハードマスクである第１シリコン窒化膜１０２には、第２絶縁膜１０４の材質と同じ材質が用いられる。
これにより、ビットコンタクト形成材料層１２２を選択的にエッチングする工程において、下部第１絶縁膜１１０及び第２絶縁膜１０４の欠損を防ぐことができる。その結果、ビット線１２６と半導体基板１０１間の絶縁性を充分に確保することができる。
また、半導体基板１０１上の第１シリコン窒化膜１０２の欠損を確実に防止することができるため、半導体装置２００の製造工程における半導体基板１０１上部の欠損を防ぐことができる。
これにより、ビットコンタクト形成材料層１２２を選択的にエッチングする工程において、下部第１絶縁膜１１０及び第２絶縁膜１０４の欠損を防ぐことができる。その結果、ビット線１２６と半導体基板１０１間の絶縁性を充分に確保することができる。
また、半導体基板１０１上の第１シリコン窒化膜１０２の欠損を確実に防止することができるため、半導体装置２００の製造工程における半導体基板１０１上部の欠損を防ぐことができる。
さらに、本実施形態の半導体装置２００の製造方法では、ビット線１２６と半導体基板１０１間の絶縁性を保ち、かつ、トレンチ１０９の底面１０９ｃ及び底部側面１０９ｂの合計膜厚が従来のようなシリコン酸化膜のみで構成する絶縁膜の膜厚より薄い積層絶縁膜を形成する。本実施形態の半導体装置２００の製造方法では、例えば下部第１絶縁膜１１０と第２絶縁膜１０４の膜厚はそれぞれ、５ｎｍ程度にすることができる。これにより、トレンチ１０９のアスペクト比の増大を抑え、ビット線１２６の形成を容易にすることができる。また、垂直型トランジスタの活性領域の幅を十分に確保することができる。
結果として、半導体装置２００におけるビット線１２６と半導体基板１０１間のリーク電流を確実に低減することができる。
結果として、半導体装置２００におけるビット線１２６と半導体基板１０１間のリーク電流を確実に低減することができる。
以上、本発明を適用した半導体装置２００の一例として、ＤＲＡＭを例に挙げて説明したが、本発明は、ＤＲＡＭ以外の半導体装置にも適用可能である。
１０１…半導体基板、１０１ａ，１０２ａ，１０４ａ，１０５ａ，１１５ａ，１１６ａ，１２６ａ，１３２ａ，１３６ａ…上面、１０２，１０２´…第１シリコン窒化膜、１０２ｂ，１０９ｂ，１０９ｂ´，１０９ｄ，１０９ｅ，１０９ｆ…側面、１０３…第１絶縁膜、１０５，１１６，１３４…シリコン酸化膜、１０４…第２絶縁膜、１０４´…第２シリコン窒化膜、１０８…ポリシリコン膜、１０９…トレンチ、１０９ｃ…底面、１０９ｇ…底部、１０９ｍ…中部、１１０…下部第１絶縁膜、１１０Ａ…上部、１１２…第１シリコン酸窒化膜、１１４…窒化チタン膜、１１５，１１５ｘ，１１５ｙ…サイドウォール膜、１１８，１１８ｙ…シリコン膜、１１９…溝、１２０…ビットコンタクト孔、１２２…ビットコンタクト形成材料層、１２４…ビットコンタクト、１２６…ビット線、１２８…第２シリコン酸窒化膜、１３０…上部第１絶縁膜、１３２…ゲート電極、１３３…第２導体膜、１３６…不純物拡散層、１３８…キャップ絶縁膜、１４２…コンタクトプラグ、１４４…下部電極、１４５…絶縁膜、１４６…上部電極、１５０…キャパシタ、２００…半導体装置
Claims (4)
- 半導体基板にビット線と前記半導体基板とを接続するビットコンタクトを形成するためのトレンチを形成する工程と、
前記トレンチの内壁に第１絶縁膜を形成する工程と、
前記トレンチ内壁の底面及び底部側面の前記第１絶縁膜上に、ビットコンタクト形成材料を選択的にエッチングする条件において前記第1絶縁膜よりもエッチングされにくい第２絶縁膜を形成する工程と、
前記第１絶縁膜のうち、前記第２絶縁膜の直上に位置する一部分を除去してビットコンタクトホールを形成した後、前記トレンチ内の前記ビットコンタクトホールを埋めるようにビットコンタクト形成材料層を形成する工程と、
前記ビットコンタクト形成材料層を異方性エッチングすることにより、前記ビットコンタクトホール内にビットコンタクトを形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記トレンチの形成工程においては、
前記半導体基板にシリコン基板を用いて、前記シリコン基板上に第１シリコン窒化膜を形成した後、
前記半導体基板に前記第１シリコン窒化膜を貫通する前記トレンチを形成し、
前記第１絶縁膜の形成工程においては、
前記トレンチ及び前記第１シリコン窒化膜の露出面の上にシリコン酸化膜よりなる前記第1絶縁膜を形成し、
前記第２絶縁膜の形成工程においては、
前記第1絶縁膜上に第２シリコン窒化膜を形成した後、
前記トレンチ内壁の底部より上方に位置する前記第２シリコン窒化膜を除去することにより、前記第２シリコン窒化膜よりなる前記第２絶縁膜を形成し、前記ビットコンタクト形成材料としてドーパントを含むポリシリコンを用いることを特徴とする請求項１に記載の半導体装置の製造方法。 - 前記ビットコンタクトの形成工程後に、
前記ビットコンタクトの上面より上方に位置する前記第1絶縁膜を除去し、残存した前記第1絶縁膜を下部第1絶縁膜とする工程と、
前記トレンチ内を埋めるように第1導体層を形成する工程と、
上面が前記ビットコンタクトの上面と同じ高さになるように前記第1導体層を異方性エッチングすることにより、前記トレンチの底部にビット線を形成する工程と、
露出した前記トレンチの側面と前記ビット線の上面とを覆うように第３絶縁膜を形成し、前記トレンチ側面上の前記第３絶縁膜を上部第1絶縁膜とする工程と、
前記第３絶縁膜に囲まれた空間内を埋めるように第２導体層を形成する工程と、
上面が前記半導体基板の上面より低い位置になるように前記第２導体層を異方性エッチングすることにより、前記トレンチの中部にゲート電極を形成する工程と、
を有することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。 - 前記第1導体層及び前記第２導体層の形成材料にタングステンを用いるとともに、
前記第３絶縁膜の形成材料にシリコン酸窒化膜を用いることを特徴とする請求項３に記載の半導体装置の製造方法。
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|---|---|---|---|
| JP2012020214A JP2013161827A (ja) | 2012-02-01 | 2012-02-01 | 半導体装置の製造方法 |
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| JP2012020214A JP2013161827A (ja) | 2012-02-01 | 2012-02-01 | 半導体装置の製造方法 |
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|---|---|
| JP2013161827A true JP2013161827A (ja) | 2013-08-19 |
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| JP (1) | JP2013161827A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015060144A1 (ja) * | 2013-10-22 | 2015-04-30 | ソニー株式会社 | メモリセル構造、メモリ製造方法、メモリ装置 |
-
2012
- 2012-02-01 JP JP2012020214A patent/JP2013161827A/ja active Pending
Cited By (2)
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|---|---|---|---|---|
| WO2015060144A1 (ja) * | 2013-10-22 | 2015-04-30 | ソニー株式会社 | メモリセル構造、メモリ製造方法、メモリ装置 |
| US9595562B2 (en) | 2013-10-22 | 2017-03-14 | Sony Corporation | Memory cell structure, method of manufacturing a memory, and memory apparatus |
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