JP2013149859A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】第1の方向に延在して半導体基板に設けられ、底面と対向する第1,第2の側面とを有するゲート電極用溝と、前記ゲート電極用溝底部に形成された第1の不純物を含む第1の半導体膜と、前記第1の不純物の前記半導体基板内への拡散により前記第1の半導体膜の底部に接して形成された第1の不純物拡散領域と、前記第1,第2の側面および前記第1の半導体膜の上面を覆うように形成されたゲート絶縁膜と、前記ゲート絶縁膜に囲まれた空間の下部に形成されたゲート電極を有する半導体装置。
【選択図】図2
Description
DRAM200の半導体基板301には、規則的に配列された複数の活性領域302が設けられている。図60に示すように、各活性領域302は素子分離領域303により区分されている。また、活性領域302と交差するように、Y方向に延在する複数のワード線WL1,WL2が配置されている。2つのワード線WL1,WL2は、各々対応する2つのトランジスタTr1,Tr2のゲート電極を構成する。
ゲート電極用溝の底面および対向する2つの側面間の半導体基板301には、トランジスタTr1,Tr2の動作時にチャネルが形成される。
その結果、図61に示すようにトランジスタTr1のチャネルに誘起された電子(図61に示すe−)が、隣接する不純物拡散領域312に到達し、下部電極314に蓄積されているH情報を破壊してL状態に変化させてしまう。すなわち、データ「1」がデータ「0」に変化するモードの不良が発生する。この現象がディスターブ不良である。隣接するメモリセルは、本来個々に独立して情報を保持しなければならないため、このようなディスターブ不良が発生すると、DRAM200の正常動作が阻害されてしまう。
このディスターブ不良の発生を回避するために、最近では、2つのゲート電極用溝の底部に設けられた第1の不純物拡散領域と接合し、かつ、2つのゲート電極用溝間の半導体基板全体に第3の不純物拡散領域を形成するトレンチゲート型トランジスタが提案されている。このトランジスタの第1および第3の不純物拡散領域は、トランジスタのソース領域として機能する。また、2つのゲート電極用溝間で対向していない側面上部には、トランジスタのドレイン領域として機能する第2の不純物拡散領域が設けられる。
しかしながら、半導体装置におけるディスターブ不良の発生を防止するために、より深くゲート電極用溝を形成した場合、第1の不純物拡散領域形成時のイオン注入において、ゲート電極用溝の側面の半導体基板にもゲート絶縁膜を介して不純物ドーパントが注入される。これにより、第1の不純物拡散領域形成後に、ゲート電極用溝底部にゲート電極を埋め込み形成すると、チャネルが形成されるゲート電極側面の半導体基板内に、予め不純物ドーパントが注入された状態になってしまう。その結果、埋め込み形成されるゲート電極の形状により、DRAMのトランジスタの特性変動が大きくなる問題があった。
結果として、埋め込み形成されるゲート電極の形状等によらず、安定した特性を有するトランジスタを備えた半導体装置を実現することができる。
先ず、本発明の第1実施形態である半導体装置およびその製造方法について、図1〜図34を参照しながら説明する。
本発明を適用した、第1実施形態の半導体装置の一例として、DRAM(半導体装置)10を挙げて説明する。DRAM10は、図1および図2に示すメモリセルアレイ11が形成されるセル領域と、セル領域の周囲に配置された図示しない周辺回路領域と、を有する。
また、説明の便宜上、図1ではメモリセルアレイ11の構成要素のうち、半導体基板13、第1および第2の素子分離領域14,17、活性領域16、ゲート電極用溝18、ゲート電極22、ビット線34、キャパシタコンタクトプラグ42、キャパシタコンタクトパッド44、および複数の素子形成領域Rのみを図示し、これら以外のメモリセルアレイ11の構成要素の図示を省略する。
不純物ドープ単結晶シリコン膜31の両側面には、サイドウォール膜20が設けられている。
上述のように、二つの第1の不純物拡散領域27と第3の不純物拡散領域29とは一体化された一つの不純物拡散領域を構成し、第1および第2のトランジスタ19−1,19−2に共有されるソース領域として機能する。なお、MOS型トランジスタの場合、ソースおよびドレインは電圧の印加方向によって変化し得るが、ここでは説明の便宜上ソース領域とする。後述のドレイン領域についても同様である。
ゲート電極22は、例えば、窒化チタン単層膜、あるいは窒化チタン膜とタングステン膜を順次積層した積層構造にすることができる。
本工程により、第1および第2の素子分離領域14,17により区画され、X方向に一定の角度だけ傾斜したX´方向(第3の方向)に延在する帯状の素子形成領域RがY方向に繰り返し形成される。ここでは素子形成領域Rおよび第1の素子分離領域14のX´方向に垂直な方向の幅を各々40nmとする。なお、素子形成領域Rおよび第1の素子分離領域14の第3の方向に垂直な方向の幅は等しくなくても良く、例えば、第1の素子分離領域14の前記幅が素子形成領域Rの前記幅より狭い構成であっても良い。
このとき、2つのゲート電極用溝18は、半導体基板13を介して、第2の側面18bが対向するように形成する。また、ゲート電極用溝18の半導体基板13の表面13aからの深さD3は、第1および第2の素子分離用溝51,54の半導体基板13の表面13aからの深さD1,D2よりも浅くなるように形成する。本実施例では、D1,D2を200〜300nmの範囲、D3を100〜180nmの範囲で設定する。ここでは、D1,D2を250nm、D3を150nmとした。第2の素子分離溝54およびゲート電極用溝18の各々のX方向の幅およびは40nmとした。また、隣接する各々の溝の間隔も40nmとした。
続いて、図12〜図14に示す工程では、絶縁膜26の上面26aと、第1および第2の素子分離用絶縁膜52,55の上面52a,55aと、ゲート電極用溝18の底面18c上のシリコン酸化膜15のみを、エッチバックにより除去する。これにより、2つのゲート電極用溝18の第1および第2の側面18a,18bにシリコン酸化膜15が残存し、サイドウォール膜20が設けられる。また、ゲート電極用溝18の底面18cにおいて半導体基板13が露出する。
上記の熱処理によって、第1の不純物拡散領域27を形成すると同時に、不純物ドープ非晶質シリコン膜31pは不純物ドープ単結晶シリコン膜31に変換される。すなわち、成膜段階で非晶質状態の不純物ドープ非晶質シリコン膜31pは、ゲート電極溝18の底面18cにおいて単結晶のシリコン半導体基板13と接しているため上記の熱処理によって、半導体基板13の表面を種とする固層エピタキシャル結晶成長が生じ、単結晶シリコン膜に変換される。少なくとも、次の工程でゲート電極用溝18内に残存させる厚さDSに相当する部分は完全に単結晶化される。なお、この熱処理は、次工程のエッチバック後に行っても良い。非晶質シリコン膜が単結晶膜に変換されても、非晶質シリコン膜の表面の平坦性はそのまま保持される。
また、このエッチバック工程では、不純物ドープ単結晶シリコン膜31およびサイドウォール膜20を同時にエッチバックしているが、シリコン膜の高選択エッチ条件を用いて不純物ドープ単結晶シリコン膜31だけを選択的に除去し、その後フッ酸含有溶液を用いてシリコン酸化膜からなるサイドウォール20を除去しても良い。エッチバックではフッ素含有プラズマによるドライエッチングを用いるが、ゲート絶縁膜が形成されるゲート電極用溝18の側壁18aおよび18bにプラズマダメージが残存してゲート絶縁膜の信頼性を低下させる懸念がある。フッ酸含有溶液を用いてシリコン酸化膜からなるサイドウォール20を除去すれば、プラズマダメージの影響を回避できる。不純物ドープ非晶質シリコン膜31pをエッチバックした後に上記熱処理を施して第1の不純物拡散領域27を形成する場合も同様に、サイドウォール20を残すように不純物ドープ非晶質シリコン膜31pだけを高選択エッチ条件でエッチバックし、熱処理によって第1の不純物拡散領域27を形成した後、フッ酸含有溶液を用いてシリコン酸化膜からなるサイドウォール20を除去することができる。シリコンの高選択エッチには、例えば、臭化水素(HBr)、塩素(Cl2)、酸素(O2)の混合ガスプラズマを用いることができる。
引き続き、ゲート電極22の上面22aを覆うとともに、ゲート電極用溝18および開口部26Bを埋め込むように窒化シリコン膜からなるキャップ絶縁膜24を全面に形成する。その後、シリコン酸化膜からなる絶縁膜26の上面が露出するまでキャップ絶縁膜24をCMP法により研磨する。
続いて、フッ酸含有溶液を用いて開口部73aに露出しているシリコン酸化膜からなる絶縁膜26を選択的に除去する。開口部73a内には窒化シリコン膜からなるキャップ絶縁膜24も露出しているが、窒化シリコン膜はフッ酸含有溶液ではエッチングされない。したがって、絶縁膜26をキャップ絶縁膜24に対して自己整合的に除去することができる。これにより、開口部73a内にY方向に延在するラインのビット線コンタクト溝32が形成される。ラインのビット線コンタクト溝32内の活性領域16には不純物拡散領域71の上面71aが露出する。その後、露出された不純物拡散領域71の上面71aに、n型不純物であるリンあるいはヒ素を選択的にイオン注入する。その後、熱処理を行い、図31,図32に示すように2つのゲート電極用溝18の間の半導体基板13全体にn型不純物を含む第3の不純物拡散領域29を形成する。このとき、第3の不純物拡散領域29は、隣接する2つのゲート電極用溝18の下方に形成された二つの第1の不純物拡散領域27と接合され、かつ、底部29Aの位置が第1の不純物拡散領域27の底部27Aの位置よりも浅い位置になるようにする。二つの第1の不純物拡散領域27は、二つの第1の不純物拡散領域27の中央に位置する第3の不純物拡散領域29によって互いに接続された構成となり、3つの拡散層領域は一体化されて一つの拡散層領域として機能する。一体化された3つの拡散層領域は、第1および第2のトランジスタ19−1,19−2に共有されるソース領域となる。次に、レジスト膜73を除去する。
次に、図33に示すように、ビット線コンタクト溝32を埋め込むビット線コンタクトプラグ33と、ビット線コンタクトプラグ33上に配置され、X方向に延在するビット線34と、を一括形成する。まず、ビット線コンタクト溝32を埋設するように全面に不純物含有ポリシリコン膜を全面に形成し、その後、CMP法によりキャップ絶縁膜24および26の上面に形成された不純物含有ポリシリコン膜を研磨除去して、ビット線コンタクト溝32内に不純物含有ポリシリコン膜を埋設する。不純物含有ポリシリコン膜は、図19に示した不純物含有非晶質シリコン膜を単結晶シリコン膜に変換する手法を用いて、不純物含有単結晶シリコン膜とすることもできる。次に、全面にビット線34となる窒化チタン膜およびタングステン膜とカバー絶縁膜36とを順次成膜する。次に、図1の平面図に示すように、各々の活性領域16においてビット線コンタクトプラグ33が形成される領域のビット線コンタクト溝32と交差し、X方向に延在するビット線マスクパターンを図示しないホトレジストを用いて形成する。次に、ビット線マスクパターンをマスクとして、カバー絶縁膜36、タングステン膜および窒化チタン膜を順次にエッチングする。さらに、ビット線コンタクト溝32内に埋設されている不純物含有ポリシリコン膜を第1の素子分離領域14の上面が露出するまでエッチング除去する。これにより、各々隣接するビット線間が絶縁分離され、各々独立したX方向に延在するビット線34とビット線の下面に接続してビット線コンタクト溝32内に埋設されたビット線コンタクトプラグ33が形成される。
続いて、ビット線34上のカバー絶縁膜36、ビット線34とカバー絶縁膜36との側面を覆うサイドウォール膜37、サイドウォール膜37の側方を埋める層間絶縁膜38を従来方法と同様の方法で形成する。カバー絶縁膜36とサイドウォール膜37と層間絶縁膜38には、それぞれ窒化シリコン膜とシリコン酸窒化膜とシリコン酸化膜を用いることができる。
以上の工程により、図1および図2に示すDRAM10のメモリセルアレイ11が完成する。
その結果、埋め込み形成されるゲート電極の形状に依存しない、安定した特性を有するトランジスタを備えた半導体装置を製造することができる。
次いで、本発明の第2実施形態である半導体装置およびその製造方法について、図35〜図59を参照しながら説明する。
本発明を適用した第2実施形態の半導体装置の一例として、DRAM100(半導体装置)を挙げて説明する。また、図35に示すDRAM100において、図1および図2に示すDRAM10と同一の構成要素には同一の符号を付し、その説明を省略する。
メモリセルアレイ101における不純物ドープ単結晶シリコン膜31は、ゲート電極用溝18の底面18cに形成された、ゲート電極用溝18よりも幅の狭い凹部18´内に、サイドウォール膜20を備えずに埋設されている。
メモリセルアレイ101における第3の不純物拡散領域29は、トランジスタ19−1,19−2のソース領域の一部として、ゲート電極用溝18の第2の側面18b側の半導体基板13に、第1の不純物拡散領域に接合して形成されている。
その他のメモリセルアレイ101の構成要素は、メモリセルアレイ11と同様に配置されている。
始めに、メモリセルアレイ11の製造方法で説明した図3〜図17に示す工程と同様な処理を行うことで、図15〜図17に示す構造体と同様の構造を形成する。
この後、以下に説明する製造工程を行う。
続いて、絶縁膜26の上面26aと、第1および第2の素子分離用絶縁膜55の上面55aと、サイドウォール膜80と、ゲート電極用溝18の底面18cとを覆うように、不純物がドープされていない単結晶シリコン膜90を形成する。
さらに、隣接する2つのゲート電極用溝18のうち、いずれか1つのゲート電極用溝18内面を露出するマスクレジスト膜91を形成する。マスクレジスト膜91は複数の活性領域16に跨ってY方向に延在するラインの開口部として形成される。
続いて、フッ化水素を含む薬液等を用いて、露出したサイドウォール膜80のみを除去し、一方のゲート電極用溝18の第2の側面18bに半導体基板13を露出させる。その後、マスクレジスト膜91を除去する。
上記の工程により、2つのゲート電極用溝18の間の半導体基板13内に第3の不純物拡散領域29が形成される。第3の不純物拡散領域29は、トランジスタ19−1,19−2におけるソース領域の一部として機能する。
この工程において、各ゲート電極用溝18の凹部18´の側面18e,18fおよび底面18dに半導体基板13が露出する。
DRAM10の製造工程と同様に、上記の熱処理によって、不純物ドープ非晶質シリコン膜31pは不純物ドープ単結晶シリコン膜31に変換される。
同時に、各ゲート電極用溝18の凹部18´の側方および下方に、不純物ドープ単結晶シリコン膜31に当接した第1の不純物拡散領域27が形成される。また、第1の不純物拡散領域27は、図52に示すように、既に形成されている第3の不純物拡散領域29に接合するように形成される。
ただし、DRAM10の製造工程と同様に、第1の不純物拡散領域27を形成した後に不純物ドープ単結晶シリコン膜31をエッチバックする場合は、不純物ドープ単結晶シリコン膜31を残存させる必要はない。しかし、不純物ドープ非晶質シリコン膜31pをエッチバックした後に上記熱処理を施して第1の不純物拡散領域27を形成する場合は、不純物拡散源が必要なので、凹部18´のみに残存するように不純物ドープ非晶質シリコン膜31aおよびサイドウォール膜20をエッチバックする必要がある。
なお、本工程において、第3の不純物拡散領域29の上部に、n型不純物のイオン注入を追加してもトランジスタ19−1,19−2の特性が変動しない場合は、マスクレジスト膜95を設けなくてもよい。
以上の工程により、図35に示すDRAM100のメモリセルアレイ101が完成する。
すなわち、第2実施形態の半導体装置の製造方法では、メモリセルアレイ101のゲート電極用溝18の底面18cに、ゲート電極用溝18よりもやや幅の狭い凹部18´を形成する。また、凹部18´に不純物ドープ非晶質シリコン膜31pを埋設し、凹部18´の側面18e,18fおよび底面18dに当接するように第1の不純物拡散領域27を形成する。その後、不純物ドープ単結晶シリコン膜31の上方に、ゲート絶縁膜21を介して、ゲート電極22を埋設する。
これにより、隣接する一方のメモリセルの動作状態により他方のメモリセルの蓄積状態が変化するディスターブ不良の発生を抑制できる。
Claims (13)
- 第1の方向に延在するように半導体基板の表面側に設けられ、底面および対向する第1および第2の側面を有するゲート電極用溝と、
前記ゲート電極用溝の底部に形成された第1の不純物を含む第1の半導体膜と、
前記第1の不純物が前記第1の半導体膜から前記第1の半導体膜に接する前記半導体基板内に拡散することにより、前記第1の半導体膜に接するように形成された第1の不純物拡散領域と、
前記ゲート電極用溝の前記第1および第2の側面および前記第1の半導体膜の上面を覆うように形成されたゲート絶縁膜と、
前記ゲート絶縁膜に囲まれた空間の下部に埋め込み形成されたゲート電極と、
を有することを特徴とする半導体装置。 - 前記第1の半導体膜の側面にサイドウォール膜が形成されていることを特徴とする請求項1に記載の半導体装置。
- 前記ゲート電極用溝の前記第1の側面側の前記半導体基板に形成された第2の不純物を含む第2の不純物拡散領域と、
前記ゲート電極用溝の前記第2の側面側に形成され、前記第1の不純物拡散領域と接合するように形成された第3の不純物を含む第3の不純物拡散領域と、
を有することを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記第2の側面が対向するように、隣り合う位置に前記ゲート電極用溝が2つ設けられ、
前記第3の不純物拡散領域が、2つの前記ゲート電極用溝の間に設けられた前記半導体基板全体に形成されていることを特徴とする請求項3に記載の半導体装置。 - 前記第3の不純物拡散領域と電気的に接続され、かつ、前記ゲート電極と交差する第2の方向に延在するビット線が形成されていることを特徴とする請求項3または請求項4に記載の半導体装置。
- 前記ゲート電極上の前記ゲート電極用溝を埋めるように形成された埋め込み絶縁膜と、
前記埋め込み絶縁膜および前記半導体基板の上部に形成された層間絶縁膜と、
前記第2の不純物拡散領域の上面と接触するように前記埋め込み絶縁膜および前記層間絶縁膜に内設されたコンタクトプラグと、
前記層間絶縁膜上に形成された前記コンタクトプラグの上面と接するキャパシタコンタクトパッドと、
前記キャパシタコンタクトパッド上に形成されたキャパシタと、
を有することを特徴とする請求項3〜請求項5のいずれかの請求項に記載の半導体装置。 - 第1の方向に延在するように半導体基板の表面側に底面および対向する第1および第2の側面を有するゲート電極用溝を形成する工程と、
前記ゲート電極用溝の底部に第1の不純物を含む第1の半導体膜を形成する工程と、
前記第1の不純物を前記第1の半導体膜から前記第1の半導体膜に接する前記半導体基板内に拡散させることにより、前記第1の半導体膜に接するように第1の不純物拡散領域を形成する工程と、
前記ゲート電極用溝の前記第1および第2の側面および前記第1の半導体膜の上面を覆うようにゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に囲まれた空間の下部にゲート電極を埋め込み形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1の半導体膜を形成する工程の前に、
前記ゲート電極用溝の前記第1および第2の側面にサイドウォール膜を形成する工程と、
前記第1の半導体膜を形成する工程において、
前記ゲート電極用溝を埋め込むように第1の不純物を含む第1の半導体膜を形成する工程と、
前記第1の不純物拡散領域を形成する工程の後に、
前記ゲート電極用溝の底部のみに残存するように前記第1の半導体膜および前記サイドウォール膜を掘り下げる工程と、
を有することを特徴とする請求項7に記載の半導体装置の製造方法。 - 前記ゲート電極用溝の前記第1の側面側の前記半導体基板に第2の不純物を含む第2の不純物拡散領域を形成する工程と、
前記ゲート電極用溝の前記第2の側面側の前記半導体基板に、前記第1の不純物拡散領域と接合するように第3の不純物を含む第3の不純物拡散領域を形成する工程と、
を有することを特徴とする請求項7または請求項8に記載の半導体装置の製造方法。 - 前記ゲート電極用溝を形成する工程において、
前記第2の側面が対向するように隣り合う位置に前記ゲート電極用溝を2つ形成し、
前記第3の不純物拡散領域を形成する工程において、
前記半導体基板のうち、2つの前記ゲート電極用溝の間に設けられた前記半導体基板の部分全体に前記第3の不純物拡散領域を形成することを特徴とする請求項9に記載の半導体装置の製造方法。 - 前記第1の半導体膜を形成する工程前に、
前記ゲート電極用溝の前記第1および第2の側面にサイドウォール膜を形成する工程と、
2つの前記ゲート電極用溝のうち、一方の前記ゲート電極用溝の前記第2の側面の前記サイドウォール膜のみを除去して前記半導体基板を露出させ、前記2つのゲート電極用溝内壁を覆うように前記第3の不純物を含む第2の半導体膜を形成する工程と、
前記第3の不純物を前記第2の半導体膜から前記第2の半導体膜に当接する前記半導体基板に拡散させることにより前記第3の不純物拡散領域を形成する工程と、
前記第1の半導体膜を形成する工程において、
前記ゲート電極用溝内の前記第2の半導体膜の底面を掘り下げて前記ゲート電極用溝に凹部を形成する工程と、
前記凹部に前記第1の半導体膜を埋設する工程と、
前記ゲート電極用溝内に残存している前記第2の半導体膜および前記サイドウォール膜を除去する工程と、
を有することを特徴とする請求項10に記載の半導体装置の製造方法。 - 前記第3の不純物拡散領域と電気的に接続され、かつ、前記ゲート電極と交差する第2の方向に延在するビット線を形成することを特徴とする請求項9〜請求項11のいずれかの請求項に記載の半導体装置の製造方法。
- 前記ゲート電極上の前記ゲート電極用溝内を埋めるように埋め込み絶縁膜を形成する工程と、
前記埋め込み絶縁膜および前記半導体基板の上部に層間絶縁膜を形成する工程と、
前記第2の不純物拡散領域の上面と接触するように前記埋め込み絶縁膜および前記層間絶縁膜にコンタクトプラグを内設する工程と、
前記層間絶縁膜上に前記コンタクトプラグの上面と接するキャパシタコンタクトパッドを形成する工程と、
前記キャパシタコンタクトパッド上にキャパシタを形成する工程と、
を有することを特徴とする請求項9〜請求項12のいずれかの請求項に記載の半導体装置の製造方法。
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