JP2011151200A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【課題】トレンチ内の断面積を減少させることなく、トレンチの底部の絶縁膜を介して半導体基板に流れるリーク電流を抑制できる半導体装置の製造方法を提供する。
【解決手段】トレンチ2a、2b間の領域に形成されたシリコンピラー101a、101b、101cを備える半導体基板100と、シリコンピラー101a、101b、101cの下部に備えられた不純物の添加された下部拡散層106a、106bと、トレンチ2a、2bの底部の内壁に設けられた絶縁膜104と、トレンチ2a、2bの底面1a、1bに配置された絶縁膜104を覆う保護膜14a、14bと、トレンチ2a、2bの側壁に絶縁膜104を貫通して設けられたコンタクト部3a、3bと、保護膜14a、14b上に設けられ、コンタクト部3a、3bを介して下部拡散層106a、106bに埋め込みビット線105a、105bとを有することを特徴とする半導体装置とする。
【選択図】図3
【解決手段】トレンチ2a、2b間の領域に形成されたシリコンピラー101a、101b、101cを備える半導体基板100と、シリコンピラー101a、101b、101cの下部に備えられた不純物の添加された下部拡散層106a、106bと、トレンチ2a、2bの底部の内壁に設けられた絶縁膜104と、トレンチ2a、2bの底面1a、1bに配置された絶縁膜104を覆う保護膜14a、14bと、トレンチ2a、2bの側壁に絶縁膜104を貫通して設けられたコンタクト部3a、3bと、保護膜14a、14b上に設けられ、コンタクト部3a、3bを介して下部拡散層106a、106bに埋め込みビット線105a、105bとを有することを特徴とする半導体装置とする。
【選択図】図3
Description
本発明は、半導体装置および半導体装置の製造方法に関する。
近年、半導体装置の微細化が進むにつれて、平面的に半導体素子の占める領域が減少し、トランジスタの形成される領域(活性領域)が減少している。プレナー型トランジスタでは、活性領域の大きさが減少するにつれて、チャネル長やチャネル幅が減少し、短チャネル効果等の問題が発生している。
そこで、プレナー型トランジスタに代わり、微細化された領域でもチャネル長及びチャネル幅を確保できる縦型トランジスタを備えた半導体装置が提案されている。
そこで、プレナー型トランジスタに代わり、微細化された領域でもチャネル長及びチャネル幅を確保できる縦型トランジスタを備えた半導体装置が提案されている。
縦型トランジスタは、プレナー型トランジスタとは異なり、半導体基板の主面に垂直な方向にピラーが形成され、ON時には、このピラー内の該主面に垂直な方向にチャネルが形成される。したがって、縦型トランジスタは、プレナー型トランジスタと比較して、微細化したDRAMに代表される半導体メモリ素子に有効に適用することができる。
半導体装置を構成する縦型トランジスタのソース又はドレイン領域には、埋め込みビット線が接続されている。埋め込みビット線としては、内壁に絶縁膜の設けられたトレンチ内に埋め込まれ、トレンチの側壁に設けられた導電材料からなるコンタクト部を介して、トランジスタのソース又はドレインを構成する拡散層と接続されているものがある。
また、ビットラインの形成方法としては、不純物領域を有するシリコン基板を用意する第1段階と、不純物領域にコンタクトホールを有する層間絶縁膜を形成する第2段階と、コンタクトホール内にチタン膜及び窒化チタン膜を形成する第3段階と、チタン膜と基板のシリコンとを熱処理により反応させてC54構造のチタンシリサイドを形成する第4段階と、コンタクトホール内の窒化チタン膜上にタングステンプラグを形成する第5段階とを備える方法がある(例えば、特許文献1参照)。
また、半導体記憶装置の製造方法として、特許文献2には、半導体基板の上部に、列方向に並ぶ複数の溝部を選択的に形成する工程と、各溝部の底面上又は底面の下側の領域に、前記各溝部の両側方同士の領域を電気的に分離する素子分離領域を形成する工程と、各溝部に該溝部の壁面及び底面を覆うトラップ膜を形成する工程と、トラップ膜を覆うと共に各溝部を埋め込むように第1の導電膜を形成することによりゲート電極を形成する工程と、半導体基板における各溝部同士の間で且つ前記素子分離領域よりも浅い領域に、ソース領域又はドレイン領域となる複数の不純物拡散層をそれぞれ行方向に形成する工程と、半導体基板の上のゲート電極及びトラップ膜を含む全面に絶縁膜を形成し、各不純物拡散層を露出する複数の開口部をそれぞれ形成する工程と、絶縁膜の上の各開口部を含む全面に第2の導電膜を形成し、行方向に延びる一の不純物拡散層における複数の開口部を1列おきに含むようにパターニングすることによりビット線を形成する工程とを備える方法が記載されている。
また、半導体記憶装置としては、半導体基板の一主面に形成された複数個のトレンチと、これらのトレンチ内に該トレンチ上部を除きキャパシタ絶縁膜を介してそれぞれ埋め込み形成された蓄積電極と、トレンチ上部の側壁に絶縁膜を介してそれぞれ形成され、下端が蓄積電極に接続され、上端が半導体基板の一主面に接して形成されたドレイン又はソースに接続されて、MOSトランジスタのチャネルを形成する半導体薄膜と、半導体薄膜が形成されたトレンチ上部にゲート絶縁膜を介してそれぞれ埋め込み形成され、且つ一方向に連続して形成されたワード線となるゲート電極と、半導体基板の一主面に形成されたドレイン又はソースを前記ワード線と交差する方向に接続するビット線となる導体配線とを具備してなるものがある(例えば、特許文献3参照)。
しかしながら、ビット線などとして機能する内壁に絶縁膜の設けられているトレンチ内に埋め込まれた導電材料からなる配線を備えた従来の半導体装置では、配線となる導電材料をトレンチ内に埋め込む前に行われるトレンチ内の洗浄・前処理により、トレンチの底部の絶縁膜が損傷を受けるという不都合があった。トレンチの底部の絶縁膜が損傷を受けると、トレンチ内に埋め込まれた配線からトレンチの底部の絶縁膜を介して半導体基板にリーク電流が流れてしまうという問題があった。
特に、トレンチの側壁に導電材料からなるコンタクト部が備えられている半導体装置では、コンタクト部を形成する際に行われるトレンチ内のコンタクト部となる部分以外の導電材料を除去する工程において、トレンチの底部の絶縁膜が損傷を受けやすいため、トレンチの底部を介して半導体基板にリーク電流が流れてしまう問題が生じやすかった。
ここで、従来の半導体装置の問題点について図面を用いて詳細に説明する。
図22は、従来の半導体装置の一例として半導体記憶装置(DRAM(Dynamic Random Access Memory))の一部を示した縦断面図である。図23〜図30は、図22に示すDRAMの問題点を説明するための図であり、従来の半導体装置の製造方法を用いて図22に示すDRAMを製造している途中の一工程を示したDRAMの一部の縦断面図である。
図22は、従来の半導体装置の一例として半導体記憶装置(DRAM(Dynamic Random Access Memory))の一部を示した縦断面図である。図23〜図30は、図22に示すDRAMの問題点を説明するための図であり、従来の半導体装置の製造方法を用いて図22に示すDRAMを製造している途中の一工程を示したDRAMの一部の縦断面図である。
図22に示す従来の半導体記憶装置では、シリコンからなる半導体基板200にトレンチ202a、202bが形成されている。トレンチ202a、202b間の領域は、トランジスタのチャネルとなるシリコンピラー203a、203b、203cとなっている。シリコンピラー203aの両側壁には、一対のゲート電極208a、208bが埋め込まれ、隣接するシリコンピラー203bの両側壁には一対のゲート電極208c、208dが埋め込まれている。ゲート電極208a、208b、208c、208dはワード線として機能する。
トレンチ202a、202bの底部201a、201bの内壁には、熱酸化膜からなる絶縁膜204が形成されている。絶縁膜204の内側には、埋め込みビット線205a、205bが形成されている。ビット線205a、205bの延在方向は、平面視においては、ワード線(図22におけるゲート電極208a、208b、208c、208d)の延在方向に直交する方向となっている。埋め込みビット線205a、205bは、トランジスタのソース又はドレイン領域(S/D)の一方である下部拡散層206a、206bと、導電材料からなるコンタクト部13a、13bを介してそれぞれ接続されている。
シリコンピラー203a、203b、203c各々の上部には、トランジスタの他方のソース又はドレイン領域(S/D)である上部拡散層210が形成されている。上部拡散層210の上には、コンタクトプラグ212を介してキャパシタ213が形成されている。キャパシタ213は、下部電極213aと容量絶縁膜213bと上部電極213cとを備えている。シリコンピラー203a、203b、203cおよびコンタクトプラグ212の各々は、層間絶縁膜209、211により絶縁分離されている。
ここで、シリコンピラー203bに注目して説明すると、ビット線205bに接続されている下部拡散層206bと、シリコンピラー203bの両側壁にゲート絶縁膜(図22においては図示略)を介して対向して配置された一対のゲート電極208c、208dと、キャパシタ213に接続されている上部拡散層210とによって、一つの縦型トランジスタが構成されている。
次に、図22に示す半導体記憶装置の製造方法を図23〜図30を用いて説明する。
まず、シリコンからなる半導体基板200上に、シリコン窒化膜140を成膜し、フォトリソグラフィとドライエッチングとにより、図23に示すように、底部に半導体基板200の露出されたビット線開口105cを形成する。
次に、図24に示すように、シリコン窒化膜140をマスクとして半導体基板200を異方性ドライエッチングしてトレンチ202a、202bを形成し、熱酸化法によりトレンチ202a、202bの内壁に熱酸化膜からなる絶縁膜204を形成する。
まず、シリコンからなる半導体基板200上に、シリコン窒化膜140を成膜し、フォトリソグラフィとドライエッチングとにより、図23に示すように、底部に半導体基板200の露出されたビット線開口105cを形成する。
次に、図24に示すように、シリコン窒化膜140をマスクとして半導体基板200を異方性ドライエッチングしてトレンチ202a、202bを形成し、熱酸化法によりトレンチ202a、202bの内壁に熱酸化膜からなる絶縁膜204を形成する。
次に、図25に示すように、トレンチ202a、202b内を埋め込むように、CVD法により全面にポリシリコン膜111を形成する。次に、図26に示すように、ドライエッチングによりエッチバックして、ポリシリコン膜111の上面がコンタクト部13a、13b(図22参照)の上端の位置となるようにポリシリコン膜111を除去する。
次に、トレンチ202a、202bの側壁に、絶縁膜204と異なるエッチングレートの材料からなるサイドウォール115を形成し、ドライエッチングによりポリシリコン膜111をエッチバックして、図26に示すように、ポリシリコン膜111の上面がコンタクト部13a、13b(図22参照)の下端の位置となるようにポリシリコン膜111を除去する。
次に、トレンチ202a、202bの側壁に、絶縁膜204と異なるエッチングレートの材料からなるサイドウォール115を形成し、ドライエッチングによりポリシリコン膜111をエッチバックして、図26に示すように、ポリシリコン膜111の上面がコンタクト部13a、13b(図22参照)の下端の位置となるようにポリシリコン膜111を除去する。
その後、コンタクト部13a、13bの形成される位置を除くトレンチ202a、202bの側壁に、絶縁膜204と異なるエッチングレートの材料からなるマスクを形成し、ウェットエッチングにより絶縁膜204の一部を除去する。このことにより、図26に示すように、トレンチ202a、202bの側壁に半導体基板200の一部が露出された開口部100aを形成する。
次に、CVD法により全面にポリシリコン膜117を形成し、図27に示すように、ポリシリコン膜117をトレンチ202a、202bを埋め込み、ドライエッチングによりエッチバックして、開口部100aにのみポリシリコン膜117を残存させる。このことにより、図28に示すように、トレンチ202a、202b内のコンタクト部13a、13bとなる部分以外のポリシリコン膜117が除去されて、コンタクト部13a、13bが形成される。
その後、トレンチ202a、202b内を洗浄するとともに、ビット線205a、205bとなる導電材料からなる導電膜120を形成するための前処理を行う。
その後、トレンチ202a、202b内を洗浄するとともに、ビット線205a、205bとなる導電材料からなる導電膜120を形成するための前処理を行う。
次に、図29に示すように、トレンチ202a、202bを埋め込むように、CVD法により全面にビット線205a、205bとなる導電材料からなる導電膜120を形成する。なお、ビット線205a、205bとなる導電膜120を形成する際の熱処理によって、コンタクト部13a、13bに添加されている不純物が半導体基板200に拡散されて、拡散層206a、206bが形成される。
次に、図30に示すように、異方性ドライエッチングにより、コンタクト部13a、13bの上端の位置まで導電膜120をエッチバックする。これにより、図30に示すように、トレンチ202a、202bの絶縁膜204の内側に埋め込まれた導電材料からなり、コンタクト部13a、13bを介して拡散層206a、206bに接続された埋め込みビット線205a、205bが形成される。
続いて、図30に示すように、サイドウォール115を除去する。
続いて、図30に示すように、サイドウォール115を除去する。
その後、図22に示すように、ビット線205a、205bよりも上方に位置し、ビット線205a、205bの延在方向に直交する方向に延在するゲート電極208a、208b、208c、208d(ワード線)を形成する工程と、シリコン窒化膜140を除去してシリコンピラー203a、203b、203cの上部にトランジスタの他方のソース又はドレイン領域(S/D)を構成する拡散層210を形成する工程と、拡散層210の上にコンタクトプラグ212を形成する工程と、コンタクトプラグ212の上にキャパシタ213を形成する工程を経て、図22に示す半導体記憶装置が得られる。
このような製造方法を用いて得られた図22に示す半導体記憶装置では、図28に示すように、開口部100aにのみポリシリコン膜117を残存させてコンタクト部13a、13bを形成してから、図29に示すように、埋め込みビット線205a、205bとなる導電材料からなる導電膜120を形成しており、導電膜120をトレンチ202a、202b内に埋め込むために行われるトレンチ202a、202b内の洗浄や前処理により、トレンチ202a、202bの底部201bの絶縁膜204が損傷を受けるという不都合があった。トレンチ202a、202bの底部201a、201bの絶縁膜204が損傷を受けると、トレンチ202a、202b内に埋め込まれた埋め込みビット線205a、205bからトレンチ202a、202bの底部201a、201bの絶縁膜204を介して半導体基板200にリーク電流(図22において符号Aで示す)が流れてしまうという問題があった。
また、図22に示す半導体記憶装置は、トレンチ202a、202bの側壁にポリシリコン膜からなるコンタクト部13a、13bが備えられているものであり、コンタクト部13a、13bを形成するために行われる図28に示すトレンチ202a、202b内のコンタクト部13a、13bとなる部分以外のポリシリコン膜117を除去する工程において、トレンチ202a、202bの底部201a、201bの絶縁膜204が損傷を受けやすいものである。このため、トレンチ202a、202bの底部201bの絶縁膜204を介して半導体基板200にリーク電流(図20において符号Aで示す)が流れてしまう問題が生じやすかった。
このような問題を解決する方法としては、トレンチ202a、202bの底部201a、201bの内壁に設けられている絶縁膜204の厚みを厚くする方法が考えられる。しかしながら、単に絶縁膜204の厚みを厚くすると、トレンチ202a、202bの側壁に設けられた絶縁膜204によって、トレンチ202a、202b内の断面積が減少するため、絶縁膜204を形成した後の製造工程に支障を来たす場合があった。
本発明者は、上記問題を解決し、トレンチ内の断面積を減少させることなく、トレンチの底部の絶縁膜を介して半導体基板に流れるリーク電流を抑制できる半導体装置およびその製造方法を提供するために、鋭意検討を重ねた。
その結果、コンタクト部を形成する際に行われるコンタクト部となる部分の導電材料を残存させてトレンチ内のコンタクト部となる導電材料を除去する工程において、トレンチの底面に配置された絶縁膜を露出させないように、トレンチの底面に配置された絶縁膜を覆う保護膜を設ければよいことを見出した。
その結果、コンタクト部を形成する際に行われるコンタクト部となる部分の導電材料を残存させてトレンチ内のコンタクト部となる導電材料を除去する工程において、トレンチの底面に配置された絶縁膜を露出させないように、トレンチの底面に配置された絶縁膜を覆う保護膜を設ければよいことを見出した。
すなわち、トレンチの底面に配置された絶縁膜上に保護膜を設けることで、コンタクト部となる部分の導電材料を残存させてトレンチ内のコンタクト部となる導電材料を除去する工程におけるトレンチの底部の絶縁膜の損傷を防止できるとともに、配線となる導電材料をトレンチ内に埋め込む前に行われるトレンチ内の洗浄や前処理によるトレンチの底部の絶縁膜の損傷を防止することができる。
その結果、損傷のないトレンチの底部の絶縁膜によって配線と半導体基板との間の絶縁機能が十分に得られるものとなり、トレンチの底部の絶縁膜を介して半導体基板に流れるリーク電流を抑制できる。
その結果、損傷のないトレンチの底部の絶縁膜によって配線と半導体基板との間の絶縁機能が十分に得られるものとなり、トレンチの底部の絶縁膜を介して半導体基板に流れるリーク電流を抑制できる。
本発明の半導体装置は、トレンチ間の領域に形成されたピラーを備える半導体基板と、前記ピラーの下部に備えられた不純物の添加された下部拡散層と、前記トレンチの底部の内壁に設けられた絶縁膜と、前記トレンチの底面に配置された前記絶縁膜を覆う保護膜と、前記トレンチの側壁に前記絶縁膜を貫通して設けられたコンタクト部と、前記保護膜上に設けられ、前記コンタクト部を介して前記下部拡散層に接続された配線とを有することを特徴とする。
本発明の半導体装置は、トレンチ間の領域に形成されたピラーを備える半導体基板と、前記ピラーの下部に備えられた不純物の添加された下部拡散層と、前記トレンチの底部の内壁に設けられた絶縁膜と、前記トレンチの底面に配置された前記絶縁膜を覆う保護膜と、前記トレンチの側壁に前記絶縁膜を貫通して設けられたコンタクト部と、前記保護膜上に設けられ、前記コンタクト部を介して前記下部拡散層に接続された配線とを有するものであるので、トレンチの底面に配置された絶縁膜の損傷を防止でき、損傷のないトレンチの底部の絶縁膜によって配線と半導体基板との間の絶縁機能が十分に得られるものとなり、トレンチの底部の絶縁膜を介して半導体基板に流れるリーク電流を抑制できるものとなる。
しかも、本発明の半導体装置では、トレンチ内の断面積を減少させることなく、トレンチの底面に配置された絶縁膜の損傷を防止できるので、製造工程に支障を来たすことがない。
しかも、本発明の半導体装置では、トレンチ内の断面積を減少させることなく、トレンチの底面に配置された絶縁膜の損傷を防止できるので、製造工程に支障を来たすことがない。
本発明の実施形態について、図面を参照して詳細に説明する。
図1〜図3は、本発明の半導体装置の一例である半導体記憶装置(DRAM)を説明するための図である。図1は、DRAMのメモリセル部を模式的に示した斜視図であり、図2は、図1に対応する平面図であり、図3は、図2のA−A断面を示した縦断面図である。なお、図1および図2においては、シリコンピラー、ワード線、埋め込みビット線の配置関係の説明を容易とするために、シリコンピラー、ワード線、埋め込みビット線の配置関係の説明に関わらない部材の図示を省略し、図面を見やすくしている。
図1〜図3は、本発明の半導体装置の一例である半導体記憶装置(DRAM)を説明するための図である。図1は、DRAMのメモリセル部を模式的に示した斜視図であり、図2は、図1に対応する平面図であり、図3は、図2のA−A断面を示した縦断面図である。なお、図1および図2においては、シリコンピラー、ワード線、埋め込みビット線の配置関係の説明を容易とするために、シリコンピラー、ワード線、埋め込みビット線の配置関係の説明に関わらない部材の図示を省略し、図面を見やすくしている。
図1〜図3に示すDRAMは、トランジスタのチャネルとなる複数のシリコンピラー(ピラー)101a、101b、101c、102a、102b、102c、103a、103b、103c(図1においては102c、103a、103b、103cは図示略)を有している。シリコンピラー101a〜103cは、半導体基板100を掘り込んで形成したトレンチ(図3における2a、2b)間の領域に形成されているものであり、図1および図2に示すX方向およびX方向と略直交するY方向に規則的に並べられている。
半導体基板100は、p型(第1型)半導体であるp型シリコンからなるものであり、トレンチ2a、2bの下部の半導体基板100にp型の不純物が添加されてなる不純物領域17a、17bが形成されている。
半導体基板100は、p型(第1型)半導体であるp型シリコンからなるものであり、トレンチ2a、2bの下部の半導体基板100にp型の不純物が添加されてなる不純物領域17a、17bが形成されている。
図1〜図3に示すDRAMでは、各シリコンピラー101a〜103cを取り囲むように、トランジスタのゲート電極108a、108b、108c、108d、108e、108f(図1においては108e、108fは図示略)であるワード線と、埋め込みビット線(配線)105a、105bとが、各々異なる高さで且つ略直交する方向に交差して延在している。ゲート電極108a〜108fは、ワード線として機能する配線からなるものであり、埋め込みビット線105a、105bより高い(上方の)位置で図1および図2に示すX方向に延在しており、各埋め込みビット線105a、105bはY方向に延在している。また、X方向に配置されたシリコンピラー(例えば、101a〜101c)の間には、Y方向に延在する埋め込みビット線(例えば、105a、105b)が形成されている。各埋め込みビット線は、Y方向に配置された複数のシリコンピラーで共有されている。具体的には、例えば、埋め込みビット線105aは、シリコンピラー101a、102a、103aで共有されている。
図1〜図3に示すDRAMにおいて、単位セルを構成するトランジスタは、トランジスタのチャネルとなるシリコンピラーと、シリコンピラーに接続された1本の埋め込みビット線と、シリコンピラーの両側壁にゲート絶縁膜(図1〜図3においては図示略)を介して対向して配置され、セル領域端部で互いに接続されている一対のゲート電極(ワード線)とを備えている。例えば、シリコンピラー101aは、埋め込みビット線105aと接続され、一対のゲート電極(ワード線)108a、108bと対向している。同様に、例えば、シリコンピラー102aは、埋め込みビット線105aと接続され、一対のゲート電極(ワード線)108c、108dと対向している。他のシリコンピラー101c〜103cも同様である。
埋め込みビット線は、導電材料からなるものであり、具体的には例えば、窒化チタンとタングステンとが底面側および側面側からこの順で積層されてなる積層膜からなるものとすることができる。
また、ゲート電極(ワード線)は、導電材料からなるものであればよく、特に限定されない。
また、ゲート電極(ワード線)は、導電材料からなるものであればよく、特に限定されない。
また、図1〜図3に示すDRAMにおいては、隣接するシリコンピラー間に配置された2本のワード線の間(例えば図1に示すゲート電極(ワード線)108bと108cとの間)は、絶縁膜で分離されている。また、図1〜図3に示すDRAMでは、2本のワード線が1つのシリコンピラーに接続されたダブルゲートとなっているが、埋め込みビット線は、片側のシリコンピラーだけに接続されている。
図1〜図3に示すDRAMでは、図3に示すように、トレンチ2a、2bの底部の内壁に熱酸化膜からなる絶縁膜104が形成されている。また、図1〜図3に示すDRAMには、トレンチ2a、2bの底面1a、1bに配置された絶縁膜104を覆う保護膜14a、14bが設けられている。保護膜14a、14b上には、埋め込みビット線105a、105bが設けられている。埋め込みビット線105a、105bは、埋め込みビット線105a、105bとコンタクト部3a、3bとの間に配置されたチタンシリサイド(図示略)と、コンタクト部3a、3bとを介して下部拡散層106a、106bにそれぞれ接続されている。
コンタクト部3a、3bは、導電材料からなるものであり、トレンチ2a、2bの側壁に絶縁膜104を貫通して設けられている。コンタクト部3a、3bに用いられる導電材料としては、例えば、n型不純物であるヒ素またはリンの添加されたポリシリコン膜が挙げられる。
下部拡散層106a、106bは、トランジスタのソース又はドレイン領域(S/D)の一方を構成するものであり、シリコンピラー101a〜103cの下部に備えられ、不純物が添加されているものである。本実施形態においては、下部拡散層106a、106bには、n型不純物であるヒ素またはリンが添加されている。
下部拡散層106a、106bは、トランジスタのソース又はドレイン領域(S/D)の一方を構成するものであり、シリコンピラー101a〜103cの下部に備えられ、不純物が添加されているものである。本実施形態においては、下部拡散層106a、106bには、n型不純物であるヒ素またはリンが添加されている。
また、図1〜図3に示すDRAMでは、保護膜14a、14bは、p型不純物であるボロンイオンの添加されたポリシリコン膜からなるものとされている。図1〜図3に示すDRAMでは、図3に示すように、埋め込みビット線105a、105bの底面が、保護膜14a、14bに接続されている。
なお、保護膜14a、14bの材料としては、上述したように、ボロンイオンの添加されたポリシリコン膜が挙げられるが、絶縁膜104を形成してからのDRAMの製造工程において絶縁膜104を保護することができ、製造工程中における絶縁膜104の損傷を防止できるものであればよく、特に限定されない。
なお、保護膜14a、14bの材料としては、上述したように、ボロンイオンの添加されたポリシリコン膜が挙げられるが、絶縁膜104を形成してからのDRAMの製造工程において絶縁膜104を保護することができ、製造工程中における絶縁膜104の損傷を防止できるものであればよく、特に限定されない。
また、保護膜14a、14bは、製造工程中における絶縁膜104の損傷を防止できる十分な厚みを有するとともに、保護膜14a、14bの上面4a、4bが、図3に示すように、コンタクト部3a、3bの下端13a、13bよりもトレンチ2a、2bの底面側に配置される厚みであることが好ましい。保護膜14a、14bの上面4a、4bが、コンタクト部3a、3bの下端13a、13bよりもトレンチ2a、2bの底面側に配置されている場合、トレンチ2a、2bの側壁に露出しているコンタクト部3a、3bの全面が、保護膜14a、14b上に設けられた埋め込みビット線105a、105bと接するものとすることができ、コンタクト部3a、3bと埋め込みビット線105a、105bとの接触面積を十分に確保でき、好ましい。
また、図3に示すように、埋め込みビット線105a、105bの底面は、トレンチ2a、2bの底面1a、1bに配置された絶縁膜104によって半導体基板100と絶縁されている。また、埋め込みビット線105a、105bの側面は、トレンチ2a、2bの底部の内壁に設けられた絶縁膜104によって絶縁されており、接続するシリコンピラーと反対側のシリコンピラーとは未接続状態になっている。具体的には、例えば、埋め込みビット線105aは、図3に示すように、絶縁膜104によって、接続するシリコンピラー101aと反対側のシリコンピラー101bとは未接続状態になっている。
また、埋め込みビット線105a、105bは、接続するシリコンピラー側の絶縁膜104の側面を貫通して設けられたコンタクト部3a、3bを介してシリコンピラー内に形成された下部拡散層106a、106bと接続している。具体的には、例えば、埋め込みビット線105aは、図3に示すように、コンタクト部3aを介してシリコンピラー101a内に形成された下部拡散層106aと接続している。
また、図1〜図3に示すDRAMを構成する各シリコンピラー101a〜103cの上部には、上部拡散層110(図1および図2においては図示略)が形成されている。上部拡散層110は、トランジスタの他方のソース又はドレイン領域(S/D)を構成するものであり、不純物が添加されているものである。
また、上部拡散層110の上には、コンタクトプラグ112(図1および図2においては図示略)を介してキャパシタ113が形成されている。キャパシタ113は、下部電極113aと容量絶縁膜113bと上部電極113cとを備えている。また、図3に示すように、シリコンピラー101a〜103cおよびコンタクトプラグ112の各々は、層間絶縁膜109、11により絶縁分離されている。
また、上部拡散層110の上には、コンタクトプラグ112(図1および図2においては図示略)を介してキャパシタ113が形成されている。キャパシタ113は、下部電極113aと容量絶縁膜113bと上部電極113cとを備えている。また、図3に示すように、シリコンピラー101a〜103cおよびコンタクトプラグ112の各々は、層間絶縁膜109、11により絶縁分離されている。
ここで、図3に示すシリコンピラー101bに注目して説明すると、埋め込みビット線105bに接続されている下部拡散層106bと、キャパシタ113に接続されている上部拡散層110と、下部拡散層106bと上部拡散層110との間の深さにおいてシリコンピラー101bの両側壁に対向配置されている一対のゲート電極108c、108dとによって、一つの縦型トランジスタが構成されている。
また、図1〜図3に示すDRAMにおいては、半導体基板100が、n型とp型のいずれか一方の型である第1型の半導体からなり、保護膜14a、14bが、第1型の不純物の添加されたものであり、下部拡散層106a、106bが、第1型と異なる他方の型である第2型の不純物の添加されたものとされている。また、保護膜14a、14bは、コンタクト部3a、3bと異なる型の不純物の添加されたものとされている。また、トレンチ2a、2bの下部の半導体基板100には、第1型の不純物が添加されてなる不純物領域17a、17bが形成されていることが好ましい。
なお、保護膜14a、14bは、第1型の不純物の添加されたものに限定されるものではなく、他方の型である第2型の不純物の添加されたものであってもよいし、不純物の添加されていない真性型のものであってもよい。
なお、保護膜14a、14bは、第1型の不純物の添加されたものに限定されるものではなく、他方の型である第2型の不純物の添加されたものであってもよいし、不純物の添加されていない真性型のものであってもよい。
本実施形態においては、半導体基板100が、p型(第1型)半導体からなり、トレンチ2a、2bの下部の半導体基板100にp型の不純物が添加され、保護膜14a、14bが、p型の不純物の添加されたものであり、下部拡散層106a、106bおよびコンタクト部3a、3bが、n型(第2型)不純物の添加されたものとされている。ここでは保護膜14a、14bが、p型の不純物の添加されたものである場合を例に挙げて説明するが、保護膜14a、14bは、n型の不純物の添加されたものであってもよいし、不純物の添加されていない真性型のものであってもよい。
本実施形態において用いられるp型またはn型の不純物は、特に限定されるものではないが、例えば、p型の不純物としてはボロンイオンが挙げられ、n型の不純物としてはヒ素イオンまたはリンイオンが挙げられる。
本実施形態において用いられるp型またはn型の不純物は、特に限定されるものではないが、例えば、p型の不純物としてはボロンイオンが挙げられ、n型の不純物としてはヒ素イオンまたはリンイオンが挙げられる。
なお、図2においては、説明の便宜上DRAMを構成するシリコンピラーを9個記載しているが、シリコンピラーの数は特に限定されるものではなく、数千〜数十万個のシリコンピラーが配置されることが好ましい。したがって、埋め込みビット線およびワード線の数も数百〜数千本配置されることが好ましい。
次に、図1〜図3に示すDRAMの製造方法について説明する。
まず、半導体基板100に複数のトレンチ2a、2bを形成することにより、トレンチ2a、2b間の領域に複数のシリコンピラー101a〜103cを形成する。
より詳細には、まず、半導体基板100上に、シリコン窒化膜40を減圧CVD(Chemical Vapor Deposition)法により成膜する。本実施形態においては、半導体基板100として、p型(第1型)の半導体からなるものを用いる。
まず、半導体基板100に複数のトレンチ2a、2bを形成することにより、トレンチ2a、2b間の領域に複数のシリコンピラー101a〜103cを形成する。
より詳細には、まず、半導体基板100上に、シリコン窒化膜40を減圧CVD(Chemical Vapor Deposition)法により成膜する。本実施形態においては、半導体基板100として、p型(第1型)の半導体からなるものを用いる。
次に、図4(a)および図4(b)に示すように、フォトリソグラフィとドライエッチングを用いて、シリコン窒化膜40に、図1および図2に示すY方向に延在し、底部に半導体基板100が露出しているビット線開口5cを形成する。なお、図4は、図1〜図3に示すDRAMの製造方法を説明するための図であり、図4(a)は製造途中のDRAMの一部を示した平面図であり、図4(b)は図4(a)のA−A断面を示した縦断面図である。
次に、図5に示すように、シリコン窒化膜40をマスクとして半導体基板100を異方性ドライエッチングし、トレンチ2a、2bを形成し、トレンチ2a、2b間の領域にシリコンピラー101a〜103c(図5においてはシリコンピラー101a、101b、101cのみ記載)を形成する。半導体基板100の異方性ドライエッチングとしては、例えば、誘導結合プラズマ(ICP:Inductively Coupled Plasma)による反応性イオンエッチング(RIE:Reactive Ion Etching)法を用いることができる。
次に、図5に示すように、熱酸化法により、トレンチ2a、2bの内壁全面にシリコン酸化膜からなる絶縁膜104を形成する。
なお、熱酸化法でトレンチ2a、2bの内壁に絶縁膜104を形成する場合、トレンチ2a、2b内で酸化種の濃度差が生じ、トレンチ2a、2bの底面1a、1b近傍では、酸化種である酸素が希薄になる。このため、トレンチ2a、2bの底面1a、1b上の絶縁膜104の膜厚は、側面上に形成される絶縁膜104の膜厚よりも薄くなってしまう。しかしながら、単に絶縁膜104の厚みを厚くすると、トレンチ2a、2bの側壁に設けられた絶縁膜104によって、トレンチ2a、2b内の断面積が減少するため、絶縁膜104を形成した後のトレンチ2a、2b内に埋め込みビット線105a、105bを形成できなくなる場合がある。
なお、熱酸化法でトレンチ2a、2bの内壁に絶縁膜104を形成する場合、トレンチ2a、2b内で酸化種の濃度差が生じ、トレンチ2a、2bの底面1a、1b近傍では、酸化種である酸素が希薄になる。このため、トレンチ2a、2bの底面1a、1b上の絶縁膜104の膜厚は、側面上に形成される絶縁膜104の膜厚よりも薄くなってしまう。しかしながら、単に絶縁膜104の厚みを厚くすると、トレンチ2a、2bの側壁に設けられた絶縁膜104によって、トレンチ2a、2b内の断面積が減少するため、絶縁膜104を形成した後のトレンチ2a、2b内に埋め込みビット線105a、105bを形成できなくなる場合がある。
次に、トレンチ2a、2bの底面1a、1bに配置された絶縁膜104を覆う保護膜14a、14bを形成する工程を行う。
保護膜14a、14bを形成する工程においては、まず、図6に示すように、トレンチ2a、2b内を埋めるように全面に保護膜14a、14bとなるポリシリコン膜31を形成する。
次に、トレンチ2a、2bの下部に、絶縁膜104を覆うようにポリシリコン膜31を残存させて、異方性ドライエッチングによりポリシリコン膜31を除去することで、図7に示すように、ポリシリコン膜31の上面が図3に示すコンタクト部3a、3bの上端となる位置となるようにする。
保護膜14a、14bを形成する工程においては、まず、図6に示すように、トレンチ2a、2b内を埋めるように全面に保護膜14a、14bとなるポリシリコン膜31を形成する。
次に、トレンチ2a、2bの下部に、絶縁膜104を覆うようにポリシリコン膜31を残存させて、異方性ドライエッチングによりポリシリコン膜31を除去することで、図7に示すように、ポリシリコン膜31の上面が図3に示すコンタクト部3a、3bの上端となる位置となるようにする。
次に、半導体基板100上の全面にCVD法によりシリコン窒化膜を形成し、異方性ドライエッチングによりエッチバックして、図8に示すように、トレンチ2a、2bの側壁にシリコン窒化膜からなるサイドウォール保護膜114を形成する。サイドウォール保護膜114は、後のウエットエッチング工程において、絶縁膜104のエッチングを防止する。
次に、サイドウォール保護膜114を形成するためにマスクシリコン窒化膜140上や保護膜14a、14b上に形成したシリコン窒化膜を除去する。
次に、図9に示すように、トレンチ2a、2b内に露出しているポリシリコン膜31を異方性ドライエッチングすることにより、上面4a、4bが図1〜図3に示すコンタクト部3a、3bの下端13a、13bとなる位置である保護膜14a、14bとする。
次に、図9に示すように、トレンチ2a、2b内に露出しているポリシリコン膜31を異方性ドライエッチングすることにより、上面4a、4bが図1〜図3に示すコンタクト部3a、3bの下端13a、13bとなる位置である保護膜14a、14bとする。
次に、保護膜14a、14bにp型不純物であるボロンイオンを添加するとともに、トレンチ2a、2bの下部の半導体基板100にボロンイオンを添加する。このことにより、図9に示すように、p型不純物の添加されたポリシリコンからなる保護膜14a、14bが形成されるとともに、トレンチ2a、2bの下部の半導体基板100に不純物領域17a、17bが形成される。
なお、保護膜14a、14bとしてn型の不純物の添加されたものを形成する場合、保護膜14a、14bを形成する工程を行う前に、トレンチ2a、2bの下部の半導体基板100にボロンイオンを添加し、トレンチ2a、2bの下部の半導体基板100に不純物領域17a、17bが形成することが好ましい。
その後、保護膜14a、14bを形成する工程として、まず、トレンチ2a、2b内を埋めるように全面に、例えば、n型不純物であるヒ素またはリンの添加されたポリシリコン膜を形成する。次に、トレンチ2a、2bの下部に、絶縁膜104を覆うようにn型不純物の添加されたポリシリコン膜を残存させて、異方性ドライエッチングによりn型不純物の添加されたポリシリコン膜を除去することで、n型不純物の添加されたポリシリコン膜の上面が図3に示すコンタクト部3a、3bの上端となる位置となるようにする。次に、上記と同様にしてサイドウォール保護膜114を形成し、トレンチ2a、2b内に露出しているn型不純物の添加されたポリシリコン膜を異方性ドライエッチングすることにより、上面4a、4bが図1〜図3に示すコンタクト部3a、3bの下端13a、13bとなる位置である保護膜14a、14bとする。
その後、保護膜14a、14bを形成する工程として、まず、トレンチ2a、2b内を埋めるように全面に、例えば、n型不純物であるヒ素またはリンの添加されたポリシリコン膜を形成する。次に、トレンチ2a、2bの下部に、絶縁膜104を覆うようにn型不純物の添加されたポリシリコン膜を残存させて、異方性ドライエッチングによりn型不純物の添加されたポリシリコン膜を除去することで、n型不純物の添加されたポリシリコン膜の上面が図3に示すコンタクト部3a、3bの上端となる位置となるようにする。次に、上記と同様にしてサイドウォール保護膜114を形成し、トレンチ2a、2b内に露出しているn型不純物の添加されたポリシリコン膜を異方性ドライエッチングすることにより、上面4a、4bが図1〜図3に示すコンタクト部3a、3bの下端13a、13bとなる位置である保護膜14a、14bとする。
次に、トレンチ2a、2bの側壁において絶縁膜104を貫通するコンタクト部3a、3bを形成する工程を行う。
本実施形態においては、コンタクト部3a、3bを形成する工程として、トレンチ2a、2bの側壁に絶縁膜104の開口部を形成する工程と、トレンチ2a、2b内に導電材料を埋め込み、絶縁膜104の開口部内に配置された導電材料を残存させてトレンチ2a、2b内の導電材料を除去し、保護膜14a、14bを露出させる工程とを行う。
本実施形態においては、コンタクト部3a、3bを形成する工程として、トレンチ2a、2bの側壁に絶縁膜104の開口部を形成する工程と、トレンチ2a、2b内に導電材料を埋め込み、絶縁膜104の開口部内に配置された導電材料を残存させてトレンチ2a、2b内の導電材料を除去し、保護膜14a、14bを露出させる工程とを行う。
トレンチ2a、2bの側壁に絶縁膜104の開口部を形成する工程では、まず、半導体基板100上の全面にCVD法により窒化チタン膜を形成し、異方性ドライエッチングによりエッチバックして、トレンチ2a、2bの底面に保護膜14a、14bが露出され、トレンチ2a、2bの側壁の上部にサイドウォール保護膜114が露出されるように、トレンチ2a、2bの側壁にサイドウォール15を形成する。これにより、図10に示すように、トレンチ2a、2bの側壁に露出していた絶縁膜104がサイドウォール15によって被覆される。
次に、図10に示すように、トレンチ2a、2b内に残存する空間を埋め込むように、シリコン酸化膜116を形成する。シリコン酸化膜116の形成には、CVD法、ALD法(Atomic Layer Depositin)あるいは回転塗布法を用いることができる。
次に、図11に示すように、シリコン酸化膜116をエッチバックし、トレンチ2a、2b内の上部のみシリコン酸化膜116を除去する。
次に、図11に示すように、シリコン酸化膜116をエッチバックし、トレンチ2a、2b内の上部のみシリコン酸化膜116を除去する。
次に、図12に示すように、半導体基板100上の全面にCVD法によりシリコン膜118をCVD法により形成した。シリコン膜118としては、エッチング段階で、不均一なエッチングが生じる原因となる結晶粒の影響が現れない非晶質シリコン膜を設けることが好ましい。非晶質シリコン膜は、成膜温度を540℃以下とすることにより得られる。
次に、シリコン膜118のうち、シリコン窒化膜140上に形成された上面シリコン膜118aと、トレンチ2a、2bの側壁に形成された側壁シリコン膜118b、118cの片側(図12においては左側の側壁シリコン膜118b)と、シリコン酸化膜116上に形成された水平シリコン膜118dの一部(図12においては左側半分)に不純物を注入する。ここでの不純物の導入は、側壁シリコン膜118b、118cのうち、コンタクト部3a、3bを形成するトレンチ2a、2bの側壁と反対側の側壁に形成された側壁シリコン膜118bに対して実施する。シリコン膜118に添加される不純物としては、フッ化ボロン(BF2)などが挙げられる。
側壁シリコン膜118b、118cの片側(図12においては右側の側壁シリコン膜118c)に不純物を注入せずに、上面シリコン膜118aと側壁シリコン膜118bと水平シリコン膜118dの一部とに不純物を添加する方法としては、例えば、斜めイオン注入法などが挙げられる。図12においては、斜めイオン注入法を用いて、シリコン膜118に不純物を注入する場合を例に挙げて示している。
また、図12においてシリコン膜118に不純物を注入する場合、側壁シリコン膜118bだけでなく、側壁シリコン膜118bに対して傾斜して配置されている水平シリコン膜118dの一部にも不純物を添加する必要がある。このため、シリコン膜118に不純物を注入する方法として、側壁シリコン膜118bと側壁シリコン膜118bの各部位に最適な注入角度となるように、角度の異なる2段階注入法を用いてもよい。ここで、注入角度とは、半導体基板100の表面に対する垂線からの傾斜角を意味している。
2段階注入法を用いてシリコン膜118に不純物を注入する場合、例えば、加速エネルギー5keV、注入ドーズ量2E14cm−2で、注入角度20°での注入と注入角度30°での注入とを組み合わせることが好ましい。なお、注入角度は、シリコン膜118の膜厚や、水平シリコン膜118dの面積、側壁シリコン膜118b、118cの深さなどに応じて適宜変更できる。
次に、図13に示すように、アンモニア水(NH3)などをエッチング液として用いるウエットエッチングにより、不純物の注入されていないシリコン膜118(図12における右側の側壁シリコン膜118cと、水平シリコン膜118dの右側半分)を除去して、シリコン窒化膜からなるサイドウォール保護膜114の上部の一部とシリコン酸化膜116の右側半分とを露出させる。
次に、図14に示すように、残存するシリコン膜118(図12における左側の側壁シリコン膜118b、水平シリコン膜118dの左側半分、上面シリコン膜118a)をマスクとして、露出している埋め込みシリコン酸化膜116の右側半分を異方性ドライエッチングし、サイドウォール15の上面を露出させた。
次に、図15に示すように、上面の露出されているサイドウォール15をウエットエッチングにより選択的に除去する。これにより、図15における右側のサイドウォール保護絶縁膜114、トレンチ2a、2bの側壁に設けられた絶縁膜104の一部、保護膜14a、14bの上面の一部が露出する。
サイドウォール15のウエットエッチングに用いるエッチング液としては、サイドウォール15が窒化チタン膜からなり、サイドウォール保護絶縁膜114がシリコン窒化膜からなり、保護膜14a、14bがポリシリコン膜からなるものである場合、シリコン酸化膜116と保護膜14a、14bとサイドウォール保護絶縁膜114とを残存させてサイドウォール15を効率よく選択的に除去できるアンモニアと過酸化水素水との混合液を用いることが好ましい。
次に、図16に示すように、残存するシリコン膜118を等方性ドライエッチングにより除去する。その後、フッ化水素酸含有溶液などのエッチング液を用いるウエットエッチングにより、シリコン酸化膜116とトレンチ2a、2bの側壁に露出している絶縁膜104とを除去し、図16に示すように、トレンチ2a、2bの側壁に半導体基板100の一部を露出する開口部10aを形成する。
開口部10aは、サイドウォール保護絶縁膜114の底面と保護膜14a、14bの上面との間の位置に形成される。
次に、図17に示すように、トレンチ2a、2bの側壁に露出したサイドウォール15を選択的に除去した。これにより、図9で形成したトレンチ2a、2bの側壁に開口部10aが設けられた状態となる。
次に、図17に示すように、トレンチ2a、2bの側壁に露出したサイドウォール15を選択的に除去した。これにより、図9で形成したトレンチ2a、2bの側壁に開口部10aが設けられた状態となる。
次に、トレンチ2a、2b内に導電材料を埋め込み、絶縁膜104の開口部10a内に配置された導電材料を残存させてトレンチ2a、2b内の導電材料を除去し、保護膜14a、14bを露出させる工程を行う。
より詳細には、まず、図18に示すように、半導体基板100上の全面にCVD法により、導電材料からなる導電膜170を設け、トレンチ2a、2b内に導電材料を埋め込む。ここで用いる導電膜170は、コンタクト部3a、3bとなるものであり、例えば、n型不純物であるヒ素またはリンの添加されたポリシリコン膜が挙げられる。
より詳細には、まず、図18に示すように、半導体基板100上の全面にCVD法により、導電材料からなる導電膜170を設け、トレンチ2a、2b内に導電材料を埋め込む。ここで用いる導電膜170は、コンタクト部3a、3bとなるものであり、例えば、n型不純物であるヒ素またはリンの添加されたポリシリコン膜が挙げられる。
次に、ドライエッチングにより導電膜170をエッチバックし、開口部10a内に配置された導電膜170を残存させて、トレンチ2a、2b内のコンタクト部3a、3bとなる部分以外の導電膜170を除去する。このことにより、図19に示すように、トレンチ2a、2bの側壁において絶縁膜104を貫通するコンタクト部3a、3bが形成されるとともに、開口部10aの下端よりも底面側の位置に、保護膜14a、14bの上面が露出される。
次に、シリコンピラー101a、101bの下部に不純物の添加された下部拡散層106a、106bを形成する工程と、保護膜14a、14b上に、コンタクト部3a、3bを介して下部拡散層106a、106bに接続される埋め込みビット線105a、105b(配線)を形成する工程とを行う。
埋め込みビット線105a、105bを形成する工程では、保護膜14a、14b上を洗浄する前処理を行う工程と、保護膜14a、14b上に埋め込みビット線105a、105bとなる配線材料層を形成する工程とを行う。
埋め込みビット線105a、105bを形成する工程では、保護膜14a、14b上を洗浄する前処理を行う工程と、保護膜14a、14b上に埋め込みビット線105a、105bとなる配線材料層を形成する工程とを行う。
保護膜14a、14b上を洗浄する前処理を行う工程では、ドライエッチングにより導電膜170をエッチバックした際のデポ物を、希釈フッ酸を用いるウエットエッチングにより除去したり、コンタクト部3a、3bと埋め込みビット線105a、105bとを良好に電気的に導通させるために、トレンチ2a、2b内に露出されているコンタクト部3a、3bの表面に形成された自然酸化膜を、フッ酸系薬液を用いるウエットエッチングにより除去したりすることによりトレンチ2a、2b内を洗浄する。
次に、図20に示すように、トレンチ2a、2bを埋め込むように、CVD法により全面にビット線105a、105bとなる導電材料からなる配線材料層121を形成する。配線材料層121は、図20に示すように、トレンチ2a、2bの形状に沿って形成された窒化チタン膜19と、トレンチ2a、2bを埋め込むように形成されたタングステン20との積層膜であることが好ましい。
なお、積層膜を構成する窒化チタン19の形成に先立ち、四塩化チタンをプラズマ化してチタン膜(図示略)を形成し、トレンチ2a、2bの側面に露出しているコンタクト部3a、3bの表面にチタンシリサイド(図示略)を形成することが好ましい。トレンチ2a、2bの側面に露出しているコンタクト部3a、3bの表面にチタンシリサイドを形成することで、コンタクト部3a、3bと埋め込みビット線105a、105bとのコンタクト抵抗を低減することができる。
また、ビット線105a、105bとなる配線材料層121を形成する際の熱処理によって、コンタクト部3a、3bのn型不純物であるヒ素またはリンが半導体基板100に拡散されて、シリコンピラー101a、101bの下部にヒ素またはリンの添加された下部拡散層106a、106bが形成される。
なお、下部拡散層106a、106bは、コンタクト部3a、3bとなる導電膜170を設けた後、導電膜170をエッチバックする前に熱処理することにより、形成しても良いし、導電膜170をエッチバックした後、配線材料層121を形成する前に熱処理することにより、形成しても良い。
なお、下部拡散層106a、106bは、コンタクト部3a、3bとなる導電膜170を設けた後、導電膜170をエッチバックする前に熱処理することにより、形成しても良いし、導電膜170をエッチバックした後、配線材料層121を形成する前に熱処理することにより、形成しても良い。
次に、異方性ドライエッチングにより、コンタクト部3a、3bの上端の位置まで配線材料層121をエッチバックする。これにより、図21に示すように、保護膜14a、14b上に、チタンシリサイド(図示略)とコンタクト部3a、3bとを介して下部拡散層106a、106bに接続される埋め込みビット線105a、105bが形成される。
次に、サイドウォール保護絶縁膜114を選択的に除去し、トレンチ2a、2bの側壁に絶縁膜104を露出させる。
次に、サイドウォール保護絶縁膜114を選択的に除去し、トレンチ2a、2bの側壁に絶縁膜104を露出させる。
その後、図1〜図3に示すように、埋め込みビット線105a、105bよりも上方においてシリコンピラー101a〜103cの側壁にゲート絶縁膜を介して対向するゲート電極108a、108b、108c、108dを形成する工程と、ゲート電極108a、108b、108c、108dよりも上方のシリコンピラー101a〜103cの上部に、トランジスタの他方のソース又はドレイン領域(S/D)を構成する不純物の添加された上部拡散層110を形成する工程と、拡散層110の上にコンタクトプラグ112を形成する工程と、コンタクトプラグ112の上にキャパシタ113を形成する工程を経て、図1〜図3に示す半導体記憶装置が得られる。
本実施形態の半導体記憶装置は、トレンチ2a、2b間の領域に形成されたシリコンピラー101a〜103cを備える半導体基板100と、シリコンピラー101a〜103cの下部に備えられた不純物の添加された下部拡散層106a、106bと、トレンチ2a、2bの底部の内壁に設けられた絶縁膜104と、トレンチ2a、2bの底面1a、1bに配置された絶縁膜104を覆う保護膜14a、14bと、トレンチ2a、2bの側壁に前記絶縁膜を貫通して設けられたコンタクト部3a、3bと、保護膜14a、14b上に設けられ、コンタクト部3a、3bを介して下部拡散層106a、106bに接続された埋め込みビット線105a、105bとを有するものであるので、保護膜14a、14bによって、トレンチ2a、2bの底面に配置された絶縁膜104が製造工程において損傷を受けることが防止されたものとなる。
よって、損傷のないトレンチ2a、2bの底部の絶縁膜104によって埋め込みビット線105a、105bと半導体基板100との間の絶縁機能が十分に得られるものとなり、トレンチ2a、2bの底部の絶縁膜104を介して半導体基板100に流れるリーク電流を抑制できる。
しかも、本実施形態の半導体記憶装置では、トレンチ2a、2b内の断面積を減少させることなく、トレンチ2a、2bの底面に配置された絶縁膜104の損傷を防止できるので、製造工程に支障を来たすことがない。
しかも、本実施形態の半導体記憶装置では、トレンチ2a、2b内の断面積を減少させることなく、トレンチ2a、2bの底面に配置された絶縁膜104の損傷を防止できるので、製造工程に支障を来たすことがない。
また、本実施形態の半導体記憶装置は、半導体基板100が、n型とp型のいずれか一方の型である第1型(p型)の半導体からなり、保護膜14a、14bが、p型の不純物の添加されたものであり、下部拡散層106a、106bが、第1型と異なる他方の型である第2型(n型)の不純物の添加されたものであるので、保護膜14a、14bがない場合と比較して、埋め込みビット線105a、105bが寄生MOSトランジスタとしてとして働き、隣接する埋め込みビット線105a、105b同士がトレンチ2a、2bの外側を介して短絡する場合の閾値電圧を高くすることができ、隣接する埋め込みビット線105a、105b間におけるリーク電流を低減させることができる。
また、本実施形態の半導体記憶装置において、半導体基板100が、n型とp型のいずれか一方の型である第1型(p型)の半導体からなり、保護膜14a、14bが、n型の不純物の添加されたものであり、下部拡散層106a、106bが、n型の不純物の添加されたものである場合、埋め込みビット線105a、105bに電位が加えられた際に、保護膜14a、14bおよび半導体基板100が空乏化し、2つの空乏層容量と絶縁膜容量が直列に接続された形となるので、保護膜14a、14bがない場合と比較して、埋め込みビット線105a、105bと半導体基板100との間の容量を低減することができる。
また、本実施形態の半導体記憶装置において、トレンチ2a、2bの下部の半導体基板100に第1型(p型)の不純物が添加されている場合、埋め込みビット線105a、105bが寄生MOSトランジスタとしてとして働き、隣接する埋め込みビット線105a、105b同士がトレンチ2a、2bの外側を介して短絡する場合の閾値電圧をより一層高くすることができ、隣接する埋め込みビット線105a、105b間におけるリーク電流をより低減させることができる。
また、本実施形態の半導体記憶装置において、トレンチ2a、2bの下部の半導体基板100に第1型(p型)の不純物が添加されている場合、埋め込みビット線105a、105bに電位が加えられた際に、保護膜14a、14bおよび半導体基板100が空乏化し、2つの空乏層容量と絶縁膜容量が直列に接続された形となるので、埋め込みビット線105a、105bと半導体基板100との間の容量を低減することができる。
また、本実施形態の半導体記憶装置の製造方法は、半導体基板100に複数のトレンチ2a、2bを形成することにより、トレンチ2a、2b間の領域にシリコンピラー101a〜103cを形成する工程と、トレンチ2a、2bの底部の内壁に絶縁膜104を形成する工程と、トレンチ2a、2bの底面1a、1bに配置された絶縁膜104を覆う保護膜14a、14bを形成する工程と、トレンチ2a、2bの側壁において絶縁膜104を貫通するコンタクト部3a、3bを形成する工程と、シリコンピラー101a〜103cの下部に不純物の添加された下部拡散層106a、106bを形成する工程と、保護膜14a、14b上に、コンタクト部3a、3bを介して下部拡散層106a、106bに接続される埋め込みビット線105a、105bを形成する工程とを備える方法であり、保護膜14a、14bを形成した後の工程において、トレンチ2a、2bの底面に配置された絶縁膜104が露出することがない。よって、本実施形態の半導体記憶装置の製造方法では、保護膜14a、14bによって、製造工程におけるトレンチ2a、2bの底面に配置された絶縁膜104の損傷を防止できる。
また、本実施形態の半導体記憶装置の製造方法では、保護膜14a、14b上に、コンタクト部3a、3bを介して下部拡散層106a、106bに接続される埋め込みビット線105a、105bを形成する工程を備えているので、保護膜14a、14bを設けずに埋め込みビット線105a、105bを形成する場合と比較して、トレンチ2a、2b内に埋め込みビット線105a、105bとなる配線材料層を形成する際におけるトレンチ2a、2bの深さが浅いものとなるため、埋め込みビット線105a、105bとなる配線材料層を容易に形成でき、コンタクト部3a、3bと埋め込みビット線105a、105bとを容易に接続させることができる。
また、本実施形態の半導体記憶装置の製造方法において、埋め込みビット線105a、105bを形成する工程が、保護膜14a、14b上を洗浄する前処理を行う工程と、保護膜14a、14b上に埋め込みビット線105a、105bとなる配線材料層を形成する工程とを備えている場合であっても、前処理を行う工程において、トレンチ2a、2bの底面に配置された絶縁膜104が露出することがないので、前処理を行う工程におけるトレンチ2a、2bの底面に配置された絶縁膜104の損傷を防止できる。
101a、101b、101c、102a、102b、102c、103a、103b、103c…シリコンピラー(ピラー)、100…半導体基板、2a、2b…トレンチ、17a、17b…不純物領域、108a、108b、108c、108d、108e、108f…ゲート電極(ワード線),105a、105b…埋め込みビット線(配線)、104…絶縁膜、1a、1b…底面、14a、14b…保護膜、3a、3b…コンタクト部、106a、106b…下部拡散層、4a、4b…上面、13a、13b…下端、110…上部拡散層、112…コンタクトプラグ、113…キャパシタ、113a…下部電極、113b…容量絶縁膜、113c…上部電極、109、11…層間絶縁膜。
Claims (18)
- トレンチ間の領域に形成されたピラーを備える半導体基板と、
前記ピラーの下部に備えられた不純物の添加された下部拡散層と、
前記トレンチの底部の内壁に設けられた絶縁膜と、
前記トレンチの底面に配置された前記絶縁膜を覆う保護膜と、
前記トレンチの側壁に前記絶縁膜を貫通して設けられたコンタクト部と、
前記保護膜上に設けられ、前記コンタクト部を介して前記下部拡散層に接続された配線とを有することを特徴とする半導体装置。 - 前記保護膜の上面が、前記コンタクト部の下端よりも底面側に配置されていることを特徴とする請求項1に記載の半導体装置。
- 前記ピラーの上部に備えられた不純物の添加された上部拡散層と、
前記下部拡散層と前記上部拡散層との間の深さに配置され、前記ピラーの側壁にゲート絶縁膜を介して対向するゲート電極とを備えることを特徴とする請求項1または請求項2に記載の半導体装置。 - 前記配線が、ビット線として機能するものであることを特徴とする請求項1〜請求項3のいずれかに記載の半導体装置。
- 前記ゲート電極が、前記ビット線の延在方向に交差する方向に延在するワード線として機能するものであることを特徴とする請求項4に記載の半導体装置。
- トレンチ間の領域に形成された複数のピラーを備える半導体基板と、
前記ピラーの下部に備えられた不純物の添加された下部拡散層と、
前記トレンチの底部の内壁に設けられた絶縁膜と、
前記トレンチの底面に配置された前記絶縁膜を覆う保護膜と、
前記トレンチの側壁に前記絶縁膜を貫通して設けられたコンタクト部と、
前記保護膜上に設けられ、前記コンタクト部を介して前記下部拡散層に接続された配線とを有し、
前記半導体基板が、n型とp型のいずれか一方の型である第1型の半導体からなり、前記保護膜が、前記第1型の不純物または前記第1型と異なる他方の型である第2型の不純物の添加されたものであり、前記下部拡散層が、前記第2型の不純物の添加されたものであることを特徴とする半導体装置。 - 前記保護膜が、前記コンタクト部と異なる型の不純物の添加されたものであることを特徴とする請求項6に記載の半導体装置。
- 前記トレンチの下部の半導体基板に前記第1型の不純物が添加されていることを特徴とする請求項6または請求項7に記載の半導体装置。
- 半導体基板に複数のトレンチを形成することにより、トレンチ間の領域にピラーを形成する工程と、
前記トレンチの底部の内壁に絶縁膜を形成する工程と、
前記トレンチの底面に配置された前記絶縁膜を覆う保護膜を形成する工程と、
前記トレンチの側壁において前記絶縁膜を貫通するコンタクト部を形成する工程と、
前記ピラーの下部に不純物の添加された下部拡散層を形成する工程と、
前記保護膜上に、前記コンタクト部を介して前記下部拡散層に接続される配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記コンタクト部を形成する工程が、
前記トレンチの側壁に前記絶縁膜の開口部を形成する工程と、
前記トレンチ内に導電材料を埋め込み、前記開口部内に配置された導電材料を残存させて前記トレンチ内の導電材料を除去し、前記保護膜を露出させる工程とを備えることを特徴とする請求項9に記載の半導体装置の製造方法。 - 前記保護膜を露出させる工程において、前記開口部の下端よりも底面側の位置に前記保護膜の上面が露出されることを特徴とする請求項10に記載の半導体装置の製造方法。
- 前記配線を形成する工程が、
前記保護膜上を洗浄する前処理を行う工程と、
前記保護膜上に前記配線となる配線材料層を形成する工程とを備えることを特徴とする請求項9〜請求項11のいずれかに記載の半導体装置の製造方法。 - 前記配線よりも上方において前記ピラーの側壁にゲート絶縁膜を介して対向するゲート電極を形成する工程と、
前記ゲート電極よりも上方の前記ピラーの上部に不純物の添加された上部拡散層を形成する工程とを備えることを特徴とする請求項9〜請求項12のいずれかに記載の半導体装置の製造方法。 - 前記配線が、ビット線であることを特徴とする請求項9〜請求項13のいずれかに記載の半導体装置の製造方法。
- 前記ゲート電極を形成する工程が、前記ビット線の延在方向に交差する方向に延在し、ワード線として機能する配線を形成する工程であることを特徴とする請求項14に記載の半導体装置の製造方法。
- n型とp型のいずれか一方の型である第1型の半導体からなる半導体基板に複数のトレンチを形成することにより、トレンチ間の領域に複数のピラーを形成する工程と、
前記トレンチの底部の内壁に絶縁膜を形成する工程と、
前記トレンチの底面に配置された前記絶縁膜を覆う前記第1型の不純物または前記第1型と異なる他方の型である第2型の不純物の添加された保護膜を形成する工程と、
前記トレンチの側壁において前記絶縁膜を貫通するコンタクト部を形成する工程と、
前記ピラーの下部に前記第2型の不純物の添加された下部拡散層を形成する工程と、
前記保護膜上に、前記コンタクト部を介して前記下部拡散層に接続される配線を形成する工程とを備えることを特徴とする半導体装置の製造方法。 - 前記保護膜を形成する工程が、前記保護膜に前記第1型の不純物を添加するとともに、前記トレンチの下部の半導体基板に前記第1型の不純物を添加する工程を備えていることを特徴とする請求項16に記載の半導体装置の製造方法。
- 前記コンタクト部を形成する工程において、前記第2型の不純物を添加してなる前記コンタクト部を形成することを特徴とする請求項16または請求項17に記載の半導体装置の製造方法。
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JP2010011192A JP2011151200A (ja) | 2010-01-21 | 2010-01-21 | 半導体装置および半導体装置の製造方法 |
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US8957474B2 (en) | 2012-05-16 | 2015-02-17 | Samsung Electronics Co., Ltd. | MOS transistors including U shaped channels regions with separated protruding portions |
-
2010
- 2010-01-21 JP JP2010011192A patent/JP2011151200A/ja active Pending
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