KR100215896B1 - 디램 셀의 구조 및 그 제조방법 - Google Patents
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Abstract
트랜치 내에 형성된 캐패시터와 수직의 파이(
Description
본 발명은 디램 셀에 관한 것으로 특히 트랜지 구조의 캐패시터와 수직의 파이() 모양의 트랜지스터로 이루어진 집적도를 높이기에 적당한 디램 셀의 구조 및 그 제조방법에 대한 것이다.
이하 첨부 도면을 참조하여 종래의 디램 셀의 구조 및 그 제조방법에 대하여 설 명하면 다음과 같다.
도 1a는 종래 디램 셀의 사시도이고, 도 1b는 종래 디램 셀의 구조단면도 이며, 도 2a 내지 2d는 종래 디램 셀의 제조방법을 나타낸 공정단면도이다.
먼저 종래의 디램 셀은 도 1a 및 도 1b에 도시한 바와 같이 기판(1) 상의 소정 영역에 소정 높이를 갖도록 비트 라인(2)이 형성되었고, 상기 비트 라인(2) 상에 콘택홀을 갖도록 적층되어 형성된 제 1 층간 절연막(4)과 워드 라인(5)과 제 2층간 절연막(6), 상기 콘댁홀내를 둘러싸도록 형성된 계이트 산화막(8)과, 상기 콘택홀을 채우도록 형성된 폴리실리콘 플러그(9a)와, 상기 폴리실리콘 플러그(9a)와 콘택되도록 상기 제 2 층간 절연막(6) 상의 소정 영역에 형성된 캐패시터의 스토리지 노드(10)와, 상기 스토리지 노드(10)를 감싸도록 형성된 캐패시터의 유전막(11)과, 상기 유전막(11) 상에 형성된 캐패시터의 플레이트 노드(12)를 포함하여 구성된다.
여기에서 상기 비트 라인(2)과 스토리지 노드(10)를 소오스/드레인 영역으로하고 상기 폴리실리콘 플러그(9a)를 채널 영역으로 그리고 상기 워드 라인(5)을 게이트 전극으로 하여 하나의 트랜지스터를 구성한다.
다음으로 상기와 같이 구성된 종래 디램 셀의 제조 방법은 먼저 도 2a에 도시한 바와 같이 기판(1) 상의 소정 영역에 200nm 정도의 두께를 갖도록 도핑이 안된 폴리실리콘층을 증착하고 다음에 P형의 보론이온을 상기 폴리실리콘층에 주입한다. 그리고 이후에 상기 폴리실리콘층 상에 100nm 정도의 두께를 갖도록 질화막(3)을 증착한다. 그리고 전면에 감광막을 도포하여 기판(1) 소정 영역에만 감광막이 남도록 노광 및 현상 공정으로 선택적으로 감광막을 패터닝한 후 패터닝된 감광막을 마스크로 이용하여 상기 질화막(3)과 폴리실리콘층을 이방성 식각하여 상기 기판(1) 상에 비트 라인(2)을 형성한다. 여기서 상기 비트 라인(2)은 SOI층 상에 형성할 수도 있다. 여기서 상기 비트 라인(2)은 디램 셀의 소오스 영역으로도 사용된다.
이후에 상기 전면에 열산화 공정이나 화학기상증착법으로 제 1 층간 절연막(4)을 형성하고 상기 제 1 층간 절연막(4) 상에 500nm 정도의 두께로 도핑된 폴리실리콘을 증착한다. 다음에 상기 전면에 감광막을 도포한후 상기 비트 라인(2) 상부에만 감광막이 남도록 노광 및 현상공정으로 선택적으로 패터닝한 후 패터닝된 감광막을 마스크로 이용하여 상기 폴리실리콘을 이방성 식각하여 워드 라인(5)을형성한다. 이후에 감광막을 제거하고 상기 전면에 제 2 층간 절연막(6)을 증착한다. 상기 제 2 층간 절연막(6)상의 전면에 감광막(7)을 도포한 후 상기 패터닝된 워드 라인(5) 상에만 감광막(7)이 남도록 노광 및 현상공정으로 선택적으로 제거한다.
이어서 상기 제거된 감광막(7)을 마스크로 이용하여 제 2 층간 절연막(6) 및 워드 라인(5)을 거쳐 제 1 층간 절연막(4)을 제거하여 질화막(3)이 드러나도록 콘택홀을 형성한다. 이후에 감광막(7)을 제거하고 열산화법으로 상기 콘택홀 내를 따라 도핑된 폴리실리콘으로 형성된 워드 라인(5)에 게이트 산화막(8)을 형성한다.
그리고 도 2c에 도시한 바와 같이 상기 비트 라인(2) 상의 질화막(3)을 인산에 담가 제거한다. 이어서 전면에 열처리하여 P형의 인(phosphorus)으로 도핑되고 결정화된 아몰폴스실리콘층(9)을 형성한다.
다음으로 도 2d에 도시한 바와 같이 에치백으로 상기의 결정화된 아몰폴스실리콘층(9)을 상기 콘택홀 내에만 형성되도록 제거하여 푤리실리콘 플러그(9a)를 형성한다. 이어서 전면에 캐패시터의 스토리지 노드(10)로 사용하기 위하여 P형의 폴리실리콘층을 증착하고 상기 전면에 감광막을 도포한후 상기의 폴리실리콘 플러그(9a)와 콘택되도록 감광막을 노광 및 현상공정으로 선택적으로 패터닝 한다. 이후에 패터닝된 감광막을 마스크로 이용하여 P형의 폴리실리콘층을 이방성 식각하여 캐패시터의 스토리지 노드(10)를 형성한다. 여기서 캐패시터의 스토리지 노드(10)는 디램 셀의 드레인 영역으로도 사용된다.
다음에 전면에 산화막을 증착하고 전면에 캐패시터의 플레이트 노드(12)로 사용될 P형의 폴리실리콘층을 증착한다. 이러한 과정을 거쳐서 종래에 따른 디램셀은 제조 공정이 완료된다.
상기와 같은 종래의 디램 셀은 다음과 같은 문제가 있다.
젓째, 디램 셀의 형성시 비트 라인이 하부에 형성되고 캐패시터가 상부에 형성되어서 캐패시터를 형성하는 공간이 디램 셀의 상부에 한정되어 있어서 상부의 면적만을 이용하여 캐패시터를 형성하므로 충분한 캐패시터의 용량을 확보하지 못하고 디램 셀의 상부에 적층하여 캐패시터를 적용할 경우에도 단차가 생긴다.
둘째, 비트 라인과 채널 영역으로 사용되는 제 2 도전형 플러그를 이온 주입을 통해 형성함으로써 공정이 복잡해지고 채널 영역의 도핑 농도가 일정하지 않아서 소자의 동작이 불안정해진다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 충분한 캐패시터의 용량을 확보하고 공정을 단순화시키기에 적당한 디램 셀을 제공하는데 그 목적이 있다.
도 1a는 종래 디램 셀의 사시도
도 1b는 종래 디램 셀의 구조단면도
도 2a 내지 2d는 종래 디램 셀의 제조 방법을 나다낸 공정단면도
도 3a는 본 발명 디램 셀의 사시도
도 3b는 본 발명 디램 셀의 구조단면도
도 4a 내지 4h는 본 발명 디램 셀의 제조 방법을 나타낸 공정단면도
도면의 주요부분에 대한 부호의 설명
30 : 기판 31 : 플레이트 노드
32 : 유전막 33 : 스토리지 노드
34 : 질화막 35 : 제 1 층간 절연막
36 : 워드 라인 37 : 제 2 층간 절연막
38 : 게이트 산화막 39 : 제 1 폴리실리콘층
39a : 폴리 실리콘 플러그 40 : 제 2 폴리실리콘층
40a : 비트 라인
상기와 같은 목적을 달성하기 위한 본 발명의 디램 셀은 기판과, 상기 기판내에 형성된 트랜치와, 상기 기판상 및 트랜치 표면을 따라서 형성된 제 1 도전형 제 1 전극과, 상기 제 1 전극상에 형성된 제 1 절연막과, 상기 트랜치내를 채우고 상기 제 1 절연막의 소정 영역에 걸쳐서 형성된 제 1 도전형 제 2 전극과, 상기 제 1 도전형 제 2 전극 상의 소정 영역에 콘택홀을 갖도록 적층되어 차례로 형성된 제 2 절연막과 제 3 전극과 제 3 절연막, 상기 콘택홀의 상기 제 3 전극의 표면을 따라 형성된 제 4 절연막과, 상기 콘택홀을 채워 제 1 도전형 제 2 전극과 콘택되는 제 2 도전형 플러그, 상기 제 2 도전형 플러그와 콘택되어 형성된 제 1 도전형 제4 전극을 포함하여 구성됨을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명의 디램 셀의 구조 및 그 제조방법을 설명하면 다음과 같다.
도 3a는 본 발명 디램 셀의 사시도이고, 도 3b는 본 발명 디램 셀의 구조단면도이며, 도 4a 내지 4h는 본 발명 디램 셀의 제조방법을 나타낸 공정단면도 이다.
먼저 본 발명 디램 셀은 도 3a와 도 3b에 도시한 바와 같이 기판(30)의 소정영역에 소정 깊이를 갗도록 트랜치가 형성되었고, 상기 트랜치 표면 및 상가 가판(1) 상의 소정 부분에 걸치도록 캐패시터의 플레이트 노드(31)가 형성되었으며; 상기 트랜치 내의 플레이트 노드(31) 상에 유전막(32)이 형성되었고, 상기 트랜치 내를 채우며 상기 유전막(32) 상의 소정영역에 걸치도록 캐패시터의 스토리지 노드(33)가 형성되었다. 그리고 상기 트랜치 중앙 상부의 스토리지 노드(33)에 콘택홀을 갖도록 제 1 층간 절연막(35)이 형성되었고 상기 제 1 층간 절연막(35)의 일방향으로 워드 라인(36)이 형성되었으며 상기 워드 라인(36) 상에 제 2 층간 절연막(37)이 적층되어 형성되었다. 그리고 상기 콘택홀의 워드 라인(36) 측면을 따라 게이트 산화막(38)이 형성되었고, 상기 캐패시터의 스토리지 노드(33)와 접촉되도록 콘택홀내에 기둥 모양으로 폴리실리콘 플러그(39a)가 형성되었으며, 상기 폴리실리콘 플러그(39a) 상부와 접촉되고 상기 제 2 층간 절연막(37)의 소정 영역에 걸치도록 비트 라인(40a)이 형성되었다. 여기에서 캐패시터의 스토리지 노드(33)는 트랜지스터의 드레인 역할을 하고 상기 비트 라인(40a)은 트랜지스터의 소오스 역할을 하며; 상기 워드 라인(36)은 트랜지스터의 게이트 역할을 한다. 상기의 캐패시터의 스토리지 노드(33)와 비트 라인(40a)과 워드 라인(36)이 하나의 디램 셀을 구성한다.
또한 상기와 같이 구성된 본 발명 디램 셀의 제조방법은 먼저 도 4a에 도시한 바와 같이 이방성 식각으로 기판(30)의 소정 영역에 소정 깊이까지 트랜치를 형성한다.
그리고 도 4b에 도시한 바와 같이 상기 트랜치 표면 및 기판(30) 상에 제 1도전형(이하 제 1 도전형은 N형으로 나타낸다.) 폴리실리콘층을 이온 주입으로 형성하거나 도핑된 폴리실리콘층을 증착하여 고농도로 도핑된 캐패시터의 플레이트노드(31)를 형성한다. 그리고 상기 플레이트 노드(31) 상에 산화막을 증착하여 캐패시터의 유전막(32)을 형성한다.
이어서 도 4c에 도시한 바와 갇이 상기 전면에 N+ 폴리실리콘을 증착하고 상기 N+ 폴리실리콘 상에 질화막(34)을 증착한다. 이후에 전면에 감광막을 도포하고 트랜치 상 및 그 소정영역에 감광막이 남도록 노광 및 현상 공정으로 선택적으로 패터닝한다. 그리고 패터닝된 감광막을 마스그로 이용하여 상기의 N+ 폴리실리콘과 질화막(34)을 식각하여 캐패시터의 스토리지 노드(33)와 질화막(34)을 적층하여 형성한다.
다음으로 도 4d에 도시한 바와 갈이 전면에 산화막이나 질화막으로 제 1 층간 절연막(35)을 형성한 후 상기 제 1 층간 절연막(35) 상에 도핑된 폴리실리콘을 증착하여 워드 라인(36)을 형성하고 이어서 상기 워드 라인(36) 상에 산화막이나 질화막으로 제 2 층간 절연막(37) 증착한다.
그리고 도 4e에서와 같이 전면에 감광막을 도포한후 트랜치의 중앙이 드러나도록 노광 및 현상 공정으로 선택적으로 감광막을 패터닝하고 패터닝된 감광막을 마스크로 이용하여 제 2 층간 절연막(37)과 워드 라인(36)과 가 I 층간 절연막(35)을 차례로 이방성 식각하여 콘택홀을 형성한다. 이어서 상기 콘택홀의 표면을 에워싸도록 산화막을 형성하여 게이트 산화막(38)으로 사용한다. 여기서 상기 질화막(34)은 게이트 산화막(38)이 캐패시터의 스토리지 노드(33) 상에 형성되는 것을 막아주는 베리어(barrier) 역할을 한다.
다음으로 도 4f에 도시한 바와 같이 상기 캐패시터의 스토리지 노드(33) 상의 질화막(33)을 인산에 담가 제거한다. 그리고 상기 전면에 P형으로 도굉된 제 1폴리실리곤층(39)을 트랜치내 및 상기 제 2 층간 절연막(37) 상에 형성한다.
이어서 도 4g에 도시한 바와 같이 상기 제 1 폴리실리콘층(39)을 트랜치내에만 형성되도록 에치백하여 폴리 실리콘 플러그(39a)를 형성한다. 그리고 상기 전면에 N+로 도핑된 제 2 폴리실리콘층(40)을 증착한다.
이후에 도 4h에 도시한 바와 같이 전면에 감광막을 도포한후(도면에는 도시되지 않았다.) 폴리실리콘 플러그(39a)와 콘택되며 그 소정영역상에만 감광막이 남도록 노광 및 현상공정으로 선택적으로 패터닝하여 패터닝된 감광막을 마스크로 이용하여 제 2 폴리실리콘층(40)을 식각하여 비트 라인(40a)을 형성한다.
상기와 같은 공정과정에서 P형으로 도핑된 폴리실리콘 플러그(39a)와 접촉된부분에서 N+형으로 도핑된 캐패시터의 스토리지 노드(33)와 N+형으로 도핑된 비트라인(40a)에서 오토(auto) 도핑이 이루어져서 폴리실리콘 플러그(39a)내로 N-의 저농도 도핑 영역이 형성된다.
상기와 갈은 본 발명 디램 셀의 구조 및 그 제조방법은 다음과 같은 효과가 있다.
젓째, 트랜치내에 캐패시터를 형성함으로 충분한 캐패시터의 용량을 확보할 수 있으며 캐패시터를 적층하여 구성할 때에도 단차를 줄일 수있다.
둘째, 사실상 이온 주입 공정으로 캐패시터나 채널 영역이나 소오스/드레인영역을 형성하지 않고 도핑된 폴리실리콘을 사용하여 형성하여도 되므로 공정이 단순화된다.
Claims (25)
- 기판, 상기 기판내에 형성된 트랜치와, 상기 기판상 및 트랜치 표면을 따라서 형성된 제 1 도전형 제 1 전극과, 상기 제 1 전극상에 형성된 제 1 절연막과,상기 트랜치내를 채우고 상기 제 1 절연막의 소정 영역에 걸쳐서 형성된 제1 도전형 제 2 전극과,상기 제 1 도전형 제 2 전극 상의 소정 영역에 콘택홀을 갖도록 적층되어 차례로 형성된 제 2 절연막과 제 3 전극과 제 3 절연막, 상기 콘택홀의 상기 제 3 전극의 표면을 따라 형성된 제 4 절연막과, 상기 콘댁홀을 채워 제 1 도전형 제 2 전극과 콘택되는 제 2 도전형 플러그, 상기 제 2 도전형 플러그와 콘택되어 형성된 제 1 도전형 제 4 전극을 포함하여 구성됨을 특징으로 하는 디램 셀의 구조.
- 제 1 항에 있어서, 상기 제 1 도전형 제 1 전극은 캐패시터의 플레아트 노드로 사용됨을 특징으로 하는 디램 셀의 구조.
- 제 1 항에 있어서, 상기 제 1 절연막은 캐패시터의 유전막으로 사용됨을 특징으로 하는 디램 셀의 구조.
- 제 1 항에 있어서, 상기 제 1 도전형 제 2 전극은 캐패시터의 스토리지 노드 및 디램 셀의 드레인 영역으로 사용됨을 특징으로 하는 디램 셀의 구조.
- 제 1 항에 있어서, 상기 제 3 전극은 디램 셀의 게이트 전극 및 워드 라인으로 사용됨을 특징으로 하는 디램 셀의 구조.
- 제 1 항에 있어서, 상기 제 2 도전형 플러그는 디램 셀의 채널 영역으로 사용됨을 특징으로 하는 디램 셀의 구조.
- 제 1 항에 있어서, 상기 제 1 도전형 제 4 전극은 비트 라인 및 디램 셀의 소오스 영역으로 사용됨을 특징으로 하는 디램 셀의 구조.
- 제 1 항에 있어서, 상기 제 4 절연막은 디램 셀의 게이트 산화막으로 사용됨을 특징으로 하는 디램 셀의 구조.
- 제 1 항에 있어서, 상기 제 1 도전형 플러그는 원통형으로 형성됨을 특징으로 하는 디램 셀의 구조.
- 기판의 소정 영역에 트랜치를 형성하는 단계; 상기 트랜치내 및 상기 기판 상에 제 1 도전형 제 1 전극과 제 1 절연막을 차례로 적층하여 형성하는 단계; 상기 트랜치내 및 상기 제 1 절연막의 소정 영역에 걸치도록 제 1 도전형 제2 전극 및 제 2 절연막을 적층하여 형성하는 단계; 상기 전면에 제 3 절연막 및 제 3 전극 멎 제 4 절연막을 적층하여 차례로 형성하는 단계; 상기 제 2 절연막 상에 콘택홀을 갖도록 상기 제 4 절연막과 제 3 전극과 제3 절연막을 차례로 식각하는 단계; 상기 콘댁홀의 표면에 제 5 절연막을 형성하는 단계; 상기 제 1 도전형 제 2 전극상의 상기 제 2 절연막을 계거하는 단계;상기 제 1 도전형 제 2 전극과 콘택되도록 상기 콘택홀에 제 2 도전형 플러그를 형성하는 단계; 상기 제 2 도전형 플러그와 콘택되도록 상기 제 4 절연막 상에 제 1 도전형 제 4 전극을 형성하는 단계를 포함하여 제조됨을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 1 도전형 제 1 전극은 고농도 이온 주입이나 고농도로 도핑된 폴리 실리콘을 화학기상증착법으로 형성함을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 1 도전형 제 1 전극은 캐패시터의 플레이트 노드로 사용되도록 형성함을 특징으로 하는 디탬 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 1 절연막은 캐패시터의 유전막으로 사용되도록 산화막으로 형성함을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 1 도전형 제 2 전극은 고농도 이온 주입이나 고농도로 도핑된 폴리실리콘을 주입하여 형성함을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 1 도전형 제 2 전극은 캐패시터의 스토리지 노드 및 디램 셀의 트랜지스터의 드레인으로 사용되도록 형성함을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 2 절연막은 질화막으로써 상기 제 5 절연막이 상기 제 1 도전형 제 2 전극 상에 형성되는 것을 막아주는 보호막 역할을 하도록 형성됨을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 3 전극은 도핑된 폴리실리콘으로 형성하는 것을 특징으로 하는 것을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 3 전극은 디램 셀의 게이트 전극 및 워드 라인으로 사용되도록 형성함을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 콘택홀은 상기 제 3 전극의 중앙을 관통하도록 기둥 모양으로 형성함을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서; 상기 제 5 절연막은 상기 콘택홀을 에워싸도록 형성함을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 1 도전형 제 2 전극상의 상기 제 2 절연막은 인산에 담가 제거하여 상기 제 1 도전형 제 2 전극이 드러나도록함을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 5 절연막은 상기 제 3 전극의 게이트 산화막으로 사용되도록 형성함을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 2 도전형 플러그는 도핑된 폴리실리콘을 사용하여 형성함을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 1 도전형 제 4 전극은 디램의 비트 라인으로 사용됨을 특징으로 하는 디램 셀의 제조방법.
- 제 10 항에 있어서, 상기 제 1 도전형 제 2 전극과 상기 제 1 도전형 제 4전극은 상기 제 2 도전형 플러그와 접촉되는 표면에서 상기 제 2 도전형 플러그에 저농도 제 1 도전형 도핑영역이 자동으로 형성됨을 특징으로 하는 디램 셀의 제조방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019960053022A KR100215896B1 (ko) | 1996-11-09 | 1996-11-09 | 디램 셀의 구조 및 그 제조방법 |
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| KR1019960053022A KR100215896B1 (ko) | 1996-11-09 | 1996-11-09 | 디램 셀의 구조 및 그 제조방법 |
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1996
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