TWI630738B - 記憶胞結構、記憶體製造方法、記憶體裝置 - Google Patents

記憶胞結構、記憶體製造方法、記憶體裝置 Download PDF

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Abstract

本揭示係關於一種記憶胞結構、記憶體製造方法、記憶體裝置，可提供使連接於MTJ之引出之配線電阻減小，使記憶胞之面積減小，並且避免因熱引起之MTJ之性能劣化的MRAM之記憶胞結構。
記憶胞包括：電晶體，其使用第1擴散層及第2擴散層，上述第1擴散層形成於將矽基板加工成槽狀而形成之凹部之底部，上述第2擴散層形成於凹部之對向之2個側壁部各者之上端部，於2個側壁部，在成為第1擴散層與第2擴散層之間之部分形成有通道；及記憶體元件，其配置於第1擴散層之下方。而且，第1擴散層經由在將矽基板薄膜化後形成之觸點而與記憶體元件電性連接。

Description

記憶胞結構、記憶體製造方法、記憶體裝置
本揭示係關於一種記憶胞之結構、具有該記憶胞結構之記憶體之製造方法及記憶體裝置。
伴隨自移動終端至大容量伺服器之各種資訊機器之飛躍發展，對於構成其之記憶體或邏輯元件等元件，亦追求高積體化、高速化、低耗電化等進一步之高性能化。尤其，半導體非揮發性記憶體之進步顯著，作為大容量檔案記憶體之快閃記憶體以驅逐硬碟驅動器之勢進行普及。另一方面，著眼於用以碼儲存、進而向工作記憶體發展，進行用於替換目前通常使用之NOR(反或)快閃記憶體、DRAM(Dynamic Random Access Memory，動態隨機存取記憶體)等的FeRAM(Ferroelectric Random Access Memory，鐵電式隨機存取記憶體)、MRAM(Magnetic Random Access Memory，磁性隨機存取記憶體)、PCRAM(Phase-Change Random Access Memory，相變隨機存取記憶體)等之開發。該等中之一部分已實用化。
其中，MRAM由於利用磁性體之磁化方向進行資料記憶，故而可實現高速且幾乎無限次(1015次以上)之重寫，已使用於產業自動化或航空器等領域。MRAM因其高速動作及可靠性，而期待今後向碼儲存或工作記憶體發展。
近年來，相對於水平磁化型磁記憶，提出有適於記憶胞之面積縮小之垂直磁化型。就資料存取(寫入、讀出)之響應性及為非揮發性 RAM之情況而言，認為需要與DRAM進行替換，但必須實現與DRAM匹敵之記憶胞尺寸之縮小化，即，位元單價之降低。
MRAM之作為半導體記憶體之結構與DRAM相似，呈如下形態：將DRAM之電容器部分替換為MTJ(Magnetic Tunnel Junction，磁穿隧接面)元件而成。
已量產之MRAM之結構係於基板上，自下方依序堆積用以選擇各MTJ之電晶體、位元線、字元線、MTJ、及資料線而成。即，MTJ配置於元件之大致最上層，字元線或位元線於半導體製造之後半段步驟(Back End Of Line)即元件間之積層配線時，作為記憶體連接配線而形成。呈如下結構：於記憶體連接配線後，在該連接配線上積層成為記憶體元件之MTJ，其後，形成資料線。
即，將自存取電晶體(場效電晶體)至MTJ引出至金屬配線之最上層附近而接線之結構成為主流。於該情形時，由於位元線及字元線被引出至MTJ，故而位元線及字元線之電阻變大，無法增大用以重寫MTJ之記憶內容之電流，於電流控制方面成為問題。作為用以解決該問題之一個方法，嘗試將存取電晶體設為垂直型(參照專利文獻1)。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2002-329846號公報
另外，於MRAM之半導體結構中，要求儘可能地減小上述位元線及字元線之配線電阻之大小。又，於MRAM中，存在DRAM中所不存在之資料線。因此，需要即便將資料線配線於記憶體元件，亦儘可能不增加記憶體元件之面積。進而，MTJ之耐熱性成為問題。即，因字元線等之配線之熱處理而存在產生MTJ之性能劣化之可能性，需要 避免該可能性。
因此，本揭示之目的在於提供一種MRAM之記憶胞結構，其使與作為記憶體元件之MTJ連接之引出之配線電阻減小，使流入記憶體元件之電流增大，使記憶胞之面積減小，並且避免因熱引起之MTJ之性能劣化。
第一，本揭示之記憶胞結構包括電晶體及記憶體元件，該電晶體係使用第1擴散層及第2擴散層，上述第1擴散層形成於將矽基板加工成槽狀而形成之凹部之底部，上述第2擴散層形成於上述凹部之對向之2個側壁部各者之上端部，且於上述2個側壁部，在成為上述第1擴散層與上述第2擴散層之間之部分形成有通道，該記憶體元件配置於上述第1擴散層之下方，且上述第1擴散層經由在將上述矽基板薄膜化後形成之觸點而與上述記憶體元件電性連接。
如上所述，將凹部之對向之2個側壁作為通道，因此可確保與通常之電晶體相比為2倍以上之通道寬度。進而，於上述第1擴散層之下方，配置有記憶體元件，因此記憶體元件之形成可設於金屬配線之形成後。
第二，於上述本揭示之記憶胞結構中，上述第1擴散層較理想為於每一記憶胞藉由絕緣膜及基板濃度分佈而電性絕緣。
如上所述，藉由絕緣膜及基板濃度分佈而電性絕緣，因此不會產生動作不良。
第三，於上述本揭示之記憶胞結構中，上述觸點較理想為呈與上述矽基板絕緣之結構。
如上所述，上述觸點呈與上述矽基板絕緣之結構，因此不會產生動作不良。
第四，於上述本揭示之記憶胞結構中，亦可將上述矽基板設為 SOI(silicon on insulator，絕緣層上矽)基板。
如上所述，上述矽基板為SOI基板，因此可於矽基板之特定之位置精度良好地停止RIE(Reactive Ion Etching，反應性離子蝕刻)，從而可更確實且穩定地進行加工製程。
第五，於上述本揭示之記憶胞結構中，上述記憶體元件較理想為MTJ(Magnetic Tunnel Junction)元件。藉此，於利用MTJ元件之MRAM中，實現較佳之記憶胞結構。
第一，本揭示之記憶體製造方法係記憶胞結構之記憶體製造方法，該記憶胞結構包括：電晶體，其使用第1擴散層及第2擴散層，上述第1擴散層形成於將矽基板加工成槽狀而形成之凹部之底部，上述第2擴散層形成於上述凹部之對向之2個側壁部各者之上端部，且於上述2個側壁部，在成為上述第1擴散層與上述第2擴散層之間之部分形成有通道；及記憶體元件，其配置於上述第1擴散層之下方；且上述第1擴散層經由在將上述矽基板薄膜化後形成之觸點而與上述記憶體元件電性連接，上述記憶體製造方法至少進行以下步驟而形成作為上述記憶胞結構之一部分之中間積層體：於上述矽基板之特定之深度，形成場分離層；於上述場分離層之間，形成槽狀之上述凹部；於上述凹部之底部，形成第1擴散層；於上述凹部之側壁部之上端部，形成第2擴散層；及於上述第2擴散層之上部，形成金屬配線。
如上所述，包括於上述第2擴散層之上部形成金屬配線之步驟，因此可使自電晶體至記憶體元件之連接變短。
第二，於上述本揭示之記憶胞製造方法中，較理想為包括以下步驟：於形成有上述中間積層體之矽基板，貼合作為支持基板之另一矽基板；及將上述矽基板薄膜化。
如上所述，包括於矽基板貼合作為支持基板之另一矽基板之步驟，因此可容易地將矽基板薄膜化及於該矽基板之背面形成觸點。
第三，於上述本揭示之記憶胞製造方法中，較理想為包括如下步驟：形成自形成於上述薄膜化之矽基板之上述第1擴散層起之觸點。
如上所述，自第1擴散層之底部向背面側形成觸點，因此可使電晶體與記憶體元件之距離變短。
第四，於上述本揭示之記憶胞製造方法中，較理想為包括如下步驟：形成藉由上述觸點而與上述第1擴散層電性連接之記憶體元件。藉此，形成作為記憶胞所需之結構體。
本揭示之記憶體裝置包括：記憶胞，其包含利用磁性體之磁化狀態保持資訊之記憶體元件；及彼此交叉之2種配線以及其他種類之配線。而且，上述記憶胞具有如下之記憶胞結構：包括電晶體及記憶體元件，該電晶體係使用第1擴散層及第2擴散層，上述第1擴散層形成於將矽基板加工成槽狀而形成之凹部之底部，上述第2擴散層形成於上述凹部之對向之2個側壁部各者之上端部，且於上述2個側壁部，在成為上述第1擴散層與上述第2擴散層之間之部分形成有通道，該記憶體元件配置於上述第1擴散層之下方，且上述第1擴散層經由在將上述矽基板薄膜化後形成之觸點而與上述記憶體元件電性連接；於上述2種配線之間，經由上述電晶體而對上述記憶體元件賦予電流。
於該情形時，電晶體係將凹部之對向之2個側壁作為通道，因此可確保與通常之電晶體相比為2倍以上之通道寬度，從而可形成包含電流能力較高之記憶胞之記憶體裝置。
根據本揭示，由於可使自電晶體至記憶體元件之連接變短，故而可使連接電阻減小。由於將凹部之對向之2個側壁作為通道，故而可使電晶體之通道寬度增大。藉此，可使流入記憶體元件之電流增大。又，可減小記憶胞之面積。
進而，可於金屬配線之形成後形成記憶體元件，因此可抑制金屬配線之熱處理之影響。
再者，未必限定於此處記載之效果，可為本揭示中所記載之任一效果。
1、10‧‧‧記憶胞
2‧‧‧字元線
3‧‧‧MTJ
4‧‧‧資料線
5‧‧‧存取電晶體
6‧‧‧位元線
7‧‧‧電容器
11‧‧‧場分離層
12‧‧‧通道
13‧‧‧元件分離區域
14、26‧‧‧矽基板
15‧‧‧凹部
16‧‧‧第1擴散層
17‧‧‧側壁保護膜
18、20‧‧‧閘極電極
19‧‧‧第2擴散層
22‧‧‧源極
23‧‧‧汲極
24a~24g‧‧‧金屬配線
25a、25b‧‧‧連接配線
25a~25c‧‧‧金屬配線
27‧‧‧背面觸點
27A‧‧‧背面觸點開口
28‧‧‧背面絕緣層
29‧‧‧保護絕緣膜
30‧‧‧位元觸點
31‧‧‧中間積層體
33‧‧‧SOI基板
34‧‧‧側牆
35‧‧‧層間膜
a-a‧‧‧剖面
x、y‧‧‧路徑
圖1A、B係表示MRAM與DRAM之記憶胞之電路之構成的圖。
圖2係表示實施形態之記憶胞之俯視結構之圖。
圖3係表示實施形態之記憶胞之層結構之圖。
圖4係表示實施形態之記憶胞內之電晶體接通時之電流流動的圖。
圖5A~C係表示實施形態之記憶胞之形成有各胞之分離區域之狀態之層結構的圖。
圖6A~C係表示實施形態之記憶胞之形成有凹部之狀態之層結構的圖。
圖7A、B係表示實施形態之記憶胞之形成有第1擴散層之狀態之層結構的圖。
圖8A、B係表示實施形態之記憶胞之於凹部之內部形成有保護膜之狀態之層結構的圖。
圖9A~C係表示於實施形態之記憶胞埋入有閘極電極之狀態之層結構的圖。
圖10A、B係表示實施形態之記憶胞之形成有第2擴散層之狀態之層結構的圖。
圖11A、B係表示實施形態之記憶胞之形成有第2擴散層及與其連接之位元線之狀態之層結構的圖。
圖12係表示實施形態之記憶胞之形成有金屬配線之狀態之層結構的圖。
圖13係模式性地表示為了製造實施形態之記憶胞而將形成於一基板之中間積層體貼合至另一基板並薄膜化之順序的圖。
圖14A、B係表示實施形態之記憶胞之自中間積層體之第1擴散層形成有背面觸點之層結構的圖。
圖15A、B係表示實施形態之記憶胞之於自中間積層區域之第1擴散層形成之背面觸點之側壁形成有絕緣保護膜之層結構的圖。
圖16A、B係表示實施形態之記憶胞結構之變化例之圖。
以下，按照以下順序對本揭示之實施形態進行說明。
<1.MRAM與DRAM之電路比較> <2.記憶胞上部之佈局設計> <3.實施形態之記憶胞結構> <4.實施形態之記憶胞之製造方法> <5.變化例> <1.MRAM與DRAM之電路構成>
首先，利用圖1對MRAM與DRAM之電路構成進行說明。
圖1A係表示MRAM之記憶胞1之電路構成。如圖1A所示，MRAM之記憶胞1包含MTJ元件3(Rm)、存取電晶體5、字元線2、位元線6、及資料線4。
MTJ元件3具有作為用以記憶資訊之記憶體元件之功能。通常，MTJ元件3呈於2個鐵磁性層之間夾著絕緣層之結構。
2個鐵磁性層中之一者之磁化被固定，另一者之磁化可變，於其等之間存在成為障壁之較薄之絕緣層。藉由固定一磁性層之磁化方向，且改變另一磁性層之磁化方向，而利用其等之電阻值之差異保持資訊。於2個磁性層之磁方向不同時電阻較高，於相同時電阻較低。使電流流入MTJ元件3，並對該電流進行檢測，藉此可讀出記憶內容 (1或0)。
存取電晶體5發揮是否使電流流入各記憶胞1之MTJ元件3之開關之作用。藉由存取電晶體5成為接通，可使電流流入MTJ元件3。即，可對MTJ元件3進行存取。藉由存取電晶體5成為斷開，可停止電流向MTJ元件3之流入。即，可解除對MTJ元件3之存取。
字元線2對存取電晶體5之接通、斷開進行控制。字元線2連接於存取電晶體5之閘極電極。藉由對字元線2施加電壓，閘極電極成為固定之電壓，可使對應之存取電晶體5成為接通。
位元線6向存取電晶體5之源極供給固定之電壓。
資料線4係與位元線6成對地連接，藉此可於位元線6與資料線4之間形成電流路徑。
若存取電晶體5成為接通，則電流於位元線6與資料線4之間流動，可使固定之電流流入MTJ元件3。藉此，可檢測MTJ元件3之電阻值而讀出記憶內容。或者，藉由流入自旋電流，而可寫入資訊。
與此相對，如圖1B所示，DRAM之記憶胞10之電路構成包含電容器7、存取電晶體5、字元線2、及位元線6。
呈將MRAM之記憶胞1之MTJ元件3替換成電容器7之構成。實際上，電容器7相當於記憶體元件，利用儲存於其中之電荷之有無而記憶資訊。
又，相當於資料線4之部分成為板。板為板狀之電極，無需如MRAM般於各記憶胞1中作為資料線4而配線。即，對記憶胞尺寸之縮小化較為有利。
然而，於積層MRAM之記憶胞1時，必定積層資料線4之配線層，而對記憶體尺寸之縮小化不宜。
<2.記憶胞上部之佈局>
以下，利用圖2對實施形態之MRAM之記憶胞1之佈局進行說 明。圖2係模式性地表示自上表面觀察實施形態之記憶胞陣列所得之結構之圖。如圖2所示，以如下方式配線：複數個字元線2沿縱向且複數個位元線6沿橫向地分別彼此交叉。記憶胞1設置於字元線2與位元線6交叉之中心位置。如圖所示，記憶胞1之特徵尺寸成為2F×2F=4F2。於本實施形態中，存取電晶體5之通道12形成於各字元線2之兩側之側壁。藉由將縱向延伸之字元線2之兩側之側壁用於通道12，而獲得有效通道寬度，從而變得易於確保電流能力。於圖中，藉由將一邊F之通道用於兩側，而獲得2F之通道寬度。
於使記憶胞1之尺寸相對於圖而縱向地伸長之情形時，能夠以5F2之記憶胞尺寸獲得3F之有效通道寬度，以6F2之記憶體尺寸獲得4F之通道寬度。
<3.實施形態之記憶胞結構>
以下，利用圖3對實施形態之記憶胞結構及其周邊電路部進行說明。圖3係表示實施形態之記憶胞之層結構之圖。本實施形態之記憶胞1包括MTJ元件3、存取電晶體5、字元線2、位元線6、及資料線4。於圖3中，表示形成有3個記憶胞1之部分。
於矽基板14，以槽狀形成有凹部15。於凹部15，埋入有閘極電極18。閘極電極18連接於字元線2(未圖示)。
存取電晶體5包含第1擴散層16、第2擴散層19、閘極電極18、及通道12。第1擴散層16相當於存取電晶體5之汲極。又，第2擴散層19相當於源極。
如圖示般，存取電晶體5呈如下之構成：使用形成於將矽基板14加工成槽狀而形成之凹部15之底部的第1擴散層16、及形成於凹部15之對向之2個側壁部各者之上端部的第2擴散層19，且於2個側壁部，在成為第1擴散層16與第2擴散層19之間之部分形成有通道12。
如上所述，第2擴散層19形成於通道12之上方，從而存取電晶體 5於垂直方向上形成有源極-汲極路徑。
於第1擴散層16之兩側，以氧化矽膜等為素材而形成有場分離層11。藉此，第1擴散層16於每一記憶胞1被絕緣。
於第1擴散層16之下部，將矽基板14薄膜化而形成有背面觸點27。背面觸點27係由銅插塞、鎢插塞等形成。較理想為使其以低電阻取出。背面觸點27之縱橫比相對較低，且自第1擴散層16直接引出，因此可成為與一般者相比為1/4~1/5左右之低電阻。
於背面觸點27之兩側，形成有保護絕緣膜29。進而，矽基板14之基板濃度分佈經過調整。該等亦係為了獲得第1擴散層16之於每一記憶胞1之電氣絕緣。
於背面觸點27之下部，形成有MTJ元件3作為記憶體元件。於MTJ元件3之兩側，形成有背面絕緣層28。於MTJ元件3之下方，積層有資料線4。該資料線4之積層係於形成MTJ元件3後進行，但由於可實現利用低熱處理之製程，故而可避免因熱引起之MTJ元件3之特性劣化。
資料線4係與位元線6平行地配置。藉此，可平面上將2條線歸至一側，因此可抑制胞面積之增加。
此處，利用圖4對上述記憶胞結構之動作狀態之電流流動進行說明。
圖4係表示左端之存取電晶體5成為接通，且其他成為斷開之狀態。如已說明般，存取電晶體5包含第1擴散層16、第2擴散層19、閘極電極18、及通道12。所謂使存取電晶體5成為接通係指使閘極電極18接通(施加固定之電壓)，因此將對應之閘極電極18表示為接通。將其他閘極電極表示為斷開。藉由使閘極電極接通，通道12成為導通狀態。
因此，若於該狀態下自位元線6供給電源，則電流自第2擴散層 19(源極)通過通道12而向第1擴散層(汲極)流動，進而，電流經由MTJ元件3而向資料線4流動。此時，電流經由處於凹部15之對向之側壁的2個通道12而流動。即，如圖所示，記憶胞1之動作狀態下之電流流動成為路徑x之電流流動、路徑y之電流流動。
藉此，有效地獲得通道寬度，可使較多電流流動，並且可對MTJ元件3進行記憶內容之讀出、或資訊之寫入。
周邊電路部呈與一般之記憶體裝置相同之構成。如圖3所示，於矽基板14平行地形成有包含源極22、閘極電極20、汲極23之電晶體。自源極22引出連接配線25a。自汲極23引出連接配線25b。各電晶體藉由元件分離區域13而電性分離。於元件分離區域13之下部，形成有埋入氧化矽膜等而成之場分離層11。
<4.實施形態之記憶胞之製造方法>
以下，利用圖5至圖15、及圖3，對實施形態之記憶胞之製造方法進行說明。
圖5係表示實施形態之記憶胞之形成有各胞之分離區域之狀態之層結構的圖。
圖5A係自上表面觀察實施形態之記憶胞1所得之圖。此處係截取圖2之一部分，且表示有左右方向之應成為位元線6之部位及應成為字元線2之部位。如已敍述般，記憶胞1係形成於字元線2與位元線6之交叉之中心位置。
圖5B係表示a-a間之剖面圖。如圖5B所示，首先，為將各記憶胞1電性分離，而於將成為第1擴散層16之矽基板14之底部，在例如200~400nm左右之深度之位置，藉由離子注入而形成場分離層11。場分離層11係由氧化矽膜等構成。於形成氧化矽膜之情形時，以高能量、高濃度將氧注入至矽基板14中之後，進行熱處理，藉此可於矽基板14之較深之部位形成氧化矽膜。
如圖5C之俯視圖所示，於將成為位元線6之部分正下方之矽基板14以外的部位，形成元件分離區域13。於下部形成場分離層11。該場分離層11係由氧化矽膜等構成。
藉由上述順序，亦可同時形成周邊電路部之元件分離區域13。
於以後之製造過程之說明中，各圖式之B圖式係表示A圖式之a-a剖面。即，圖6B~圖11B、圖14B~圖16B係與圖5之情形相同地，表示圖6A~圖11A、圖14A~圖16A之a-a剖面。
圖6係表示實施形態之記憶胞之形成有槽狀之凹部15之狀態之層結構的圖。於圖5中所述之步驟之後，進行凹部15之形成。
如圖6B所示，藉由RIE(Reactive Ion Etching，反應性離子蝕刻)將矽基板14及場分離層11加工為成為字元線2之縱向配線之線狀而形成槽狀之凹部15。槽狀之凹部之於矽基板14之兩側的側壁部之大致中央成為於後續步驟中形成之存取電晶體5之通道12。
如圖6C之俯視圖所示，凹部15與元件分離區域13呈交叉之關係。
圖7係表示實施形態之記憶胞之形成有第1擴散層之狀態之層結構的圖。
如圖7B所示，藉由離子注入而於凹部15之底部形成第1擴散層16。該部分相當於成為存取電晶體5之一擴散層(汲極)之部分。藉由圖5中預先形成之場分離層11，而使該等擴散層與相鄰之擴散層電性分離。面向圖之近前至裏側方向藉由場分離層11及元件分離區域13而電性分離(絕緣)。
再者，如圖8所示，亦考慮於記憶胞1之凹部15之內側形成側壁保護膜17。於藉由離子注入而於凹部15之底部形成第1擴散層16時，需要1E15/cm2以上之高濃度注入。側壁保護膜17係為了保護之後成為通道12之側壁免受該離子注入之污染而形成。
圖8B所示之側壁保護膜17可藉由作為後續步驟之存取電晶體5之閘極氧化前處理之濕式處理而去除。側壁保護膜17之形成並非本實施之記憶胞之製造中必需之步驟。
圖9係表示於實施形態之記憶胞埋入有閘極電極之狀態之層結構的圖。相對於圖7中形成之狀態而埋入閘極電極18。亦可使用圖8之形成有側壁保護膜17者。
為埋入閘極電極18，首先於凹部15之內壁形成閘極絕緣膜，其後，沿槽狀之凹部15埋入閘極電極18。此時，閘極電極18保持於低於兩旁之矽基板14之位置，且較理想為可使上部平坦化。該閘極電極18可使用多晶矽或金屬電極材、或者該等之複合膜。於該閘極電極18，連接字元線2。
如圖9C之俯視圖所示，沿凹部15而形成有閘極電極18。
圖10係表示實施形態之記憶胞之形成有第2擴散層之狀態之層結構的圖。
如圖10B所示，藉由離子注入而於矽基板14之上部形成第2擴散層19。該部分相當於成為存取電晶體5之另一擴散層(源極)之部分。
圖11係表示實施形態之記憶胞1之形成有第2擴散層19及與其連接之位元線之狀態之層結構的圖。首先，形成層間膜35之後，於記憶胞之上部開設位元觸點30，且將位元線6進行配線。位元觸點30係作為通常觸點而開設且連接於第2擴散層19。藉此，藉由對字元線2施加電壓，而對連接於字元線2之閘極電極18施加電壓，從而對應之存取電晶體5可使電流以閘極電極18之兩側之壁面、即凹部15之側壁為通道而自位元線6向凹部15之底部之第1擴散層16流動。
於形成位元線6之前，在周邊電路部形成圖3中說明之結構之各電晶體。該形成方法係與通常之MOS型電晶體之製法相同。
圖12係表示實施形態之記憶胞之形成有上層側之金屬配線之狀 態之層結構的圖。金屬配線之方法可直接應用通常之半導體記憶體器件中所採用之配線形成步驟。於形成必需之配線結構後，藉由CMP(chemical mechanical polishing，化學機械研磨)等將上部平坦化而成為可貼合晶圓之狀態。
此處，金屬配線24a~24g為電源配線。一般而言，由鋁或Cu形成。金屬配線24b~24d可用作分流器等。金屬配線25a~25c係將配線層間連接者。一般而言，以鎢填埋而成。
圖13係模式性地表示為了製造實施形態之記憶胞而將形成於一基板之中間積層體31貼合至另一基板並進行薄膜化之順序的圖。
所謂中間積層體31係表示藉由上述圖12以前之順序而積層形成於矽基板14上之結構部分。
將形成有中間積層體31之矽基板14之上部平坦化，並貼合作為用以保持剛性之支持基板用之另一矽基板26(參照圖13之左圖、中圖)。矽基板26係未特別形成積層結構之單純之基板。
而且，於貼合矽基板26後，將矽基板14自其背面(未形成中間積層體31之側之面)研磨而薄膜化(參照右圖)。
本揭示中，例如實施0.5μm~1.5μm左右之薄膜化。
例如，於該等一連串之貼合/薄膜化步驟中，可應用背面照射型影像感測器中所採用之技術。
圖14係表示實施形態之記憶胞1之自中間積層體31之第1擴散層16形成有背面觸點開口27A之層結構的圖。如圖12所示，於位元線6之上部，存在與金屬配線24貼合之支持基板用矽基板26，但以下，於圖14、圖15、圖16中省略該等之圖示。
又，由於作為矽基板被替換為省略之上部之矽基板26，故而於實際之製程中，以相對於圖示者而上下翻轉之晶圓狀態為基本進行製程形成。
於矽基板14之背面薄膜化後，堆積背面絕緣膜，並於之前形成之第1擴散層16，自背面形成微細之背面觸點開口27A。於形成該背面觸點開口27A時，在可與第1擴散層16充分接觸之深度停止RIE。
圖15係表示實施形態之記憶胞之於自中間積層體31之第1擴散層16形成之背面觸點開口27A之側壁形成有絕緣保護膜29之層結構的圖。
於之前形成之背面觸點開口27A之側壁，形成保護絕緣膜29。藉此，可防止後述之背面觸點27與矽基板14短路。若該絕緣不充分，則存在動作不良或作為記憶胞而性能受損之情形。
於以上之步驟後，形成圖3之結構而完成記憶胞1。
即，於背面觸點開口27A，配置作為導體之背面觸點27，自該背面觸點27將連接取出。而且，形成作為藉由背面觸點27而與第1擴散層16電性連接之記憶體元件之MTJ元件3。
背面觸點27考慮有銅插塞、鎢插塞等。較理想為自第1擴散層16之電性連接點以低電阻取出。
如已敍述般，縱橫比相對較低，且自相當於存取電晶體5之汲極之第1擴散層16直接引出，因此可期待與一般結構者相比為1/4~1/5左右之低電阻。
MTJ元件3之形成係於背面之平坦之矽基板上進行。因此，呈易於加工之結構。於MTJ元件3上，配線資料線4。該資料線4只要形成與位元線6平行地延伸之配線即可，而不伴隨胞面積之增加。又，於形成MTJ元件3後，可實現利用低熱處理之製程構築，而不會有損形成MTJ元件3後之MTJ元件3之記憶體元件特性。
藉由以上之順序，可製造本實施形態之記憶胞。
根據如以上般形成之本實施形態之記憶胞結構，存取電晶體5係將凹部15之對向之2個側壁部分作為通道，因此可確保與通常之電晶 體相比為2倍以上之通道寬度。藉此，不會導致胞面積之增大且可提高電流驅動能力。為提高MTJ元件3之保磁特性，較理想為以低電壓流通相對較大之電流。因此，可提高存取電晶體5之電流驅動能力之情形較為有效。
又，電晶體於垂直方向上形成有源極-汲極電流路徑，第2擴散層19與位元線6連接，又，第1擴散層16經由1根背面觸點27而連接於MTJ元件3。
通常，MTJ元件於材料上而言，耐熱性較低。因此，於胞結構之製造步驟中，欲使形成MTJ元件後之熱處理為最小限度。故而，各種記憶胞結構採用如下方法，即，於形成電晶體部分、金屬配線部分等後，在其上部形成MTJ元件，但藉此自電晶體至MTJ元件經過多個觸點。因此，導致因觸點產生之電阻值變大。於本實施形態之情形時，MTJ元件3形成於形成有存取電晶體5之矽基板14之背面側，因此第1擴散層16經由1根背面觸點27而連接於MTJ元件3，故因觸點產生之電阻成為最小限度，就該方面而言亦較為有利。此外，MTJ元件3可藉由金屬配線後之步驟而製成，從而可使熱處理對MTJ元件3之影響成為最小限度。
<5.變化例>
以下，利用圖16對實施形態之記憶胞結構之變化例進行說明。圖16係表示實施形態之記憶胞結構之變化例之圖。使用SOI(silicon on insulator)基板33而非通常之矽基板。
所謂SOI基板係於矽基板與表面Si層之間插入有SiO2之結構之基板。一般而言，由於減少電晶體之寄生電容，故而對提高動作速度及減少耗電有效。與使用通常之矽基板之情形相比，可期待動作速度提高20%~30%，耗電降低50%以上。
如圖16所示，與使用通常之矽基板14而製造之記憶胞結構大致 相同。於不存在形成於背面觸點27之側壁之保護絕緣膜29(參照圖3)之方面不同。即，於使用SOI基板33之情形時，即便不存在保護絕緣膜29，亦可確保記憶胞1間之絕緣，因此無需形成保護絕緣膜29。
背面觸點27可藉由側牆製程而形成最少設計以下之觸點。因此，於背面觸點27之變細之端部之部位，形成有側牆34。
使用SOI基板33之情形之優點如下。
(a)通常之矽基板14不可缺少記憶胞1所具有之矽基板14之均勻之薄膜化形成，但於SOI基板之情形時，無需如此。
(b)通常之矽基板14存在自背面觸點27之矽基板膜厚裕度，深度以某種程度變深之傾向，但於SOI基板之情形時不會變深。
(c)通常之矽基板14於開設背面觸點時，難以於第1擴散層16之位置精度良好地停止RIE。於SOI基板之情形時，可精度良好地停止RIE。
(d)通常之矽基板14為防止背面觸點27與矽基板14之短路，於側壁需要保護絕緣膜29。於SOI基板之情形時，無需如此。
如上所述，於使用SOI基板33之情形時，具有優異之優點。該記憶胞製造方法係與通常之矽基板14之情形相同。
上述說明之實施形態之記憶胞之結構及其製造方法並不限定於MRAM，亦可應用於DRAM等記憶體。
再者，於本說明書中所記載之效果僅為例示，並不進行限定，又，亦可具有其他效果。
再者，本技術亦可採用如下之構成。
(1)一種記憶胞結構，其包括：電晶體，其使用第1擴散層及第2擴散層，上述第1擴散層形成於將矽基板加工成槽狀而形成之凹部之底部，上述第2擴散層形成於上述凹部之對向之2個側壁部各者之上端部，且於上述2個側壁部，在成為上述第1擴散層與上述第2擴散層之 間之部分形成有通道；及記憶體元件，其配置於上述第1擴散層之下方；且上述第1擴散層經由在將上述矽基板薄膜化後形成之觸點而與上述記憶體元件電性連接。
(2)如上述(1)之記憶胞結構，其中上述第1擴散層於每一記憶胞藉由絕緣膜與基板濃度分佈而電性絕緣。
(3)如上述(1)或(2)之記憶胞結構，其中上述觸點呈與上述矽基板絕緣之結構。
(4)如上述(1)至(3)中任一項之記憶胞結構，其中上述矽基板為SOI基板。
(5)如上述(1)至(4)中任一項之記憶胞結構，其中上述記憶體元件為MTJ元件。
(6)一種記憶體製造方法，其係記憶胞結構之記憶體製造方法，該記憶胞結構包括：電晶體，其使用第1擴散層及第2擴散層，上述第1擴散層形成於將矽基板加工成槽狀而形成之凹部之底部，上述第2擴散層形成於上述凹部之對向之2個側壁部各者之上端部，且於上述2個側壁部，在成為上述第1擴散層與上述第2擴散層之間之部分形成有通道；及記憶體元件，其配置於上述第1擴散層之下方；且上述第1擴散層經由在將上述矽基板薄膜化後形成之觸點而與上述記憶體元件電性連接，上述記憶體製造方法至少進行以下步驟而形成作為上述記憶胞結構之一部分之中間積層體：於上述矽基板之特定之深度，形成場分離層；於上述場分離層之間，形成槽狀之上述凹部；於上述凹部之底部，形成第1擴散層；於上述凹部之側壁部之上端部，形成第2擴散層；及於上述第2擴散層之上部，形成金屬配線。
(7)如上述(6)之記憶體製造方法，其包括以下步驟：於形成有上述中間積層體之矽基板，貼合作為支持基板之另一矽基板；及將上述矽基板薄膜化。
(8)如上述(7)之記憶體製造方法，其包括如下步驟：形成自形成於上述薄膜化之矽基板之上述第1擴散層起之觸點。
(9)如上述(8)之記憶體製造方法，其包括如下步驟：形成藉由上述觸點而與上述第1擴散層電性連接之記憶體元件。
(10)一種記憶體裝置，其包括：記憶胞，其包含利用磁性體之磁化狀態保持資訊之記憶體元件；及彼此交叉之2種配線及其他種類之配線；且上述記憶胞具有如下之記憶胞結構：包括電晶體及記憶體元件，該電晶體係使用第1擴散層及第2擴散層，上述第1擴散層形成於將矽基板加工成槽狀而形成之凹部之底部，上述第1擴散層形成於上述凹部之對向之2個側壁部各者之上端部，且於上述2個側壁部，在成為上述第1擴散層與上述第2擴散層之間之部分形成有通道，該記憶體元件配置於上述第1擴散層之下方，且上述第1擴散層經由在將上述矽基板薄膜化後形成之觸點而與上述記憶體元件電性連接；於上述2種配線之間，經由上述電晶體而對上述記憶體元件賦予電流。

Claims (10)

  1. 一種記憶胞結構，其包括：電晶體，其使用第1擴散層及第2擴散層，上述第1擴散層形成於將矽基板加工成槽狀而形成之凹部之底部，上述第2擴散層形成於上述凹部之對向之2個側壁部各者之上端部，且於上述2個側壁部，在成為上述第1擴散層與上述第2擴散層之間之部分形成有通道；及記憶體元件，其配置於上述第1擴散層之下方；且上述第1擴散層經由在將上述矽基板薄膜化後形成之觸點而與上述記憶體元件電性連接。
  2. 如請求項1之記憶胞結構，其中上述第1擴散層於每一記憶胞藉由絕緣膜與基板濃度分佈而電性絕緣。
  3. 如請求項1之記憶胞結構，其中上述觸點呈與上述矽基板絕緣之結構。
  4. 如請求項1之記憶胞結構，其中上述矽基板為SOI基板。
  5. 如請求項1之記憶胞結構，其中上述記憶體元件為MTJ元件。
  6. 一種記憶體製造方法，其係記憶胞結構之記憶體製造方法，該記憶胞結構包括：電晶體，其使用第1擴散層及第2擴散層，上述第1擴散層形成於將矽基板加工成槽狀而形成之凹部之底部，上述第2擴散層形成於上述凹部之對向之2個側壁部各者之上端部，且於上述2個側壁部，在成為上述第1擴散層與上述第2擴散層之間之部分形成有通道；及記憶體元件，其配置於上述第1擴散層之下方；且上述第1擴散層經由在將上述矽基板薄膜化後形成之觸點而與上述記憶體元件電性連接，上述記憶體製造方法至少進行以下步驟而形成作為上述記憶胞結構之一部分之中間積層體：於上述矽基板之特定之深度，形成場分離層；於上述場分離層之間，形成槽狀之上述凹部；於上述凹部之底部，形成第1擴散層；於上述凹部之側壁部之上端部，形成第2擴散層；及於上述第2擴散層之上部，形成金屬配線。
  7. 如請求項6之記憶體製造方法，其包括以下步驟：於形成有上述中間積層體之矽基板，貼合作為支持基板之另一矽基板；及將上述矽基板薄膜化。
  8. 如請求項7之記憶體製造方法，其包括如下步驟：形成自形成於上述薄膜化之矽基板之上述第1擴散層起之觸點。
  9. 如請求項8之記憶體製造方法，其包括以下步驟：形成藉由上述觸點而與上述第1擴散層電性連接之記憶體元件。
  10. 一種記憶體裝置，其包括：記憶胞，其包含利用磁性體之磁化狀態保持資訊之記憶體元件；及彼此交叉之2種配線及其他種類之配線；且上述記憶胞具有如下之記憶胞結構：包括電晶體及記憶體元件，該電晶體係使用第1擴散層及第2擴散層，上述第1擴散層形成於將矽基板加工成槽狀而形成之凹部之底部，上述第2擴散層形成於上述凹部之對向之2個側壁部各者之上端部，且於上述2個側壁部，在成為上述第1擴散層與上述第2擴散層之間之部分形成有通道，該記憶體元件配置於上述第1擴散層之下方，且上述第1擴散層經由在將上述矽基板薄膜化後形成之觸點而與上述記憶體元件電性連接；於上述2種配線之間，經由上述電晶體而對上述記憶體元件賦予電流。
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