KR101901322B1 - 가변 저항 메모리 소자 - Google Patents
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Abstract
본 발명은, 낮은 콘택 저항을 가지는 콘택층을 형성하여 콘택 저항을 줄일 수 있는 가변 저항 메모리 소자를 제공한다. 본 발명의 일실시예에 따른 가변 저항 메모리 소자는 활성 영역을 포함하는 기판; 기판에 위치하는 게이트 라인; 활성 영역과 전기적으로 연결된 제1 콘택층; 제1 콘택층과 전기적으로 연결된 메모리 셀 콘택 플러그; 및 메모리 셀 콘택 플러그와 전기적으로 연결된 가변 저항 메모리 셀;을 포함하고, 제1 콘택층은 활성 영역에 대하여 메모리 셀 콘택 플러그에 비하여 낮은 콘택 저항을 가진다.
Description
본 발명의 기술적 사상은 메모리 소자에 관한 것으로서, 더욱 상세하게는, 가변 저항 메모리 소자에 관한 것이다.
반도체 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이러한 반도체 제품에 사용되는 메모리 소자의 동작 속도를 높이고 집적도를 높일 필요가 있다. 기존의 플래시 메모리가 스케일링의 한계에 도달함에 따라 이를 대체할 수 있는 비휘발성 메모리로서 가변 저항성 재료를 이용한 비휘발성 메모리 소자가 주목을 받고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는, 낮은 콘택 저항을 가지는 콘택층을 형성하여 콘택 저항을 줄일 수 있는 가변 저항 메모리 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 가변 저항 메모리 소자는, 활성 영역을 포함하는 기판; 상기 기판에 위치하는 게이트 라인; 상기 활성 영역과 전기적으로 연결된 제1 콘택층; 상기 제1 콘택층과 전기적으로 연결된 메모리 셀 콘택 플러그; 및 상기 메모리 셀 콘택 플러그와 전기적으로 연결된 가변 저항 메모리 셀;을 포함한다. 상기 제1 콘택층은 상기 활성 영역에 대하여 상기 메모리 셀 콘택 플러그에 비하여 낮은 콘택 저항을 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 콘택층은 상기 기판 내에 매립될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 콘택층의 최상면은 상기 게이트 라인의 최상면과 동일 평면일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 콘택층의 최하면은 상기 게이트 라인의 최상면과 동일 평면일 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 콘택층은 상기 게이트 라인 사이에 위치할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 콘택층은 상기 게이트 라인 사이의 영역의 상측에 위치할 수 있다. 본 발명의 일부 실시예들에 있어서, 상기 제1 콘택층은 금속 실리사이드 물질을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 활성 영역과 전기적으로 연결된 제2 콘택층; 상기 제2 콘택층과 전기적으로 연결된 소스 라인 콘택 플러그; 및 상기 소스 라인 콘택 플러그와 전기적으로 연결된 소스 라인;을 포함할 수 있다. 상기 제2 콘택층은 상기 활성 영역에 대하여 상기 소스 라인 콘택 플러그에 비하여 낮은 콘택 저항을 가질 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 콘택층은 상기 기판 내에 매립될 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 콘택층과 제2 콘택층은 동일한 물질을 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 게이트 라인은 상기 기판 내에 매립되어 위치할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 게이트 라인은 상기 기판 상에 위치할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제1 콘택층은 티타늄(Ti), 코발트(Co), 니켈(Ni), 탄탈륨(Ta), 백금(Pt), 바나듐(V), 에르븀(Er), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo) 및 이테르븀(Yb) 중 적어도 어느 하나를 포함할 수 있다.
본 발명의 일부 실시예들에 있어서, 상기 제2 콘택층은 티타늄(Ti), 코발트(Co), 니켈(Ni), 탄탈륨(Ta), 백금(Pt), 바나듐(V), 에르븀(Er), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo) 및 이테르븀(Yb) 중 적어도 어느 하나를 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 가변 저항 메모리 소자는, 기판; 상기 기판 상에 위치한 콘택 플러그;, 상기 기판과 상기 콘택 플러그 사이에 개재되고, 상기 기판에 대하여 상기 콘택 플러그에 비하여 낮은 콘택 저항을 가지는 콘택층;을 포함한다.
본 발명의 기술적 사상에 따른 가변 저항 메모리 소자는, 기판에 개구부를 형성하고 상기 개구부에 금속을 충전한 후, 실리사이드화하여 기판과 콘택 플러그 사이에서 형성된 콘택층을 포함한다. 상기 콘택층은 기판과 콘택 플러그 사이의 계면 저항을 충분하게 감소시킬 수 있고, 기판 상에 형성될 수 있는 원하지 않는 실리사이드 물질을 형성하지 않을 수 있다. 이에 따라 신뢰성이 향상된 메모리 소자를 제공할 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 어레이를 나타내는 회로도이다.
도 2는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자를 도시하는 상면도이다.
도 3은 본 발명의 일부 실시예들에 따른 도 2의 가변 저항 메모리 소자를 III-III 선을 따라 절취한 단면도이다.
도 4 및 도 7은 도 3의 가변 저항 메모리층의 자화 방향을 이용한 데이터 저장 방법을 설명하는 도면이다.
도 8 내지 도 13은 본 발명의 일부 실시예들에 따른 도 3의 가변 저항 메모리 소자의 제조 방법을 공정 별로 도시한 단면도들이다.
도 14는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자를 도시하는 단면도이다.
도 15 내지 도 20은 본 발명의 일부 실시예들에 따른 도 14의 가변 저항 메모리 소자의 제조 방법을 공정 별로 도시한 단면도들이다.
도 21은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자를 도시하는 단면도이다.
도 22는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 23은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 24는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
도 2는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자를 도시하는 상면도이다.
도 3은 본 발명의 일부 실시예들에 따른 도 2의 가변 저항 메모리 소자를 III-III 선을 따라 절취한 단면도이다.
도 4 및 도 7은 도 3의 가변 저항 메모리층의 자화 방향을 이용한 데이터 저장 방법을 설명하는 도면이다.
도 8 내지 도 13은 본 발명의 일부 실시예들에 따른 도 3의 가변 저항 메모리 소자의 제조 방법을 공정 별로 도시한 단면도들이다.
도 14는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자를 도시하는 단면도이다.
도 15 내지 도 20은 본 발명의 일부 실시예들에 따른 도 14의 가변 저항 메모리 소자의 제조 방법을 공정 별로 도시한 단면도들이다.
도 21은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자를 도시하는 단면도이다.
도 22는 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 23은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 24는 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 발명의 기술적 사상은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
이하에서는, 가변 저항 메모리로서, 자기 메모리 소자(Magnetic Random Access Memory, MRAM)를 예를 들어 설명한다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니며, 가변 저항 메모리가 상변화 메모리(Phase Change Random Access Memory, PCRAM), 저항 메모리(Resistive Random Access Memory, RRAM) 등인 경우도 본 발명의 기술적 사상에 포함된다.
도 1은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 어레이(100)를 나타내는 회로도이다.
도 1을 참조하면, 가변 저항 메모리 어레이(100)는 매트릭스 형태로 배열된 복수의 가변 저항 메모리 소자의 단위 셀(U)들을 포함할 수 있다. 복수의 가변 저항 메모리 소자의 단위 셀들(U)은 엑세스 부분(C)과 메모리 부분(M)을 포함할 수 있다. 복수의 가변 저항 메모리 소자의 단위 셀들(U)은 워드 라인(WL)과 비트 라인(BL)과 전기적으로 연결될 수 있다. 또한, 도 1에 도시된 바와 같이 엑세스 부분(C)이 트랜지스터인 경우에는, 엑세스 부분(C)의 소스 영역과 전기적으로 연결되는 소스 라인(SL)을 더 포함할 수 있다. 워드 라인(WL)과 비트 라인(BL)은 일정한 각도로, 예를 들어 수직으로 2차원적으로 배열될 수 있다. 또한, 워드 라인(WL)과 소스 라인(SL)은 일정한 각도로 배열되거나, 또는 서로 평행하게 배열될 수 있다. 소스 라인(SL)은 메모리 소자의 단위 셀들(U)들에 대하여 공통 소스 라인일 수 있다.
엑세스 부분(C)은 워드 라인(WL)의 전압에 따라 메모리 부분(M)으로의 전류 공급을 제어할 수 있다. 엑세스 부분(C)은 모스(MOS) 트랜지스터, 바이폴라(bipolar) 트랜지스터, 또는 다이오드(diode)일 수 있다.
메모리 부분(M)은 가변 저항 물질을 포함할 수 있고, 예를 들어 자성 물질을 포함할 수 있고, 자기 터널 접합 소자(magnetic tunnel junction, MTJ)를 포함할 수 있다. 또한, 메모리 부분(M)은 입력되는 전류에 의하여 자성체의 자화 방향이 가변되는 STT(spin transfer torque) 현상에 따른 저항 변화를 이용하여 메모리 기능을 수행할 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자 어레이(100)를 도시하는 상면도이다. 도 2는 도 1의 II 영역을 포함하여 대하여 도시되어 있다.
도 2를 참조하면, 가변 저항 메모리 소자 어레이(100)는 제1 방향으로 연장된 비트라인(BL)과 상기 제1 방향과는 소정의 각도를 가지는 제2 방향으로 연장된 소스 라인(SL) 및 게이트 라인(GL)을 포함할 수 있다. 상기 소정의 각도는 예를 들어, 수직이거나 다른 임의의 각도일 수 있다. 상기 제1 방향은, 예를 들어 x 방향일 수 있고, 상기 제2 방향은, 예를 들어 y 방향일 수 있다.
소스 라인(SL)은 중앙에 위치하고, 비트 라인(BL)의 적어도 일부분과 중첩(overlap)될 수 있다. 그러나, 소스 라인(SL)이 비트 라인(BL)과 물리적으로 접촉하는 것은 아니다. 소스 라인(SL)이 비트 라인(BL)과 중첩되는 영역에는 기판(10)과 소스 라인(SL)을 전기적으로 연결하는 소스 라인 콘택 플러그(SP)가 위치할 수 있다. 또한, 소스 라인 콘택 플러그(SP)의 위치는 이에 한정되는 것은 아니며, 예를 들어 소스 라인 콘택 플러그(SP)가 비트 라인(BL)과 일부만이 중첩되는 영역에 위치하거나 또는 중첩되지 않는 영역에 위치할 수 있다.
소스 라인(SL)의 양측에는 게이트 라인(GL)이 위치할 수 있다. 게이트 라인(GL)을 중심으로 소스 라인(SL)과는 반대 측에 가변 저항 메모리 셀(MC)이 위치할 수 있다. 가변 저항 메모리 셀(MC)은 비트 라인(BL)과 중첩되어 위치할 수 있다. 또한, 가변 저항 메모리 셀(MC)의 위치는 이에 한정되는 것은 아니며, 예를 들어 가변 저항 메모리 셀(MC)이 비트 라인(BL)과 일부만이 중첩되는 영역에 위치하거나 또는 중첩되지 않는 영역에 위치할 수 있다. 또한, 가변 저항 메모리 셀(MC)은 그 하단에 위치하는 메모리 셀 콘택 플러그(MP)와 중첩될 수 있다.
여기에서, 가변 저항 메모리 셀(MC)과 비트 라인(BL)은 전기적으로 연결됨에 유의한다. 또한, 소스 라인(SL)과 게이트 라인(GL)은 직접적으로 접촉하지 않는 것임에 유의한다. 또한, 가변 저항 메모리 셀(MC)은 하측에는 메모리 셀 콘택 플러그(MP)가 위치할 수 있다. 소스 라인(SL)은 양측의 가변 저항 메모리 셀(MC)이 공유하는 공통 소스 라인일 수 있다.
게이트 라인(GL)은 도 1의 워드라인(WL)에 상응할 수 있고, 가변 저항 메모리 셀(MC)은 도 1의 메모리 부분(M)에 상응할 수 있다. 게이트 라인(GL) 사이에는 절연 물질로 이루어진 절연층(ISO)이 위치할 수 있다.
도 3은 본 발명의 일부 실시예들에 따른 도 2의 가변 저항 메모리 소자(1)를 III-III 선을 따라 절취한 단면도이다.
도 3을 참조하면, 가변 저항 메모리 소자(1)는 기판(10), 게이트 라인(GL), 가변 저항 메모리 셀(60), 소스 라인(SL), 및 비트 라인(BL)을 포함할 수 있다. 가변 저항 메모리 셀(60)은 도 2의 가변 저항 메모리 셀(MC)에 상응할 수 있다.
게이트 라인(GL)은 가변 저항 메모리 셀(60)과 전기적으로 연결된 일부 영역이 될 수 있고, 게이트 라인(GL)은 소스 라인(SL)과 전기적으로 연결될 수 있다.
또한, 가변 저항 메모리 소자(1)는 소스 라인(SL)과 기판(10)의 활성 영역(11)을 전기적으로 연결하는 소스 라인 콘택 플러그(SP)를 포함할 수 있고, 가변 저항 메모리 셀(60)과 기판(10)의 활성 영역(11)을 전기적으로 연결하는 메모리 셀 콘택 플러그(MP)를 포함할 수 있다.
가변 저항 메모리 소자(1)는 제1 콘택층(30)을 더 포함할 수 있다. 제1 콘택층(30)은 메모리 셀 콘택 플러그(MP)와 기판(10)의 활성 영역(11) 사이에 위치하고, 기판(10)의 활성 영역(11)에 대하여 메모리 셀 콘택 플러그(MP) 비하여 낮은 콘택 저항을 가질 수 있다.
가변 저항 메모리 소자(1)는 제2 콘택층(32)을 더 포함할 수 있다. 제1 콘택층(30)은, 소스 라인 콘택 플러그(SP)와 기판(10)의 활성 영역(11) 사이에 위치하고, 기판(10)의 활성 영역(11)에 대하여 소스 라인 콘택 플러그(SP) 비하여 낮은 콘택 저항을 가질 수 있다.
기판(10)은 실리콘(Si), 실리콘-게르마늄(SiGe), 및/또는 실리콘 카바이드(SiC)로 이루어진 반도체층을 포함할 수 있다. 또한, 기판(10)은 에피택셜 층, 실리콘-온-절연체(silicon-on-insulator, SOI)층, 및/또는 반도체-온-절연체(semiconductor-on-insulator, SEOI)층을 포함할 수 있다. 또한, 도시되지는 않았지만, 기판(10)은 워드 라인이나 비트 라인과 같은 도전 라인을 포함하거나 또는 다른 반도체 소자들을 더 포함할 수 있다. 또한, 기판(10)은 티타늄(Ti), 티타늄 질화물(TiN), 알루미늄(Al), 탄탈륨(Ta), 탄탈륨 질화물(TaN) 및/또는 티타늄 알루미늄 질화물(TiAlN)을 포함하는 도전층을 더 포함하거나, 또는 실리콘 산화물, 티타늄 산화물, 알루미늄 산화물, 지르코늄 산화물 또는 하프늄 산화물을 포함하는 유전층을 더 포함할 수 있다.
기판(10)은 활성 영역(11)을 한정하는 소자 분리막(12)을 포함할 수 있다. 소자 분리막(12)은 통상적인 STI(Shallow Trench Isolation) 방법에 의하여 형성될 수 있다. 활성 영역(11) 내에는 불순물을 포함할 수 있고, 이에 따라 소스 영역 및 드레인 영역으로 기능할 수 있다. 또한, 활성 영역(11)은 게이트 라인(GL)의 채널 영역을 제공할 수 있다.
기판(10)의 트렌치(16) 내에 매립된 게이트 라인(GL)이 위치할 수 있다. 본 실시예에서는, 게이트 라인(GL)은 매립형(buried) 트랜지스터를 구성할 수 있다. 게이트 라인(GL)은 트렌치(16)의 바닥측과 측벽들에 위치한 게이트 절연층(21)과 게이트 절연층(21) 내에 형성된 게이트 전극층(22) 및 상기 게이트 절연층(21)과 게이트 전극층(22) 상에 형성된 캡핑층(23)을 포함할 수 있다. 활성 영역(11)은 게이트 라인(GL)의 바닥측과 측벽들에 접촉할 수 있다. 게이트 전극층(22)은 도 1의 워드 라인(WL)일 수 있다. 게이트 라인(GL)과 소스/드레인 영역(미도시)은 모스 트랜지스터를 구성하여 엑세스 소자로서의 역할을 할 수 있다. 상기 소스/드레인 영역은 게이트 라인(12) 사이에 위치하는 활성 영역(11)의 일부에 형성될 수 있다. 또는 제1 콘택층(30) 및/또는 제2 콘택층(32)이 상기 소스/드레인 영역의 기능을 수행할 수 있다.
게이트 라인(GL)의 외측에는 제1 콘택층(30)과 제2 콘택층(32)이 위치할 수 있다. 제1 콘택층(30)과 제2 콘택층(32)은 기판(10) 내에 매립될 수 있다. 예를 들어, 제1 콘택층(30)과 제2 콘택층(32)의 최상면들은 게이트 라인(GL)의 캡핑층(23)의 최상면과 동일 평면이거나 캡핑층(23)의 최상면에 비하여 낮은 높이를 가질 수 있다. 본 명세서에서 "높이"는 기판(10)으로부터의 거리를 의미한다.
제1 콘택층(30)은 기판(10)의 활성 영역(11)과 전기적으로 연결될 수 있다. 제1 콘택층(30)은 기판(10)의 활성 영역(11)에 대하여 메모리 셀 콘택 플러그(MP) 비하여 낮은 콘택 저항을 가질 수 있다. 제2 콘택층(32)은 기판(10)의 활성 영역(11)과 전기적으로 연결될 수 있다. 제2 콘택층(32)은 기판(10)의 활성 영역(11)에 대하여 소스 라인 콘택 플러그(SP) 비하여 낮은 콘택 저항을 가질 수 있다. 제1 콘택층(30) 및 제2 콘택층(32)은 실리사이드 물질을 포함할 수 있고, 예를 들어 금속 실리사이드 물질을 포함할 수 있다. 상기 금속은 티타늄(Ti), 코발트(Co), 니켈(Ni), 탄탈륨(Ta), 백금(Pt), 바나듐(V), 에르븀(Er), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo) 및 이테르븀(Yb) 중 적어도 어느 하나를 포함할 수 있다. 제1 콘택층(30) 및 제2 콘택층(32)은 동일 물질을 포함하거나 또는 다른 물질을 포함할 수 있다.
게이트 라인(GL) 상에는 제1 층간 절연층(40)과 제2 층간 절연층(42)이 위치할 수 있다. 제1 층간 절연층(40)과 제2 층간 절연층(42)은 순차적으로 적층되어 있다. 제1 층간 절연층(40) 및 제2 층간 절연층(42)은 산화물, 질화물, 및 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다. 제1 층간 절연층(40) 및 제2 층간 절연층(42)은 동일한 물질이거나 또는 서로 다른 물질일 수 있다. 제1 층간 절연층(40) 및 제2 층간 절연층(42)은 스퍼터링(sputtering), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 형성할 수 있다. 또한, 제1 층간 절연층(40) 및 제2 층간 절연층(42)은 화학 기계적 연마(chemical mechanical polishing, CMP) 또는 건식 식각을 이용한 평탄화 공정을 수행하여 평탄화 할 수 있다.
도 3에서는 제1 층간 절연층(40)과 제2 층간 절연층(42)이 구분되어 도시되어 있으나, 이는 예시적이고 이에 한정되는 것은 아니다. 즉, 제1 층간 절연층(40)과 제2 층간 절연층(42)이 하나의 층일 수 있다.
제1 층간 절연층(40)과 제2 층간 절연층(42)은 제1 콘택층(30)을 노출할 수 있다. 또한, 제1 층간 절연층(40)은 제2 콘택층(32)을 노출할 수 있다. 노출된 제1 콘택층(30) 상에는 메모리 셀 콘택 플러그(MP)가 위치할 수 있다. 노출된 제2 콘택층(32) 상에는 소스 라인 콘택 플러그(SP)가 위치할 수 있다.
메모리 셀 콘택 플러그(MP)와 소스 라인 콘택 플러그(SP)는, 예를 들어 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 또는 텅스텐 질화물(WN) 중의 적어도 어느 하나를 포함할 수 있고, 또는 이들의 적층 구조를 포함할 수 있다. 메모리 셀 콘택 플러그(MP)와 소스 라인 콘택 플러그(SP)는, 스퍼터링(sputtering), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 형성할 수 있다. 또한, 메모리 셀 콘택 플러그(MP)와 소스 라인 콘택 플러그(SP)는 통상적인 포토리소그래피 방법 및/또는 식각 방법에 의하여 콘택홀을 형성하고, 도전 물질을 상기 콘택 홀에 충접한 후에, 화학 기계적 연마(chemical mechanical polishing, CMP) 또는 건식 식각을 이용한 평탄화 공정을 수행하여 형성할 수 있다.
소스 라인(SL)은 제1 층간 절연층(40) 상에 위치할 수 있고, 소스 라인 콘택 플러그(SP)와 전기적으로 연결될 수 있다. 이에 따라, 기판(10)의 활성 영역(11)과 소스 라인(SL)은 제2 콘택층(32)과 소스 라인 콘택 플러그(SP)을 통하여 전기적으로 연결될 수 있다. 소스 라인(SL)은 도전물을 포함할 수 있다. 예를 들어, 소스 라인(SL)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 탄소(C)를 포함할 수 있다. 소스 라인(SL)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다. 또한, 하부 전극(61)은 상술한 물질들의 적층 구조를 포함할 수 있다.
메모리 셀 콘택 플러그(MP)는 제1 층간 절연층(40)과 제2 층간 절연층(42) 내에 위치할 수 있고, 제1 콘택층(30)과 전기적으로 연결될 수 있다. 메모리 셀 콘택 플러그(MP) 상에는 가변 저항 메모리 셀(60)이 위치할 수 있다. 이에 따라, 기판(10)의 활성 영역(11)과 가변 저항 메모리 셀(60)은 제1 콘택층(30)과 메모리 셀 콘택 플러그(MP)을 통하여 전기적으로 연결될 수 있다.
가변 저항 메모리 셀(60)은 게이트 라인(GL)에 의한 전기적 신호에 의하여 자기 저항(magnetoresistance)과 같은 저항 변화를 이용하여 메모리 기능을 수행할 수 있다.
가변 저항 메모리 셀(60)은 하부 전극(61), 하부 자성층(62), 상부 자성층(64), 터널 장벽층(66), 및 상부 전극(68)을 포함할 수 있다. 하부 자성층(62), 상부 자성층(64), 및 터널 장벽층(66)은 하부 전극(61)과 상부 전극(68) 사이에 개재될 수 있다. 하부 자성층(62), 상부 자성층(64), 및 터널 장벽층(66)은 자기 터널 접합(magnetic tunnel junction, MTJ) 또는 스핀 밸브(spin valve)를 구성할 수 있다. 예를 들어, 터널 장벽층(66)이 절연성을 가지는 경우에는 자기 터널 접합을 구성할 수 있고, 터널 장벽층(66)이 도전성을 가지는 경우에는 스핀 밸브를 구성할 수 있다.
또한, 하부 전극(61)은 제2 층간 절연층(42) 상에 위치하고, 메모리 셀 콘택 플러그(MP)와 전기적으로 연결될 수 있다. 하부 전극(61)은 통상적인 식각 방법, 다마신(damascene) 방법, 또는 듀얼 다마신(dual damascene)에 의하여 형성될 수 있다. 하부 전극(61)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 탄소(C)를 포함할 수 있다. 또한, 하부 전극(61)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다. 또한, 하부 전극(61)은 상술한 물질들의 적층 구조를 포함할 수 있다.
하부 전극(61) 상에 순차적으로 적층된 하부 자성층(62), 터널 장벽층(66), 상부 자성층(64)이 위치할 수 있다. 하부 전극(61)은 하부 자성층(62)과 전기적으로 연결될 수 있다. 터널 장벽층(66)은 하부 자성층(62)과 상부 자성층(64) 사이에 개재될 수 있다. 하부 자성층(62), 상부 자성층(64), 및 터널 장벽층(66)은 자기 터널 접합(magnetic tunnel junction, MTJ) 또는 스핀 밸브(spin valve)를 구성할 수 있다. 예를 들어, 터널 장벽층(66)이 절연성을 가지는 경우에는 자기 터널 접합을 구성할 수 있고, 터널 장벽층(66)이 도전성을 가지는 경우에는 스핀 밸브를 구성할 수 있다.
하부 자성층(62) 및 상부 자성층(64)은 수직 자화 방향을 각각 가질 수 있다. 즉, 상기 수직 자화 방향은 기판(10)의 표면에 대하여 수직일 수 있다. 상기 수직 자화 방향을 이용하는 가변 저항 메모리 셀(60)의 메모리 방법에 대해서는 도 4 및 내지 도 7을 참조하여 하기에 설명하기로 한다. 그러나, 본 발명은 이에 한정하는 것은 아니고, 하부 자성층(62) 및 상부 자성층(64)이 수평 자화 방향을 각각 가지는 경우도 본 발명의 기술적 사상에 포함된다.
터널 장벽층(66)은 전자가 터널링되어 하부 자성층(62) 또는 상부 자성층(64)의 자화 방향을 변화시키는 기능을 수행한다. 따라서, 터널 장벽층(66)은 전자가 터널링될 수 있는 얇은 두께를 가질 수 있다. 터널 장벽층(66)은 절연성을 가질 수 있고, 예를 들어, 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 마그네슘 산화물, 마그네슘 질화물, 마그네슘 산질화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 알루미늄 산화물, 알루미늄 질화물, 알루미늄 산질화물, 칼슘 산화물, 니켈 산화물, 하프늄 산화물, 탄탈 산화물, 지르코늄 산화물, 및 망간 산화물 중 적어도 어느 하나를 포함할 수 있다. 또한, 터널 장벽층(66)은 도전성을 가질 수 있고, 예를 들어, 비자성 전이금속을 포함할 수 있고, 예를 들어 구리(Cu), 금(Au), 탄탈륨(Ta), 은(Ag), 구리-백금(CuPt), 및 구리-망간(CuMn) 중 적어도 어느 하나를 포함할 수 있다.
상부 전극(68)은 상부 자성층(64) 상에 위치할 수 있고, 상부 자성층(64)과 전기적으로 연결될 수 있다. 상부 전극(68)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속, 또는 티타늄 텅스텐(TiW), 티타늄 알루미늄(TiAl)과 같은 합금, 또는 탄소(C)를 포함할 수 있다. 또한, 상부 전극(68)은 티타늄 질화물(TiN), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 니오비윰 질화물(NbN), 티타늄 실리콘 질화물(TiSiN), 티타늄 붕소 질화물(TiBN), 지르코늄 실리콘 질화물(ZrSiN), 텅스텐 실리콘 질화물(WSiN), 텅스텐 붕소 질화물(WBN), 지르코늄 알루미늄 질화물(ZrAlN), 몰리브덴 알루미늄 질화물(MoAlN), 탄탈륨 실리콘 질화물(TaSiN), 탄탈륨 알루미늄 질화물(TaAlN), 티타늄 산질화물(TiON), 티타늄 알루미늄 산질화물(TiAlON), 텅스텐 산질화물(WON), 탄탈륨 산질화물(TaON), 티타늄 탄질화물(TiCN), 또는 탄탈륨 탄질화물(TaCN)을 포함할 수 있다. 또한, 상부 전극(68)은 상술한 물질들의 적층 구조를 포함할 수 있다. 하부 전극(61)과 상부 전극(68)은 서로 동일한 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다. 또한, 소스 라인(SL)은 하부 전극(61) 및/또는 상부 전극(68)과 서로 동일한 물질로 형성되거나, 또는 서로 다른 물질로 형성될 수 있다.
상술한 바와 같이, 제1 층간 절연층(40)과 제2 층간 절연층(42)이 하나의 층인 경우에는 소스 라인(SL)과 하부 전극(61)이 단차를 가지지 않도록 위치할 수 있다. 즉, 소스 라인(SL)과 하부 전극(61)이 동일한 층간 절연층 상에 위치할 수 있다.
비트 라인 콘택 플러그(70)는 상부 전극(68) 상에 위치할 수 있고, 상부 전극(68)과 전기적으로 연결될 수 있다. 비트 라인 콘택 플러그(70)는, 예를 들어 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐(W), 또는 텅스텐 질화물(WN) 중의 적어도 어느 하나를 포함할 수 있고, 또는 이들의 적층 구조를 포함할 수 있다.
가변 저항 메모리 셀(60)과 비트 라인 콘택 플러그(70)는 제3 층간 절연층(80)에 의하여 둘러싸일 수 있다. 제3 층간 절연층(80)은 산화물, 질화물, 또는 산질화물을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중에 적어도 어느 하나를 포함할 수 있다.
비트 라인 콘택 플러그(70) 상에 비트 라인(BL)이 위치할 수 있고, 비트 라인 콘택 플러그(70)는 비트 라인(BL)과 전기적으로 연결될 수 있다.
도 4 내지 도 7은 도 3의 가변 저항 메모리 셀(60)의 자화 방향을 이용한 데이터 저장 방법을 설명하는 도면이다. 본 도면들에서는, 하부 전극(61)과 상부 전극(68)이 생략되어 있다.
도 3의 게이트 라인(GL)이 턴온되면, 가변 저항 메모리 셀(60)을 통하여 소스 라인(SL)과 비트 라인(BL)이 전기적으로 연결될 수 있다. 가변 저항 메모리 셀(60)에 흐르는 전류의 방향을 변화시키면, 가변 저항 메모리 셀(60)에 포함된 하부 자성층(62) 및 상부 자성층(64) 중 적어도 어느 하나는 자기 저항값이 변화되며, 이에 따라 가변 저항 메모리 셀(60)은 데이터 "0" 또는 "1"을 저장할 수 있다. 즉, 하부 자성층(62)의 자화 방향과 상부 자성층(64)의 자화 방향이 평행(parallel)하거나 또는 반평행(anti-parallel)하게 됨으로써, 데이터를 저장할 수 있다.
도 4 및 도 5에서는, 하부 자성층(62)이 자화 방향이 고정되는 고정층(pinned layer)이고 상부 자성층(64)이 자화 방향이 변화되는 자유층(free layer)인 경우를 고려하기로 한다. 또한, 하부 자성층(62)의 자화 방향은 상측으로 고정된 경우를 고려하기로 한다. 도시되지는 않았지만, 상기 고정층의 상측 또는 하측에는 상기 고정층의 자화 방향을 고정(pinning)하는 피닝층을 더 포함할 수 있고, 상기 피닝층은 반자성(antiferromagnetic) 물질을 포함할 수 있다.
도 3 및 도 4를 참조하면, 게이트 라인(GL)이 턴온되고, 소스 라인(SL)에서 비트 라인(BL)으로 전류가 흐르게 되면, 자화 방향은 자화 용이축을 따라서 상측을 향하는 경향을 가지게 된다. 이에 따라 하부 자성층(62)과 상부 자성층(64)은 상측을 향하는 평행한 자화 방향을 가지게 되고 낮은 저항 상태를 나타나게 된다. 이러한 낮은 저항 상태는 데이터 "0"을 저장할 수 있다.
도 3 및 도 5를 참조하면, 게이트 라인(GL)이 턴온되고, 비트 라인(BL)에서 소스 라인(SL)으로 전류가 흐르게 되면, 자화 방향은 자화 용이축에 반대로 하측을 향하는 경향을 가지게 된다. 상부 자성층(64)은 자유층이므로 자화 방향이 하측을 향하여 변화하지만, 하부 자성층(62)은 고정층이므로 자화 방향이 변화하지 않고 상측을 향하게 된다. 따라서, 하부 자성층(62)과 상부 자성층(64)은 반평행한 자화 방향을 가지게 되고, 높은 저항 상태를 나타나게 된다. 이러한 높은 저항 상태는 데이터 "1"을 저장할 수 있다.
반면, 하부 자성층(62)의 자화 방향이 하측으로 고정된 경우에는 상술한 바와는 반대로 데이터를 저장할 수 있다. 즉, 소스 라인(SL)에서 비트 라인(BL)으로 전류가 흐르게 되면, 데이터 "1"을 저장할 수 있고, 비트 라인(BL)에서 소스 라인(SL)으로 전류가 흐르게 되면, 데이터 "0"을 저장할 수 있다.
도 6 및 도 7에서는, 하부 자성층(62)이 자화 방향이 변화하는 자유층이고 상부 자성층(64)이 자화 방향이 고정되는 고정층인 경우를 고려하기로 한다. 또한, 상부 자성층(64)의 자화 방향은 하측으로 고정된 경우를 고려하기로 한다.
도 3 및 도 6을 참조하면, 게이트 라인(GL)이 턴온되고, 소스 라인(SL)에서 비트 라인(BL)으로 전류가 흐르게 되면, 자화 용이축을 따라서 자화 방향은 상측을 향하는 경향을 가지게 된다. 하부 자성층(62)은 자유층이므로 자화 방향이 상측을 향하여 변화하지만, 상부 자성층(64)은 고정층이므로 자화 방향이 변화하지 않고 하측을 향하게 된다. 따라서, 하부 자성층(62)과 상부 자성층(64)은 서로 역방향인 자화 방향을 가지게 되고, 높은 저항 상태를 나타나게 된다. 이러한 높은 저항 상태는 데이터 "1"을 저장할 수 있다.
도 3 및 도 7을 참조하면, 게이트 라인(GL)이 턴온되고, 비트 라인(BL)에서 소스 라인(SL)으로 전류가 흐르게 되면, 자화 용이축에 반대로 자화 방향은 하측을 향하는 경향을 가지게 된다. 이에 따라 하부 자성층(62)과 상부 자성층(64)은 하측을 향하는 평행한 자화 방향을 가지게 되고, 낮은 저항 상태를 나타나게 된다. 이러한 낮은 저항 상태는 데이터 "0"을 저장할 수 있다.
반면, 상부 자성층(64)의 자화 방향이 상측으로 고정된 경우에는 상술한 바와는 반대로 데이터를 저장할 수 있다. 즉, 소스 라인(SL)에서 비트 라인(BL)으로 전류가 흐르게 되면, 데이터 "0"을 저장할 수 있고, 비트 라인(BL)에서 소스 라인(SL)으로 전류가 흐르게 되면, 데이터 "1"을 저장할 수 있다.
도 4 내지 도 7에 도시된 바와 같이, 하부 자성층(62)과 상부 자성층(64)이 자화 방향에 따라 데이터를 저장하게 되면, 가변 저항 메모리 셀(60)을 흐르는 전류값이 달라지게 된다. 이러한 전류값의 차이를 감지함으로써 상기 저장된 데이터를 독취할 수 있다.
도 4 내지 도 7에서는, 하부 자성층(62)과 상부 자성층(64)이 수직 자화 방향을 가지는 경우에 대하여 설명하였으나, 이는 예시적이며, 하부 자성층(62)과 상부 자성층(64)이 수평 자화 방향을 각각 가지는 경우도 본 발명의 기술적 사상에 포함된다.
도 8 내지 도 13은 본 발명의 일부 실시예들에 따른 도 3의 가변 저항 메모리 소자(1)의 제조 방법을 공정 별로 도시한 단면도들이다. 도 8 내지 도 13에는 도 2의 III-III 선을 따라 절취된 단면들과 IV-IV 선을 따라 절취된 단면들이 도시되어 있다.
도 8을 참조하면, 기판(10)을 제공한다. 기판(10) 내에 활성 영역(11)을 정의하는 소자 분리막(12)을 형성한다. 또한, 기판(10)의 소자 분리막(12) 사이에 게이트 절연층(21), 게이트 전극층(22) 및 캡핑층(23)을 포함하는 게이트 라인(GL)를 형성한다. 게이트 라인(GL)는 매립형 트랜지스터를 구성하는 것으로 도시되어 있으나, 이는 예시적이며 예를 들어 평면형 트랜지스터를 구성할 수 있다.
도 9를 참조하면, 게이트 라인(GL) 사이의 기판(10)을 리세스하여 개구부(OP1)를 형성한다. 개구부(OP1)는 포토리소그래피 방법을 이용하여 형성하거나 또는 에치백(etch back)을 이용하여 형성할 수 있다.
도 10을 참조하면, 게이트 라인(GL) 상에 희생층(39)을 형성한다. 희생층(39)은 개구부(OP1)를 매립할 수 있다. 희생층(39)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 희생층(39)은 예를 들어 티타늄(Ti), 코발트(Co), 니켈(Ni), 탄탈륨(Ta), 백금(Pt), 바나듐(V), 에르븀(Er), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo) 및 이테르븀(Yb) 중 적어도 어느 하나를 포함할 수 있다. 희생층(39)은 스퍼터링(sputtering), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 형성할 수 있다.
도 11을 참조하면, 희생층(39)을 열처리하여, 제1 콘택층(30) 및 제2 콘택층(32)을 형성한다. 제1 콘택층(30) 및 제2 콘택층(32)은 게이트 라인(GL) 사이에 위치할 수 있다. 제1 콘택층(30) 및 제2 콘택층(32)은 희생층(39)의 물질과 기판(10)의 물질이 서로 반응하여 형성될 수 있고, 예를 들어 실리사이드 물질을 포함할 수 있다. 즉, 제1 콘택층(30) 및 제2 콘택층(32)은 희생층(39)의 금속 물질과 기판(10)의 실리콘 물질이 반응하여 형성된 금속 실리사이드 물질을 포함할 수 있다. 제1 콘택층(30) 및 제2 콘택층(32)은 동일한 공정에서 형성되거나 또는 다른 공정에서 형성될 수 있다.
도 12를 참조하면, 희생층(39)을 제거하여 제1 콘택층(30) 및 제2 콘택층(32)을 노출한다. 상기 제거 공정은 화학 기계적 연마 또는 에치백과 같은 평탄화 공정을 이용하여 수행할 수 있다. 제1 콘택층(30)과 제2 콘택층(32)은 기판(10) 내에 매립될 수 있다. 예를 들어, 제1 콘택층(30)과 제2 콘택층(32)의 최상면들은 게이트 라인(GL)의 캡핑층(23)의 최상면과 동일 평면이거나 캡핑층(23)의 최상면에 비하여 낮은 높이를 가질 수 있다.
도 11에 설명된 열처리에 의하여 제1 콘택층(30) 및 제2 콘택층(32)을 구성하는 금속 실리사이드 물질은 게이트 라인(GL)에 비하여 높은 높이를 가지도록 형성될 수 있으나. 도 12에 설명된 평탄화 공정에 의하여 게이트 라인(GL)과 동일 높이를 가지거나 또는 낮은 높이를 가지도록 형성될 수 있다.
도 13을 참조하면, 제1 콘택층(30) 상에 제1 콘택층(30)과 전기적으로 연결되는 메모리 셀 콘택 플러그(MP)를 형성한다. 제2 콘택층(32) 상에 제2 콘택층(32)과 전기적으로 연결되는 소스 라인 콘택 플러그(SP)를 형성한다. 메모리 셀 콘택 플러그(MP)는 제1 층간 절연층(40) 및 제2 층간 절연층(42)에 의하여 둘러싸일 수 있다. 소스 라인 콘택 플러그(SP)는 제1 층간 절연층(40)에 의하여 둘러싸일 수 있다.
이어서, 가변 저항 메모리 셀(60), 소스 라인(SL) 및 비트 라인(BL)을 형성하여 도 3의 가변 저항 메모리 소자(1)를 완성한다.
도 14는 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자(2)를 도시하는 단면도이다. 본 실시예들에 따른 가변 저항 메모리 소자(2)는 상술한 실시예들의 가변 저항 메모리 소자에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다.
도 14를 참조하면, 가변 저항 메모리 소자(2)는 기판(10), 게이트 라인(GLb), 가변 저항 메모리 셀(60), 소스 라인(SL), 및 비트 라인(BL)을 포함할 수 있다.
또한, 가변 저항 메모리 소자(2)는 소스 라인(SL)과 기판(10)의 활성 영역(11)을 전기적으로 연결하는 소스 라인 콘택 플러그(SP)를 포함할 수 있고, 가변 저항 메모리 셀(60)과 기판(10)의 활성 영역(11)을 전기적으로 연결하는 메모리 셀 콘택 플러그(MP)를 포함할 수 있다.
가변 저항 메모리 소자(2)는 소스 라인 콘택 플러그(SP)와 기판(10)의 활성 영역(11) 사이에 위치하고, 기판(10)의 활성 영역(11)에 대하여 소스 라인 콘택 플러그(SP) 비하여 낮은 콘택 저항을 가지는 제1 콘택층(30a)을 더 포함할 수 있다. 또한, 가변 저항 메모리 소자(2)는 메모리 셀 콘택 플러그(MP)와 기판(10)의 활성 영역(11) 사이에 위치하고, 기판(10)의 활성 영역(11)에 대하여 메모리 셀 콘택 플러그(MP) 비하여 낮은 콘택 저항을 가지는 제2 콘택층(32a)을 더 포함할 수 있다.
기판(10)의 활성 영역(11) 상에 게이트 라인(GL)이 위치할 수 있다. 본 실시예에서는, 게이트 라인(GL)은 매립형(buried) 트랜지스터를 구성할 수 있다. 게이트 라인(GL)은 게이트 절연층(21), 게이트 전극층(22), 및 캡핑층(23)을 포함할 수 있다. 게이트 전극층(22)은 도 1의 워드 라인(WL)에 상응할 수 있다. 게이트 라인(GL)과 상기 소스/드레인 영역(미도시)은 모스 트랜지스터를 구성하여 엑세스 소자로서의 역할을 할 수 있다.
게이트 라인(GL)의 외측 상부에는 제1 콘택층(30a)과 제2 콘택층(32a)이 위치할 수 있다. 제1 콘택층(30a)과 제2 콘택층(32a)은 보조 절연층(44) 내에 위치할 수 있다. 보조 절연층(44) 상에는 제1 층간 절연층(40)과 제2 층간 절연층(42)이 위치할 수 있다.
제1 콘택층(30a)과 제2 콘택층(32a)의 최하면들은 게이트 라인(GL)의 캡핑층(23)의 최상면에 비하여 높은 높이를 가질 수 있다. 제1 콘택층(30a)과 제2 콘택층(32a)의 최하면들은 게이트 라인(GL)의 캡핑층(23)의 최상면과 동일 평면이거나 캡핑층(23)의 최상면에 비하여 낮은 높이를 가질 수 있다.
제1 콘택층(30a)은 기판(10)의 활성 영역(11)에 대하여 메모리 셀 콘택 플러그(MP) 비하여 낮은 콘택 저항을 가질 수 있다. 제2 콘택층(32a)은 기판(10)의 활성 영역(11)에 대하여 소스 라인 콘택 플러그(SP) 비하여 낮은 콘택 저항을 가질 수 있다. 제1 콘택층(30a) 및 제2 콘택층(32a)은 실리사이드 물질을 포함할 수 있고, 예를 들어 금속 실리사이드 물질을 포함할 수 있다. 상기 금속은 티타늄(Ti), 코발트(Co), 니켈(Ni), 탄탈륨(Ta), 백금(Pt), 바나듐(V), 에르븀(Er), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo) 및 이테르븀(Yb) 중 적어도 어느 하나를 포함할 수 있다. 제1 콘택층(30a) 및 제2 콘택층(32a)은 동일 물질을 포함하거나 또는 다른 물질을 포함할 수 있다.
제1 층간 절연층(40)과 제2 층간 절연층(42)에 의하여 노출된 제1 콘택층(30a) 상에는 메모리 셀 콘택 플러그(MP)가 위치할 수 있다. 제1 층간 절연층(40)에 의하여 노출된 제2 콘택층(32a) 상에는 소스 라인 콘택 플러그(SP)가 위치할 수 있다.
제1 층간 절연층(40) 상에는 소스 라인 콘택 플러그(SP)와 전기적으로 연결되는 소스 라인(SL)이 위치할 수 있다. 이에 따라, 기판(10)의 활성 영역(11)과 소스 라인(SL)은 제2 콘택층(32a)과 소스 라인 콘택 플러그(SP)을 통하여 전기적으로 연결될 수 있다.
제1 층간 절연층(40)과 제2 층간 절연층(42) 내에는 제1 콘택층(30a)과 전기적으로 연결되는 메모리 셀 콘택 플러그(MP)가 위치할 수 있다. 메모리 셀 콘택 플러그(MP) 상에는 가변 저항 메모리 셀(60)이 위치할 수 있다. 이에 따라, 기판(10)의 활성 영역(11)과 가변 저항 메모리 셀(60)은 제1 콘택층(30a)과 메모리 셀 콘택 플러그(MP)을 통하여 전기적으로 연결될 수 있다.
도 15 내지 도 20은 본 발명의 일부 실시예들에 따른 도 14의 가변 저항 메모리 소자(2)의 제조 방법을 공정 별로 도시한 단면도들이다. 도 15 내지 도 20에는 도 2의 III-III 선을 따라 절취된 단면들과 IV-IV 선을 따라 절취된 단면들이 도시되어 있다.
도 15를 참조하면, 기판(10)을 제공한다. 기판(10) 내에 활성 영역(11)을 정의하는 소자 분리막(12)을 형성한다. 또한, 기판(10)의 소자 분리막(12) 사이에 게이트 절연층(21), 게이트 전극층(22) 및 캡핑층(23)을 포함하는 게이트 라인(GL)를 형성한다. 게이트 라인(GL)은 매립형 트랜지스터를 구성하는 것으로 도시되어 있으나, 이는 예시적이며 예를 들어 평면형 트랜지스터를 구성할 수 있다. 이어서, 기판(10) 상에 게이트 라인(GL)을 덮는 보조 절연층(44)을 형성한다.
도 16을 참조하면, 보조 절연층(44)의 일부를 제거하여, 게이트 라인(GL) 사이의 기판(10)을 노출하는 개구부(OP2)를 형성한다. 개구부(OP2)는 포토리소그래피 방법을 이용하여 형성하거나 또는 에치백(etch back)을 이용하여 형성할 수 있다.
도 17을 참조하면, 게이트 라인(GL) 상에 희생층(39)을 형성한다. 희생층(39)은 개구부(OP2)를 매립할 수 있다. 희생층(39)은 도전물을 포함할 수 있고, 예를 들어 금속을 포함할 수 있다. 희생층(39)은 예를 들어 티타늄(Ti), 코발트(Co), 니켈(Ni), 탄탈륨(Ta), 백금(Pt), 바나듐(V), 에르븀(Er), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo) 및 이테르븀(Yb) 중 적어도 어느 하나를 포함할 수 있다. 희생층(39)은 스퍼터링(sputtering), 화학 기상 증착법(chemical vapor deposition, CVD), 플라즈마 강화 CVD(plasma enhanced CVD, PECVD), 또는 원자층 증착법(atomic layer deposition, ALD) 등을 이용하여 형성할 수 있다.
도 18을 참조하면, 희생층(39)을 열처리하여, 제1 콘택층(30a) 및 제2 콘택층(32a)을 형성한다. 제1 콘택층(30a) 및 제2 콘택층(32a)은 게이트 라인(GL) 사이에 위치할 수 있다. 제1 콘택층(30a)과 제2 콘택층(32a)은 기판(10) 상에 위치할 수 있다. 제1 콘택층(30a) 및 제2 콘택층(32a)은 희생층(39)의 물질과 기판(10)의 물질이 서로 반응하여 형성될 수 있고, 예를 들어 실리사이드 물질을 포함할 수 있다. 즉, 제1 콘택층(30a) 및 제2 콘택층(32a)은 희생층(39)의 금속 물질과 기판(10)의 실리콘 물질이 반응하여 형성된 금속 실리사이드 물질을 포함할 수 있다. 제1 콘택층(30a) 및 제2 콘택층(32a)은 동일한 공정에서 형성되거나 또는 다른 공정에서 형성될 수 있다.
도 19를 참조하면, 희생층(39)을 제거하여 제1 콘택층(30a) 및 제2 콘택층(32a)을 노출한다. 상기 제거 공정은 화학 기계적 연마 또는 에치백을 이용하여 수행할 수 있다. 제1 콘택층(30a)과 제2 콘택층(32a)은 게이트 라인(GL)에 비하여 돌출될 수 있다. 제1 콘택층(30a)과 제2 콘택층(32a)의 최상면은 게이트 라인(GL)의 캡핑층(23)의 최상면에 비하여 높은 높이를 가질 수 있다. 또한, 제1 콘택층(30a)과 제2 콘택층(32a)의 최하면은 게이트 라인(GL)의 캡핑층(23)의 최상면과 동일 평면이거나 캡핑층(23)의 최상면에 비하여 낮은 높이를 가질 수 있다.
도 18에 설명된 열처리에 의하여 제1 콘택층(30a) 및 제2 콘택층(32a)을 구성하는 금속 실리사이드 물질은 게이트 라인(GL)에 비하여 높은 높이를 가지도록 형성될 수 있으나. 도 19에 설명된 평탄화 공정에 의하여 게이트 라인(GL)과 동일 높이를 가지거나 또는 낮은 높이를 가지도록 형성될 수 있다.
도 20을 참조하면, 제1 콘택층(30a) 상에 제1 콘택층(30a)과 전기적으로 연결되는 메모리 셀 콘택 플러그(MP)를 형성한다. 제2 콘택층(32a) 상에 제2 콘택층(32a)과 전기적으로 연결되는 소스 라인 콘택 플러그(SP)를 형성한다. 메모리 셀 콘택 플러그(MP)는 제1 층간 절연층(40) 및 제2 층간 절연층(42)에 의하여 둘러싸일 수 있다. 소스 라인 콘택 플러그(SP)는 제1 층간 절연층(40)에 의하여 둘러싸일 수 있다.
이어서, 가변 저항 메모리 셀(60), 소스 라인(SL) 및 비트 라인(BL)을 형성하여 도 14의 가변 저항 메모리 소자(2)를 완성한다.
도 21은 본 발명의 일부 실시예들에 따른 가변 저항 메모리 소자(3)를 도시하는 단면도이다. 본 실시예들에 따른 가변 저항 메모리 소자(3)는 상술한 실시예들의 가변 저항 메모리 소자들에서 일부 구성을 변형한 것이고, 따라서 중복된 설명은 생략하기로 한다. 본 실시예는 게이트 라인(GL)이 평면형 트랜지스터를 구성하는 경우이다.
도 21을 참조하면, 가변 저항 메모리 소자(3)는 기판(10), 게이트 라인(GLb), 가변 저항 메모리 셀(60), 소스 라인(SL), 및 비트 라인(BL)을 포함할 수 있다.
또한, 가변 저항 메모리 소자(3)는 소스 라인(SL)과 기판(10)의 활성 영역(11)을 전기적으로 연결하는 소스 라인 콘택 플러그(SP)를 포함할 수 있고, 가변 저항 메모리 셀(60)과 기판(10)의 활성 영역(11)을 전기적으로 연결하는 메모리 셀 콘택 플러그(MP)를 포함할 수 있다.
가변 저항 메모리 소자(3)는 소스 라인 콘택 플러그(SP)와 기판(10)의 활성 영역(11) 사이에 위치하고, 기판(10)의 활성 영역(11)에 대하여 소스 라인 콘택 플러그(SP) 비하여 낮은 콘택 저항을 가지는 제1 콘택층(30b)을 더 포함할 수 있다. 또한, 가변 저항 메모리 소자(3)는 메모리 셀 콘택 플러그(MP)와 기판(10)의 활성 영역(11) 사이에 위치하고, 기판(10)의 활성 영역(11)에 대하여 메모리 셀 콘택 플러그(MP) 비하여 낮은 콘택 저항을 가지는 제2 콘택층(32b)을 더 포함할 수 있다.
기판(10)의 활성 영역(11) 상에 게이트 라인(GLb)이 위치할 수 있다. 본 실시예에서는, 게이트 라인(GLb)은 평면형(planar) 트랜지스터를 구성할 수 있다. 게이트 라인(GLb)은 게이트 절연층(25), 게이트 전극층(26), 캡핑층(27) 및 스페이서(28)를 포함할 수 있다. 게이트 전극층(26)은 도 1의 워드 라인(WL)에 상응할 수 있다. 게이트 라인(GLb), 소스/드레인 영역(13)은 모스 트랜지스터를 구성하여 엑세스 소자로서의 역할을 할 수 있다.
게이트 라인(GLb)의 외측에는 제1 콘택층(30b)과 제2 콘택층(32b)이 위치할 수 있다. 제1 콘택층(30b)과 제2 콘택층(32b)의 최상면들은 게이트 라인(GLb)의 캡핑층(27)의 최상면과 동일 평면이거나 낮은 높이를 가질 수 있다.
제1 콘택층(30b)은 기판(10)의 활성 영역(11)에 대하여 메모리 셀 콘택 플러그(MP) 비하여 낮은 콘택 저항을 가질 수 있다. 제2 콘택층(32b)은 기판(10)의 활성 영역(11)에 대하여 소스 라인 콘택 플러그(SP) 비하여 낮은 콘택 저항을 가질 수 있다. 제1 콘택층(30b) 및 제2 콘택층(32b)은 실리사이드 물질을 포함할 수 있고, 예를 들어 금속 실리사이드 물질을 포함할 수 있다. 상기 금속은 티타늄(Ti), 코발트(Co), 니켈(Ni), 탄탈륨(Ta), 백금(Pt), 바나듐(V), 에르븀(Er), 지르코늄(Zr), 하프늄(Hf), 몰리브덴(Mo) 및 이테르븀(Yb) 중 적어도 어느 하나를 포함할 수 있다. 제1 콘택층(30b) 및 제2 콘택층(32b)은 동일 물질을 포함하거나 또는 다른 물질을 포함할 수 있다.
제1 층간 절연층(40)과 제2 층간 절연층(42)에 의하여 노출된 제1 콘택층(30b) 상에는 메모리 셀 콘택 플러그(MP)가 위치할 수 있다. 제1 층간 절연층(40)에 의하여 노출된 제2 콘택층(32b) 상에는 소스 라인 콘택 플러그(SP)가 위치할 수 있다.
제1 층간 절연층(40) 상에는 소스 라인 콘택 플러그(SP)와 전기적으로 연결되는 소스 라인(SL)이 위치할 수 있다. 이에 따라, 기판(10)의 활성 영역(11)과 소스 라인(SL)은 제2 콘택층(32b)과 소스 라인 콘택 플러그(SP)을 통하여 전기적으로 연결될 수 있다.
제1 층간 절연층(40)과 제2 층간 절연층(42) 내에는 제1 콘택층(30b)과 전기적으로 연결되는 메모리 셀 콘택 플러그(MP)가 위치할 수 있다. 메모리 셀 콘택 플러그(MP) 상에는 가변 저항 메모리 셀(60)이 위치할 수 있다. 이에 따라, 기판(10)의 활성 영역(11)과 가변 저항 메모리 셀(60)은 제1 콘택층(30b)과 메모리 셀 콘택 플러그(MP)을 통하여 전기적으로 연결될 수 있다.
도 22는 본 발명의 일 실시예에 따른 카드(5000)를 보여주는 개략도이다.
도 22을 참조하면, 카드(5000)는 제어기(5100)와 메모리(5200)를 포함할 수 있다. 제어기(5100)와 메모리(5200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(5100)에서 명령을 내리면, 메모리(5200)는 데이터를 전송할 수 있다. 메모리(5200)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 메모리 장치를 포함할 수 있다. 본 발명의 다양한 실시예들에 따른 상변화 메모리 소자들은 당해 기술 분야에서 잘 알려진 바와 같이 해당 로직 게이트 설계에 대응한 아키텍쳐 메모리 어레이(미도시)로 배치될 수 있다. 복수의 행과 열로 배치된 메모리 어레이는 하나 이상의 메모리 어레이 뱅크(미도시)를 구성할 수 있다. 메모리(5200)은 이러한 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다. 또한, 카드(5000)는 상술한 메모리 어레이 뱅크(미도시)를 구동하기 위하여 통상의 행디코더(미도시), 열디코더(미도시), I/O 버퍼들(미도시), 및/또는 제어 레지스터(미도시)가 더 포함할 수 있다. 이러한 카드(5000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 23는 본 발명의 일 실시예에 따른 시스템(6000)을 보여주는 개략도이다.
도 23를 참조하면, 시스템(6000)은 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)을 포함할 수 있다. 시스템(6000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다. 제어기(6100)는 프로그램을 실행하고, 시스템(6000)을 제어하는 역할을 할 수 있다. 제어기(6100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(6200)는 시스템(6000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(6000)은 입/출력 장치(6200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(6200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(6300)는 제어기(6100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(6100)에서 처리된 데이터를 저장할 수 있다. 메모리(6300)는 본 발명의 실시예들 중 어느 하나에 따른 상변화 메모리 장치를 포함할 수 있다. 인터페이스(6400)는 상기 시스템(6000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(6100), 입/출력 장치(6200), 메모리(6300) 및 인터페이스(6400)는 버스(6500)를 통하여 서로 통신할 수 있다. 예를 들어, 이러한 시스템(6000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 24은 본 발명의 실시예에 의해 제조된 반도체 소자가 응용될 수 있는 전자 장치(7000)를 보여주는 사시도이다.
도 24을 참조하면, 전자 시스템(도 22의 5000 및 도 23의 6000)이 모바일 폰에 적용된 전자 장치(7000)를 예시적으로 도시한다. 그밖에, 전자 시스템(도 22의 5000 및 도 23의 6000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
MC: 가변 저항 메모리 셀, GL: 게이트 라인, SL: 소스 라인, BL: 비트 라인,
MP: 메모리 셀 콘택 플러그, SP: 소스 라인 콘택 플러그,
1: 가변 저항 메모리 어레이, 1, 2, 3: 가변 저항 메모리 소자,
10: 기판, 11: 활성 영역, 12: 소자 분리막, 13: 소스/드레인 영역,
16: 트렌치, 21, 25: 게이트 절연층, 22, 26: 게이트 전극층,
23, 27: 캡핑층, 28: 스페이서, 30, 30a, 30b: 제1 콘택층,
32, 32a, 32b: 제2 콘택층, 39: 희생층, 40: 제1 층간 절연층,
42: 제2 층간 절연층, 44: 보조 절연층, 60: 가변 저항 메모리 셀,
61: 하부 전극, 62: 하부 자성층, 64: 상부 자성층, 66: 터널 장벽층,
68: 상부 전극, 70: 비트 라인 콘택 플러그, 80: 제3 층간 절연층,
MP: 메모리 셀 콘택 플러그, SP: 소스 라인 콘택 플러그,
1: 가변 저항 메모리 어레이, 1, 2, 3: 가변 저항 메모리 소자,
10: 기판, 11: 활성 영역, 12: 소자 분리막, 13: 소스/드레인 영역,
16: 트렌치, 21, 25: 게이트 절연층, 22, 26: 게이트 전극층,
23, 27: 캡핑층, 28: 스페이서, 30, 30a, 30b: 제1 콘택층,
32, 32a, 32b: 제2 콘택층, 39: 희생층, 40: 제1 층간 절연층,
42: 제2 층간 절연층, 44: 보조 절연층, 60: 가변 저항 메모리 셀,
61: 하부 전극, 62: 하부 자성층, 64: 상부 자성층, 66: 터널 장벽층,
68: 상부 전극, 70: 비트 라인 콘택 플러그, 80: 제3 층간 절연층,
Claims (10)
- 소자 분리막에 의해 정의된 활성 영역과, 상기 활성 영역에 형성된 트렌치를 포함하는 기판;
상기 트렌치 내에 매립된 게이트 라인;
상기 기판 내에 매립되고, 상기 활성 영역에 접하는 제1 콘택층;
상기 제1 콘택층과 전기적으로 연결된 메모리 셀 콘택 플러그; 및
상기 메모리 셀 콘택 플러그와 전기적으로 연결된 가변 저항 메모리 셀;
을 포함하고,
상기 제1 콘택층의 최상면은 상기 소자 분리막의 최상면과 동일 평면에 있고, 상기 제1 콘택층은 상기 활성 영역에 대하여 상기 메모리 셀 콘택 플러그에 비하여 낮은 콘택 저항을 가지는 가변 저항 메모리 소자. - 삭제
- 제 1 항에 있어서, 상기 제1 콘택층의 최상면은 상기 게이트 라인의 최상면과 동일 평면인 것을 특징으로 하는 가변 저항 메모리 소자.
- 삭제
- 제 1 항에 있어서, 상기 제1 콘택층의 측벽은 상기 소자 분리막의 측벽에 접하는 것을 특징으로 하는 가변 저항 메모리 소자.
- 삭제
- 제 1 항에 있어서, 상기 제1 콘택층은 금속 실리사이드 물질을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
- 제 1 항에 있어서,
상기 기판 내에 매립되고, 상기 활성 영역에 접하는 제2 콘택층;
상기 제2 콘택층과 전기적으로 연결된 소스 라인 콘택 플러그; 및
상기 소스 라인 콘택 플러그와 전기적으로 연결된 소스 라인;
을 더 포함하고,
상기 제2 콘택층의 최상면은 상기 소자 분리막의 최상면과 동일 평면에 있고, 상기 제2 콘택층은 상기 활성 영역에 대하여 상기 소스 라인 콘택 플러그에 비하여 낮은 콘택 저항을 가지는 가변 저항 메모리 소자. - 삭제
- 제 8 항에 있어서, 상기 제1 콘택층과 제2 콘택층은 동일한 물질을 포함하는 것을 특징으로 하는 가변 저항 메모리 소자.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |