KR20070036939A - 상변환 기억 소자 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 상변환 기억 소자 및 그의 제조방법을 개시하며, 개시된 본 발명의 상변환 기억 소자는, 활성영역을 갖는 반도체기판; 상기 기판 활성영역 상에 형성되며, 제1접합영역을 공유하면서 각각 게이트 및 제2접합영역을 갖는 세트 트랜지스터와 리세트 트랜지스터; 상기 리세트 트랜지스터의 게이트 및 제1,제2접합영역의 표면에 콘택저항을 낮추기 위해 선택적으로 형성된 금속실리사이드; 상기 세트 트랜지스터와 리세트 트랜지스터를 덮도록 기판 전면 상에 형성되며, 상기 세트 트랜지스터 및 리세트 트랜지스터의 각 게이트 및 제2접합영역과 공유하는 제1접합영역을 개별 노출시키는 다수의 콘택홀을 구비한 절연막; 및 상기 절연막 상에 노출된 세트 트랜지스터 및 리세트 트랜지스터의 각 게이트 및 제2접합영역과 공유하는 제2접합영역과 각각 콘택하도록 형성된 다수의 금속배선;을 포함하는 것을 특징으로 한다.
Description
도 1은 종래 상변환 기억 소자에서의 상변환막의 상변화를 설명하기 위한 그래프.
도 2는 종래 상변환 기억 소자를 도시한 회로도.
도 3a 내지 도 3f는 본 발명에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 반도체기판 32 : 소자분리막
33a : 제1게이트 33b : 제2게이트
34 : LDD 영역 35 : 스페이서
36a : 제1소오스영역 36b : 제2소오스영역
37 : 드레인 영역 38 : 제1절연막
39 : 감광막패턴 40 : 티타늄실리사이드막
41 : 제2절연막 42 : 콘택홀
43 : 금속배선 C : 세트 트랜지스터
D : 리세트 트랜지스터
본 발명은 상변환 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 세트(SET) 트랜지스터와 리세트(RESET) 트랜지스터에의 서로 다른 쓰기 전류의 입력을 신뢰성있게 할 수 있도록 한 상변환 기억 소자 및 그의 제조방버에 관한 것이다.
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory: RAM) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다.
상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로서 최근들어 상변환 기억 소자(Phase Change memory device)가 제안되었다.
이러한 상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름에 의해 상기 전극들 사이에 개재된 상변환막이 수 ㏀의 낮은 저항을 갖는 결정질 상태(crystalline state)와 수 ㏁의 높은 저항을 갖는 비정질 상태(amorphouse state)의 두 가지 상태로 상변화가 일어나는 것으로부터 상기 결정질 상태와 비정질 상태간 저항 차이를 이용해 셀에 저장된 정보를 판별하게 된다.
다시말해, 상변환 기억 소자는 상변환막으로서 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 저항이 낮은 결정질 상태, 즉, 세트(SET) 상태와 저항이 높은 비정질 상태, 즉, 리세트(RESET) 사이에서 가역적인 상변화가 일어나는 것으로부터, 쓰기 및 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지해서 상변환 기억 셀에 저장된 정보가 세트 상태의 데이터 '0'인지, 또는, 리세트 상태의 데이터 '1'인지를 판별하게 된다.
도 1은 종래 상변화 기억 소자에서의 상변환막의 상변화를 설명하기 위한 그래프로서, 여기서, 가로축은 시간을 나타내고, 세로축은 상변환막에 인가되는 온도를 나타낸다.
도시된 바와 같이, 상변화막은 용융온도(Melting Temperature; Tm) 보다 높은 온도에서 짧은 시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키는 것에 의해 비정질 상태(Amorphous State)로 변한다(곡선 "A" 참조). 반면, 상변화막은 용융온도(Tm) 보다 낮고 결정화 온도(Crystallization Temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴 시간(제2동작구간; t2) 동안 가열한 후 냉각시키는 것에 의해 결정 상태(Crystalline State)로 변한다.(곡선 "B"' 참조).
따라서, 상기 상변환막의 상변화에 필요한 쓰기 전류(writing current)에 있어서, 비정질 상태로 만들기 위해서는 하이 전류(High current)와 짧은 펄스(short pulse)를 필요로 하며, 결정질 상태로 만들기 위해서는 로우 전류(Low current)와 긴 펄스(long pulse)를 필요로 함을 알 수 있다.
한편, 전술한 바와 같이, 상변환 기억 소자는 쓰기 동작시에는 세트 트랜지스터와 리세트 트랜지스터간 서로 다른 쓰기 전류 및 펄스를 필요로 하지만, 읽기 동작은 세트 트랜지스터와 리세트 트랜지스터가 동일한 전류 및 펄스에 의해 이루어진다.
도 2는 종래 상변환 기억 소자를 도시한 회로도로서, 상변환 기억 소자는 입력 데이터(input data)가 로우(Low)인 경우에는 리세트(RESET) 트랜지스터(D)가, 그리고, 입력 데이터가 하이(High)인 경우에는 세트(SET) 트랜지스터(C)가 각각 온(On)되며, 이를 통해, 상변환 셀에 리세트 상태의 데이터 '1', 또는, 세트 상태의 데이터 '0'을 저장하게 된다.
그러므로, 전술한 종래의 상변환 기억 소자는 데이터 종류에 따라 서로 다른 쓰기 전류와 펄스에 의해 서로 다른 트랜지스터, 즉, 세트 트랜지스터와 리세트 트랜지스터가 동작되므로, 상기 트랜지스터들의 특성을 서로 다르게 함이 바람직하며, 이를 위해, 세트 트랜지스터와 리세트 트랜지스터의 상호간 게이트 길이, 게이트산화막 두께, 게이트스페이서 두께 등을 달리하여야만 한다.
그러나, 상기 세트 트랜지스터와 리세트 트랜지스터의 특성을 다르게 하기 위해서 게이트 길이, 게이트산화막 두께, 그리고, 게이트스페이서 두께 등을 서로 달리하는 것은 쉽지 않으며, 특히, 공정수 증가로 인해 생산성 측면에서 바람직하지 못하다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 생산성의 감소없이 서로 다른 특성의 세트 트랜지스터와 리세트 트랜지스터를 구비하는 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 세트 트랜지스터와 리세트 트랜지스터에의 서로 다른 쓰기 전류를 신뢰성있게 쓸 수 있는 상변환 기억 소자 및 그의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 전류 흐름에 의한 주울 열로 상변환막을 결정질 상태와 비정질 상태 사이에서 가역적으로 상변화시켜 각 상태간 저항 차이를 이용해 데이터 입력 및 입력된 데이터를 판별하며, 상기 데이터 의 쓰기 및 읽기를 위해 세트 트랜지스터와 리세트 트랜지스터를 구비하는 상변환 기억 소자에 있어서, 상기 리세트 트랜지스터는 상기 세트 트랜지스터와 비교해서 상대적으로 낮은 콘택저항을 갖도록 하는 것에 의해 데이터 입력시 하이 전류 및 쇼트 펄스가 입력될 수 있도록 그의 게이트와 접합영역의 표면 각각에 선택적으로 금속실리사이드가 형성된 것을 특징으로 하는 상변환 기억 소자를 제공한다.
아울러, 본 발명은, 활성영역을 갖는 반도체기판; 상기 기판 활성영역 상에 형성되며, 제1접합영역을 공유하면서 각각 게이트 및 제2접합영역을 갖는 세트 트랜지스터와 리세트 트랜지스터; 상기 리세트 트랜지스터의 게이트 및 제1,제2접합영역의 표면에 콘택저항을 낮추기 위해 선택적으로 형성된 금속실리사이드; 상기 세트 트랜지스터와 리세트 트랜지스터를 덮도록 기판 전면 상에 형성되며, 상기 세트 트랜지스터 및 리세트 트랜지스터의 각 게이트 및 제2접합영역과 공유하는 제1접합영역을 개별 노출시키는 다수의 콘택홀을 구비한 절연막; 및 상기 절연막 상에 노출된 세트 트랜지스터 및 리세트 트랜지스터의 각 게이트 및 제2접합영역과 공유하는 제2접합영역과 각각 콘택하도록 형성된 다수의 금속배선;을 포함하는 상변환 기억 소자를 제공한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 활성영역을 갖는 반도체기판 상에 제1접합영역을 공유하면서 각각 게이트 및 제2접합영역을 갖는 세트 트랜지스터와 리세트 트랜지스터를 형성하는 단계; 상기 세트 트랜지스터와 리세트 트랜지스터를 덮도록 기판 전면 상에 제1절연막을 형성하는 단계; 상기 제1절연막을 식각하여 리세트 트랜지스터를 선택적으로 노출시키는 단계; 상기 노출된 리세 트 트랜지스터의 게이트 및 제1,제2접합영역 상에 금속실리사이드를 형성하는 단계; 상기 금속실리사이드가 형성된 리세트 트랜지스터를 포함한 기판 결과물의 전면 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 식각하여 세트 트랜지스터의 게이트 및 제2접합영역과 리세트 트랜지스터의 금속실리사이드가 형성된 게이트 및 제1,제2접합영역을 각각 노출시키는 다수의 콘택홀을 형성하는 단계; 및 상기 제2절연막 상에 각 콘택홀을 통해 세트 트랜지스터의 게이트 및 제2접합영역과 리세트 트랜지스터의 게이트 및 제1,제2접합영역과 각각 콘택되는 다수의 금속배선을 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 리세트 트랜지스터에 대해서는 티타늄 살리사이드 공정을 진행하여 저항을 낮추고, 반면, 세트 트랜지스터에 대해서는 상기 티타늄 살리사이드 공정을 진행하지 않음으로써, 저항이 리세트 트랜지스터에 비해 상대적으로 높게 되도록 만든다.
이 경우, 상기 리세트 트랜지스터는 세트 트랜지스터에 비해 전류 구동(crrent driving)을 높일 수 있으며, 아울러, 쇼트 펄스(short pulse)에 적합하도록 할 수 있다.
다시말해, 본 발명은 살리사이드 공정을 선택적으로 진행함에 따라 살리사이드 공정을 진행한 리세트 트랜지스터에서의 저항을 살리사이드 공정을 진행하지 않 은 세트 트랜지스터의 그것과 비교해서 대략 1/10 수준으로 낮출 수 있으며, 따라서, 본 발명은 세트 트랜지스터와 리세트 트랜지스터간 서로 다른 쓰기 전류를 매우 용이하고도 신뢰성있게 입력할 수 있게 된다. 물론, 읽기 동자시에는 세트 및 리세트 트랜지스터 모두가 오프(off)되므로, 실리사이드의 선택적 형성에 따른 영향은 없다.
그러므로, 본 발명은 리세트 트랜지스터에 대한 살리사이드 공정의 추가만을 통해서 세트 트랜지스터와 리세트 트랜지스터간 특성을 서로 다르게 할 수 있으며, 이에 따라, 세트 트랜지스터와 리세트 트랜지스터 상호간 게이트 길이, 게이트산화막 두께, 게이트스페이서 두께 등을 상이하게 하지 않고도 상호간 특성이 차이나도록 할 수 있으며, 그래서, 상변환 기억 소자의 신뢰성 확보는 물론 생산성 향상을 이룰 수 있다. 특별히, 본 발명은 세트 트랜지스터와 리세트 트랜지스터간 서로 다른 쓰기 전류를 신뢰성있게 입력할 수 있음으로 인해, 상변환 기억 소자의 동작 특성을 향상시킬 수 있다.
자세하게, 도 3a 내지 도 3f는 본 발명에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 반도체기판(31) 내에 공지의 공정에 따라 활성영역을 한정하는 트렌치형의 소자분리막(32)을 형성한다. 그런다음, 상기 소자분리막(32)을 포함한 기판(31) 전면 상에 게이트절연막과 게이트도전막 및 하드마스크막을 차례로 형성한 후, 상기 막들을 패터닝해서 활성영역 상에 이격 배치되게 제1게이트(33a)와 제2게이트(33b)를 형성한다.
여기서, 상기 제1게이트(33a)는 세트 트랜지스터의 게이트에 해당하는 것이며, 상기 제2게이트(33b)는 리세트 트랜지스터의 게이트에 해당하는 것이다. 또한, 주지된 바와 같이, 상기 게이트절연막은 산화막 또는 질화막, 바람직하게, 산화막으로 이루어지고, 상기 게이트도전막은 폴리실리콘막과 금속막 또는 금속실리사이드막의 적층막으로 이루어지며, 그리고, 상기 하드마스크막은 질화막으로 이루어진 것으로 이해될 수 있다.
계속해서, 기판 결과물에 대해서 P 또는 As와 같은 n형 불순물을 이용한 LDD(Lightly Doped Drain) 이온주입을 수행하고, 이를 통해, 상기 제1게이트(33a)와 제2게이트(33b) 양측의 기판 표면내에 n-의 LDD 영역(34)을 형성한다.
도 3b를 참조하면, 결과물 상에 스페이서용 절연막을 증착한 후, 이를 블랭킷 식각하여 제1게이트(33a) 및 제2게이트(33b)의 양측벽에 각각 스페이서(35)를 형성한다. 그런다음, 기판 결과물에 대해 n형 불순물을 이용한 소오스/드레인 이온주입을 수행해서 상기 스페이서(35)를 포함한 제1게이트(33a) 및 제2게이트(33b) 양측의 기판 표면내에 n+의 제1소오스영역(36a) 및 제2소오스영역(36b)과 드레인영역(37)을 형성하고, 이 결과로서, 기판 활성영역에 세트 트랜지스터(C)와 리세트 트랜지스터(D)를 형성한다. 이때, 상기 세트 트랜지스터(C)와 리세트 트랜지스터(D)는 드레인영역(37)을 공유한다.
다음으로, 상기 세트 트랜지스터(C)와 리세트 트랜지스터(D)를 덮도록 기판 전면 상에 산화막으로 이루어진 제1절연막(38)을 형성한다.
도 3c를 참조하면, 제1절연막(38) 상에 감광막을 도포한 후, 이를 노광 및 현상해서 세트 트랜지스터(C) 상부만을 가린 채 리세트 트랜지스터(D) 상부의 제1절연막 부분을 노출시키는 감광막패턴(39)을 형성한다. 그런다음, 상기 감광막패턴(39)을 식각마스크로 이용해서 노출된 제1절연막 부분을 식각하고, 이를 통해, 리세트 트랜지스터(D)를 노출시킨다. 보다 구체적으로, 상기 리세트 트랜지스터(D)의 제2게이트(33b) 및 제2소오스영역(26b)과 세트 트랜지스터(C)와 공유하는 드레인영역(37)을 노출시킨다. 이때, 상기 제1절연막(39)의 식각시에는 제2게이트(33b)에서의 상부에 배치된 하드마스크막을 함께 식각하여 그 아래의 게이트도전막이 노출되도록 함이 바람직하다.
도 3d를 참조하면, 감광막패턴을 제거한 상태에서, 기판 결과물에 대해, 보다 정확하게는, 노출된 리세트 트랜지스터(D)에 대해 선택적으로 살리사이드 공정을 진행하고, 이를 통해, 상기 리세트 트랜지스터의 제2게이트(33b)와 제2소오스영역(36b) 및 드레인영역(37)의 표면에 티타늄실리사이드(40)를 형성한다.
보다 구체적으로, 감광막패턴을 제거한 기판 결과물의 전면 상에 스퍼터링 공정을 통해 티타늄(Ti)막을 증착한다. 그런다음, 기판 결과물에 대해 급속열처리 공정을 수행해서 상기 티타늄막의 티타늄막과 기판 실리콘간 반응이 일어나도록 하고, 이를 통해, 상기 리세트 트랜지스터의 제2게이트(33b)와 제2소오스영역(36b) 및 드레인영역(37)의 표면에 티타늄실리사이드(40)를 형성한다. 그리고나서, 반응하지 않고 잔류된 티타늄막을 제거한다.
한편, 상기 살리사이드 공정을 진행함에 있어서, 본 발명에서는 감광막패턴을 제거한 상태로 수행하였지만, 잔류시킨 채로 살리사이드 공정을 진행한 후, 후 속에서 제거하는 것도 가능하다.
도 3e를 참조하면, 선택적으로 살리사이드 공정이 수행된 리세트 트랜지스터(D) 및 제1절연막(38)를 포함한 기판 결과물의 전면 상에 산화막으로 이루어진 제2절연막(41)을 형성한 후, 공지의 에치백(etch back) 또는 CMP(Chemical Mechanical Polishing) 공정을 진행해 그 표면을 평탄화시킨다. 그런다음, 상기 제2절연막(41)의 소정 부분들을 선택적으로 식각하여 세트 트랜지스터(C)의 제1게이트(33a) 및 제1소오스영역(36a)과 리세트 트랜지스터(D)의 제2게이트(33b) 및 제2소오스영역(36b)과 서로 공유하는 드레인영역(37)을 각각 개별 노출시키는 다수의 콘택홀(42)을 형성한다.
도 3f를 참조하면, 콘택홀(42)을 완전 매립하도록 제2절연막(41) 상에 배선용 금속막을 증착한다. 그런다음, 이를 패터닝해서 세트 트랜지스터(C)의 제1게이트(33a) 및 제1소오스영역(36a)과 리세트 트랜지스터(D)의 제2게이트(33b) 및 제2소오스영역(36b), 그라고, 서로 공유하는 드레인영역(37)과 각각 개별 콘택되는 다수의 금속배선(43)을 형성한다.
여기서, 본 발명은 리세트 트랜지스터(D)에 대해서만 선택적으로 살리사이드 공정을 진행하였기 때문에, 상기 리세트 트랜지스터(D)는 살리사이드 공정을 진행하지 않은 세트 트랜지스터(C)에 비해 상대적으로 낮은 콘택저항을 갖게 되며, 따라서, 본 발명의 상변환 기억 소자는 세트 트랜지스터(C)와 리세트 트랜지스터(D)를 동일 크기로 형성하면서도 그들간에 서로 다른 특성을 갖도록 할 수 있으며, 특히, 상기 리세트 트랜지스터(D)의 경우는 전류 구동 특성을 높일 수 있음은 물론 쇼트 펄스에 적합하게 되도록 할 수 있다.
이후, 도시하지는 않았으나, 하부전극과 상변환막 및 상부전극의 적층 구조로 이루어지는 상변환 셀의 형성을 포함한 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명에 따른 상변환 기억 소자의 제조를 완성한다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 리세트 트랜지스터에 대해서만 선택적으로 살리사이드 공정을 진행함으로써 상기 리세트 트랜지스터가 세트 트랜지스터에 비해 상대적으로 낮은 콘택저항을 갖도록 할 수 있으며, 이에 따라, 공정상의 어려움없이 상기 세트 트랜지스터와 리세트 트랜지스터간 서로 다른 특성을 갖도록 할 수 있으며, 구조적으로 안정함으로써 셀 효율을 높일 수 있고, 궁극적으로는 세트 트랜지스터와 리세트 트랜지스터간 서로 다른 쓰기 전류를 안정적으로 입력할 수 있어서 신뢰성있게 구동하는 상변환 기억 소자를 구현할 수 있다.
Claims (12)
- 전류 흐름에 의한 주울 열로 상변환막을 결정질 상태와 비정질 상태 사이에서 가역적으로 상변화시켜 각 상태간 저항 차이를 이용해 데이터 입력 및 입력된 데이터를 판별하며, 상기 데이터의 쓰기 및 읽기를 위해 세트 트랜지스터와 리세트 트랜지스터를 구비하는 상변환 기억 소자에 있어서,상기 리세트 트랜지스터는 상기 세트 트랜지스터와 비교해서 상대적으로 낮은 콘택저항을 갖도록 하는 것에 의해 데이터 입력시 하이 전류 및 쇼트 펄스가 입력될 수 있도록 그의 게이트와 접합영역의 표면 각각에 선택적으로 금속실리사이드가 형성된 것을 특징으로 하는 상변환 기억 소자.
- 활성영역을 갖는 반도체기판;상기 기판 활성영역 상에 형성되며, 제1접합영역을 공유하면서 각각 게이트 및 제2접합영역을 갖는 세트 트랜지스터와 리세트 트랜지스터;상기 리세트 트랜지스터의 게이트 및 제1,제2접합영역의 표면에 콘택저항을 낮추기 위해 선택적으로 형성된 금속실리사이드;상기 세트 트랜지스터와 리세트 트랜지스터를 덮도록 기판 전면 상에 형성되며, 상기 세트 트랜지스터 및 리세트 트랜지스터의 각 게이트 및 제2접합영역과 공유하는 제1접합영역을 개별 노출시키는 다수의 콘택홀을 구비한 절연막; 및상기 절연막 상에 노출된 세트 트랜지스터 및 리세트 트랜지스터의 각 게이 트 및 제2접합영역과 공유하는 제2접합영역과 각각 콘택하도록 형성된 다수의 금속배선;을 포함하는 것을 특징으로 하는 상변환 기억 소자.
- 제 2 항에 있어서, 상기 게이트는 그 양측벽에 스페이서를 구비한 것을 특징으로 하는 상변환 기억 소자.
- 제 2 항에 있어서, 상기 제1접합영역과 제2접합영역은 게이트 아래로 연장하는 LDD영역을 구비한 것을 특징으로 하는 상변환 기억 소자.
- 제 2 항에 있어서, 상기 금속실리사이드는 티타늄실리사이드인 것을 특징으로 하는 상변환 기억 소자.
- 제 2 항에 있어서, 상기 절연막은, 상기 세트 트랜지스터만을 덮도록 기판 상에 선택적으로 형성된 제1절연막과, 상기 제1절연막 및 리세트 트랜지스터를 덮도록 기판 전면 상에 형성된 제2절연막을 포함하는 것을 특징으로 하는 상변환 기억 소자.
- 제 6 항에 있어서, 상기 제1절연막 및 제2절연막은 산화막으로 이루어진 것을 특징으로 하는 상변환 기억 소자.
- 활성영역을 갖는 반도체기판 상에 제1접합영역을 공유하면서 각각 게이트 및 제2접합영역을 갖는 세트 트랜지스터와 리세트 트랜지스터를 형성하는 단계;상기 세트 트랜지스터와 리세트 트랜지스터를 덮도록 기판 전면 상에 제1절연막을 형성하는 단계;상기 제1절연막을 식각하여 리세트 트랜지스터를 선택적으로 노출시키는 단계;상기 노출된 리세트 트랜지스터의 게이트 및 제1,제2접합영역 상에 금속실리사이드를 형성하는 단계;상기 금속실리사이드가 형성된 리세트 트랜지스터를 포함한 기판 결과물의 전면 상에 제2절연막을 형성하는 단계;상기 제2절연막을 식각하여 세트 트랜지스터의 게이트 및 제2접합영역과 리세트 트랜지스터의 금속실리사이드가 형성된 게이트 및 제1,제2접합영역을 각각 노출시키는 다수의 콘택홀을 형성하는 단계; 및상기 제2절연막 상에 각 콘택홀을 통해 세트 트랜지스터의 게이트 및 제2접합영역과 리세트 트랜지스터의 게이트 및 제1,제2접합영역과 각각 콘택되는 다수의 금속배선을 형성하는 단계;를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 제 8 항에 있어서, 상기 세트 트랜지스터와 리세트 트랜지스터는 그의 제1접 합영역 및 제2접합영역 각각이 게이트 아래로 연장하는 LDD 영역을 갖도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 제 8 항에 있어서, 상기 세트 트랜지스터와 리세트 트랜지스터는 그들 각각의 게이트의 양측벽에 스페이서를 갖도록 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 제 8 항에 있어서, 상기 제1절연막 및 제2절연막은 산화막으로 형성하는 것을 특징으로 하는 상변환 기억 소자.
- 제 8 항에 있어서, 상기 금속실리사이드는 티타늄실리사이드로 형성하는 것을 특징으로 하는 상변환 기억 소자.
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|---|---|---|---|---|
| KR20130098684A (ko) * | 2012-02-28 | 2013-09-05 | 삼성전자주식회사 | 가변 저항 메모리 소자 |
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2005
- 2005-09-30 KR KR1020050092024A patent/KR20070036939A/ko not_active Application Discontinuation
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