JP4414326B2 - 相変化記憶素子及びその製造方法 - Google Patents
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Description
本発明は、相変化記憶素子及びその製造方法に関し、より詳しくは、下部電極と相変化膜との接触面積を減らし電流量を減少させることができる相変化記憶素子及びその製造方法に関する。
近年、電源が遮断されても格納されたデータが消去されない特徴を有するフラッシュメモリ素子の採用に注目が増しつつある。このようなフラッシュメモリ素子は、チャネル上に順次積層されたトンネル酸化膜、浮遊ゲート、ゲート層間誘電体膜（Ｉｎｔｅｒ−Ｇａｔｅ Ｄｉｅｌｅｃｔｒｉｃ Ｌａｙｅｒ）及びコントロールゲート電極を含む。従って、フラッシュメモリ素子等の信頼性及びプログラム効率を向上させるためには、トンネル酸化膜の膜質が改善されなければならないし、セルのカップリング比率が増加されなければならない。
また、フラッシュメモリ素子の代りに、新しい不揮発性メモリ素子が最近になり提案されている。例えば、相変化記憶（Ｐｈａｓｅ−Ｃｈａｎｇｅ Ｍｅｍｏｒｙ）素子であり、相変化に係る電気抵抗差を利用して情報を格納し、保存するものである（例えば、特許文献１参照）。
カルコゲナイド（Ｃｈａｌｃｏｇｅｎｉｄｅ）合金材料（Ｇｅ２Ｓｂ２Ｔｅ５）薄膜が非晶質状態から結晶質状態に相変化をして結晶質状態である時、カルコゲナイド薄膜の抵抗及び活性化エネルギーは減少し、一方、長距離原子秩序と自由電子密度は増加する。
相変化記憶素子の長所はＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）で製作しやすく、次世代メモリ半導体の中では生産コストが低いほうである。さらに、相変化記憶素子の処理速度は５ｎｓと非常に速く、消費電力が少なく、動作温度の範囲は−１９６〜１８０℃と広い領域を有している。
相変化記憶素子の長所はＳＯＣ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ）で製作しやすく、次世代メモリ半導体の中では生産コストが低いほうである。さらに、相変化記憶素子の処理速度は５ｎｓと非常に速く、消費電力が少なく、動作温度の範囲は−１９６〜１８０℃と広い領域を有している。
図１は、相変化記憶セルをプログラム及び消去させる方法を説明するための図面である。
図１に示すように、相変化薄膜を溶融温度（Ｍｅｌｔｉｎｇ Ｔｅｍｐｅｒａｔｕｒｅ：Ｔｍ）より高い温度で第１動作（Ｆｉｒｓｔ Ｏｐｅｒａｔｉｏｎ；Ｔ１）時間加熱した後に冷却させれば、相変化薄膜は非晶質状態（Ａｍｏｒｐｈｏｕｓ Ｓｔａｔｅ）に変わる（符号Ａの状態）。反対に、相変化薄膜を溶融温度（Ｔｍ）より低く結晶化温度（Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ：Ｔｃ）より高い温度で第１動作（Ｔ１）より長い第２動作（Ｓｅｃｏｎｄ Ｏｐｅｒａｔｉｏｎ：Ｔ２）時間加熱した後に冷却させれば、相変化薄膜は結晶質状態（Ｃｒｙｓｔａｌｌｉｎｅ Ｓｔａｔｅ）に変わる（符号Ｂの状態）。ここで、非晶質状態を有する相変化薄膜の比抵抗は結晶質状態を有する相変化薄膜の比抵抗より高い。
図１に示すように、相変化薄膜を溶融温度（Ｍｅｌｔｉｎｇ Ｔｅｍｐｅｒａｔｕｒｅ：Ｔｍ）より高い温度で第１動作（Ｆｉｒｓｔ Ｏｐｅｒａｔｉｏｎ；Ｔ１）時間加熱した後に冷却させれば、相変化薄膜は非晶質状態（Ａｍｏｒｐｈｏｕｓ Ｓｔａｔｅ）に変わる（符号Ａの状態）。反対に、相変化薄膜を溶融温度（Ｔｍ）より低く結晶化温度（Ｃｒｙｓｔａｌｌｉｚａｔｉｏｎ Ｔｅｍｐｅｒａｔｕｒｅ：Ｔｃ）より高い温度で第１動作（Ｔ１）より長い第２動作（Ｓｅｃｏｎｄ Ｏｐｅｒａｔｉｏｎ：Ｔ２）時間加熱した後に冷却させれば、相変化薄膜は結晶質状態（Ｃｒｙｓｔａｌｌｉｎｅ Ｓｔａｔｅ）に変わる（符号Ｂの状態）。ここで、非晶質状態を有する相変化薄膜の比抵抗は結晶質状態を有する相変化薄膜の比抵抗より高い。
従って、読取り（Ｒｅａｄ ）モードにおいて、相変化薄膜を通じて流れる電流を感知することにより、相変化記憶セルに格納された情報が論理‘１’であるか、または、論理‘０’であるかを判別（ｄｅｔｅｒｍｉｎｅ）することができる。相変化薄膜としてはゲルマニウム（Ｇｅ）、スチビウム（アンチモン）（Ｓｔｉｂｉｕｍ：Ｓｂ）、テルリウム（テルル）（Ｔｅｌｌｕｒｉｕｍ：Ｔｅ）を含有する化合物膜（Ｃｏｍｐｏｕｎｄ Ｍａｔｅｒｉａｌ Ｌａｙｅｒ；以下，ＧＳＴ膜と記す）が広く使われる。
図２は、従来の相変化記憶セルを説明するための図面である。
図２に示すように、従来の相変化記憶素子は下部電極３を含む半導体基板１上に層間絶縁膜５を形成する。次に、層間絶縁膜５をエッチングしてソース領域等と電気的に連結されるコンタクトプラグ７を形成した後に、コンタクトプラグ７を含んだ基板結果物上に相変化膜９を形成する。続いて、相変化膜９上に上部電極１１を形成する。
図２に示すように、従来の相変化記憶素子は下部電極３を含む半導体基板１上に層間絶縁膜５を形成する。次に、層間絶縁膜５をエッチングしてソース領域等と電気的に連結されるコンタクトプラグ７を形成した後に、コンタクトプラグ７を含んだ基板結果物上に相変化膜９を形成する。続いて、相変化膜９上に上部電極１１を形成する。
相変化記憶セルをプログラムするために電圧を印加すると、相変化膜９とコンタクトプラグ７との間の界面から熱が発生して、相変化膜の一部分９ａが非晶質状態に変わる。相変化膜９とコンタクトプラグ７の縁部（Ｃ）の熱は周辺の層間絶縁膜７に広がって状態変化に必要とする温度とならないこともある。これによって、相変化膜を非晶質化させる際、相変化膜９の縁部が非晶質化されなかった非正常的（異常）領域が生成されることがある。
また、相変化記憶素子の読取り（Ｒｅａｄ）及び書き込み（Ｗｒｉｔｅ）動作の際、下部電極と相変化膜の接触面積が大きいと、相変化に必要とされる電流量が増加することになり、これによって相変化記憶素子の速度にも影響を与えることになる。
そこで、本発明は上記従来の相変化記憶素子及びその製造方法における問題点に鑑みてなされたものであって、本発明の目的は、下部電極と相変化膜との接触面積を減らし電流量を減少させることができる相変化記憶素子及びその製造方法を提供することにある。
上記目的を達成するためになされた本発明による相変化記憶素子は、半導体基板と、前記半導体基板上に形成された層間絶縁膜と、前記層間絶縁膜内に形成された複数のコンタクトプラグと、前記コンタクトプラグ上に形成された複数の下部電極と、前記下部電極間の層間絶縁膜部分上に形成された上部電極と、前記下部電極と上部電極の間の前記層間絶縁膜に、下部電極及び上部電極の側面と接するように形成された第１酸化膜と、前記下部電極と上部電極の間の前記第１酸化膜上に、下部電極及び上部電極の側面と接するように形成された相変化膜と、前記下部電極と上部電極の間の前記相変化膜上に、下部電極及び上部電極の側面と接するように形成された窒化膜と、前記下部電極と上部電極の間の前記窒化膜上に、下部電極及び上部電極の側面と接するように形成された第２酸化膜と、前記第２酸化膜と下部電極及び上部電極上に形成され、前記上部電極を露出させるコンタクトホールが備えられた第３酸化膜と、前記上部電極とコンタクトするようにコンタクトホールの内部及び第３酸化膜上に形成された金属配線とを含むことを特徴とする。
前記相変化膜は、長軸方向に伸長したバー（ｂａｒ）形態で形成されることを特徴とする。
前記下部電極及び上部電極は、ポリシリコン膜または金属膜より形成されることを特徴とする。
前記下部電極及び上部電極は、ポリシリコン膜または金属膜より形成されることを特徴とする。
上記目的を達成するためになされた本発明による相変化記憶素子の製造方法は、半導体基板を提供するステップと、前記半導体基板上に層間絶縁膜を形成するステップと、前記層間絶縁膜内に複数のコンタクトプラグを形成するステップと、前記コンタクトプラグを含んだ層間絶縁膜上に第１酸化膜、相変化膜、窒化膜、及び第２酸化膜を順次形成するステップと、前記コンタクトプラグ及び層間絶縁膜を露出させるトレンチが形成されるように前記第２酸化膜、窒化膜、相変化膜、及び第１酸化膜をパターニングするステップと、前記トレンチを埋め込むように露出したコンタクトプラグと層間絶縁膜、及び第２酸化膜上に導電膜を形成するステップと、前記第２酸化膜が露出するように導電膜を研磨して各コンタクトプラグとコンタクトする複数の下部電極と、隣り合う下部電極間に配置される上部電極とを同時に形成するステップと、前記第２酸化膜と下部電極及び上部電極を含んだ基板結果物上に第３酸化膜を形成するステップと、前記第３酸化膜をエッチングして前記上部電極を露出させるコンタクトホールを形成するステップと、前記第３酸化膜上に露出した上部電極とコンタクトする金属配線を形成するステップとを有することを特徴とする。
前記下部電極及び上部電極は、ポリシリコン膜または金属膜より形成されることを特徴とする。
本発明に係る相変化記憶素子によれば、相変化膜の相変化が容易に生じるようにするために、下部電極と上部電極を水平方向に交互に並ぶように形成し、相変化膜を下部電極及び上部電極の側面と接するように形成することにより、下部電極と相変化膜との接触面積が小さくなるので、相変化に必要とする電流を減少させることができる効果がある。
従って、相変化に必要とする電流量を減少させることにより、相変化記憶素子の速度を向上させることができる効果がある。
従って、相変化に必要とする電流量を減少させることにより、相変化記憶素子の速度を向上させることができる効果がある。
次に、本発明に係る相変化記憶素子及びその製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
図３は、本発明の実施の形態に係る相変化記憶素子を説明するための断面図である。
図３に示すように、本発明の相変化記憶素子は、その上面に下部パターン（図示していない）を含む半導体基板２１上に下部パターンを覆うように層間絶縁膜２２が形成され、層間絶縁膜２２内に複数のコンタクトプラグ２３が形成されており、コンタクトプラグ２３上に複数の下部電極２９が形成され、下部電極２９間の層間絶縁膜２２部分上に上部電極３０が形成されている。下部電極２９と上部電極３０の間の層間絶縁膜２２に、下部電極２９及び上部電極３０の側面と接するように第１酸化膜２４が形成され、下部電極２９と上部電極３０の間の第１酸化膜２４上に、下部電極２９及び上部電極３０の側面と接するように相変化膜２５が形成され、下部電極２９と上部電極３０の間の相変化膜２５上に、下部電極２９及び上部電極３０の側面と接するように窒化膜２６が形成され、下部電極２９と上部電極３０の間の窒化膜２６上に、下部電極２９及び上部電極３０の側面と接するように第２酸化膜２７が形成されている。第２酸化膜２７と下部電極２９及び上部電極３０上に上部電極３０を露出させるコンタクトホール３２が備えられた第３酸化膜３１が形成されており、上部電極３０とコンタクトするようにコンタクトホール３２の内部及び第３酸化膜３１上に金属配線３３が形成されている。
図３に示すように、本発明の相変化記憶素子は、その上面に下部パターン（図示していない）を含む半導体基板２１上に下部パターンを覆うように層間絶縁膜２２が形成され、層間絶縁膜２２内に複数のコンタクトプラグ２３が形成されており、コンタクトプラグ２３上に複数の下部電極２９が形成され、下部電極２９間の層間絶縁膜２２部分上に上部電極３０が形成されている。下部電極２９と上部電極３０の間の層間絶縁膜２２に、下部電極２９及び上部電極３０の側面と接するように第１酸化膜２４が形成され、下部電極２９と上部電極３０の間の第１酸化膜２４上に、下部電極２９及び上部電極３０の側面と接するように相変化膜２５が形成され、下部電極２９と上部電極３０の間の相変化膜２５上に、下部電極２９及び上部電極３０の側面と接するように窒化膜２６が形成され、下部電極２９と上部電極３０の間の窒化膜２６上に、下部電極２９及び上部電極３０の側面と接するように第２酸化膜２７が形成されている。第２酸化膜２７と下部電極２９及び上部電極３０上に上部電極３０を露出させるコンタクトホール３２が備えられた第３酸化膜３１が形成されており、上部電極３０とコンタクトするようにコンタクトホール３２の内部及び第３酸化膜３１上に金属配線３３が形成されている。
ここで、相変化膜２５は長軸方向に伸長したバー（ｂａｒ）形態で形成されることが好ましく、また、下部電極及び上部電極は、ポリシリコン膜または金属膜より形成することが好ましい。
相変化記憶素子の読取り（Ｒｅａｄ）及び書き込み（Ｗｒｉｔｅ）動作の際、相変化膜２５の接触面から熱が発生すれば、相変化膜２５の状態が非晶質状態または結晶質状態に変わる。本発明の相変化記憶素子は、相変化膜２５が第１酸化膜２４と窒化膜２６との間に形成され、下部電極２９及び上部電極３０の側面と接するように形成されることにより、下部電極２９と相変化膜２５との接触面積（図３符号Ｄの部分参照）が小さいので、相変化に必要とする電流を減少させることができるので、相変化記憶素子の速度を向上させることができる。
図４乃至図８は、本発明の実施の形態に係る相変化記憶素子の製造方法を説明するための断面図である。
まず、図４に示すように、その上面に下部パターン（図示していない）を備えた半導体基板２１上に下部パターンを覆うように第１層間絶縁膜２２を形成する。次に、第１層間絶縁膜２２をエッチングして複数のコンタクトプラグ２３を形成する。
まず、図４に示すように、その上面に下部パターン（図示していない）を備えた半導体基板２１上に下部パターンを覆うように第１層間絶縁膜２２を形成する。次に、第１層間絶縁膜２２をエッチングして複数のコンタクトプラグ２３を形成する。
次に、図５に示すように、コンタクトプラグ２３を含んだ層間絶縁膜２２上に第１酸化膜２４、相変化膜２５、窒化膜２６及び第２酸化膜２７を順次形成する。
次に、図６に示すように、コンタクトプラグ２３及び層間絶縁膜２２を露出させるトレンチ２８を形成するために第２酸化膜２７、窒化膜２６、相変化膜２５及び第１酸化膜２４をパターニングする。その際、相変化膜２５は長軸方向に伸長したバー（ｂａｒ）形態で形成される。
次に、図７に示すように、トレンチ２８を埋め込むように露出したコンタクトプラグ２３と層間絶縁膜２２及び第２酸化膜２７上に導電膜を形成する。次に、第２酸化膜２７が露出するように導電膜をＣＭＰ工程にて研磨して各コンタクトプラグ２３とコンタクトする複数の下部電極２９と、隣り合う下部電極２９間に配置される上部電極３０を同時に形成する。ここで、下部電極２９及び上部電極３０はポリシリコン膜または金属膜で形成されるのが好ましい。
次に、図８に示すように、第２酸化膜２７と下部電極２９及び上部電極３０を含んだ基板結果物上に第３酸化膜３１を形成する。続いて、第３酸化膜３１をエッチングして上部電極３０を露出させるコンタクトホール３２を形成する。続いて、図示してはいないが、コンタクトホール３２を埋め込むように、第３酸化膜３１上に金属膜を形成する。次に、金属膜をエッチングして上部電極３０とコンタクトする金属配線３３を形成する。
上述のように、本発明は相変化記憶素子製造時、相変化膜を下部電極及び上部電極の側面と接するように形成することにより、下部電極と相変化膜との接触面積が小さくなるので、相変化に必要とする電流を減少させることができる。
尚、本発明は、上述の実施の形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。。
２１ 半導体基板
２２ 層間絶縁膜
２３ コンタクトプラグ
２４ 第１酸化膜
２５ 相変化膜
２６ 窒化膜
２７ 第２酸化膜
２８ トレンチ
２９ 下部電極
３０ 上部電極
３１ 第３酸化膜
３２ コンタクトホール
３３ 金属配線
２２ 層間絶縁膜
２３ コンタクトプラグ
２４ 第１酸化膜
２５ 相変化膜
２６ 窒化膜
２７ 第２酸化膜
２８ トレンチ
２９ 下部電極
３０ 上部電極
３１ 第３酸化膜
３２ コンタクトホール
３３ 金属配線
Claims (5)
- 半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜内に形成された複数のコンタクトプラグと、
前記コンタクトプラグ上に形成された複数の下部電極と、
前記下部電極間の層間絶縁膜部分上に形成された上部電極と、
前記下部電極と上部電極の間の前記層間絶縁膜に、下部電極及び上部電極の側面と接するように形成された第１酸化膜と、
前記下部電極と上部電極の間の前記第１酸化膜上に、下部電極及び上部電極の側面と接するように形成された相変化膜と、
前記下部電極と上部電極の間の前記相変化膜上に、下部電極及び上部電極の側面と接するように形成された窒化膜と、
前記下部電極と上部電極の間の前記窒化膜上に、下部電極及び上部電極の側面と接するように形成された第２酸化膜と、
前記第２酸化膜と下部電極及び上部電極上に形成され、前記上部電極を露出させるコンタクトホールが備えられた第３酸化膜と、
前記上部電極とコンタクトするようにコンタクトホールの内部及び第３酸化膜上に形成された金属配線とを含むことを特徴とする相変化記憶素子。 - 前記相変化膜は、長軸方向に伸長したバー（ｂａｒ）形態で形成されることを特徴とする請求項１記載の相変化記憶素子。
- 前記下部電極及び上部電極は、ポリシリコン膜または金属膜より形成されることを特徴とする請求項１記載の相変化記憶素子。
- 半導体基板を提供するステップと、
前記半導体基板上に層間絶縁膜を形成するステップと、
前記層間絶縁膜内に複数のコンタクトプラグを形成するステップと、
前記コンタクトプラグを含んだ層間絶縁膜上に第１酸化膜、相変化膜、窒化膜、及び第２酸化膜を順次形成するステップと、
前記コンタクトプラグ及び層間絶縁膜を露出させるトレンチが形成されるように前記第２酸化膜、窒化膜、相変化膜、及び第１酸化膜をパターニングするステップと、
前記トレンチを埋め込むように露出したコンタクトプラグと層間絶縁膜、及び第２酸化膜上に導電膜を形成するステップと、
前記第２酸化膜が露出するように導電膜を研磨して各コンタクトプラグとコンタクトする複数の下部電極と、隣り合う下部電極間に配置される上部電極とを同時に形成するステップと、
前記第２酸化膜と下部電極及び上部電極を含んだ基板結果物上に第３酸化膜を形成するステップと、
前記第３酸化膜をエッチングして前記上部電極を露出させるコンタクトホールを形成するステップと、
前記第３酸化膜上に露出した上部電極とコンタクトする金属配線を形成するステップとを有することを特徴とする相変化記憶素子の製造方法。 - 前記下部電極及び上部電極は、ポリシリコン膜または金属膜より形成されることを特徴とする請求項４記載の相変化記憶素子の製造方法。
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