KR20060001049A - 상변환 기억 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 하부전극과 상변환막과의 접촉면적을 줄여 전류량을 감소시킬 수 있는 상변환 기억 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 하부패턴이 구비된 반도체 기판; 상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막; 상기 층간절연막 내에 형성된 콘택플러그; 상기 콘택플러그 상에 형성되며 상부에 베리어막을 구비한 하부전극; 상기 층간절연막 상에 상기 하부전극과 이격하여 형성되며 상부에 베리어막을 구비한 상부전극; 상기 하부전극과 상부전극 사이의 층간절연막 부분 상에 상기 하부전극 및 상부전극 모두와 접하도록 형성된 상변환막; 상기 하부전극 및 상부전극을 포함한 기판 결과물 상에 형성된 산화막; 상기 상부전극을 노출시키도록 형성된 콘택홀; 및 상기 상부전극과 콘택하도록 상기 콘택홀 내부 및 산화막 상에 형성된 금속배선을 포함하는 것을 특징으로 한다.
Description
도 1은 상변환 메모리 셀을 프로그램 및 소거시키는 방법을 설명하기 위한 도면.
도 2는 종래 상변환 메모리 셀을 설명하기 위한 도면.
도 3은 본 발명의 실시예에 따른 상변환 기억 소자를 설명하기 위한 단면도.
도 4a 내지 도 4e는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 반도체 기판 22 : 층간절연막
23 : 콘택플러그 24 : 하부전극
25 : 상부전극 26 : 베리어막
27 : 제1산화막 28 : 상변환막
29 : 제2산화막 30 : 콘택홀
31 : 금속막
본 발명은 상변환 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 하부전극과 상변화막과의 접촉면적을 줄여 전류량을 감소시킬 수 있는 상변환 기억 소자 및 그 제조방법에 관한 것이다.
최근, 전원이 차단되더라도 저장된 데이터가 소멸되지 않는 특징을 갖는 플래쉬 메모리 소자들이 채택되고 있다. 이러한 플래쉬 메로리 소자들은 채널 상에 차례로 적층된 터널산화막, 부유게이트, 게이트 층간 유전체막(Inter-Gate Dielectric Layer) 및 컨트롤 게이트 전극을 포함한다. 따라서, 상기 플래쉬 메모리 소자들의 신뢰성 및 프로그램 효율을 향상시키기 위해서는 터널산화막의 막질이 개선되어야 하고 셀의 커플링 비율이 증가되어야 한다.
또한, 플래쉬 메모리 소자들 대신에 새로운 비휘발성 메모리 소자들이 최근에 제안되었다. 예를 들면, 상변환 메모리(Phase-Change Memory) 소자들이며, 상변환에 따른 전기저항 차이를 이용하여 정보를 저장하고, 찰코젠나이드(Chalcogenide) 합금재료(Ge2Sb2Te5) 박막이 비정질 상태에서 결정질 상태로 상변환을 하여 결정질 상태일 때 저항 및 활성화 에너지가 낮아지고, 장거리 원자질서와 자유전자 밀도는 높아진다. 상기 상변환 기억 소자의 장점은 Soc(System On Chip)으로 제작하기 쉬우며, 차세대 메모리 반도체 중에서 생산가격이 낮은 편이다. 상기 상변환 기억 소자의 처리속도는 5ns로 매우 빠르며, 소비전력이 낮고 동작온도의 범위는 -196∼180℃로 넓은영역을 가지고 있다.
도 1은 상변환 메모리 셀을 프로그램 및 소거시키는 방법을 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 상기 상변환 박막을 용융온도(Melting Temperature : Tm)보다 높은 온도에서 제 1 동작(First Operation; T1)동안 가열한 후에 냉각시키면, 상기 상변환 박막은 비정질 상태(Amorphous State)로 변한다(A). 반면에, 상기 상변환 박막을 상기 용융온도(Tm)보다 낮고 결정화온도(Crystallization Temperature : Tc)보다 높은 온도에서 상기 제 1 동작(T1)보다 긴 제 2 동작(Second Operation : T2)동안 가열한 후에 냉각시키면, 상기 상변환 물질막은 결정상태(Crystalline State)로 변한다(B). 여기에서, 비정질 상태를 갖는 상변환 박막의 비저항은 결정질 상태를 갖는 상변환 박막의 비저항보다 높다.
따라서, 읽기(Read) 모드에서 상기 상변환 박막을 통하여 흐르는 전류를 감지(Detection)함으로써, 상기 상변환 메모리 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다. 상기 상변환 박막으로는 게르마늄(Ge), 스티비움(Stibium : Sb), 텔루리움(Tellurium : Te)을 함유하는 화합물막(Compound Material Layer; 이하 GST막이라 함)이 널리 사용된다.
도 2는 종래 상변환 메모리 셀을 설명하기 위한 도면이다.
도 2에 도시된 바와 같이, 종래 상변환 기억 소자는 하부전극(3)을 포함하는 반도체 기판(1) 상에 층간절연막(5)을 형성한다. 그 다음, 상기 층간 절연막(5)을 식각하여 소오스 영역들과 전기적으로 연결되는 콘택플러그(7)를 형성한 후에 콘택플러그(7)를 포함한 기판 결과물 상에 상변환막(9)을 형성한다. 이어서, 상기 상변 환막(9) 상에 상부전극(11)을 형성한다.
상기 상변환 메모리 셀을 프로그램하기 위해 전압을 인가하면, 상기 상변환막(9)과 콘택플러그(7) 사이의 계면에서 열이 발생하여 상변환막의 일부분(9a)이 비정질 상태로 변한다. 상기 상변환막(9)과 콘택플러그(7)의 가장자리(C)의 열은 주변의 층간절연막(7)으로 확산되어 상태변화에 필요한 온도가 되지 않을 수 있다. 이로 인해, 상기 상변환막을 비정질화시킬때 상기 가장자리의 상변환막(9)이 비정질화되지 않은 비정상적 영역이 생성될 수 있다.
또한, 상변화 메모리 소자의 읽기(Read) 및 쓰기(Write) 동작시 상기 하부전극과 상변환막의 접촉면적이 크기 때문에 상변화에 필요한 전류량이 증가하게 되고, 이로 인해 상변환 기억 소자의 속도에도 영향을 주게된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 하부전극과 상변환막과의 접촉면적을 줄여 전류량을 감소시킬 수 있는 상변환 기억 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 하부패턴이 구비된 반도체 기판; 상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막; 상기 층간절연막 내에 형성된 콘택플러그; 상기 콘택플러그 상에 형성되며 상부에 베리어막을 구비한 하부전극; 상기 층간절연막 상에 상기 하부전극과 이격하여 형성되며 상부에 베리어막을 구비한 상부전극; 상기 하부전극과 상부전극 사이의 층간절연막 부분 상에 상 기 하부전극 및 상부전극 모두와 접하도록 형성된 상변환막; 상기 하부전극 및 상부전극을 포함한 기판 결과물 상에 형성된 산화막; 상기 상부전극을 노출시키도록 형성된 콘택홀; 및 상기 상부전극과 콘택하도록 상기 콘택홀 내부 및 산화막 상에 형성된 금속배선을 포함하는 것을 특징으로 한다.
여기에서, 상기 하부전극 및 상부전극은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 한다.
상기 상부전극과 인접하지 않는 베리어막을 포함한 하부전극 측면에 형성된 산화막을 더 포함하는 것을 특징으로 한다.
상기 제2산화막은 SOG, PSG, TEOS, BPSG, USG, HLD 및 HDP 산화막으로 구성되는 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 한다.
또한, 본 발명은 하부패턴을 구비한 반도체 기판을 제공하는 단계; 상기 하부패턴을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계; 상기 층간절연막 내에 콘택플러그를 형성하는 단계; 상기 콘택플러그를 포함한 층간절연막 상에 도전막과 베리어막을 차례로 형성하는 단계; 상기 베리어막과 도전막을 패터닝하여 상기 콘택플러그 상에 하부전극을 형성함과 아울러 상기 하부전극과 이격 배치되는 상부전극을 동시에 형성하는 단계; 상기 하부전극과 상부전극을 포함한 층간절연막 상에 제1산화막을 형성하는 단계; 상기 베리어막이 노출되도록 제1산화막을 연마하는 단계; 상기 하부전극과 상부전극 사이의 제1산화막을 부분을 제거하는 단계; 상기 제1산화막이 제거된 부분에 상기 하부전극 및 상부전극과 모두 접하도록 상변환막을 형성하는 단계; 상기 단계까지의 기판 결과물 상에 제2산화막을 형성하는 단 계; 상기 상부전극 상부의 제2산화막 및 베리어막을 식각하여 상부전극을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 매립하도록 상기 제2산화막 상에 금속막을 형성하는 단계; 및 상기 금속막을 식각하여 상부전극과 콘택되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 하부전극 및 상부전극은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 한다.
상기 제2산화막은 SOG, PSG, TEOS, BPSG, USG, HLD 및 HDP 산화막으로 구성되는 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 3은 본 발명의 실시예에 따른 상변환 기억 소자를 설명하기 위한 단면도이다.
도 3에 도시된 바와 같이, 본 발명의 상변환 기억 소자는 하부패턴(미도시)을 포함하는 반도체 기판(21) 상에 하부패턴을 덮도록 층간절연막(22)이 형성된다. 상기 층간절연막(22) 내에 콘택플러그(23)가 형성되며, 상기 콘택플러그(23) 상에 상부에 베리어막(26)을 구비한 하부전극(24)이 형성된다. 상기 층간절연막(22) 상에 상기 하부전극(24)과 이격하여 상부에 베리어막(26)을 구비한 상부전극(25)이 형성된다. 상기 상부전극(25)과 인접하지 않은 베리어막(26)을 포함한 하부전극(24) 측면에 제1산화막(27)이 형성된다. 상기 하부전극(24)과 상부전극(25) 사이의 층간절연막(22) 부분 상에 상기 하부전극(24) 및 상부전극(25) 모두와 접하도록 상변환막(28)이 형성된다. 상기 하부전극(24) 및 상부전극(25)을 포함한 기판 결과물 상에 제2산화막(29)이 형성된다. 상기 상부전극(25)을 노출시키도록 콘택홀(30)이 형성되며, 상기 상부전극(25)과 콘택하도록 상기 콘택홀(30) 내부 및 제2산화막(29) 상에 금속막(31)이 형성된다.
또한, 상기 하부전극(24) 및 상부전극(25)은 폴리실리콘막 또는 금속막으로 형성하는 것이 바람직하다. 상기 제2산화막(29)은 SOG, PSG, TEOS, BPSG, USG, HLD 및 HDP 산화막으로 구성되는 그룹으로부터 선택된 어느 하나로 이루어지는 것이 바람직하다.
상기 상변화 메모리 소자의 읽기(Read) 및 쓰기(Write) 동작시 상기 상변환막(28)의 접촉면에서 열이 발생하면 상기 상변화막의 상태가 비정질 상태 또는 결정질 상태로 변한다. 본 발명의 상변환 기억 소자는 콘태플러그(23) 상에 형성되는 하부전극(24)과 층간절연막(22) 상에 하부전극(24)과 이격하여 형성되는 상부전극(25)이 얇게 형성됨으로써 하부전극(24) 및 상부전극(25)이 상변환막(28)과의 접촉면적(D)이 작기 때문에 상변화에 필요한 전류를 감소시킬 수 있으므로, 상변환 기억 소자의 속도를 향상시킬 수 있다.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도이다.
도 4a에 도시된 바와 같이, 하부패턴(미도시)을 구비한 반도체 기판(21) 상에 하부패턴을 덮도록 제1층간절연막(22)을 형성한다. 그 다음, 상기 제1층간절연 막(22)을 식각하여 콘택플러그(23)를 형성한다.
도 4b에 도시된 바와 같이, 상기 콘택플러그(23)를 포함한 층간절연막(22) 상에 도전막과 베리어막(26)을 차례로 형성한다. 이어서, 상기 베리어막926)과 도전막을 패터닝하여 상기 콘택플러그(23) 상에 하부전극(24)을 형성하고, 상기 하부전극(24)과 이격 배치되는 상부전극(25)을 동시에 형성한다. 여기에서, 상기 하부전극(24) 및 상부전극(25)는 폴리실리콘막 또는 금속막으로 형성한다.
도 4c에 도시된 바와 같이, 상기 하부전극(24)과 상부전극(25)을 포함한 층간절연막 상에 제1산화막(27)을 형성한다. 그 다음, 상기 베리어막(26)이 노출되도록 제1산화막(27) 표면을 CMP한다.
도 4d에 도시된 바와 같이, 상기 제1산화막(27)이 제거된 층간절연막(22) 부분 상에 상기 하부전극(24)과 상부전극(25)과 모두 접하도록 상변환막(28)을 형성한다. 이어서, 상기 상기 베리어막(26)이 노출되도록 상변환막(28) 표면을 CMP한다.
도 4e에 도시된 바와 같이, 상기 제1산화막(27)과 베리어막(26) 및 상변환막(28)을 포함한 기판 결과물 상에 제2산화막(29)을 형성한다. 이때, 상기 제2산화막(29)은 SOG, PSG, TEOS, BPSG, USG, HLD 및 HDP 산화막으로 구성되는 그룹으로부터 선택된 어느 하나로 형성된다. 그 다음, 상기 상부전극(25) 상부의 제2산화막(29) 및 베리어막(26)을 식각하여 상부전극(25)을 노출시키는 콘택홀(30)을 형성한다.
도 4f에 도시된 바와 같이, 상기 콘택홀(30)을 매립하도록 상기 제2산화막(29) 상에 금속막(31)을 형성한다. 이어서, 도면에 도시되지 않았으나, 상기 금속막(31)을 식각하여 상부전극(25)과 콘택되는 금속배선을 형성한다.
전술한 바와 같이, 본 발명은 상변환 기억 소자 제조시 층간절연막 상에 하부전극과 상부전극의 두께가 얇게 형성됨으로써 하부전극 및 상부전극이 상변환막과의 접촉면적이 작아지므로, 상변화에 필요한 전류를 감소시킬 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 상변화막의 상변화가 용이하게 일어나도록 하기 위해 층간절연막 상에 하부전극과 상부전극의 두께가 얇게 형성됨으로써 하부전극 및 상부전극이 상변환막과의 접촉면적이 작아지므로, 상변화에 필요한 전류를 감소시킬 수 있다.
따라서, 상변환에 필요한 전류량을 감소시킴으로써 상변환 기억 소자의 속도를 향상시킬 수 있다.
Claims (7)
- 하부패턴이 구비된 반도체 기판;상기 하부패턴을 덮도록 반도체 기판 상에 형성된 층간절연막;상기 층간절연막 내에 형성된 콘택플러그;상기 콘택플러그 상에 형성되며 상부에 베리어막을 구비한 하부전극;상기 층간절연막 상에 상기 하부전극과 이격하여 형성되며 상부에 베리어막을 구비한 상부전극;상기 하부전극과 상부전극 사이의 층간절연막 부분 상에 상기 하부전극 및 상부전극 모두와 접하도록 형성된 상변환막;상기 하부전극 및 상부전극을 포함한 기판 결과물 상에 형성된 산화막;상기 상부전극을 노출시키도록 형성된 콘택홀; 및상기 상부전극과 콘택하도록 상기 콘택홀 내부 및 산화막 상에 형성된 금속배선을 포함하는 것을 특징으로 하는 상변환 기억 소자.
- 제 1 항에 있어서, 상기 하부전극 및 상부전극은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 하는 상변환 기억 소자.
- 제 1 항에 있어서, 상기 상부전극과 인접하지 않는 베리어막을 포함한 하부전극 측면에 형성된 산화막을 더 포함하는 것을 특징으로 하는 상변환 기억 소자.
- 제 1 항에 있어서, 상기 제2산화막은 SOG, PSG, TEOS, BPSG, USG, HLD 및 HDP 산화막으로 구성되는 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 상변환 기억 소자.
- 하부패턴을 구비한 반도체 기판을 제공하는 단계;상기 하부패턴을 덮도록 반도체 기판 상에 층간절연막을 형성하는 단계;상기 층간절연막 내에 콘택플러그를 형성하는 단계;상기 콘택플러그를 포함한 층간절연막 상에 도전막과 베리어막을 차례로 형성하는 단계;상기 베리어막과 도전막을 패터닝하여 상기 콘택플러그 상에 하부전극을 형성함과 아울러 상기 하부전극과 이격 배치되는 상부전극을 동시에 형성하는 단계;상기 하부전극과 상부전극을 포함한 층간절연막 상에 제1산화막을 형성하는 단계;상기 베리어막이 노출되도록 제1산화막을 연마하는 단계;상기 하부전극과 상부전극 사이의 제1산화막을 부분을 제거하는 단계;상기 제1산화막이 제거된 부분에 상기 하부전극 및 상부전극과 모두 접하도록 상변환막을 형성하는 단계;상기 단계까지의 기판 결과물 상에 제2산화막을 형성하는 단계;상기 상부전극 상부의 제2산화막 및 베리어막을 식각하여 상부전극을 노출시 키는 콘택홀을 형성하는 단계;상기 콘택홀을 매립하도록 상기 제2산화막 상에 금속막을 형성하는 단계; 및상기 금속막을 식각하여 상부전극과 콘택되는 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 제 5 항에 있어서, 상기 하부전극 및 상부전극은 폴리실리콘막 또는 금속막으로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
- 제 5 항에 있어서, 상기 제2산화막은 SOG, PSG, TEOS, BPSG, USG, HLD 및 HDP 산화막으로 구성되는 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
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|---|---|---|---|
| KR1020040050066A KR20060001049A (ko) | 2004-06-30 | 2004-06-30 | 상변환 기억 소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040050066A KR20060001049A (ko) | 2004-06-30 | 2004-06-30 | 상변환 기억 소자 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20060001049A true KR20060001049A (ko) | 2006-01-06 |
Family
ID=37104248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040050066A KR20060001049A (ko) | 2004-06-30 | 2004-06-30 | 상변환 기억 소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20060001049A (ko) |
-
2004
- 2004-06-30 KR KR1020040050066A patent/KR20060001049A/ko not_active Application Discontinuation
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