CN106298481A - 相变存储器及其形成方法 - Google Patents

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CN106298481A CN201510271594.4A CN201510271594A CN106298481A CN 106298481 A CN106298481 A CN 106298481A CN 201510271594 A CN201510271594 A CN 201510271594A CN 106298481 A CN106298481 A CN 106298481A
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Abstract

一种相变存储器及其形成方法，其中，所述相变存储器包括：基底，位于所述基底内的导电结构，所述导电结构表面与基底表面齐平；位于所述基底表面的绝缘层；位于所述绝缘层内的底部电极和相变层，所述底部电极位于所述基底表面并与导电结构电连接，且为厚度与长度间比值小于等于1:3的刀片状，所述相变层位于所述底部电极表面。由于底部电极呈刀片状，其与相变层的接触面积小，对相变层加热时速度快，且散热少，相变存储器的运行速度快，且功耗低。

Description

相变存储器及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种相变存储器及其形成方法。
背景技术
相变存储器(Phase Change Random Access Memory，PCRAM)技术是基于S.R.Ovshinsky在20世纪60年代末提出相变薄膜可以应用于相变存储介质的构想建立起来的。作为一种新兴的非易失性存储技术，相变存储器在读写速度、读写次数、数据保持时间、单元面积、多值实现等诸多方面对快闪存储器都具有较大的优越性，已成为目前非易失性存储器技术研究的焦点。
在相变存储器中，为了选择相变存储器的不同存储单元，每一个相变存储单元都必须包含一个接口控制设备，该设备可以是晶体管或二极管。请参考图1，以二极管控制开关的相变存储器为例进行示范性说明。每一位线104与字线105投影相交位置存在一选通二极管103，用于控制数据存储，其与相变电阻102垂直相连。其中，所述相变电阻102的另一端与位线104相连，所述选通二极管103的另一端与字线105相连。可以通过施加不同的电压来选择特定的存储单元，由于每个相变存储器单元包含了一系列的相变材料，通过改变当前脉冲的振幅和持续时间来加热相变材料，使相变材料在非晶态和晶态之间相互转化，改变存储器的阻抗，即可完成相应的写入/读取操作。
随着工艺节点的进一步增加，现有技术的相变存储器读取过程功耗较大，运行速度较慢，其性能有待进一步提高。
发明内容
本发明解决的问题是提供一种运行速度快，功耗低的相变存储器及其形成方法。
为解决上述问题，本发明提供一种相变存储器的形成方法，包括：提供基底，所述基底内形成有导电结构，所述导电结构表面与基底表面齐平；形成位于所述基底表面的第一绝缘层，以及贯穿所述第一绝缘层厚度的第一沟槽，且所述第一沟槽暴露出相邻两个导电结构；形成覆盖所述第一沟槽的底部和侧壁的导电层；形成覆盖所述导电层的第二绝缘层，所述第二绝缘层填充满所述第一沟槽；形成覆盖所述第二绝缘层表面的第一光刻胶层，第一光刻胶层具有第一开口，所述第一开口位于第一沟槽上方所在区域，且所述第一开口的尺寸小于第一沟槽的尺寸；以所述第一光刻胶层为掩膜，沿第一开口向下刻蚀第二绝缘层、导电层直至暴露出层间介质层，形成第二沟槽和中间导电层；形成中间导电层后，去除所述第一光刻胶层，向所述第二沟槽内填充第三绝缘层，所述第三绝缘层表面高于中间导电层表面；去除部分厚度的第三绝缘层、第二绝缘层和中间导电层，直至暴露出第一绝缘层表面，形成底部电极，所述底部电极为厚度与长度比值小于等于1:3的刀片状；形成位于所述第三绝缘层表面的第四绝缘层，形成贯穿所述第四绝缘层的第三沟槽，所述第三沟槽沿列方向排列，并暴露出底部电极；形成位于所述第三沟槽内的相变层。
可选的，所述基底包括选通晶体管阵列和覆盖所述选通晶体管阵列表面的层间介质层，其中，所述选通晶体管阵列包括导体衬底、位于半导体衬底上的阱区；贯穿所述阱区并贯穿部分厚度的半导体衬底的深沟槽，所述深沟槽沿行方向排列；贯穿所述阱区的浅沟槽，所述浅沟槽沿列方向排列；所述深沟槽与浅沟槽垂直相交，且所述深沟槽与浅沟槽内均填充有绝缘材质，并且所述深沟槽与浅沟槽限定的区域对应于存储单元。
可选的，所述导电结构贯穿层间介质层厚度，所述第一沟槽沿行方向排列，所述第一开口在列方向上的尺寸小于第一沟槽在列方向上的尺寸。
可选的，所述第一开口在列方向上的尺寸小于第一沟槽在列方向上的尺寸与两倍导电层的厚度的差值。
可选的，所述深沟槽底部填充有未掺杂的多晶硅，顶部填充有氧化硅。
可选的，所述选通晶体管阵列中的晶体管为二极管、双极结型晶体管或金属-氧化物半导体场效应晶体管。
可选的，所述导电层的形成工艺为原子层沉积工艺、有机金属化学气相沉积工艺或物理气相沉积工艺。
可选的，所述导电层的材料为TiN、TiSiN、TaN、Ta、TiAlN或TaSiN。
可选的，所述导电层的厚度为30埃-150埃，所述导电层的长度为70埃-1000埃。
可选的，还包括：在形成第二绝缘层之前，形成覆盖所述导电层的刻蚀阻挡层。
可选的，去除部分厚度的第三绝缘层、第二绝缘层和中间导电层后，还包括：形成覆盖底部电极、第二绝缘层和第三绝缘层的第一保护层，后续形成第三沟槽时再刻蚀第三沟槽底部的部分保护层以暴露出部分底部电极。
可选的，所述第一保护层的材料为氧化硅，其厚度为100埃-300埃。
可选的，所述第三沟槽侧壁倾斜，与底部电极表面形成70°-80°的夹角。
可选的，形成第三沟槽过程包括：先干法去除部分厚度的第三绝缘层，随后采用湿法刻蚀去除剩余厚度的第三绝缘层，且采用湿法刻蚀去除的第三绝缘层的厚度大于等于40埃。
可选的，所述相变层为化合物或复合物。
可选的，当相变层为化合物时，其材料为Ge2Sb2Te5或TiSbTe；当相变层234为复合物时，所述相变层由Ga和Sb；In和Sb；In和Se；Sb和Te；Ge和Te；Ge、Sb和Te；In、Sb和Te；Ga、Se和Te；Sn、Sb和Te；In、Sb和Ge；Ag、In、Sb和Te；或者Ge、Sn、Sb和Te复合而成。
可选的，还包括：向所述相变层中掺杂In、Ge、Sb、Te、Ga、Sn、Si、Ti中的一种或多种原子。
可选的，在形成相变层之前，还包括：采用低温氧化工艺对第三沟槽的侧壁修复，所述低温氧化工艺的温度为150℃-300℃。
可选的，还包括：形成覆盖相变层侧壁和表面的第二保护层。
相应的，还提供了一种采用上述方法形成的相变存储器，包括：基底，位于所述基底内的导电结构，所述导电结构表面与基底表面齐平；位于所述基底表面的绝缘层；位于所述绝缘层内的底部电极和相变层，所述底部电极位于所述基底表面并与导电结构电连接，且为厚度与长度比值小于等于1:3的刀片状，所述相变层位于所述底部电极表面。
与现有技术相比，本发明的技术方案具有以下优点：
形成暴露出相邻两个导电结构的第一沟槽，用作后续形成底部电极的导电层在第一沟槽沉积形成，后续通过刻蚀工艺形成刀片状的底部电极。不仅可以形成质量较好的底部电极，且一次至少可以形成两个底部电极，效率高。所述刀片状的底部电极与相变层间的接触面积小，对相变层加热时速度快，且散热少。因此，可以有效提高相变存储器的运行速度并降低其功耗。
进一步，所述基底包括选通晶体管阵列，在所述选通晶体管阵列表面形成相变存储器，可以通过施加不同的电压来选择特定的存储单元，快速实现相变材料在非晶态和晶态之间相互转化，完成相应的写入/读取操作的速度快。
进一步，所述第三沟槽侧壁倾斜，与底部电极表面形成70°-80°的夹角，因而后续形成的相变层侧壁与底部电极表面呈70°-80°的夹角，降低了相变层在加热过程中的热损失，提高加热速度，使其快速发生相变，从而进一步提高运行速度，降低功耗。
更进一步，向所述相变层中掺杂In、Ge、Sb、Te、Ga、Sn、Si、Ti中的一种或多种原子，热损失小，有助于进一步提高相变层的性能，提高其发生相变的速度，提高相变存储器的运行速度。
附图说明
图1是现有技术相变存储器的电路示意图；
图2是本发明实施例的选通晶体管阵列的俯视结构示意图；
图3-26为是本发明实施例的在上述选通晶体管阵列表面形成相变存储结构的剖面结构示意图。
具体实施方式
正如背景技术所述，现有技术的相变存储器的读取过程功耗高、运行速度慢，其性能有待进一步优化。
针对上述问题，本发明的实施例中对相变存储单元中底部电极与相变层相接触区域的形状进行了优化，将底部电极设计成刀片状，以提高相变存储器的运行速度并降低功耗。其形成步骤包括：
提供基底，所述基底内形成有导电结构，所述导电结构表面与基底表面齐平；
形成位于所述基底表面的第一绝缘层，以及贯穿所述第一绝缘层厚度的第一沟槽，且所述第一沟槽暴露出相邻两个导电结构；
形成覆盖所述第一沟槽的底部和侧壁的导电层；
形成覆盖所述导电层的第二绝缘层，所述第二绝缘层填充满所述第一沟槽；
形成覆盖所述第二绝缘层表面的第一光刻胶层，第一光刻胶层具有第一开口，所述第一开口位于第一沟槽上方所在区域，且所述第一开口的尺寸小于第一沟槽的尺寸；
以所述第一光刻胶层为掩膜，沿第一开口向下刻蚀第二绝缘层、导电层直至暴露出层间介质层，形成第二沟槽和中间导电层；
形成中间导电层后，去除所述第一光刻胶层，向所述第二沟槽内填充第三绝缘层，所述第三绝缘层表面高于中间导电层表面；
去除部分厚度的第三绝缘层、第二绝缘层和中间导电层，直至暴露出第一绝缘层表面，形成底部电极，所述底部电极为厚度与长度间比值小于等于1:3的刀片状；
形成位于所述第三绝缘层表面的第四绝缘层，形成贯穿所述第四绝缘层的第三沟槽，所述第三沟槽沿列方向排列，并暴露出底部电极；
形成位于所述第三沟槽内的相变层。
进一步的，本申请中还将相变层侧壁与底部电极表面间的角度设计成特殊角度，以降低相变层在加热过程中的热损失，提高加热速度，使其快速发生相变，从而进一步提高运行速度，降低功耗。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
需要说明的是，在以下具体实施例中，以基底包括选通晶体管阵列和覆盖所述选通晶体管阵列表面的层间介质层为例予以示范性说明。
请结合参考图2至图5，提供选通晶体管阵列200。
其中，图2为本发明一实施例中的选通晶体管阵列的俯视结构图；图3是选通晶体管阵列的核心区域沿图2中的X-X’的剖面结构示意图；图4是选通晶体管阵列的核心区域沿图2中的Y-Y’的剖面结构示意图；图5是选通晶体管阵列的外围电路区域沿图2中的Z-Z’的剖面结构示意图。
需要说明的是，为便于理解本发明，图2中仅示出了深沟槽213、浅沟槽214和导电插塞，其余结构并未示出。
所述选通晶体管阵列包括：半导体衬底210、位于半导体衬底210上的阱区211；贯穿所述阱区211并贯穿部分厚度的半导体衬底210的深沟槽213，所述深沟槽213沿行方向排列；贯穿所述阱区211的浅沟槽214，所述浅沟槽214沿列方向排列；所述深沟槽213与浅沟槽214垂直相交，且所述深沟槽213与浅沟槽214内均填充有绝缘材质216，并且所述深沟槽213与浅沟槽214限定的区域对应于存储单元。
其中，所述半导体衬底210包括底层2101和位于其表面的导线层2102；所述阱区211包括N型轻掺杂区2111和覆盖其表面的P型重掺杂区2112，所述N型轻掺杂区2111和P型重掺杂区构成PN结，以形成多个二极管，组成二极管阵列；所述深沟槽213内填充有绝缘材料例如氧化硅或未掺杂的多晶硅以隔离相邻的选通晶体管。本发明的实施例中，所述深沟槽213底部填充有未掺杂的多晶硅2131，顶部填充有氧化硅2132，相比于全部填充氧化硅的方案，填充效果好，避免形成孔隙，隔离效果好。所述深沟槽213和浅沟槽214的形成过程和工艺为本领域技术人员所熟知，在此不再赘述。
本发明的实施例中，为了修复形成深沟槽213时对半导体衬底210和阱区211造成的损伤，还包括：氧化所述深沟槽213的底部和侧壁，形成覆盖深沟槽213底部和侧壁的第一修复层212。所述修复层212的形成工艺为热氧化工艺，其材料为氧化硅。同理，所述浅沟槽214的底部和侧壁还形成有第二修复层215，所述第二修复层215的形成工艺为热氧化工艺，其材料为氧化硅。
需要说明的是，在本发明的其他实施例中，也可以不形成所述第一修复层212和第二修复层215，或者仅形成两者中的一种。
请继续参考图3至图5，形成覆盖所述选通晶体管阵列表面的层间介质层216，以及贯穿所述层间介质层216厚度的导电结构。
所述层间介质层216用于隔离其内部的导电结构，并用于隔离存储阵列的存储单元和后续形成的相变单元。所述层间介质层216的材料为氧化硅、氮氧化硅等绝缘材料，其形成工艺为沉积工艺，例如化学或物理气相沉积工艺。
所述导电结构用于电连接选通单元和相变单元，或者用于电连接选通单元和后续形成的金属互连线。所述导电结构为导电插塞、导电孔、晶体管或其他结构。在本发明的实施例中，与选通晶体管阵列的核心区域相对应处的导电结构为导电插塞217，其材料为钨，与选通晶体管阵列的外围电路区域相对应处的导电结构为晶体管218或导电插塞217。
需要说明的是，本发明的实施例中，所述导电插塞217的底部和侧壁还形成有第三修复层2171。在本发明的其他实施例中，也可以不形成所述第三修复层2171。
需要说明的是，本发明的其他实施例中，所述选通晶体管阵列中的晶体管除了可以是二极管外，还可以是双极结型晶体管(BJT)或金属-氧化物半导体场效应晶体管(MOSFET)等其他晶体管。
请继续参考图3至图5，形成位于所述层间介质层216表面的第一绝缘层220以及贯穿所述第一绝缘层220厚度的第一沟槽221，所述第一沟槽221沿行方向排列，并暴露出相邻两个导电结构。
所述第一绝缘层220用于作为后续形成导电层的支撑，且在后续隔离相邻的底部电极。所述第一绝缘层220的形成工艺为沉积工艺，例如物理或化学气相沉积工艺。所述第一绝缘层220可以为单层或多层堆叠结构，例如所述第一绝缘层220可以由氧化硅、氮氧化硅或氮化硅中的一种或多种材料堆叠而成。
所述第一沟槽221用于定义出导电层的位置，以利于后续形成底部电极。所述第一沟槽221的形成工艺为刻蚀工艺，例如干法刻蚀工艺或湿法刻蚀工艺。本发明的实施例中，为更好的沉积导电层，所述第一沟槽221暴露出相邻的两个导电结构，后续可以在同一步骤中形成至少两个质量良好的底部电极，有利于优化工艺，提高效率。
请参考图6至图8，其中图6为在图3的基础上进一步形成相变存储器的过程的剖面结构示意图；图7为图6沿A-A’的剖面结构示意图，也是在图4的基础上进一步形成相变存储器的过程的剖面结构示意图；图8为在图5的基础上进一步形成相变存储器的过程的剖面结构示意图。
形成覆盖所述第一沟槽221(如图3所示)的底部和侧壁的导电层222；形成覆盖所述导电层222的第二绝缘层224，所述第二绝缘层224填充满所述第一沟槽221。
其中，所述导电层222用于后续形成底部电极。所述导电层222的形成工艺为沉积工艺，例如原子层沉积(ALD)工艺、有机金属化学气相沉积(MOCVD)工艺或物理气相沉积(PVD)工艺。所述导电层222的材料为导电材料，例如TiN、TiSiN、TaN、Ta、TiAlN或TaSiN。本发明的实施例中，所述导电层222的材料为TiN，其形成工艺为原子层沉积工艺。
为形成刀片状的底部电极，所述导电层222的厚度以30埃-150埃为宜。其理由在于，该厚度下，沉积形成的导电层222的均匀性最好，后续形成的底部电极的质量最好，并且有助于形成刀片状的底部电极。本发明的实施例中，所述导电层222的厚度为100埃。
所述第二绝缘层224后续用于隔离相邻的底部电极。所述第二绝缘层224的形成工艺为沉积工艺，例如物理或化学气相沉积工艺。所述第二绝缘层224的材料为氮化硅、氮氧化硅或氧化硅等绝缘材料。本发明的实施例中，所述第二绝缘层224的材料为氮化硅。
本发明的实施例中，为了保护待形成底部电极的部分导电层222不受损伤，还包括：在形成第二绝缘层224之前，形成覆盖所述导电层222的刻蚀阻挡层223。所述刻蚀阻挡层223的形成工艺为沉积工艺，例如物理或化学气相沉积工艺，所述刻蚀阻挡层223的厚度为100埃-300埃，以更好的保护待形成底部电极的部分导电层222。本发明的实施例中，所述刻蚀阻挡层223的材料为氮化硅(SiN)，其厚度为200埃。
进一步参考图6至图8，形成覆盖所述第二绝缘层224表面的第一光刻胶层226，第一光刻胶层226具有第一开口227，所述第一开口227位于第一沟槽221(如图3所示)上方所在区域，且所述第一开口227在列方向上的尺寸W1列小于第一沟槽221在列方向上的尺寸W2。
所述第一开口227用于后续定义出底部电极的形状、大小和位置。所述第一开口227沿行方向和列方向均有分布。为在后续刻蚀工艺中保证形成的底部电极的质量，所述第一开口227在列方向上的尺寸W1小于第一沟槽221在列方向上的尺寸W2与两倍导电层222的厚度h1的差值，即W1＜W2-2h1。本发明的实施例中，由于还形成有刻蚀阻挡层223，优选方案是所述第一开口227在列方向上的尺寸W1小于第一沟槽221在列方向上的尺寸W2与两倍导电层222的厚度h1和两倍刻蚀阻挡层223的厚度h2的差值，即W1＜W2-2h1-2h2，只有这样，后续刻蚀工艺才不会损伤位于第一沟槽221侧壁的导电层222和刻蚀阻挡层223。
本发明的实施例中，在行方向(如图7所示的剖面)上，相邻的两个第一开口227之间的距离为70埃-1000埃，以在后续形成对应长度的底部电极。
本发明的实施例中，为更好的曝光、显影形成所述第一光刻胶层226，其底部还形成有抗反射层(BARC)225。
需要说明的是，在本发明的其他实施例中，也可以不形成所述抗反射层(BARC)225，在此不再赘述。
请参考图9至11，其中图9为在图6的基础上进一步形成相变存储器的过程的剖面结构示意图；图10为在图7的基础上进一步形成相变存储器的过程的剖面结构示意图；图11为在图8的基础上进一步形成相变存储器的过程的剖面结构示意图。
以所述第一光刻胶层226为掩膜，沿第一开口227(如6所示)向下刻蚀第二绝缘层224、导电层222直至暴露出层间介质层216，形成第二沟槽228和中间导电层222a。
所述中间导电层222a由导电层222刻蚀后形成，用于后续形成刀片状的底部电极，提高驱动电流。所述中间导电层222a的厚度为30埃-150埃。本发明的实施例中，上述刻蚀过程还刻蚀了部分厚度的层间介质层216。
需要说明的是，在本发明的实施例中，由于还形成有刻蚀阻挡层223、抗反射层225，在刻蚀形成中间导电层222a的过程中，还对抗反射层225、刻蚀阻挡层223进行了刻蚀。
请结合参考图12至14，其中图12为在图9的基础上进一步形成相变存储器的过程的剖面结构示意图；图13为在图10的基础上进一步形成相变存储器的过程的剖面结构示意图；图14为在图11的基础上进一步形成相变存储器的过程的剖面结构示意图。
形成中间导电层222a后，去除所述第一光刻胶层226(如图9所示)，向所述第二沟槽228(如图10所示)内填充第三绝缘层230，所述第三绝缘层230表面高于中间导电层222a表面。
去除所述第一光刻胶层226的工艺为刻蚀工艺、化学机械抛光工艺或者灰化去除工艺。本发明的实施例中，去除所述第一光刻胶层226的步骤在形成中间导电层222a后，形成第三绝缘层230前执行。并且，还包括：去除所述抗反射层(BARC)225(如图6所示)。
所述第三绝缘层230用于后续和第二绝缘层224一起，隔离后续形成的底部电极，以提高形成的相变存储器的性能。所述第三绝缘层230的形成工艺为沉积工艺，例如化学气相沉积工艺。所述第三绝缘层230的材料为氧化硅、氮化硅或氮氧化硅。本发明的实施例中，所述第三绝缘层230的材料为氮化硅。
请结合参考图15至17，其中图15为在图12的基础上进一步形成相变存储器的过程的剖面结构示意图；图16为在图13的基础上进一步形成相变存储器的过程的剖面结构示意图；图17为在图14的基础上进一步形成相变存储器的过程的剖面结构示意图。
去除部分厚度的第三绝缘层230、第二绝缘层224和中间导电层222a(如图12所示)，直至暴露出第一绝缘层220表面，形成底部电极222b。
去除部分厚度的第三绝缘层230、第二绝缘层224和中间导电层222a采用的工艺为刻蚀工艺或者平坦化工艺，例如化学机械抛光工艺。所述底部电极222b由中间导电层222a经上述去除步骤后形成，其位于导电插塞217和层间介质层216表面，并覆盖第一沟槽侧壁的第一绝缘层220表面。所述底部电极222b的厚度H为30埃-150埃，其长度L为70埃-1000埃，上述底部电极222b的形状为刀片状。
需要说明的是，如图15和16所示，定义底部电极222b的厚度H和其长度L之间的比值小于等于1:3时的形状为刀片状。本发明的实例中，所述底部电极222b的厚度H为100埃，其长度L为700埃，其厚度H与其长度L之间的比值为1:7，该刀片状的底部电极与相变层的接触面积小，加热速度快且热损失少，可有效提高后续形成的相变存储器的运行速度，并降低功耗。
需要说明的是，本发明的实施例中，去除部分厚度的第三绝缘层230、第二绝缘层224和中间导电层222a后，为修复该步骤对剩余的层造成的伤害，并保护形成的底部电极222b，还包括：形成覆盖底部电极222b、刻蚀阻挡层223、第二绝缘层224和第三绝缘层230的第一保护层231。所述第一保护层231的材料为氧化硅，其厚度为100埃-300埃。本发明的实施例中，所述第一保护层231的厚度为150埃。
请结合参考图18至20，其中图18为在图15的基础上进一步形成相变存储器的过程的剖面结构示意图；图19为在图16的基础上进一步形成相变存储器的过程的剖面结构示意图；图20为在图17的基础上进一步形成相变存储器的过程的剖面结构示意图。
形成位于所述第三绝缘层230表面的第四绝缘层232和贯穿所述第四绝缘层232的第三沟槽233，所述第三沟槽233沿列方向排列，并暴露出底部电极222b。
所述第四绝缘层232用于后续隔离相邻的相变材料。所述第四绝缘层232的形成工艺为沉积工艺，例如化学气相沉积工艺。所述第四绝缘层232的材料为绝缘材料，如氮化硅、氮氧化硅、氧化硅等。本发明的实施例中，为使其底部的第一保护层231能更好的保护底部电极，且在刻蚀形成第三沟槽233的过程中起到刻蚀停止的作用，所述第四绝缘层232的材料为氮化硅。
所述第四绝缘层232的厚度为400埃-600埃，以在后续填充相应厚度的相变材料。本发明的实施例中，所述第四绝缘层232的厚度为500埃。
所述第三沟槽233用于后续填充相变材料形成相变层。所述第三沟槽233位于底部电极222b上方，定义出相变层的位置、大小和形状。所述第三沟槽233侧壁(图19所示)倾斜，与底部电极222b表面形成70°-80°的夹角，以利于后续形成的相变层与底部电极222b表面也保持上述夹角，以利于形成运行速度快、功耗低的相变存储器。本发明的实施例中，所述第三沟槽233侧壁与底部电极222b表面的夹角为76°。
本发明的实施例中，由于还形成有第一保护层231，因此形成第三沟槽233的过程中还对第一保护层231进行了刻蚀。
并且，为避免刻蚀形成第三沟槽233的过程中损伤底部电极222b，所述第三沟槽233的形成步骤包括：采用干法刻蚀工艺刻蚀所述第三绝缘层230和部分厚度的第一保护层231，随后采用湿法刻蚀工艺去除剩余厚度的第一保护层231。为更好的保护底部电极222b，采用湿法刻蚀工艺去除的第一保护层231的厚度大于等于40埃。本发明的实施例中，用湿法刻蚀工艺去除的第一保护层231的厚度为50埃。
需要说明的是，本发明的其他实施例中，若前述步骤中未形成第一保护层231，则先干法去除部分厚度的第三绝缘层230，随后采用湿法刻蚀去除剩余厚度的第三绝缘层230，且采用湿法刻蚀去除的第三绝缘层230的厚度大于等于40埃。
需要说明的是，除了通过检测剩余待刻蚀层的厚度来控制干法刻蚀工艺外，还可以通过工艺条件计算干法刻蚀的时间，对剩余待刻蚀层的厚度进行预估来控制干法刻蚀工艺，在此不再赘述。
请结合参考图21至23，其中图21为在图18的基础上进一步形成相变存储器的过程的剖面结构示意图；图22为在图19的基础上进一步形成相变存储器的过程的剖面结构示意图；图23为在图20的基础上进一步形成相变存储器的过程的剖面结构示意图。
形成位于所述第三沟槽233(如图19所示)内的相变层234。
所述相变层234用于后续作为相变存储器的相变单元，后续可施加不同的电压来选择特定存储单元所对应的相变单元，通过改变当前脉冲的振幅和持续时间来加热相变单元的相变材料，使相变材料在非晶态和晶态之间相互转化，改变存储器的阻抗，即可完成相应的写入/读取操作。所述相变层234为化合物或复合物，例如，当相变层234为化合物时，其材料为Ge2Sb2Te5或TiSbTe；当相变层234为复合物时，其材料可以由2-4种相变材料复合而成，例如Ga和Sb；In和Sb；In和Se；Sb和Te；Ge和Te；Ge、Sb和Te；In、Sb和Te；Ga、Se和Te；Sn、Sb和Te；In、Sb和Ge；Ag、In、Sb和Te；Ge、Sn、Sb和Te。并且，为进一步提高相变层的性能，提高其发生相变的速度，还可以向前述化合物或复合物的相变层中掺杂In、Ge、Sb、Te、Ga、Sn、Si、Ti中的一种或多种原子。本发明的实施例中，所述相变层的材料为Ge2Sb2Te5，其内部掺杂有In原子。
所述相变层234形成在第三沟槽233内，因此，所述相变层234的侧壁(图21所示)与底部电极222b间的夹角范围为70°-80°，发明人发现，在该角度范围内，可以降低热损失，在较短的时间内使相变材料发生相变，后续形成的相变存储器的运行速度快，功耗较低。本发明的实施例中，所述相变层234的侧壁(图21所示)与底部电极222b间的夹角为76度，相变材料发生相变所用的时间更短，后续形成的相变存储器的运行速度更快，功耗更低。
为提高相变存储器的质量，本发明的实施例中，在形成相变层之前，还包括：采用低温(150℃-300℃)氧化工艺对第三沟槽233的侧壁予以修复。需要说明的是，此处修复第三沟槽233侧壁的步骤为可选步骤，本发明的其他实施例中，也可以不修复第三沟槽233侧壁，而直接沉积相变层。
请结合参考图24至26，其中图24为在图21的基础上进一步形成相变存储器的过程的剖面结构示意图；图25为在图22的基础上进一步形成相变存储器的过程的剖面结构示意图；图26为在图23的基础上进一步形成相变存储器的过程的剖面结构示意图。
形成与相变层234电连接的顶部电极236。
需要说明的是，采用过刻蚀(over etch)工艺形成相变层234，其表面暴露出，且相变层234的部分侧壁难免会暴露出，为保护这些暴露区域的相变层不受损伤，因此，在形成相变层234后，还包括：形成覆盖相变层234侧壁和表面的第二保护层。本发明的实施例中，所述相变层234侧壁的第二保护层2351的材料为氮化钛，其形成工艺为低温氮化工艺，所述低温氮化工艺所述的温度为150℃-300℃，所述相变层234表面的第二保护层2352的材料为氧化硅。
需要说明的是，在本发明的其他实施例中，所述第二保护层的材料还可以为TiN、TiSiN、TaN、Ta、TiAlN或TaSiN。
所述顶部电极236用于传递电信号。本发明的实施例中，所述顶部电极236通过导电插塞237与相变层234电连接。并且，相邻导电插塞237间通过第五绝缘层238隔离，所述导电插塞237与第五绝缘层238之间还有修复层239，在此不再赘述。
上述步骤完成后，本发明实施例的相变存储器的制作完成。
相应的，请继续参考图24至26，本发明的实施例还提供一种相变存储器，包括：
基底，位于所述基底内的导电结构，所述导电结构表面与基底表面齐平；
位于所述基底表面的绝缘层；
位于所述绝缘层内的底部电极222b和相变层234，所述底部电极222b位于所述基底表面并与导电结构电连接，且为厚度与长度间比值小于等于1:3的刀片状，所述相变层234位于所述底部电极222b表面。
其中，所述基底包括选通晶体管阵列和覆盖所述选通晶体管阵列表面的层间介质层216，其中，所述晶体管阵列包括导体衬底210、位于半导体衬底210上的阱区211；贯穿所述阱区211并贯穿部分厚度的半导体衬底210的深沟槽213，所述深沟槽213沿行方向排列；贯穿所述阱区211的浅沟槽214，所述浅沟槽214沿列方向排列；所述深沟槽213与浅沟槽214垂直相交，且所述深沟槽213与浅沟槽214内均填充有绝缘材质，并且所述深沟槽213与浅沟槽214限定的区域对应于存储单元。所述导电结构(例如导电插塞217)贯穿层间介质层216厚度。
所述底部电极222b的材料为TiN、TiSiN、TaN、Ta、TiAlN或TaSiN。所述导电层222b的厚度H为30埃-150埃，所述导电层222b的长度L为70埃-1000埃。更多关于其形成过程请参考前文所述。
在本发明的实施例中，所述相变层234的侧壁倾斜，与底部电极222b表面形成70°-80°的夹角，例如76°。所述相变层为化合物或复合物，当相变层为化合物时，其材料为Ge2Sb2Te5或TiSbTe；当相变层234为复合物时，所述相变层由Ga和Sb；In和Sb；In和Se；Sb和Te；Ge和Te；Ge、Sb和Te；In、Sb和Te；Ga、Se和Te；Sn、Sb和Te；In、Sb和Ge；Ag、In、Sb和Te；或者Ge、Sn、Sb和Te复合而成。进一步的，所述相变层234中还可以掺杂有In、Ge、Sb、Te、Ga、Sn、Si、Ti中的一种或多种原子，在此不再赘述。
更多关于本发明实施例的相变存储器的结构，请结合参考前述相变存储器的形成方法，在此不再赘述。
本发明的实施例中，首先形成暴露出相邻两个导电结构的第一沟槽，用作后续形成底部电极的导电层在第一沟槽沉积形成，后续通过刻蚀工艺形成刀片状(厚度与长度比值小于等于1:3)的底部电极。不仅可以形成质量较好的底部电极，且一次至少可以形成两个底部电极，效率高。所述刀片状的底部电极与相变层间的接触面积小，对相变层加热时速度快，且散热少。因此，可以有效提高相变存储器的运行速度并降低其功耗。
进一步，所述基底包括选通晶体管阵列，在所述选通晶体管阵列表面形成相变存储器，可以通过施加不同的电压来选择特定的存储单元，快速实现相变材料在非晶态和晶态之间相互转化，完成相应的写入/读取操作的速度快。
进一步，所述第三沟槽侧壁倾斜，与底部电极表面形成70°-80°的夹角，因而后续形成的相变层侧壁与底部电极表面呈70°-80°的夹角，降低了相变层在加热过程中的热损失，提高加热速度，使其快速发生相变，从而进一步提高运行速度，降低功耗。
更进一步，向所述相变层中掺杂In、Ge、Sb、Te、Ga、Sn、Si、Ti中的一种或多种原子，热损失小，有助于进一步提高相变层的性能，提高其发生相变的速度，提高相变存储器的运行速度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种相变存储器的形成方法，其特征在于，包括：
提供基底，所述基底内形成有导电结构，所述导电结构表面与基底表面齐平；
形成位于所述基底表面的第一绝缘层，以及贯穿所述第一绝缘层厚度的第一沟槽，且所述第一沟槽暴露出相邻两个导电结构；
形成覆盖所述第一沟槽的底部和侧壁的导电层；
形成覆盖所述导电层的第二绝缘层，所述第二绝缘层填充满所述第一沟槽；
形成覆盖所述第二绝缘层表面的第一光刻胶层，第一光刻胶层具有第一开口，所述第一开口位于第一沟槽上方所在区域，且所述第一开口的尺寸小于第一沟槽的尺寸；
以所述第一光刻胶层为掩膜，沿第一开口向下刻蚀第二绝缘层、导电层直至暴露出层间介质层，形成第二沟槽和中间导电层；
形成中间导电层后，去除所述第一光刻胶层，向所述第二沟槽内填充第三绝缘层，所述第三绝缘层表面高于中间导电层表面；
去除部分厚度的第三绝缘层、第二绝缘层和中间导电层，直至暴露出第一绝缘层表面，形成底部电极，所述底部电极为厚度与长度比值小于等于1:3的刀片状；
形成位于所述第三绝缘层表面的第四绝缘层，形成贯穿所述第四绝缘层的第三沟槽，所述第三沟槽沿列方向排列，并暴露出底部电极；
形成位于所述第三沟槽内的相变层。
2.如权利要求1所述的相变存储器的形成方法，其特征在于，所述基底包括选通晶体管阵列和覆盖所述选通晶体管阵列表面的层间介质层，其中，所述选通晶体管阵列包括导体衬底、位于半导体衬底上的阱区；贯穿所述阱区并贯穿部分厚度的半导体衬底的深沟槽，所述深沟槽沿行方向排列；贯穿所述阱区的浅沟槽，所述浅沟槽沿列方向排列；所述深沟槽与浅沟槽垂直相交，且所述深沟槽与浅沟槽内均填充有绝缘材质，并且所述深沟槽与浅沟槽限定的区域对应于存储单元。
3.如权利要求2所述的相变存储器的形成方法，其特征在于，所述导电结构贯穿层间介质层厚度，所述第一沟槽沿行方向排列，所述第一开口在列方向上的尺寸小于第一沟槽在列方向上的尺寸。
4.如权利要求3所述的相变存储器的形成方法，其特征在于，所述第一开口在列方向上的尺寸小于第一沟槽在列方向上的尺寸与两倍导电层的厚度的差值。
5.如权利要求2所述的相变存储器的形成方法，其特征在于，所述深沟槽底部填充有未掺杂的多晶硅，顶部填充有氧化硅。
6.如权利要求2所述的相变存储器的形成方法，其特征在于，所述选通晶体管阵列中的晶体管为二极管、双极结型晶体管或金属-氧化物半导体场效应晶体管。
7.如权利要求1所述的相变存储器的形成方法，其特征在于，所述导电层的形成工艺为原子层沉积工艺、有机金属化学气相沉积工艺或物理气相沉积工艺。
8.如权利要求1所述的相变存储器的形成方法，其特征在于，所述导电层的材料为TiN、TiSiN、TaN、Ta、TiAlN或TaSiN。
9.如权利要求1所述的相变存储器的形成方法，其特征在于，所述导电层的厚度为30埃-150埃，所述导电层的长度为70埃-1000埃。
10.如权利要求1所述的相变存储器的形成方法，其特征在于，还包括：在形成第二绝缘层之前，形成覆盖所述导电层的刻蚀阻挡层。
11.如权利要求1所述的相变存储器的形成方法，其特征在于，去除部分厚度的第三绝缘层、第二绝缘层和中间导电层后，还包括：形成覆盖底部电极、第二绝缘层和第三绝缘层的第一保护层，后续形成第三沟槽时再刻蚀第三沟槽底部的部分保护层以暴露出部分底部电极。
12.如权利要求11所述的相变存储器的形成方法，其特征在于，所述第一保护层的材料为氧化硅，其厚度为100埃-300埃。
13.如权利要求1所述的相变存储器的形成方法，其特征在于，所述第三沟槽侧壁倾斜，与底部电极表面形成70°-80°的夹角。
14.如权利要求1所述的相变存储器的形成方法，其特征在于，形成第三沟槽过程包括：先干法去除部分厚度的第三绝缘层，随后采用湿法刻蚀去除剩余厚度的第三绝缘层，且采用湿法刻蚀去除的第三绝缘层的厚度大于等于40埃。
15.如权利要求1所述的相变存储器的形成方法，其特征在于，所述相变层为化合物或复合物。
16.如权利要求15所述的相变存储器的形成方法，其特征在于，当相变层为化合物时，其材料为Ge2Sb2Te5或TiSbTe；当相变层234为复合物时，所述相变层由Ga和Sb；In和Sb；In和Se；Sb和Te；Ge和Te；Ge、Sb和Te；In、Sb和Te；Ga、Se和Te；Sn、Sb和Te；In、Sb和Ge；Ag、In、Sb和Te；或者Ge、Sn、Sb和Te复合而成。
17.如权利要求15所述的相变存储器的形成方法，其特征在于，还包括：向所述相变层中掺杂In、Ge、Sb、Te、Ga、Sn、Si、Ti中的一种或多种原子。
18.如权利要求1所述的相变存储器的形成方法，其特征在于，在形成相变层之前，还包括：采用低温氧化工艺对第三沟槽的侧壁修复，所述低温氧化工艺的温度为150℃-300℃。
19.如权利要求1所述的相变存储器的形成方法，其特征在于，还包括：形成覆盖相变层侧壁和表面的第二保护层。
20.一种如权利要求1-19中任一项方法形成的相变存储器，包括：
基底，位于所述基底内的导电结构，所述导电结构表面与基底表面齐平；
位于所述基底表面的绝缘层；
位于所述绝缘层内的底部电极和相变层，所述底部电极位于所述基底表面并与导电结构电连接，且为厚度与长度比值小于等于1:3的刀片状，所述相变层位于所述底部电极表面。
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