TWI508338B - 單遮罩相變記憶體製程整合 - Google Patents

單遮罩相變記憶體製程整合 Download PDF

Info

Publication number
TWI508338B
TWI508338B TW100100966A TW100100966A TWI508338B TW I508338 B TWI508338 B TW I508338B TW 100100966 A TW100100966 A TW 100100966A TW 100100966 A TW100100966 A TW 100100966A TW I508338 B TWI508338 B TW I508338B
Authority
TW
Taiwan
Prior art keywords
phase change
sub
via hole
lithographic
memory cell
Prior art date
Application number
TW100100966A
Other languages
English (en)
Other versions
TW201208159A (en
Inventor
Hsiang Lan Lung
Matthew J Breitwisch
Chung-H Lam
Joseph Eric Andrew
Original Assignee
Macronix Int Co Ltd
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Macronix Int Co Ltd, Ibm filed Critical Macronix Int Co Ltd
Publication of TW201208159A publication Critical patent/TW201208159A/zh
Application granted granted Critical
Publication of TWI508338B publication Critical patent/TWI508338B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/068—Patterning of the switching material by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

單遮罩相變記憶體製程整合
本發明是關於電腦記憶體，且更特定言之，是關於非揮發性相變記憶體裝置。
存在兩個主要電腦記憶體群組：非揮發性記憶體(non-volatile memory)與揮發性記憶體(volatile memory)。用以保持資訊之能量之頻繁輸入在非揮發性記憶體中是不必要的，但在揮發性記憶體中是需要的。非揮發性記憶體裝置之範例是唯讀記憶體(Read Only Memory)、快閃電可抹除唯讀記憶體(Flash Electrical Erasable Read Only Memory)、鐵電隨機存取記憶體(Ferroelectric Random Access Memory)、磁性隨機存取記憶體(Magnetic Random Access Memory)以及相變記憶體。揮發性記憶體裝置之範例包含動態隨機存取記憶體(Dynamic Random Access Memory,DRAM)以及靜態隨機存取記憶體(Static Random Access Memory,SRAM)。本發明是關於相變記憶體(亦稱為PCM、PRAM、PCRAM、雙向通用記憶體(Ovonic Unified Memory)、硫族化物RAM以及C-RAM)。
在相變記憶體中，資訊儲存於可操縱成不同相位之材料中。此等相位中之每一者展現可用於儲存資訊之不同電氣特性。非晶相以及結晶相通常為用於位元儲存之兩種相位(1以及0)，此是因為其具有可偵測的電阻差。具體言之，非晶相具有比結晶相高之電阻。此外，相變材料中之非晶相與結晶相是可逆的。
玻璃硫族化物是通常用作相變材料之材料群組。此材料群組含有硫族元素(週期表第16/VIA族)以及帶正電元素。硒(Se)以及碲(Te)為所述族中用以在形成相變記憶體單元時產生玻璃硫族化物之兩種最常見半導體。此材料之範例為Ge2 Sb2 Te5 (GST)、SbTe以及In2 Se3 。然而，一些相變材料並不利用硫族元素，諸如，GeSb。因此，多種材料可用於相變材料單元中，只要其可保持獨立非晶狀態以及結晶狀態即可。
相變記憶體單元是藉由施加足夠強度之脈衝以變更內部相變材料之相位來程式化。此舉通常是藉由經由相變材料施加電脈衝來達成。歸因於歐姆加熱，相變材料改變其相位。在後邊緣處具有迅速轉變之相對高強度之短持續時間之電流脈衝導致相變材料迅速熔融以及冷卻。相變材料不具有形成組織化晶體之時間，藉此產生非晶固相。相對低強度之長持續時間之脈衝允許相變材料加熱以及緩慢冷卻，從而結晶成結晶相。有可能調整脈衝之強度以及持續時間，以產生變化程度之電阻以用於記憶體單元中之多位元儲存。
相變記憶體單元是藉由施加不足強度之脈衝以程式化(亦即，變更)材料之相位來讀取。可接著將此脈衝之電阻按照「1」或「0」讀取。載有較大電阻之非晶相大體上用以表示二進位0。載有較低電阻之結晶相可用以表示二進位1。在存在變化程度之電阻的單元中，相位可用以表示(例如)「00」、「01」、「10」以及「11」。
本發明之範例實施例是一種用於製造相變記憶體單元的方法。所述方法包含在絕緣基板內形成非次微影介層孔。所述絕緣基板嵌入於與半導體晶圓之第一金屬化層(金屬1)相同之層上，且包含底部以及側壁。穿過所述非次微影介層孔之底部而形成次微影孔且使其延伸至內埋式導電材料。用導電非相變材料填充所述次微影孔。此外，在所述非次微影介層孔內沈積相變材料。
本發明之另一範例實施例是一種半導體晶圓中的相變記憶體單元。所述半導體晶圓包含第一金屬化層(金屬1)。所述相變記憶體單元包含界定非次微影介層孔之絕緣基板。所述非次微影介層孔位於所述第一金屬化層上且包含底部以及側壁。中間絕緣材料設置於所述絕緣基板下方。所述中間絕緣材料界定穿過所述非次微影介層孔之所述底部的次微影孔。底部電極設置於所述次微影孔內，且由導電非相變材料構成。所述非次微影介層孔包含設置於其內之相變材料。所述相變材料電耦接至所述底部電極。襯墊沿著所述非次微影介層孔之所述側壁而設置。所述襯墊電耦接至所述相變材料且由所述導電非相變材料構成。
特別指出被視為本發明之標的物且明顯地在本說明書之結論處之申請專利範圍中主張所述標的物。本發明之上述目標、特徵以及優點以及其他目標、特徵以及優點自下文結合附圖所進行之【實施方式】而顯而易見。
參考本發明之實施例來描述本發明。遍及本發明之描述請參考諸圖。
圖1繪示本發明所預期之範例相變記憶體單元102的橫截面圖。記憶體單元102製造於包含第一金屬化層(金屬1)106之半導體晶圓104上。
記憶體單元102包含絕緣基板108，諸如，二氧化矽(SiO2 )。此外，絕緣基板108界定非次微影介層孔110。亦即，非次微影介層孔110至少為用以製造晶圓104之微影技術的一個特徵大小之寬度。非次微影介層孔110位於第一金屬化層106上且包含底部112以及側壁114。非次微影介層孔110之尺寸使得其長度與高度之比率(亦即，縱橫比)不大於1。
記憶體單元102更包含設置於絕緣基板108下方之中間絕緣材料116。中間絕緣材料116可由(例如)氮化矽(SiN)構成。中間絕緣材料116界定穿過非次微影介層孔110的底部112之次微影孔118。亦即，次微影孔118小於用以製造晶圓104之微影技術的一個特徵大小之寬度。在一實施例中，次微影孔118之寬度為微影特徵大小的約三分之一。
底部電極120設置於次微影孔118內。底部電極120由導電非相變材料構成。如本文中所使用，導電非相變材料是未組態為可藉由施加熱而程式化至不同電阻狀態之導電材料。導電非相變材料可為(例如)氮化鈦(TiN)、鎢(W)，以及氮化鉭(TaN)。
非次微影介層孔110至少部分填充了相變材料122。如上文所論述，相變材料122可為(例如)Ge2 Sb2 Te5 (GST)、SbTe以及In2 Se3 ，且組態為可藉由施加熱而程式化至非晶(高電阻)狀態或結晶(低電阻)狀態。此外，相變材料122電耦接至底部電極120。
由導電非相變材料(諸如，TiN、W以及TaN)構成之襯墊124沿著非次微影介層孔110之側壁114而設置。襯墊124亦電耦接至相變材料122且電耦接至設置於相變材料122上方的頂部電極126。另外，頂部電極126電耦接至相變材料122。記憶體單元102可包含直接設置於絕緣基板108上方之化學機械研磨(chemical mechanical polish,CMP)終止層128。
圖2繪示本發明所預期的用於製造相變記憶體單元之範例製造流程圖202。所描述的製造程序之兩個範例開始點繪示於圖3A以及圖4A中。
在步驟204處，在絕緣基板上方沈積CMP終止層。在圖4A中，CMP終止層128繪示為在絕緣基板108上方。CMP終止層128可由SiN構成。如下文進一步論述，CMP終止層128經組態以抑制絕緣基板108之化學機械研磨。
圖3A之實施例不包含CMP終止層。在此實施例中，SiN的第一犧牲層302沈積於絕緣基板108上方。轉回至圖4A，記憶體單元可更包含Si的第二犧牲層402以及SiO2 的第三犧牲層404。
接著，在步驟206處，在絕緣基板108內形成非次微影介層孔110。可使用熟知微影技術以及光阻遮罩304來蝕刻非次微影介層孔110。非次微影介層孔110為所使用之微影技術的至少一個特徵大小寬度。如上文所論述，非次微影介層孔110包含底部以及側壁。此外，絕緣基板108嵌入於與半導體晶圓(參見圖1)之第一金屬化層(金屬1)相同的層上。
接著，在步驟208處，移除光阻遮罩304且底切非次微影介層孔110以使得懸垂物306形成於非次微影介層孔110上方。圖3B以及圖4B繪示形成於非次微影介層孔110上方之懸垂物306。在一實施例中，執行緩衝氧化物蝕刻(buffered oxide etch,BOE)，以使得非次微影介層孔之側壁得以選擇性蝕刻。
接著，在步驟210處，在非次微影介層孔110內形成次微影遮罩。如圖3C以及圖4C中所繪示，此步驟可包含用共形(conformal)材料308填充非次微影介層孔110，以使得匙孔空腔(keyhole cavity)310形成於非次微影介層孔110內。圖4D繪示：蝕刻共形材料308，以使得階梯間隙壁406藉由非次微影介層孔110內之共形材料而形成。可使用以氯氣為主之蝕刻化學物質(諸如，80 sccm Ar/80 sccm Cl2 /2 sccm O2 )來相對於下方之氮化矽中間絕緣層116選擇性地蝕刻矽階梯間隙壁406。
接著，在步驟212處，穿過非次微影介層孔110之底部形成次微影孔118。如圖3D中所繪示，次微影孔118延伸穿過中間絕緣層116至內埋式導電材料314。換言之，將共形材料308中之匙孔空腔310向下轉印至中間絕緣層116。在一實施例中，次微影孔118為所使用之微影技術之特徵大小寬度的約三分之一。
轉向圖4E，繪示低選擇性貫穿蝕刻步驟。所述蝕刻基本上可由低度聚合碳氟化合物化學物質(諸如，CF4 或CHF3 )組成。蝕刻移除了在次微影孔118下方之中間絕緣層116中之材料。所述蝕刻可進一步蝕刻在較大介層孔結構的頂上之SiN的第一犧牲層302，藉此暴露第二犧牲層402(參見圖4F)。典型的蝕刻速率趨勢可為SiO2 >SiN>Si，但所有三種材料將具有可觀的蝕刻速率。
因此，如圖3D以及圖4F中所繪示，選擇性地蝕刻在階梯間隙壁406下方之中間絕緣層116，終止於內埋式導電材料314上。此操作可包含以氟代甲烷/氧氣為主之選擇性SiN蝕刻。蝕刻化學物質可為CH3 F/O2 。此製程以對Si具有高度選擇性且對SiO2 具有適合選擇性之方式蝕刻SiN。因此，所述製程將向下穿過SiN中間絕緣層116蝕刻匙孔且移除所述區域中剩餘的任何SiN。矽階梯間隙壁406用作用於此製程之蝕刻遮罩(因為蝕刻化學物質具有如此高度選擇性)。
在圖4G中，繪示階梯間隙壁已自非次微影介層孔110移除的記憶體單元。在此操作期間，可使用選擇性矽蝕刻。所述蝕刻亦可移除第二犧牲層402。
接著，在步驟214處，用導電非相變材料316填充次微影孔118。如上文所敍述，導電非相變材料316可為(例如)TiN、W以及TaN。所得結構繪示於圖3E以及圖4H中。在一實施例中，用導電非相變材料316填充次微影孔118包含在次微影孔118內執行導電非相變材料316之化學氣相沈積(chemical vapor deposition,CVD)。
接著，在步驟216處，將沿著非次微影介層孔之側壁之導電非相變材料318與填充於次微影孔中之導電非相變材料316電隔離。如圖3F以及圖4I中所繪示，此等結構可(例如)藉由執行反應性離子蝕刻(reactive ion etch,RIE)以自非次微影介層孔110之底部移除導電非相變材料來達成。
接著，在步驟218處，在非次微影介層孔110內沈積相變材料122。此步驟可包含執行相變材料122之物理氣相沈積(physical vapor deposition,PVD)或濺鍍沈積，如圖3G以及圖4J中所繪示。
因為非次微影介層孔110為至少一個特徵大小寬度，所以在相變記憶體單元之製造期間，所述製程有益地避免相變材料之CVD或原子層沈積(atomic layer deposition,ALD)(或其他進階相變材料填充製程)。此外，記憶體單元設計實現記憶體單元操作期間的低功率消耗，此是因為僅重設在底部電極上方之少量相變材料。低功率消耗又實現將與記憶體單元一起使用之較小支撐電子結構(諸如，功率電晶體)。因此，可達成在單一晶粒上之記憶體單元之較大密度。
接著，在步驟220處，使非次微影介層孔110內之相變材料122凹入。此操作說明於圖3H以及圖4K中。在一實施例中，藉由化學機械研磨(CMP)執行步驟220。在圖4L中，CMP終止層128經組態以抑制絕緣基板108之化學機械研磨。如上文所敍述，CMP終止層128可由SiN構成。
接著，在步驟222處，在非次微影介層孔110內之相變材料上方沈積頂部電極126。在圖3I以及圖4M中，頂部電極126繪示為電耦接至相變材料122。
在步驟224處，使非次微影介層孔110上方之頂部電極126凹入。在一實施例中，藉由在頂部電極126上之第二CMP執行步驟224，如圖3J以及圖4N中所繪示。在圖4N中，CMP終止層128經組態以抑制絕緣基板108之化學機械研磨。
雖然已描述本發明之較佳實施例，但熟習此項技術者將理解，現在以及將來可作出各種改良以及提高，所述改良以及提高落入以下申請專利範圍之範疇內。因此，應將申請專利範圍解釋為維持對首先描述之本發明的適當保護。
102．．．相變記憶體單元
104．．．半導體晶圓
106．．．第一金屬化層(金屬1)
108．．．絕緣基板
110．．．非次微影介層孔
112．．．底部
114．．．側壁
116．．．中間絕緣材料
118．．．次微影孔
120．．．底部電極
122．．．相變材料
124．．．襯墊
126．．．頂部電極
128．．．化學機械研磨(CMP)終止層
202、204、206、208、210、212、214、216、218、220、222、224．．．步驟標號
302．．．第一犧牲層
304．．．光阻遮罩
306．．．懸垂物
308．．．共形材料
310．．．匙孔空腔
314．．．內埋式導電材料
316、318．．．導電非相變材料
402．．．第二犧牲層
404．．．第三犧牲層
406．．．階梯間隙壁
圖1繪示本發明所預期之範例相變記憶體單元的橫截面圖。
圖2繪示本發明所預期的用於製造相變記憶體單元之範例流程圖。
圖3A至圖3J繪示本發明之一實施例所預期的在一個製造程序期間之相變記憶體單元的橫截面圖。
圖4A至圖4N繪示本發明之另一實施例所預期的在一個製造程序期間之相變記憶體單元的橫截面圖。
202、204、206、208、210、212、214、216、218、220、222、224．．．步驟標號

Claims (17)

  1. 一種用於製造相變記憶體單元的方法，所述方法包括：在絕緣基板內形成非次微影介層孔，所述絕緣基板嵌入於與半導體晶圓之第一金屬化層(金屬1)相同之層上，所述非次微影介層孔包括底部以及側壁；穿過所述非次微影介層孔之所述底部形成次微影孔，所述次微影孔延伸至內埋式導電材料；用導電非相變材料填充所述次微影孔；在所述非次微影介層孔內沈積相變材料；在所述非次微影介層孔內之所述相變材料上方沈積頂部電極；以及使所述非次微影介層孔上方之所述頂部電極凹入，其中所述頂部電極僅位於所述非次微影介層孔內。
  2. 如申請專利範圍第1項所述之用於製造相變記憶體單元的方法，其進一步在所述非次微影介層孔上方形成懸垂物。
  3. 如申請專利範圍第2項所述之用於製造相變記憶體單元的方法，其中形成所述懸垂物包括執行緩衝氧化物蝕刻，以使得所述非次微影介層孔之所述側壁得以選擇性蝕刻。
  4. 如申請專利範圍第1項所述之用於製造相變記憶體單元的方法，其更包括在所述非次微影介層孔內形成次微影遮罩。
  5. 如申請專利範圍第4項所述之用於製造相變記憶體單元的方法，其中形成所述次微影遮罩包括：用共形材料填充所述非次微影介層孔，以在所述非次微影介層孔內形成匙孔空腔；蝕刻穿過所述共形材料，以使得階梯間隙壁藉由所述非次微影介層孔內之所述共形材料形成。
  6. 如申請專利範圍第5項所述之用於製造相變記憶體單元的方法，其中形成所述次微影孔包括選擇性地蝕刻所述階梯間隙壁下方之中間絕緣層。
  7. 如申請專利範圍第1項所述之用於製造相變記憶體單元的方法，其中用所述導電非相變材料填充所述次微影孔包括在所述次微影孔內執行所述導電非相變材料之化學氣相沈積。
  8. 如申請專利範圍第1項所述之用於製造相變記憶體單元的方法，其更包括將沿著所述非次微影介層孔之所述側壁之所述導電非相變材料與填充於所述次微影孔中之所述導電非相變材料電隔離。
  9. 如申請專利範圍第8項所述之用於製造相變記憶體單元的方法，其中將所述導電非相變材料電隔離包括執行反應性離子蝕刻，以自所述非次微影介層孔之所述底部移除所述導電非相變材料。
  10. 如申請專利範圍第1項所述之用於製造相變記憶體單元的方法，其中在所述非次微影介層孔內沈積所述相變材料包括在所述非次微影介層孔內執行所述相變材料之 物理氣相沈積。
  11. 如申請專利範圍第1項所述之用於製造相變記憶體單元的方法，其更包括使所述非次微影介層孔內之所述相變材料凹入。
  12. 如申請專利範圍第11項所述之用於製造相變記憶體單元的方法，其中使所述非次微影介層孔內之所述相變材料凹入包括對所述相變材料執行化學機械研磨。
  13. 如申請專利範圍第1項所述之用於製造相變記憶體單元的方法，其中使所述非次微影介層孔上方之所述頂部電極凹入包括對所述頂部電極執行化學機械研磨。
  14. 如申請專利範圍第13項所述之用於製造相變記憶體單元的方法，其更包括在所述絕緣基板上方沈積化學機械研磨(CMP)終止層，所述化學機械研磨(CMP)終止層經組態以抑制所述絕緣基板之所述化學機械研磨。
  15. 一種半導體晶圓中的相變記憶體單元，所述半導體晶圓包括第一金屬化層(金屬1)，所述相變記憶體單元包括：絕緣基板，其界定非次微影介層孔，所述非次微影介層孔位於所述第一金屬化層上且包括底部以及側壁；中間絕緣材料，其設置於所述絕緣基板下方，所述中間絕緣材料界定穿過所述非次微影介層孔之所述底部之次微影孔；底部電極，其設置於所述次微影孔內，所述底部電極由導電非相變材料構成； 相變材料，其設置於所述非次微影介層孔內且電耦接至所述底部電極；襯墊，其沿著所述非次微影介層孔之所述側壁而設置且電耦接至所述相變材料，所述襯墊由所述導電非相變材料構成；以及頂部電極，其設置於所述相變材料上方且電耦接至所述相變材料，其中所述頂部電極僅位於所述非次微影介層孔內。
  16. 如申請專利範圍第15項所述之半導體晶圓中的相變記憶體單元，其中所述非次微影介層孔之長度與所述非次微影介層孔之高度的比率不大於1。
  17. 如申請專利範圍第15項所述之半導體晶圓中的相變記憶體單元，其更包括直接設置於所述絕緣基板上方之化學機械研磨(CMP)終止層。
TW100100966A 2010-08-12 2011-01-11 單遮罩相變記憶體製程整合 TWI508338B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US12/855,079 US8728859B2 (en) 2010-08-12 2010-08-12 Small footprint phase change memory cell

Publications (2)

Publication Number Publication Date
TW201208159A TW201208159A (en) 2012-02-16
TWI508338B true TWI508338B (zh) 2015-11-11

Family

ID=44582906

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100100966A TWI508338B (zh) 2010-08-12 2011-01-11 單遮罩相變記憶體製程整合

Country Status (6)

Country Link
US (2) US8728859B2 (zh)
CN (2) CN102376885A (zh)
DE (1) DE112011101925T5 (zh)
GB (1) GB2497033B (zh)
TW (1) TWI508338B (zh)
WO (1) WO2012019843A1 (zh)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8022547B2 (en) * 2008-11-18 2011-09-20 Seagate Technology Llc Non-volatile memory cells including small volume electrical contact regions
US8728859B2 (en) * 2010-08-12 2014-05-20 International Business Machines Corporation Small footprint phase change memory cell
KR20120096332A (ko) * 2011-02-22 2012-08-30 삼성전자주식회사 상변화 랜덤 억세스 메모리 소자를 포함하는 임베디드 반도체 장치 및 그 제조 방법
CN103839919B (zh) * 2012-11-23 2018-09-14 中芯国际集成电路制造(上海)有限公司 电极的制造方法、熔丝装置及其制造方法
KR20140083561A (ko) * 2012-12-26 2014-07-04 에스케이하이닉스 주식회사 상변화 메모리 소자의 제조방법
US8900937B2 (en) 2013-03-11 2014-12-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device structure and methods of making same
US8916469B2 (en) * 2013-03-12 2014-12-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating copper damascene
US9425086B2 (en) * 2013-12-21 2016-08-23 Macronix International Co., Ltd. Method of controlling contact hole profile for metal fill-in
CN104795491B (zh) * 2014-01-22 2018-10-23 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
US9627612B2 (en) * 2014-02-27 2017-04-18 International Business Machines Corporation Metal nitride keyhole or spacer phase change memory cell structures
KR102374642B1 (ko) 2015-01-22 2022-03-17 삼성전자주식회사 자기 메모리 소자 및 그 제조 방법
US10535713B2 (en) 2015-09-30 2020-01-14 International Business Machines Corporation Integrated reactive material erasure element with phase change memory
US9970102B2 (en) 2016-02-08 2018-05-15 International Business Machines Corporation Energy release using tunable reactive materials
US10892413B2 (en) * 2017-01-17 2021-01-12 International Business Machines Corporation Integration of confined phase change memory with threshold switching material
US10141503B1 (en) 2017-11-03 2018-11-27 International Business Machines Corporation Selective phase change material growth in high aspect ratio dielectric pores for semiconductor device fabrication
US10566531B2 (en) 2017-11-17 2020-02-18 International Business Machines Corporation Crosspoint fill-in memory cell with etched access device
US10319440B1 (en) 2018-03-27 2019-06-11 International Business Machines Corporation Void control of confined phase change memory
US10825514B2 (en) 2018-04-20 2020-11-03 International Business Machines Corporation Bipolar switching operation of confined phase change memory for a multi-level cell memory
US10559493B1 (en) * 2018-09-10 2020-02-11 International Business Machines Corporation Multifunction single via patterning
US10833267B2 (en) * 2018-10-26 2020-11-10 International Business Machines Corporation Structure and method to form phase change memory cell with self- align top electrode contact
US10818838B1 (en) 2019-04-11 2020-10-27 International Business Machines Corporation Phase change memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200746395A (en) * 2005-11-02 2007-12-16 Elpida Memory Inc Non-volatile memory element and method of manufacturing the same
US20090072215A1 (en) * 2007-09-14 2009-03-19 Macronix International Co., Ltd. Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing
US20090212272A1 (en) * 2008-02-25 2009-08-27 Breitwisch Matthew J Self-converging bottom electrode ring
US20090261313A1 (en) * 2008-04-22 2009-10-22 Macronix International Co., Ltd. Memory cell having a buried phase change region and method for fabricating the same

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5814527A (en) 1996-07-22 1998-09-29 Micron Technology, Inc. Method of making small pores defined by a disposable internal spacer for use in chalcogenide memories
US6147395A (en) 1996-10-02 2000-11-14 Micron Technology, Inc. Method for fabricating a small area of contact between electrodes
US6764894B2 (en) 2001-08-31 2004-07-20 Ovonyx, Inc. Elevated pore phase-change memory
US6756284B2 (en) 2002-09-18 2004-06-29 Silicon Storage Technology, Inc. Method for forming a sublithographic opening in a semiconductor process
EP1439583B1 (en) 2003-01-15 2013-04-10 STMicroelectronics Srl Sublithographic contact structure, in particular for a phase change memory cell, and fabrication process thereof
DE102004059428A1 (de) 2004-12-09 2006-06-22 Infineon Technologies Ag Herstellungsverfahren für eine mikroelektronische Elektrodenstruktur, insbesondere für ein PCM-Speicherelement, und entsprechende mikroelektronische Elektrodenstruktur
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US20070252127A1 (en) 2006-03-30 2007-11-01 Arnold John C Phase change memory element with a peripheral connection to a thin film electrode and method of manufacture thereof
US7473576B2 (en) 2006-12-06 2009-01-06 Macronix International Co., Ltd. Method for making a self-converged void and bottom electrode for memory cell
US7619311B2 (en) 2007-02-02 2009-11-17 Macronix International Co., Ltd. Memory cell device with coplanar electrode surface and method
US8138028B2 (en) * 2007-02-12 2012-03-20 Macronix International Co., Ltd Method for manufacturing a phase change memory device with pillar bottom electrode
US20080265239A1 (en) 2007-04-26 2008-10-30 Jan Boris Philipp Integrated circuit including spacer material layer
US7906368B2 (en) 2007-06-29 2011-03-15 International Business Machines Corporation Phase change memory with tapered heater
US7932167B2 (en) * 2007-06-29 2011-04-26 International Business Machines Corporation Phase change memory cell with vertical transistor
US7745807B2 (en) * 2007-07-11 2010-06-29 International Business Machines Corporation Current constricting phase change memory element structure
US7729161B2 (en) * 2007-08-02 2010-06-01 Macronix International Co., Ltd. Phase change memory with dual word lines and source lines and method of operating same
US8178386B2 (en) * 2007-09-14 2012-05-15 Macronix International Co., Ltd. Phase change memory cell array with self-converged bottom electrode and method for manufacturing
US7485487B1 (en) 2008-01-07 2009-02-03 International Business Machines Corporation Phase change memory cell with electrode
US7879645B2 (en) * 2008-01-28 2011-02-01 Macronix International Co., Ltd. Fill-in etching free pore device
US8119528B2 (en) * 2008-08-19 2012-02-21 International Business Machines Corporation Nanoscale electrodes for phase change memory devices
US8283202B2 (en) * 2009-08-28 2012-10-09 International Business Machines Corporation Single mask adder phase change memory element
US8283650B2 (en) * 2009-08-28 2012-10-09 International Business Machines Corporation Flat lower bottom electrode for phase change memory cell
US7943420B1 (en) * 2009-11-25 2011-05-17 International Business Machines Corporation Single mask adder phase change memory element
US8728859B2 (en) * 2010-08-12 2014-05-20 International Business Machines Corporation Small footprint phase change memory cell

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200746395A (en) * 2005-11-02 2007-12-16 Elpida Memory Inc Non-volatile memory element and method of manufacturing the same
US20090072215A1 (en) * 2007-09-14 2009-03-19 Macronix International Co., Ltd. Phase change memory cell in via array with self-aligned, self-converged bottom electrode and method for manufacturing
US20090212272A1 (en) * 2008-02-25 2009-08-27 Breitwisch Matthew J Self-converging bottom electrode ring
US20090261313A1 (en) * 2008-04-22 2009-10-22 Macronix International Co., Ltd. Memory cell having a buried phase change region and method for fabricating the same

Also Published As

Publication number Publication date
US20120037877A1 (en) 2012-02-16
DE112011101925T5 (de) 2013-08-29
GB2497033A (en) 2013-05-29
GB2497033B (en) 2014-06-11
US8728859B2 (en) 2014-05-20
TW201208159A (en) 2012-02-16
GB201303963D0 (en) 2013-04-17
CN103069603A (zh) 2013-04-24
US20140166967A1 (en) 2014-06-19
WO2012019843A1 (en) 2012-02-16
US8809828B2 (en) 2014-08-19
CN102376885A (zh) 2012-03-14

Similar Documents

Publication Publication Date Title
TWI508338B (zh) 單遮罩相變記憶體製程整合
US10056546B2 (en) Metal nitride keyhole or spacer phase change memory cell structures
US7514705B2 (en) Phase change memory cell with limited switchable volume
US7838860B2 (en) Integrated circuit including vertical diode
US8241979B2 (en) Method of forming a vertical diode and method of manufacturing a semiconductor device using the same
US7875493B2 (en) Memory structure with reduced-size memory element between memory material portions
US7935564B2 (en) Self-converging bottom electrode ring
US20060108667A1 (en) Method for manufacturing a small pin on integrated circuits or other devices
US9219231B2 (en) Phase change memory cells with surfactant layers
JP2007288201A (ja) 均質性が改善された側壁スペーサを備えたメモリセル
US20070164266A1 (en) Semiconductor device and method of manufacturing the same
US20130087756A1 (en) Heat shield liner in a phase change memory cell
US20130026436A1 (en) Phase change memory electrode with sheath for reduced programming current
US7745812B2 (en) Integrated circuit including vertical diode
KR20080050098A (ko) 상변환 기억 소자의 제조방법
US9276208B2 (en) Phase change memory cell with heat shield
US20090101885A1 (en) Method of producing phase change memory device
US7985693B2 (en) Method of producing phase change memory device
US20080315171A1 (en) Integrated circuit including vertical diode
KR101490053B1 (ko) 상변화 메모리 셀 및 이의 제조방법
KR20100037726A (ko) 인캡슐레이터를 포함하는 상변화 메모리 소자 및 그 제조 방법
TWI411021B (zh) 自會聚底部電極環
KR20110077919A (ko) 상변화 메모리 소자의 제조방법
US20090050873A1 (en) System Including Memory with Resistivity Changing Material and Method of Making the Same
KR20080062076A (ko) 상변화 메모리 소자의 형성 방법