KR20120096332A - 상변화 랜덤 억세스 메모리 소자를 포함하는 임베디드 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

메인 메모리 소자 및 보조 메모리 소자를 포함하는 반도체 칩이 기판 상에 집적되고, 내재적 칩 데이터가 반도체 칩에 대한 전기적 테스트로부터 얻어진 후, 반도체 칩은 패키지된다. 내재적 칩 데이터는 반도체 칩을 패키지하는 단계 전에 보조 메모리 소자에 기록된다. 또한, 보조 메모리 소자의 메모리 층은 메인 메모리 소자의 메모리 층보다 열적 환경 아래에서 우수한 데이터 유지 특성을 갖는 물질로 형성될 수 있다.

Description

상변화 랜덤 억세스 메모리 소자를 포함하는 임베디드 반도체 장치 및 그 제조 방법{Embedded Semiconductor Device Including Phase Change Random Access Memory Element Storing Intrinsic Chip Data And Method Of Fabricating The Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 구체적으로는 상변화 랜덤 억세스 메모리 소자를 포함하는 임베디드 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리 소자 및 논리 소자가 하나의 칩에 함께 집적된 임베디드(embedded) 반도체 장치가 제안되어 왔다. 상기 임베디드 반도체 장치는 사용자의 데이터를 저장하도록 구성되는 메인 메모리 소자 및 사용자가 요구한 특정 기능을 수행하도록 구성되는 기능 회로를 포함할 수 있다.
상기 메인 메모리 소자는, 전원이 공급되지 않은 경우에도, 사용자의 데이터를 유지할 수 있도록, 비휘발성을 갖는 것이 요구된다. 플래시 메모리 소자는 이러한 정보의 비휘발성을 구현할 수 있기 때문에, 종래의 임베디드 반도체 장치의 메인 메모리 소자로서 사용되었다. 하지만, 잘 알려진 것처럼, 상기 플래시 메모리 소자는 느린 동작 속도를 갖기 때문에, 종래의 임베디드 반도체 장치는 빠른 동작 속도의 요구를 충족시키지 못하였다.
본 발명이 이루고자 하는 일 기술적 과제는 사용자 데이터의 빠른 변경 및 독출을 가능하게 하는 임베디드 반도체 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 일 기술적 과제는 사용자 데이터의 빠른 변경 및 독출을 가능하게 하는 임베디드 반도체 장치의 제조 방법을 제공하는 데 있다.
반도체 장치의 제조 방법이 제공된다. 이 방법은 기판 상에 메인 메모리 소자 및 보조 메모리 소자를 포함하는 반도체 칩을 집적하고, 상기 반도체 칩을 전기적으로 테스트하여 내재적 칩 데이터(intrinsic chip data)를 준비한 후, 상기 반도체 칩을 패키지하는 단계를 포함할 수 있다. 상기 내재적 칩 데이터는 상기 반도체 칩을 패키지하는 단계 전에 상기 보조 메모리 소자에 기록되고, 상기 보조 메모리 소자의 메모리 층은 상기 메인 메모리 소자의 메모리 층보다 열적 환경 아래에서 우수한 데이터 유지 특성을 갖는 물질로 형성될 수 있다.
일부 실시예들에 따르면, 상기 반도체 칩을 패키지하는 단계는 적어도 200도씨의 온도에서 실시되는 단계를 포함할 수 있다. 또한, 상기 메인 메모리 소자의 메모리 층은 칼코겐 화합물로 형성되고, 상기 보조 메모리 소자의 메모리 층은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 다결정 실리콘 중의 적어도 하나로 형성될 수 있다.
일부 실시예들에 따르면, 상기 보조 메모리 소자는 전기적으로 프로그램할 수 있는 비휘발성 메모리 소자들 중의 적어도 하나로 구성될 수 있다.
일부 실시예들에 따르면, 상기 반도체 칩은 사용자로부터 요구된 기능을 수행하는 기능 회로들을 더 포함할 수 있다. 이때, 상기 메인 메모리 소자는 상기 사용자에 의해 준비된 사용자 데이터를 저장하도록 구성되고, 상기 보조 메모리 소자는 상기 반도체 칩 그 자체의 특성과 관련된 상기 내재적 칩 데이터를 저장하도록 구성될 수 있다. 상기 내재적 칩 데이터는 보안 코드 데이터(security code data) 또는 동작 조건 데이터(operational condition data) 중의 적어도 하나를 포함할 수 있다.
일부 실시예들에 따르면, 상기 보조 메모리 소자에 상기 내재적 칩 데이터를 기록하는 단계와 상기 반도체 칩을 패키지하는 단계 사이에, 열적 환경 아래에서 상기 반도체 칩의 특성을 테스트하는 단계를 더 포함할 수 있다. 상기 열적 환경은 적어도 70도씨의 온도 조건 아래에서 실시되는 베이크 단계를 더 포함할 수 있다.
메모리 구조체 및 비메모리 구조체가 함께 집적된 반도체 장치가 제공된다. 상기 비메모리 구조체는 사용자로부터 요구된 기능을 수행하는 기능 회로들을 포함하고, 상기 메모리 구조체는, 상기 사용자의 데이터를 저장하는, 칼코겐 화합물을 메모리 층으로 사용하는 메인 메모리 소자들 및 상기 반도체 칩의 내재적 칩 데이터를 저장하는 보조 메모리 소자들을 포함할 수 있다. 상기 보조 메모리 소자는 전기적으로 프로그램할 수 있는 비휘발성 메모리 소자들 중의 적어도 하나로 구성되고, 상기 보조 메모리 소자의 메모리 층은 상기 메인 메모리 소자의 메모리 층보다 열적 환경 아래에서 우수한 데이터 유지 특성을 갖는 물질로 형성된다.
일부 실시예들에 따르면, 상기 보조 메모리 소자의 메모리 층은 적어도 200도씨의 온도에서 데이터 유지 특성을 갖는 물질로 형성될 수 있다.
상변화 메모리 소자가, 임베디드 반도체 장치에서, 사용자 데이터를 저장하는 메인 메모리 소자로 사용된다. 이에 따라, 사용자 데이터의 변경 또는 독출 동작은 본 발명에 따른 임베디드 반도체 장치에서 빠르게 수행될 수 있다.
이에 더하여, 전기적으로 프로그램 가능한 비휘발성의 메모리 소자가 보안 코드 데이터(security code data) 또는 동작 조건 데이터(operational condition data)과 같은 내재적 칩 데이터를 저장하는 보조 메모리 소자로서 사용된다. 이때, 상기 보조 메모리 소자의 메모리 층은 상기 메인 메모리 소자의 메모리 층보다 우수한 열적 안정성을 갖는 물질로 형성될 수 있다. 이에 따라, 상변화 메모리 소자에 저장될 경우 발생할 수 있는, 열적 안정성 테스트 또는 패키지 공정 동안 상기 내재적 칩 데이터가 소실되는 기술적 어려움은 예방될 수 있어, 상변화 메모리 소자를 메인 메모리 소자로 채용하는 임베디드 반도체 장치를 구현하는 것이 가능해질 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 예시적으로 도시하는 순서도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 구성하는 요소들을 예시적으로 도시하는 개략도이다.
도 3은 열처리 온도에 의한 상변화 물질의 결정 구조 및 전기적 저항의 변화를 보여주는 그래프이다.
도 4 내지 도 6은 제 1 메모리 영역의 제 1 메모리 소자를 예시적으로 도시하는 단면도들이다.
도 7 및 도 8은 기능회로 구조체를 구성하는 비메모리 소자을 예시적으로 도시하는 단면도들이다.
도 9 및 도 11은 제 2 메모리 영역을 구성하는 제 2 메모리 소자을 예시적으로 도시하는 단면도들이다.
도 12 및 도 13은 제 3 메모리 영역을 구성하는 제 3 메모리 소자을 예시적으로 도시하는 회로도들이다.
도 14는 제 4 메모리 영역을 구성하는 제 4 메모리 소자를 예시적으로 도시하는 단면도이다.
도 15 내지 도 17은 본 발명의 실시예들에 따른 반도체 장치를 예시적으로 도시하는 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 예시적으로 도시하는 순서도이다.
도 1을 참조하면, 반도체 장치들은 반도체 웨이퍼(또는 반도체기판) 상에 집적된 후(S1), 그것의 불량 유무를 판단하기 위해 테스트된다(S2). 테스트된 상기 반도체 장치들 각각은 패키지 공정을 거쳐 사용자에게 판매된다(S3).
상기 테스트 단계(S2)는 도 1에 도시된 것처럼 상기 반도체 장치들 각각의 전기적 특성을 테스트하는 단계(S21) 및 상기 반도체 장치들 각각의 열적 안정성을 테스트하는 단계(S23)를 포함할 수 있다. 상기 열적 안정성 테스트 단계(S23)는 반도체 장치의 보존 연한의 검증을 위한 가속 실험으로써, 예를 들면, 적어도 70도씨의 온도 조건 아래에서 실시되는 베이크 단계를 포함할 수 있다. 이에 더하여, 상기 테스트 단계(S2)는 상기 전기적 특성과 열적 안정성을 테스트하는 단계들(S23) 사이에 실시되는 내재적 칩 데이터의 기록 단계(S22)를 더 포함할 수 있다.
상기 반도체 장치들 각각은 사용자의 데이터를 저장하는 제 1 메모리 소자들(또는 메인 메모리 소자들)과 상기 내재적 칩 데이터를 저장하는 제 2 메모리 소자들(또는 보조 메모리 소자들)을 포함하는 메모리 구조체를 구비할 수 있다. 상기 내재적 칩 데이터는 상기 반도체 장치(특히, 상기 제 1 메모리 소자들)에 대한 전기적 특성의 테스트 결과로부터 준비될 수 있으며, 상기 제 2 메모리 소자에 기록된다.
본 발명의 실시예들에 따르면, 상기 제 1 메모리 소자들은 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제 1 메모리 소자의 메모리 층은 상변화 물질들 중의 하나로 형성될 수 있다. 반면, 상기 제 2 메모리 소자들은 상기 제 1 메모리 소자에 비해 우수한 열적 안정성을 가지면서, 전기적으로 프로그램할 수 있는 비휘발성 메모리 소자들 중의 한가지일 수 있다.
아래에서는, 도 2 및 도 3를 참조하여, 상기 반도체 장치를 구성하는 요소들 각각의 기술적 특징들의 일부 측면들을, 보다 상세하게 하지만 예시적으로, 설명할 것이다. 보다 구체적으로, 도 2는 본 발명의 실시예들에 따른 반도체 장치를 구성하는 요소들을 예시적으로 도시하는 개략도이고, 도 3은 열처리 온도에 의한 상변화 물질의 결정 구조 및 전기적 저항의 변화를 보여주는 그래프이다.
도 2를 참조하면, 상기 반도체 웨이퍼 상에 집적되는 반도체 장치들 각각(500)은 데이터를 저장하는 메모리 소자들로 구성되는 메모리 구조체(MS)를 포함할 수 있다. 이에 더하여, 일부 실시예들에 따르면, 상기 반도체 장치들 각각(500)은 소정의 기능들을 수행하는 비메모리 소자들로 구성되는 기능회로 구조체(FS)를 더 포함함으로써, 임베디드 반도체 장치를 구성할 수 있다.
상기 메모리 구조체(MS)는 사용자 데이터(예를 들면, 사용자 아이디, 비밀번호, 사진 등과 관련된 정보)를 저장하는 제 1 메모리 영역(M1) 및 내재적 칩 데이터를 저장하는 제 2 메모리 영역(M2)를 포함할 수 있다. 이에 더하여, 상기 메모리 구조체(MS)는 상기 기능회로 구조체(FS)에서 처리되는 정보를 일시적으로 저장하는 제 3 메모리 영역(M3) 및/또는 소정의 고정적 데이터를 저장하는 제 4 메모리 영역(M4)을 더 포함할 수 있다.
상기 제 1 메모리 영역(M1)는 복수의 제 1 메모리 소자들 및 이들을 구동시키는 제 1 주변 회로를 포함할 수 있다. 본 발명의 실시예들에 따르면, 상기 제 1 메모리 소자는, 그것을 통과하는 전류에 의해 그것의 저항이 선택적으로 변화될 수 있는, 가변저항 특성을 갖는 물질들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 제 1 메모리 소자의 메모리 층은, 줄열(Joule's heat)에 의해 그것의 결정 구조 및 그것의 전기적 저항이 변화될 수 있는 물질들(예를 들면, 칼코겐 화합물들) 중의 적어도 하나로 형성될 수 있다. 여기서, 상기 칼코겐 화합물은 안티몬(antimony, Sb), 텔루리움(tellurium, Te) 및 셀레늄(selenium, Se) 중의 적어도 한가지를 포함하는 물질일 수 있다. 예를 들면, 상기 제 1 메모리 소자는 도 4 내지 도 6에 예시적으로 도시된 상변화 메모리 소자들 중의 하나일 수 있다.
상기 제 2 메모리 영역(M2)에 저장되는 상기 내재적 칩 데이터는 상기 반도체 장치(500) 그 자체와 관련된 정보로 구성될 수 있다. 예를 들면, 상기 내재적 칩 데이터는 보안 코드 또는, 상기 제 1 메모리 소자들의 정상적인 동작을 위해 요구되는 동작 조건을 규정하는, 동작 조건 데이터를 포함할 수 있다. 이에 따라, 상기 반도체 장치(500)가 사용자에 의해 사용되기 이전 단계에서도, 상기 내재적 칩 데이터는 상기 반도체 장치들 각각에서 동일할 필요가 없다.
한편, 상기 내재적 칩 데이터가 보안 코드 또는 동작 조건 데이터를 포함할 경우, 상기 내재적 칩 데이터는 제조자에 의해 보증된 데이터 보존 연한까지 소실되지 않아야 한다. 이런 이유에서, 상기 내재적 칩 데이터를 저장하는 상기 제 2 메모리 영역(M2)은 비휘발성 메모리 소자들 중의 적어도 하나를 포함할 수 있다.
이에 더하여, 상기 상기 제 2 메모리 영역(M2)의 메모리 소자들은 상기 제 1 메모리 소자들에 비해 우수한 열적 안정성을 가질 수 있다. 보다 구체적으로, 도 3에 도시된 것처럼, 열처리가 180도씨 이상의 온도에서 실시되면, 상변화 물질의 결정 구조 및 전기적 저항이 달라질 수 있다. 즉, 상변화 메모리 소자들이 상기 제 1 메모리 영역(M1)에 포함될 경우, 180도씨 이상의 온도 환경은 상기 제 1 메모리 영역(M1)에 저장된 데이터의 소실을 가져올 수 있다.
한편, 도 1을 참조하여 설명된 것처럼, 상기 열적 안정성 테스트(S23) 및 상기 패키지 단계(S3)가 상기 내재적 칩 데이터가 기록된 이후에 실시된다. 이때, 상기 패키지 단계(S3)는 대략 200도씨 이상의 온도에서 수행되는 단계를 포함할 수 있고, 제품 보존 연한의 검증을 위한 가속 실험으로써 실시되는 상기 열적 안정성 테스트(S23) 역시 높은 온도 조건(예를 들면, 적어도 70도씨 이상의 온도)에서 실시된다. 따라서, 상기 내재적 칩 데이터가 상기 제 1 메모리 영역(M1)에 기록될 경우, 상기 패키지 단계(S3) 또는 상기 열적 안정성 테스트(S23)는 상기 내재적 칩 데이터의 손실을 유발할 수 있다. 하지만, 본 발명에 따르면, 상기 내재적 칩 데이터는 상기 제 1 메모리 영역(M1)이 아니라, 상기 제 1 메모리 영역(M1)에 비해 우수한 열적 안정성을 갖는 메모리 소자들로 구성되는 상기 제 2 메모리 영역(M2)에 저장되기 때문에, 상기 내재적 칩 데이터의 이러한 손실은 예방될 수 있다.
요약하면, 일부 실시예들에서, 상기 제 2 메모리 영역(M2)은 적어도 상변화 물질보다 우수한 열적 안정성 또는 내열 특성을 갖는 비휘발성 메모리 소자들로 구성될 수 있다. 상기 제 2 메모리 영역(M2)을 위한 이러한 특성을 갖는 비휘발성 메모리 소자들은, 아래에서 보다 상세하게 설명될, 도 9 내지 도 11에 예시적으로 도시된 것들 중의 하나일 수 있다. 하지만, 상기 제 2 메모리 영역(M2)을 구성하는 비휘발성 메모리 소자는 도 9 내지 도 11에 도시된 것들로 한정되지 않으며, 아래에서 설명될 보다 구체적인 본 발명의 기술적 사상에 기초하여 다양하게 변형될 수 있다.
이에 더하여, 도 1를 참조하여 설명된 것처럼, 상기 내재적 칩 데이터(특히, 상기 동작 조건 데이터)는, 상기 내재적 칩 데이터의 기록 단계(S22)에서, 전기적인 방법을 사용하여 상기 제 2 메모리 영역(M2)에 기록된다. 이런 이유에서, 상기 제 2 메모리 영역(M2)을 구성하는 메모리 소자는 전기적으로 프로그램될 수 있는 것들일 수 있다. 결과적으로, 상기 제 2 메모리 영역(M2)은 i) 적어도 상변화 물질보다 우수한 열적 안정성 또는 내열 특성을 갖고, ii) 데이터의 비휘발성을 갖고, iii) 전기적으로 프로그램가능한 메모리 소자일 수 있다. 본 발명의 일부 실시예들에 따르면, 상기 제 2 메모리 영역(M2)은 일회적으로 프로그램가능한 특성을 더 구비할 수 있다.
상기 제 3 및 제 4 메모리 영역들(M3, M4)을 구성하는 메모리 소자들은, 동작 원리 및/또는 구조에 있어서, 상기 제 1 및 제 2 메모리 영역들(M1, M2)을 구성하는 메모리 소자들과 차이를 가질 수 있다. 예를 들면, 상기 제 3 메모리 영역(M3)은 도 12에 도시된 디램 또는 도 13에 도시된 에스램 등과 같은 휘발성의 랜덤 억세스 메모리 소자들을 포함할 수 있다. 또한, 상기 제 4 메모리 영역(M4)은 도 14에 도시된 마스크 롬과 같은 비휘발성의 메모리 소자일 수 있다.
한편, 상기 제 4 메모리 영역(M4)에는, 상기 전기적 테스트(S21)의 결과를 피드백받는 것이 요구되지 않는, 고정된 정보(예를 들면, 구동 프로그램 정보 등)가 기록될 수 있다. 이러한 고정된 정보는 상기 제품 테스트 단계(S2) 이전에, 반도체 제조 라인 내에서 기록될 수 있다. 예를 들면, 상기 제 4 메모리 영역(M4)을 구성하는 마스크 롬들 중의 일부에 있어서, 도 14에 도시된 것처럼, 채널 영역에 소오스/드레인 영역(S/D)을 연결하는 채널 불순물 영역(CHI)을 형성할 수 있다. 이런 점에서, 상기 제 4 메모리 영역(M4)을 구성하는 메모리 소자들은 전기적으로 프로그램 가능한 메모리 소자들로 구성되는 상기 제 2 메모리 영역(M2)과 구별될 수 있다.
결과적으로, 상기 제 2 메모리 영역(M2)을 구성하는 메모리 소자들은, 정보 저장의 원리 또는 정보 저장을 위한 구조에서, 상기 제 4 메모리 영역(M4)을 구성하는 메모리 소자들 또는 상기 제 3 메모리 영역(M3)을 구성하는 휘발성 메모리 소자들과 차이를 가질 수 있다.
상기 기능회로 구조체(FS)는 사용자에 의해 요구된 소정의 기능들을 수행하도록 구성되는 논리 회로 또는 아날로그 회로를 포함할 수 있다. 예를 들면, 상기 논리 회로는 도 7에 예시적으로 도시된 것처럼 저전압 트랜지스터(LVT) 및 고전압 트랜지스터(HVT)를 포함할 수 있고, 상기 아날로그 회로는 도 8에 예시적으로 도시된 것처럼 한쌍의 커패시터 전극들(LCE, UCE)과 이들 사이의 커패시터 유전막(CD)으로 구성되는 커패시터 구조체(CAP)를 포함할 수 있다. 상기 저전압 및 고전압 트랜지스터들(LVT, HVT) 그리고 상기 커패시터 구조체(CAP)와 관련된 내용은 아래에서 보다 상세하게 설명될 것이다.
한편, 상기 메모리 구조체(MS)는 데이터의 저장이 아니라 메모리 소자들을 구동시키는 기능을 수행하는 메모리 주변회로들을 포함할 수 있다. 예를 들면, 상기 제 1 메모리 영역(M1)의 제 1 주변 회로는 이러한 메모리 주변 회로의 하나일 수 있다. 비메모리 소자들이라는 점에서, 상기 메모리 주변 회로는 상기 기능회로 구조체(FS)를 구성하는 상기 논리 회로 또는 상기 아날로그 회로와 동일하다. 하지만, 상기 메모리 주변 회로는 상기 메모리 구조체(MS)를 구성하는 메모리 소자들의 동작(예를 들면, 읽기 또는 쓰기 동작)을 제어한다는 점에서, 사용자에 의해 요구된 기능(예를 들면, 계산)을 수행하는 상기 기능회로 구조체(FS)의 회로들과 구별된다.
이에 더하여, 상기 기능회로 구조체(FS)를 구성하는 비메모리 소자들은, 그것들의 위치에 있어서, 상기 메모리 주변 회로를 구성하는 비메모리 소자들과 분명하게 구별될 수 있다. 예를 들면, 상기 제 1 주변 회로는 상기 제 1 메모리 영역(M1) 내에 배치되거나, 상기 기능회로 구조체(FS)에 비해 상기 제 1 메모리 소자들에 가깝게 배치될 수 있다.
도 4 내지 도 6은 상기 제 1 메모리 영역(M1)의 제 1 메모리 소자를 예시적으로 도시하는 단면도들이다.
도 4 내지 도 6을 참조하면, 상기 제 1 메모리 소자들 각각은 반도체기판(100) 상에 배치되는 정보저장요소들(ISE)를 포함할 수 있고, 상기 정보저장요소들(ISE) 각각은 하부 전극(BEC), 상부 전극(TEC) 및 이들 사이의 상변화 물질막(PCM)을 포함할 수 있다. 상기 정보저장요소(ISE)로의 전기적 접근은 소정의 비트라인과 소정의 워드라인을 선택함으로써 제어될 수 있으며, 이러한 선택적 접근을 위해 상기 워드라인에 의해 제어되는 스위칭 요소(SWE)가 상기 정보저장요소(ISE)와 워드라인 사이에 형성될 수 있다.
상기 상변화 물질막(PCM)은 칼코겐 화합물로 형성될 수 있다. 일부 실시예들에 따르면, 상기 칼코겐 화합물에서, 텔루리움(Te)은 대략 20 원자 퍼센트 내지 대략 80 원자 퍼센트의 농도를 갖고, 안티몬(Sb)은 대략 5 원자 퍼센트 내지 대략 50 원자 퍼센트의 농도를 갖고, 나머지는 게르마늄(Ge)일 수 있다. 이에 더하여, 상기 칼코겐 화합물은, 불순물로서, N, O, C, Bi, In, B, Sn, Si, Ti, Al, Ni, Fe, Dy 및 La 중의 적어도 한가지를 포함할 수 있다. 다른 실시예들에서, 상기 상변화 물질막(PCM)은 GeBiTe, InSb, GeSb 및 GaSb 중의 한가지를 메모리 층으로 형성될 수도 있다.
도 4에 예시적으로 도시된 실시예에 따르면, 상기 스위칭 요소(SWE)는 상기 반도체 기판(100)을 채널 영역으로 사용하고, 상기 반도체 기판(100) 상의 제 1 게이트 패턴(151)을 워드라인으로 사용하고, 상기 반도체 기판(100) 내에 형성되는 제 1 불순물 영역(161)을 소오스/드레인 전극들로 사용하는 모오스 전계효과 트랜지스터일 수 있다. 이에 더하여, 상기 제 1 게이트 패턴(151)과 상기 반도체 기판(100) 사이에는 제 1 게이트 절연막(121)이 개재될 수 있다.
상기 소오스/드레인 전극들(즉, 상기 제 1 불순물 영역(161))은, 배선 구조체를 통해, 상기 정보저장요소(ISE) 및 상기 게이트 패턴(151)을 가로지르는 상부 배선(200)에 전기적으로 연결될 수 있다. 상기 배선 구조체는 하부 플러그(170), 상부 플러그(190) 및 이들 사이의 도전 패드(180)를 포함할 수 있고, 상기 상부 배선(200)은 상기 비트라인으로 사용될 수 있다.
도 5에 예시적으로 도시된 실시예에 따르면, 상기 스위칭 요소(SWE)는 정류 요소(RE)일 수 있다. 예를 들면, 상기 스위칭 요소(SWE)는 서로 다른 도전형을 갖는 하부 불순물 영역(LIR) 및 상부 불순물 영역(UIR)으로 구성되는 피엔 다이오드일 수 있다. 상기 하부 불순물 영역(LIR)은 상기 워드라인으로 사용될 수 있으며, 이를 위해 라인 형태를 가지면서 상기 반도체 기판(100) 내에 형성될 수 있다. 상기 상부 불순물 영역(UIR)은 섬 형태를 가지면서 상기 하부 불순물 영역(LIR)의 상부면에 직접 접촉하도록 형성된다.
상기 정보저장요소(ISE)는 상기 배선 구조체를 이용하여 상기 상부 불순물 영역(UIR)에 접속할 수 있다. 예를 들면, 도시된 것처럼, 상기 하부 플러그(170) 및 상기 도전 패드(180)가 상기 상부 불순물 영역(UIR)와 상기 정보저장요소(ISE) 사이의 전기적 연결을 위해 사용될 수 있다. 상기 상부 전극(TEC)은 상기 비트라인으로 사용될 수 있으며, 이를 위해 라인 형태를 가지면서 상기 하부 불순물 영역(LIR)을 가로지를 수 있다.
도 6에 예시적으로 도시된 실시예에 따르면, 상기 스위칭 요소(SWE)는 바이폴라 트랜지스터(BJT)일 수 있다. 예를 들면, 상기 스위칭 요소(SWE)는 콜렉터(C), 에미터(E) 및 이들 사이의 베이스(B)로 사용되는 불순물 영역들을 포함할 수 있으며, 상기 콜렉터(C)는 상기 에미터(E)와 같은 도전형을 갖고 상기 베이스(B)와는 다른 도전형을 가질 수 있다. 상기 정보저장요소(ISE)는 소정의 플러그 구조체(PS)를 통해 상기 바이폴라 트랜지스터(BJT)에 접속할 수 있다.
도 7 및 도 8은 상기 기능회로 구조체(FS)를 구성하는 비메모리 소자들을 예시적으로 도시하는 단면도들이다.
도 7을 참조하면, 상기 기능회로 구조체(FS)는 저전압 트랜지스터(LVT) 및 고전압 트랜지스터(HVT)를 구비할 수 있다. 상기 저전압 트랜지스터(LVT)는 활성 영역 상의 저전압 게이트 패턴(153), 상기 활성영역과 상기 저전압 게이트 패턴(153) 사이의 저전압 게이트 절연막(123), 상기 활성 영역 내에 형성되는 저전압 불순물 영역(163)을 구비할 수 있다. 상기 활성 영역은 상기 반도체 기판(100) 내에 형성되는 소자분리 패턴(110)에 의해 정의될 수 있다. 상기 고전압 트랜지스터(HVT)는 상기 반도체 기판(100) 상의 고전압 게이트 패턴(154), 상기 반도체 기판(100)과 상기 고전압 게이트 패턴(154) 사이의 고전압 게이트 절연막(124), 상기 반도체 기판(100) 내에 형성되는 고전압 불순물 영역(164)을 구비할 수 있다.
일부 실시예들에 따르면, 상기 저전압 및 고전압 게이트 패턴들(153, 154)는 각각 하부 게이트 패턴(133, 134) 및 상부 게이트 패턴(143, 144)을 구비할 수 있다. 상기 저전압 및 고전압 게이트 패턴들(153, 154)의 상기 하부 게이트 패턴들(133, 134)은 서로 동일한 물질 또는 동일한 박막 구조를 갖도록 형성될 수 있다. 상기 고전압 게이트 절연막(124)은 상기 저전압 게이트 절연막(123)보다 두꺼운 두께로 형성될 수 있다. 상기 저전압 및 고전압 불순물 영역들(163, 164)는 상기 배선 구조체에 연결될 수 있다.
도 8을 참조하면, 상기 기능회로 구조체(FS)는 상기 배선 구조체에 연결된 커패시터 구조체(CAP)를 포함할 수 있다. 상기 커패시터 구조체(CAP)는 하부 커패시터 전극(LCE) 및 상부 커패시터 전극(UCE), 그리고 상기 하부 및 상부 커패시터 전극들(LCE, UCE) 사이의 커패시터 유전막(CD)을 구비할 수 있다. 일부 실시예에 따르면, 상기 커패시터 유전막(CD)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 알루미늄 산화막 또는 하프늄 산화막 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 커패시터 유전막(CD)은 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 포함할 수 있다.
한편, 도 8에 도시된 것처럼, 상기 상부 커패시터 전극(UCE)과 상기 배선 구조체 사이에는 도전성의 캐핑막(CPL)이 개재될 수도 있다. 또한, 상기 커패시터 구조체(CAP)는 상기 소자분리 패턴(110) 상에 형성될 수 있다. 변형된 실시예에 따르면, 상기 반도체 기판(100) 내에는, 상기 하부 커패시터 전극(LCE)으로 사용되는, 불순물 영역(미도시)이 형성될 수 있다.
도 9 및 도 11은 상기 제 2 메모리 영역(M2)를 구성하는 제 2 메모리 소자들을 예시적으로 도시하는 단면도들이다.
도 9를 참조하면, 상기 제 2 메모리 소자는 상기 반도체 기판(100) 상에 배치되는 제 2 게이트 패턴(152), 상기 제 2 게이트 패턴(152)과 상기 반도체 기판(100) 사이에 개재되는 제 2 게이트 절연막(122)을 포함할 수 있다. 상기 제 2 게이트 패턴(152)의 일 측에는 상기 배선 구조체에 접속하는 제 2 불순물 영역(162)이 형성될 수 있다.
상기 제 2 게이트 절연막(122)은 얇은 부분(122a) 및, 상기 얇은 부분(122a)과 상기 제 2 불순물 영역(162) 사이에 위치하는, 두꺼운 부분(122b)을 포함할 수 있다. 이에 더하여, 상기 제 2 게이트 절연막(122)의 아래에는 결함 영역(DFR)이 국소적으로 형성될 수 있다.
동작에 있어서, 상기 제 2 게이트 패턴(152)에 고전압이 인가될 경우, 상기 제 2 게이트 절연막(122)에서의 절연 파괴(breakdown)이 발생하여, 상기 제 2 메모리 소자는 저항 소자로서 동작한다. 반면, 이러한 산화막 절연 파괴가 발생하지 않을 경우, 상기 제 2 게이트 패턴(152)과 상기 제 2 불순물 영역(162)은 직류 전류를 차단하는 커패시터로서 기능한다.
일부 실시예들에 따르면, 상기 제 2 게이트 절연막의 얇은 부분(122a) 및 두꺼운 부분(122b)은 도 7을 참조하여 설명된 상기 저전압 게이트 절연막(123) 및 상기 고전압 게이트 절연막(124)과 동일한 물질 및/또는 동일한 두께로 형성될 수 있다. 이에 더하여, 상기 제 2 게이트 패턴(152) 역시 상기 저전압 및 고전압 게이트 패턴들(153, 154) 중의 적어도 하나와 동일한 물질 및/또는 동일한 박막 구조로 형성될 수 있다.
도 10을 참조하면, 상기 제 2 메모리 소자는 상기 반도체 기판(100) 상에 배치되는 한 쌍의 제 2 게이트 패턴들(152a, 152b), 상기 제 2 게이트 패턴들(152a, 152b)과 상기 반도체 기판(100) 사이에 개재되는 제 2 게이트 절연막(122)을 포함할 수 있다. 이에 더하여, 상기 제 2 게이트 패턴들 중의 하나(152b)(이하, 선택 게이트)의 양측에는 한 쌍의 제 2 불순물 영역들(162)이 형성될 수 있다. (이하, 상기 제 2 게이트 패턴들 중의 다른 하나(152a)는 '쓰기 게이트'라고 부른다.) 상기 제 2 불순물 영역들(162) 중의 하나는 상기 배선 구조체에 연결되고, 다른 하나는 플로팅 상태일 수 있다.
상기 선택 게이트(152b)는 그 하부의 채널 영역을 선택적으로 반전시킬 수 있도록 구성된다. 이에 따라, 상기 플로팅 상태의 제 2 불순물 영역(162)은 상기 선택 게이트(152b)에 인가되는 전압에 의해 선택적으로 상기 배선 구조체에 전기적으로 연결될 수 있다.
동작에 있어서, 상기 쓰기 게이트(152a)에 고전압이 인가될 경우, 그것 아래의 상기 제 2 게이트 절연막(122)은 절연 파괴(breakdown)되어 저항 소자로서 기능하게 된다. 반면, 이러한 산화막 절연 파괴가 발생하지 않을 경우, 상기 쓰기 게이트(152a) 아래의 상기 제 2 게이트 절연막(122)은 직류 전류를 차단하는 커패시터 유전막으로서 기능한다.
일부 실시예들에 따르면, 상기 제 2 게이트 절연막(122)은 도 7을 참조하여 설명된 상기 저전압 게이트 절연막(123) 및 상기 고전압 게이트 절연막(124) 중의 하나와 동일한 물질 및/또는 동일한 두께로 형성될 수 있다. 이에 더하여, 상기 제 2 게이트 패턴들(152) 역시 상기 저전압 및 고전압 게이트 패턴들(153, 154) 중의 적어도 하나와 동일한 물질 및/또는 동일한 박막 구조로 형성될 수 있다.
상기 제 2 메모리 소자는 전하저장형 비휘발성 메모리 소자일 수 있다. 예를 들면, 도 10에 도시된 것처럼, 상기 제 2 메모리 소자는 전하-트랩 사이트들이 풍부한 절연막을 전하 트랩형 게이트 절연막(CS)으로 사용하는 트랩형 비휘발성 메모리 소자일 수 있다. 일부 실시예들에 따르면, 상기 전하 트랩형 게이트 절연막(CS)은 도 8을 참조하여 설명된 상기 커패시터 유전막(CD)과 동일한 물질 및/또는 동일한 박막 구조로 형성될 수 있다.
도 4 내지 도 11을 참조하여 설명된 소자들 또는 트랜지스터들이 본 발명에 따른 반도체 장치를 구성할 수 있다. 아래에서는 이러한 반도체 장치들을 도 15 내지 도 17을 참조하여 예시적으로 설명할 것이다. 하지만, 설명의 간결함을 위해, 중복되는 설명은 생략한다.
도 15를 참조하면, 상기 반도체 장치(500)의 제 1 메모리 영역(M1)은 도 4를 참조하여 설명된 제 1 메모리 소자를 포함할 수 있고, 상기 제 2 메모리 영역(M2)은 도 9를 참조하여 설명된 제 2 메모리 소자를 포함할 수 있고, 상기 기능회로 구조체(FS)는 도 7을 참조하여 설명된 저전압 및 고전압 트랜지스터들(LVT, HVT)을 포함할 수 있다.
도 16을 참조하면, 상기 반도체 장치(500)의 제 1 메모리 영역(M1)은 도 5를 참조하여 설명된 제 1 메모리 소자를 포함할 수 있고, 상기 제 2 메모리 영역(M2)은 도 10를 참조하여 설명된 제 2 메모리 소자를 포함할 수 있고, 상기 기능회로 구조체(FS)는 도 7을 참조하여 설명된 저전압 및 고전압 트랜지스터들(LVT, HVT)을 포함할 수 있다.
도 17을 참조하면, 상기 반도체 장치(500)의 제 1 메모리 영역(M1)은 도 6을 참조하여 설명된 제 1 메모리 소자를 포함할 수 있고, 상기 제 2 메모리 영역(M2)은 도 11를 참조하여 설명된 제 2 메모리 소자를 포함할 수 있고, 상기 기능회로 구조체(FS)는 도 7을 참조하여 설명된 저전압 및 고전압 트랜지스터들(LVT, HVT)을 포함하되, 도 8을 참조하여 설명된 상기 커패시터 구조체(CAP)를 더 포함할 수 있다.

Claims (10)

  1. 기판 상에, 메인 메모리 소자 및 보조 메모리 소자를 포함하는 반도체 칩을 집적하는 단계;
    상기 반도체 칩을 전기적으로 테스트하여 내재적 칩 데이터(intrinsic chip data)를 준비하는 단계; 및
    상기 반도체 칩을 패키지하는 단계를 포함하되,
    상기 내재적 칩 데이터는 상기 반도체 칩을 패키지하는 단계 전에 상기 보조 메모리 소자에 기록되고, 상기 보조 메모리 소자의 메모리 층은 상기 메인 메모리 소자의 메모리 층보다 열적 환경 아래에서 우수한 데이터 유지 특성을 갖는 물질로 형성되는 반도체 장치의 제조 방법.
  2. 청구항 1에 있어서,
    상기 반도체 칩을 패키지하는 단계는 적어도 200도씨의 온도에서 실시되는 단계를 포함하는 반도체 장치의 제조 방법.
  3. 청구항 1에 있어서,
    상기 메인 메모리 소자는 그것의 메모리 층으로 칼코겐 화합물을 사용하는 반도체 장치의 제조 방법.
  4. 청구항 1에 있어서,
    상기 보조 메모리 소자는 그것의 메모리 층으로 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 다결정 실리콘 중의 적어도 하나를 사용하는 반도체 장치의 제조 방법.
  5. 청구항 1에 있어서,
    상기 보조 메모리 소자는 전기적으로 프로그램할 수 있는 비휘발성 메모리 소자들 중의 적어도 하나로 구성되는 반도체 장치의 제조 방법.
  6. 청구항 1에 있어서,
    상기 반도체 칩은 사용자로부터 요구된 기능을 수행하는 기능 회로들을 더 포함하되,
    상기 메인 메모리 소자는 상기 사용자에 의해 준비된 사용자 데이터를 저장하도록 구성되고, 상기 보조 메모리 소자는 상기 반도체 칩 그 자체의 특성과 관련된 상기 내재적 칩 데이터를 저장하도록 구성되는 반도체 장치의 제조 방법.
  7. 청구항 6에 있어서,
    상기 내재적 칩 데이터는 보안 코드 데이터(security code data) 또는 동작 조건 데이터(operational condition data) 중의 적어도 하나를 포함하는 반도체 장치의 제조 방법.
  8. 청구항 6에 있어서,
    상기 기능 회로는 커패시터 유전막을 포함하는 커패시터를 포함하고,
    상기 보조 메모리 소자의 메모리 층은 상기 커패시터 유전막과 동일한 물질로 형성되는 반도체 장치의 제조 방법.
  9. 청구항 6에 있어서,
    상기 기능 회로는 게이트 절연막을 포함하는 모오스 전계효과트랜지스터들을 포함하고,
    상기 보조 메모리 소자의 메모리 층은 상기 모오스 전계효과트랜지스터들 중의 하나의 상기 게이트 절연막과 동일한 물질로 형성되는 반도체 장치의 제조 방법.
  10. 청구항 1에 있어서,
    상기 보조 메모리 소자에 상기 내재적 칩 데이터를 기록하는 단계와 상기 반도체 칩을 패키지하는 단계 사이에, 열적 환경 아래에서 상기 반도체 칩의 특성을 테스트하는 단계를 더 포함하되,
    상기 열적 환경은 적어도 100도씨의 온도 조건 아래에서 실시되는 베이크 단계를 더 포함하는 반도체 장치의 제조 방법.
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