KR20070063803A - 상변환 기억 소자 및 그의 제조방법 - Google Patents

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KR20070063803A
KR20070063803A KR1020050124037A KR20050124037A KR20070063803A KR 20070063803 A KR20070063803 A KR 20070063803A KR 1020050124037 A KR1020050124037 A KR 1020050124037A KR 20050124037 A KR20050124037 A KR 20050124037A KR 20070063803 A KR20070063803 A KR 20070063803A
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장헌용
홍석경
박해찬
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Abstract

본 발명은 세트(SET) 트랜지스터와 리세트(RESET) 트랜지스터에의 전류량이 서로 상이하도록 한 상변환 기억 소자 및 그의 제조방법을 개시한다. 개시된 본 발명의 상변환 기억 소자는, 각각 게이트절연막과 게이트도전막 및 하드마스크막이 적층된 구조의 게이트와, 상기 게이트 양측의 기판 표면내에 형성된 소오스/드레인 영역을 포함하며, 상기 드레인 영역을 공유하는 세트 트랜지스터와 리세트 트랜지스터를 포함하는 상변환 기억 소자에 있어서, 상기 세트 트랜지스터의 게이트절연막 두께는, 상기 세트 트랜지스터와 리세트 트랜지스터의 각 게이트에 입력되는 전압 레벨이 동일하더라도 리세트 트랜지스터에서 보다 세트 트랜지스터에서 낮은 전류가 흐르도록, 상기 리세트 트랜지스터의 게이트절연막 두께 보다 두꺼운 것을 특징으로 한다.

Description

상변환 기억 소자 및 그의 제조방법{Phase change memory device and method of manufacturing the same}
도 1은 종래 상변화 기억 소자에서의 상변환막의 상변화를 설명하기 위한 그래프.
도 2는 종래 상변환 기억 소자를 도시한 회로도.
도 3a 내지 도 3g는 본 발명의 일실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도.
도 4a 및 도 4b는 본 발명의 다른 실시예에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
31 : 반도체기판 32 : 소자분리막
33 ; 제1게이트절연막 34 : 감광막패턴
35 : 제2게이트절연막 36 : 폴리실리콘막
37 : 텅스텐실리사이드막 38 : 하드마스크막
40a,40b : 게이트 41 : LDD 영역
42 : 스페이서 43 : 소오스/드레인 영역
C : 세트 트랜지스터 D : 리세트 트랜지스터
본 발명은 상변환 기억 소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는, 세트 트랜지스터와 리세트 트랜지스터의 제조방법에 관한 것이다.
기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(Random Access Memory: RAM) 소자와 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(Read Only Memory: ROM) 소자로 크게 구분된다. 상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM)과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다. 또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 구조가 단순한 새로운 기억 소자를 개발하기 위한 연구들이 활발히 진행되고 있으며, 그 한 예로, 최근 상변환 기억 소자(Phase Change memory device)가 제안되었다.
이러한 상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해 상기 전극들 사이에 개재된 상변환막이 수 ㏀의 낮은 저항을 갖는 결정질 상태(crystalline state)와 수 ㏁의 높은 저항을 갖는 비정질 상태(amorphous state)의 두 가지 상태로 상변화가 일어나는 것으로부터 상기 결정질 상태와 비정질 상태간 저항 차이를 이용해서 셀에 저장된 정보를 판별한다.
다시말해, 상변환 기억 소자는 상변환막으로서 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울열(Joule Heat)에 의해 저항이 낮은 결정질 상태, 즉, 세트(SET) 상태와 저항이 높은 비정질 상태, 즉, 리세트(RESET) 사이에서 가역적으로 상변화가 일어나는 것으로부터, 쓰기 및 읽기 모드에서 상변환막을 통하여 흐르는 전류를 감지해서 상변환 기억 셀에 저장된 정보가 세트 상태의 데이터 '0'인지, 또는, 리세트 상태의 데이터 '1'인지를 판별한다.
도 1은 종래 상변화 기억 소자에서의 상변환막의 상변화를 설명하기 위한 그래프이다.
도시된 바와 같이, 상변화막은 용융온도(Melting Temperature; Tm) 보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키는 것에 의해 비정질 상태로 변한다(곡선 "A" 참조). 반면, 상변화막은 용융온도(Tm) 보다 낮고 결정화 온도(Crystallization Temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후 냉각시키는 것에 의해 결정 상태로 변한다.(곡선 "B" 참조).
따라서, 상기 상변환막의 상변화에 필요한 쓰기 전류(writing current)에 있어서, 비정질 상태로 만들기 위해서는 하이 전류(High current)와 짧은 펄스(short pulse)를 필요로 하며, 결정질 상태로 만들기 위해서는 로우 전류(Low current)와 긴 펄스(long pulse)를 필요로 함을 알 수 있다.
한편, 상변환 기억 소자는 상기한 구동 특성 때문에, 도 2에 도시된 바와 같이, 입력 데이터(input data)가 로우(Low)인 경우에는 리세트(RESET) 트랜지스터를, 그리고, 입력 데이터가 하이(High)인 경우에는 세트(SET) 트랜지스터를 각각 온(On)시키게 되며, 이를 통해, 상변환 셀에 리세트 상태의 데이터 '1', 또는, 세트 상태의 데이터 '0'을 저장하게 된다.
따라서, 전술한 종래의 상변환 기억 소자는 데이터 종류에 따라 서로 다른 쓰기 전류와 펄스에 의해 서로 다른 트랜지스터, 즉, 세트 트랜지스터와 리세트 트랜지스터가 동작되므로, 상기 트랜지스터들의 특성을 서로 다르게 함이 바람직하다.
그러나, 상기와 같은 종래의 상변환 기억 소자는 입력 데이터의 전압 레벨이 두 트랜지스터의 게이트에 인가되므로 세트 트랜지스터의 게이트에는 전압을 낮게 하고 리세트 트랜지스터의 게이트에는 전압을 높게 하여야 하지만, 입력되는 전압 범위를 크게 할 수 없고, 특히, 노이즈 등에 의해 전압 흔들림(voltage fluction)이 발생하게 되는 바, 결과적으로, 세트 트랜지스터와 리세트 트랜지스터에의 상이한 전압을 인가함에 어려움이 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 세트 트랜지스터와 리세트 트랜지스터에의 입력 전압을 동일하게 하면서도 상기 트랜지스터들의 동작 특성을 서로 상이하게 할 수 있는 상변환 기억 소자 및 그의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 각각 게이트절연막과 게이트도전막 및 하드마스크막이 적층된 구조의 게이트와, 상기 게이트 양측의 기판 표면내에 형성된 소오스/드레인 영역을 포함하며, 상기 드레인 영역을 공유하는 세트 트랜지스터와 리세트 트랜지스터를 포함하는 상변환 기억 소자에 있어서, 상기 세트 트랜지스터의 게이트절연막 두께는, 상기 세트 트랜지스터와 리세트 트랜지스터의 각 게이트에 입력되는 전압 레벨이 동일하더라도 리세트 트랜지스터에서 보다 세트 트랜지스터에서 낮은 전류가 흐르도록, 상기 리세트 트랜지스터의 게이트절연막 두께 보다 두꺼운 것을 특징으로 하는 상변환 기억 소자를 제공한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 세트 트랜지스터 형성 영역 및 리세트 트랜지스터 형성 영역을 갖는 반도체기판의 전면 상에 제1게이트절연막을 형성하는 단계; 상기 제1게이트절연막을 세트 트랜지스터 형성 영역에만 잔류되도록 식각하는 단계; 상기 잔류된 제1게이트절연막을 포함한 기판 전면 상에 제2게이트절연막과 게이트도전막 및 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막, 게이트도전막, 제2게이트절연막 및 제1게이트절연막을 식각하여 상대적으로 두꺼운 게이트절연막을 갖는 제1게이트와 상대적으로 얇은 게이트절 연막을 갖는 제2게이트를 형성하는 단계; 상기 제1 및 제2 게이트 양측의 기판 표면내에 LDD 영역을 형성하는 단계; 상기 제1게이트 및 제2게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 제1게이트 양측 및 제2게이트 양측의 기판 표면내에 서로 공유하는 드레인 영역을 포함하여 소오스 영역을 형성해서 상대적으로 두꺼운 게이트절연막을 갖는 제1게이트를 포함하는 세트 트랜지스터와 상대적으로 얇은 게이트절연막을 갖는 제2게이트를 포함하는 리세트 트랜지스터를 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다.
여기서, 상기 본 발명의 방법은, 상기 LDD 영역을 형성하는 단계 후, 그리고, 스페이서를 형성하는 단계 전, 상기 LDD 영역이 형성된 기판 결과물에 대해 할로 이온주입을 수행하는 단계를 더 포함한다.
또한, 상기와 같은 목적을 달성하기 위하여, 본 발명은, 세트 트랜지스터 형성 영역 및 리세트 트랜지스터 형성 영역을 갖는 반도체기판의 전면 상에 게이트절연막을 형성하는 단계; 상기 리세트 트랜지스터 형성 영역에 형성된 게이트절연막 부분의 일부 두께를 제거하는 단계; 상기 세트 트랜지스터 형성 영역에서의 두께가 상대적으로 두꺼운 게이트절연막 상에 게이트도전막과 하드마스크막을 차례로 형성하는 단계; 상기 하드마스크막과 게이트도전막 및 게이트절연막을 식각하여 상대적으로 두꺼운 게이트절연막을 갖는 제1게이트와 상대적으로 얇은 게이트절연막을 갖는 제2게이트를 형성하는 단계; 상기 제1 및 제2 게이트 양측의 기판 표면내에 LDD 영역을 형성하는 단계; 상기 제1게이트 및 제2게이트의 양측벽에 스페이서를 형성하는 단계; 및 상기 스페이서를 포함한 제1게이트 양측 및 제2게이트 양측의 기판 표면내에 서로 공유하는 드레인 영역을 포함하여 소오스 영역을 형성해서 상대적으로 두꺼운 게이트절연막을 갖는 제1게이트를 포함하는 세트 트랜지스터와 상대적으로 얇은 게이트절연막을 갖는 제2게이트를 포함하는 리세트 트랜지스터를 형성하는 단계;를 포함하는 상변환 기억 소자의 제조방법을 제공한다.
여기서, 상기한 본 발명의 방법은, 상기 LDD 영역을 형성하는 단계 후, 그리고, 스페이서를 형성하는 단계 전, 상기 LDD 영역이 형성된 기판 결과물에 대해 할로 이온주입을 수행하는 단계를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 세트 트랜지스터와 리세트 트랜지스터에의 입력 전압을 상이하게 하지 않는 대신 상기 세트 트랜지스터와 리세트 트랜지스터에서의 게이트절연막 두께를 서로 달리함으로써 전류량이 서로 상이하게 되도록 한다.
즉, 본 발명은 세트 트랜지스터의 게이트절연막 두께를 리세트 트랜지스터의 게이트절연막 두께 보다 두껍게 함으로써 세트 트랜지스터와 리세트 트랜지스터의 각 게이트에 입력되는 전압 레벨이 동일하더라도 상기 세트 트랜지스터에서는 낮은 전류가 흐르게 되고 상기 리세트 트랜지스터에서는 높은 전류가 흐르게 할 수 있으며, 이를 통해, 두 트랜지스터간 동작 특성을 서로 상이하게 할 수 있다.
이 경우, 본 발명은 세트 트랜지스터와 리세트 트랜지스터를 신뢰성있게 구 동시킬 수 있으므로, 구동 특성이 우수한 상변환 기억 소자를 구현할 수 있다.
자세하게, 도 3a 내지 도 3g는 본 발명에 따른 상변환 기억 소자의 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 반도체기판(31) 내에 공지의 공정에 따라 활성영역을 한정하는 트렌치형의 소자분리막(32)을 형성한다. 그런다음, 상기 소자분리막(32)이 형성된 기판 결과물에 대해 p형 불순물을 이용한 웰-이온주입 진행한 후, 에너지 레벨을 낮추면서 필드-스탑(Field-stop) 이온주입 및 펀치-스탑(Punch-stop) 이온주입을 차례 진행한다.
도 3b를 참조하면, 소자분리막(32)을 포함한 기판(31)의 전 표면 상에 공지의 열산화 공정, 또는, 증착 공정을 통해 제1게이트절연막(33)을 형성한다.
도 3c를 참조하면, 제1게이트절연막(33) 상에 공지의 포토리소그라피 공정에 따라 세트 트랜지스터 형성 영역을 가리는 감광막패턴(34)을 형성한다. 그런다음, 상기 감광막패턴(34)을 식각장벽으로 이용해서 제1게이트절연막(33)을 식각한다.
도 3d를 참조하면, 식각마스크로 이용된 감광막패턴을 제거한 상태에서, 잔류된 제1게이트절연막(33)을 포함한 기판 전면 상에 열산화 또는 증착 공정을 통해 제2게이트절연막(35)을 형성한다. 그런다음, 상기 제2게이트절연막(35) 상에 게이트도전막으로서 폴리실리콘막(36)과 텅스텐실리사이드막(37)을 차례로 형성한 후, 상기 텅스텐실리사이드막(37) 상에 하드마스크막(38)을 형성한다.
도 3e를 참조하면, 공지의 공정에 따라 세트 트랜지스터 형성 영역 및 리세트 트랜지스터 형성 영역에서의 각 게이트 영역을 한정하도록 하드마스크막(38)을 패터닝한 후, 패터닝된 하드마스크막을 식각장벽으로 이용해서 그 아래의 텅스텐실리사이드막(37), 폴리실리콘막(36), 제2게이트절연막(35) 및 세트 트랜지스터 형성 영역에 선택적으로 잔류된 제1게이트절연막(33)을 식각하여 상기 세트 트랜지스터 형성 영역 및 리세트 트랜지스터 형성 영역에 각각 게이트(40a, 40b)를 형성한다.
여기서, 상기 세트 트랜지스터 영역에는 제1게이트절연막(33)이 잔류되어 있었으므로, 상기 세트 트랜지스터 형성 영역에서의 제1게이트절연막(33)을 포함하여 제2게이트절연막으로 이루어지는 게이트절연막의 두께는 제2게이트절연막(35)만으로 이루어지는 리세트 트랜지스터 영역에서의 게이트절연막 두께 보다 상대적으로 두껍게 된다.
도 3f를 참조하면, 상대적으로 두꺼운 게이트절연막을 갖는 제1게이트(40a)와 상대적으로 얇은 게이트절연막을 갖는 제2게이트(40b)가 형성된 기판 결과물에 대해 n형 불순물을 이용한 LDD 이온주입 공정을 수행하여 상기 제1 및 제2 게이트(40a, 40b) 양측의 기판 표면내에 LDD 영역(41)을 형성한 후, p형 불순물을 이용한 할로(Halo) 이온주입을 수행하여 상기 LDD 영역(41)의 공핍 폭(deplition width)을 줄여준다.
도 3g를 참조하면, 소오스/드레인 영역(41)이 형성된 기판 결과물의 전면 상에 스페이서용 절연막을 형성한 후, 이를 에치백하여 각 게이트(40a, 40b)의 양측벽에 스페이서(42)를 형성한다. 그런다음, 상기 스페이서(42)가 형성된 기판 결과물에 대해 n형 불순물을 이용한 고농도 이온주입을 수행해서 상기 스페이서(42)를 포함한 게이트(40a, 40b) 양측의 기판 표면내에 소오스/드레인 영역(43)을 형성하 고, 이 결과로서, 드레인 영역을 공유하면서 상대적으로 두꺼운 두께의 게이트절연막을 갖는 제1게이트(40a)를 포함하는 세트 트랜지스터(C)와 상대적으로 얇은 두께의 게이트절연막을 갖는 제2게이트(40b)를 포함하는 리세트 트랜지스터(D)의 형성을 완성한다.
이후, 도시하지는 않았으나, 금속배선 공정 및 하부전극과 상변환막 및 상부전극의 적층 구조로 이루어지는 상변환 셀 형성 공정을 포함하는 공지된 일련의 후속 공정들을 차례로 수행하여 본 발명에 따른 상변환 기억 소자의 제조를 완성한다.
상기한 바와 같은 본 발명의 상변환 기억 소자에 따르면, 세트 트랜지스터의 게이트절연막이 리세트 트랜지스터의 게이트절연막 보다 상대적으로 더 두껍기 때문에 세트 트랜지스터와 리세트 트랜지스터의 각 게이트에 입력되는 전압 레벨이 동일하더라도 상기 세트 트랜지스터에서는 상대적으로 낮은 전류가 흐르게 되고, 상기 리세트 트랜지스터에서는 상대적으로 높은 전류가 흐르게 되며, 이에 따라, 두 트랜지스터간 동작 특성이 서로 상이하게 할 수 있다.
따라서, 본 발명은 각 트랜지스터에의 입력 전압을 동일하게 할 수 있는 바, 입력 전압 범위를 크게 하지 않아도 되고, 특히, 노이즈 등에 의해 전압 흔들림을 방지할 수 있어서 구동 특성이 우수한 상변환 기억 소자를 구현할 수 있다.
한편, 전술한 본 발명의 일실시예에서는 제1게이트절연막을 형성한 후, 이를 세트 트랜지스터 영역에만 잔류되도록 식각하고, 그런다음, 제2게이트절연막을 형성하는 방법으로 세트 트랜지스터에서의 게이트절연막 두께를 리세트 트랜지스터에 서의 게이트절연막 두께 보다 두껍게 하였지만, 본 발명의 다른 실시예로서, 도 4a에 도시된 바와 같이, 세트 트랜지스터 형성 영역 및 리세트 트랜지스터 형성 영역을 포함한 기판(31) 전면 상에 두껍게 게이트절연막(50)을 형성한 후, 상기 게이트절연막(50) 상에 리세트 트랜지스터 형성 영역의 게이트절연막 부분을 노출시키는 감광막패턴(52)을 형성하고, 이어서, 도 4b에 도시된 바와 같이, 노출된 리세트 트랜지스터 형성 영역의 게이트절연막 부분을 일부 두께 식각함으로써, 상기 세트 트랜지스터 형성 영역에서의 게이트절연막 두께가 리세트 트랜지스터 형성 영역에서의 게이트절연막 두께 보다 상대적으로 두껍게 되도록 만들 수 있다.
도시하고 설명하지는 않겠지만, 이후의 공정은 전술한 본 발명의 일실시예와 동일하다.
이상, 여기에서는 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 세트 트랜지스터의 게이트절연막 두께를 리세트 트랜지스터의 게이트절연막 두께 보다 두껍게 만듦으로써 상기 두 트랜지스터의 각 게이트에 입력되는 전압 레벨을 동일하게 하더라도 서로 다른 전류가 흐르도록 하는 것에 의해 상기 세트 트랜지스터와 리세트 트랜지스터의 동작 특성을 서로 다르게 할 수 있다.
따라서, 본 발명은 세트 트랜지스터와 리세트 트랜지스터간 입력 전압 범위를 크게 하지 않아도 되며, 아울러, 노이즈 등에 의해 전압 흔들림이 발생되는 것을 방지할 수 있는 바, 구동 특성이 우수한 상변환 기억 소자를 구현할 수 있다.

Claims (5)

  1. 각각 게이트절연막과 게이트도전막 및 하드마스크막이 적층된 구조의 게이트와, 상기 게이트 양측의 기판 표면내에 형성된 소오스/드레인 영역을 포함하며, 상기 드레인 영역을 공유하는 세트 트랜지스터와 리세트 트랜지스터를 포함하는 상변환 기억 소자에 있어서,
    상기 세트 트랜지스터의 게이트절연막 두께는, 상기 세트 트랜지스터와 리세트 트랜지스터의 각 게이트에 입력되는 전압 레벨이 동일하더라도 리세트 트랜지스터에서 보다 세트 트랜지스터에서 낮은 전류가 흐르도록, 상기 리세트 트랜지스터의 게이트절연막 두께 보다 두꺼운 것을 특징으로 하는 상변환 기억 소자.
  2. 세트 트랜지스터 형성 영역 및 리세트 트랜지스터 형성 영역을 갖는 반도체기판의 전면 상에 제1게이트절연막을 형성하는 단계;
    상기 제1게이트절연막을 세트 트랜지스터 형성 영역에만 잔류되도록 식각하는 단계;
    상기 잔류된 제1게이트절연막을 포함한 기판 전면 상에 제2게이트절연막과 게이트도전막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막, 게이트도전막, 제2게이트절연막 및 제1게이트절연막을 식각하여 상대적으로 두꺼운 게이트절연막을 갖는 제1게이트와 상대적으로 얇은 게이트절연막을 갖는 제2게이트를 형성하는 단계;
    상기 제1 및 제2 게이트 양측의 기판 표면내에 LDD 영역을 형성하는 단계;
    상기 제1게이트 및 제2게이트의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 포함한 제1게이트 양측 및 제2게이트 양측의 기판 표면내에 서로 공유하는 드레인 영역을 포함하여 소오스 영역을 형성해서 상대적으로 두꺼운 게이트절연막을 갖는 제1게이트를 포함하는 세트 트랜지스터와 상대적으로 얇은 게이트절연막을 갖는 제2게이트를 포함하는 리세트 트랜지스터를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 LDD 영역을 형성하는 단계 후, 그리고, 스페이서를 형성하는 단계 전,
    상기 LDD 영역이 형성된 기판 결과물에 대해 할로 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  4. 세트 트랜지스터 형성 영역 및 리세트 트랜지스터 형성 영역을 갖는 반도체기판의 전면 상에 게이트절연막을 형성하는 단계;
    상기 리세트 트랜지스터 형성 영역에 형성된 게이트절연막 부분의 일부 두께를 제거하는 단계;
    상기 세트 트랜지스터 형성 영역에서의 두께가 상대적으로 두꺼운 게이트절연막 상에 게이트도전막과 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막과 게이트도전막 및 게이트절연막을 식각하여 상대적으로 두꺼운 게이트절연막을 갖는 제1게이트와 상대적으로 얇은 게이트절연막을 갖는 제2게이트를 형성하는 단계;
    상기 제1 및 제2 게이트 양측의 기판 표면내에 LDD 영역을 형성하는 단계;
    상기 제1게이트 및 제2게이트의 양측벽에 스페이서를 형성하는 단계; 및
    상기 스페이서를 포함한 제1게이트 양측 및 제2게이트 양측의 기판 표면내에 서로 공유하는 드레인 영역을 포함하여 소오스 영역을 형성해서 상대적으로 두꺼운 게이트절연막을 갖는 제1게이트를 포함하는 세트 트랜지스터와 상대적으로 얇은 게이트절연막을 갖는 제2게이트를 포함하는 리세트 트랜지스터를 형성하는 단계;
    를 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
  5. 제 4 항에 있어서,
    상기 LDD 영역을 형성하는 단계 후, 그리고, 스페이서를 형성하는 단계 전,
    상기 LDD 영역이 형성된 기판 결과물에 대해 할로 이온주입을 수행하는 단계를 더 포함하는 것을 특징으로 하는 상변환 기억 소자의 제조방법.
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