KR100728951B1 - 상변화 기억 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 상변화 기억 소자 및 그 제조방법에 관해 개시한 것이다. 개시된 본 발명에 따른 상변화 기억 소자는 반도체기판의 액티브영역에 형성되며, 워드라인과, 상기 워드라인 일측의 액티브영역에 배열된 드레인 및 상기 워드라인 타측의 액티브영역에 배열된 소오스를 가진 트랜지스터와, 소오스 및 드레인과 연결되는 각각의 비트라인 콘택과, 비트라인 콘택과 연결되는 각각의 비트라인과, 소오스와 대응된 비트라인 부위에 연결되는 하부전극 콘택과, 하부전극 콘택에 연결되는 각각의 상변화막 패턴 및 상부전극을 포함하여 구성된다.

Description

상변화 기억 소자 및 그 제조방법{PHASE-CHANGE RANDOM ACCESS MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프.
도 2는 본 발명에 따른 상변화 기억 소자를 설명하기 위한 최종 입체도.
도 3a 내지 도 3e는 본 발명에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정단면도.
도 4a 내지 도 4e는 본 발명에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 입체도.
본 발명은 반도체 기억 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 소오스 및 드레인에 동일한 갯수의 비트라인 콘택을 형성하여 채널길이를 동일하게 하여 디바이스의 동작특성을 향상시킬 수 있는 상변화 기억 소자 및 그 제조방법에 관한 것이다.
반도체 기억 소자는 디램(Dynamic Random Access Memory : DRAM) 및 에스램(Static Random Access Memory : SRAM)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성이면서 데이터의 입ㆍ출력이 빠른 램(RAM) 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입ㆍ출력이 느린 롬(Read Only Memory : ROM) 제품으로 크게 구분할 수 있다. 이와 같은 전형적인 기억 소자들은 저장된 전하 유무에 따라 논리 '0' 또는 논리 '1'을 나타낸다.
여기서, 휘발성 기억 소자인 디램(DRAM)은 주기적인 리프레쉬(Refresh) 동작이 필요하기 때문에 높은 전하저장 능력이 요구되며, 이로 인해 캐패시터(Capacitor) 전극의 표면적을 증가시키기 위해 많은 노력이 시도되고 있다. 하지만 캐패시터 전극의 표면적 증가는 디램 소자의 집적도 증가를 어렵게 한다.
한편, 불휘발성 메모리 장치는 거의 무기한의 축적용량을 갖는데, EEPROM(Elecrtically Erasable and Programmable ROM)과 같이 전기적으로 입ㆍ출력이 가능한 플래쉬 기억(Flash Memory) 소자에 대한 수요가 늘고 있다.
이러한 플래쉬 기억 셀은 일반적으로 실리콘 기판 상에 형성된 플로팅 게이트(Floating Gate)를 구비하는 수직 적층형 게이트 구조를 갖는다. 다층 게이트 구조는 전형적으로 하나 이상의 터널 산화막 또는 유전막과, 상기 플로팅 게이트의 상부 또는 주변에 형성된 컨트롤 게이트(Control Gate)를 포함하며, 상기 플래쉬 기억 셀의 데이타를 기입 또는 소거하는 원리는 상기 터널 산화막을 통하여 전하들을 터널링(Tunneling)시키는 방법을 사용한다. 이때, 전원 전압에 비하여 높은 동작 전압이 요구된다. 이로 인하여, 상기 플래쉬 기억 소자들은 기입 및 소거 동작 에 필요한 전압을 형성하기 위하여 승압 회로가 요구된다.
따라서 비휘발성 특성 및 임의 접근이 가능하고, 소자의 집적도도 증가시키면서 구조가 간단한 새로운 기억 소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것이 상변화 기억 소자(Phase-Change Random Access Memory ; PRAM)이다.
상변화 기억 소자는 상변화막으로서 칼코게나이드(Chalcogenide)막을 널리 사용한다. 이때, 상기 칼코게나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움(Te)을 함유하는 화합물막(이하, 'GST막' 이라 함)으로서, 상기 GST막은 제공되는 전류, 즉, 주울 열(Joule Heat)에 따라서 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 가역적인 상변화(Phase Change)를 일으킨다.
도 1은 상변화 기억 소자를 프로그램 및 소거시키는 방법을 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나타낸다.
도 1에 도시된 바와 같이, 상변화막을 용융온도(Melting Temperature; Tm)보다 높은 온도에서 짧은시간(제1동작구간; t1) 동안 가열한 후에 빠른 속도로 냉각시키면(Quenching) 상변화막은 비정질 상태(Amorphous State)로 변한다(곡선 'A' 참조). 이에 반하여, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(Crystallization Temperature; Tc) 보다 높은 온도에서 제1동작구간(t1) 보다 긴시간(제2동작구간; t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(Crystalline State)로 변한다(곡선 'B' 참조).
여기서, 비정질 상태를 갖는 상변화막의 비저항(Resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지(Detection)함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다.
상술한 바와 같이 상변화막의 상변화를 위해서는 주울 열(Joule Heat)이 필요하다. 통상적인 상변화 기억 소자에 있어서, 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면, 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작으면 작을 수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다. 이때, 상변화막의 상변화를 위해서는 1mA이상의 전류가 필요로 하는데, 0.18㎛ CMOS를 이용하는 트랜지스터의 경우에 폭(width)을 1.5㎛ 이상으로 유지시켜야 비트라인에서 GST셀로 전류가 흐르게 된다. 그러나, 트랜지스터의 폭을 크게 해주어도 GST셀에서 비트라인 콘택이 하나 밖에 형성되지 않음으로써 비트라인 콘택에서 GST셀의 비트라인 콘택까지의 거리가 모두 다르기 때문에 리드(read) 시 드레인에 형성되는 상부전극에서 소오스에 형성되는 비트라인으로 전류패스(path)가 형성되므로 커런트 드라이빙(current driving)이 떨어지고 라이팅(writing) 시에도 드레인과 소오스가 바뀌면서 GST셀로 커런트 드라이빙이 떨어지게 되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서,소오스 및 드레인에 동일한 갯수의 비트라인 콘택을 형성하고, 각각의 비트라인 콘 택을 비트라인으로 연결하고 그 위에 GST셀을 형성함으로써, 채널길이를 동일하게 형성하여 디바이스의 동작특성을 향상시킬 수 있는 상변화 기억 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 상변화 기억 소자는 반도체기판의 액티브영역에 형성되며, 워드라인과, 상기 워드라인 일측의 액티브영역에 배열된 드레인 및 상기 워드라인 타측의 액티브영역에 배열된 소오스를 가진 트랜지스터와, 소오스 및 드레인과 연결되는 각각의 비트라인 콘택과, 비트라인 콘택과 연결되는 각각의 비트라인과, 소오스와 대응된 비트라인 부위에 연결되는 하부전극 콘택과, 하부전극 콘택에 연결되는 각각의 상변화막 패턴 및 상부전극을 포함하여 구성되는 것을 특징으로 한다.
상기 워드라인은 1∼2㎛의 폭을 갖도록 형성된다.
상기 소오스 및 드레인은 P 및 As 중 어느 하나인 N타입 이온이 주입된다.
상기 비트라인 콘택은 상기 워드라인을 기준으로 소오스와 드레인에 동일한 갯수로 형성되어, 채널길이가 동일하게 되도록 한다.
상기 비트라인 콘택은 다결정실리콘 및 금속계열 중 어느 하나를 이용한다. 상기 비트라인은 다결정실리콘 및 금속계열 중 어느 하나를 이용한다.
상기 하부전극 콘택은 다결정실리콘 및 금속계열 중 어느 하나를 이용한다.
상기 상부전극은 다결정실리콘 및 금속계열 중 어느 하나를 이용한다.
한편, 본 발명의 상변화 기억 소자의 제조방법은 액티브영역이 구비된 반도 체기판을 제공하는 단계와, 기판 위에 워드라인을 형성하되, 상기 워드라인의 양측 하부에 액티브영역이 배열되도록 하며, 워드라인 일측의 액티브영역에 드레인을, 상기 워드라인 타측의 액티브영역에 소오스를 각각 형성하여 트랜지스터를 제조하는 단계와, 소오스 및 드레인에 연결되도록 각각의 비트라인 콘택을 형성하는 단계와, 비트라인 콘택에 연결되도록 각각의 비트라인을 형성하는 단계와, 소오스와 대응된 비트라인 부위에 연결되도록 하부전극 콘택을 형성하는 단계와, 하부전극 콘택에 연결되도록 상변화막 패턴 및 상부전극을 차례로 형성하는 단계를 포함한 것을 특징으로 한다.
상기 워드라인은 1∼2㎛의 폭을 갖도록 형성한다.
상기 소오스 및 드레인은 상기 워드라인을 마스크로 하여 상기 액티브영역에 N타입 이온주입을 진행하여 형성하며, 상기 N타입 이온으로는 P 및 As 중 어느 하나의 이온을 주입한다.
상기 비트라인 콘택은 상기 워드라인을 기준으로 소오스와 드레인에 동일한 갯수로 형성하여 채널길이를 동일하게 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2는 본 발명에 따른 상변화 기억 소자를 설명하기 위한 최종 입체도이다.
본 발명에 따른 상변화 기억 소자는, 도 2에 도시된 바와 같이, 반도체기판(미도시)의 액티브영역(102)에 형성되며, 워드라인(104)과, 워드라인(104) 일측의 액티브영역에 배열된 드레인(미도시) 및 워드라인 타측의 액티브영역에 배열된 소오스(미도시)를 가진 트랜지스터(미도시)와, 소오스 및 드레인에 각각 연결되며, 워드라인(104)을 기준으로 소오스와 드레인에 동일한 갯수로 형성되어 채널길이가 동일하게 되도록 하는 비트라인 콘택(103)과, 비트라인 콘택(103)과 연결되는 각각의 비트라인(106)과, 드레인과 대응된 비트라인 부위(106a)에 연결되는 하부전극 콘택(107)과, 하부전극 콘택(1007)에 연결되는 각각의 상변화막 패턴(108) 및 상부전극(110)을 포함하여 구성된다. 이때, 상기 워드라인(104)은 1㎛ 이상, 바람직하게, 1∼2㎛의 폭을 갖도록 형성된다.
도 3a 내지 도 3e는 본 발명에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 공정단면도이고, 도 4a 내지 도 4e는 본 발명에 따른 상변화 기억 소자의 제조방법을 설명하기 위한 입체도이다.
상술한 구성을 가진 본 발명에 따른 상변화 기억 소자의 제조방법은, 도 3a 및 도 4a에 도시된 바와 같이, 액티브영역(102)이 구비된 반도체기판을 제공한다.이어, 상기 기판의 액티브영역에 워드라인(104)을 형성한 다음, 상기 워드라인을 마스크로 하여 N타입 이온 주입공정을 실시하여 워드라인 일측의 액티브영역에는 드레인(미도시)을, 상기 워드라인 타측의 액티브영역에는 소오스(미도시)를 각각 형성하여 트랜지스터를 제조한다. 이때, 상기 워드라인(104)은 1㎛ 이상, 바람직하게, 1∼2㎛의 폭을 갖도록 형성한다. 또한, 상기 N타입 이온으로는 P 및 As 중 어느 하나를 이용한다. 한편, 도 3a 및 도 4a에서, 워드라인(104)을 기준으로 윗쪽 부위에는 소오스가, 아랫쪽 부위에는 드레인이 각각 형성된다.
그런다음, 도 3b 및 도 4b에 도시된 바와 같이, 상기 트랜지스터가 제조된 기판 위에 제 1도전막(미도시)을 형성하고 나서, 상기 제 1도전막을 패터닝하여 소오스 및 드레인에 연결되는 각각의 비트라인 콘택(103)을 형성한다. 이때, 상기 비트라인 콘택(103)은 워드라인(104)을 기준으로 소오스와 드레인에 동일한 갯수로 형성하여 채널길이를 동일하게 한다. 한편, 본 발명에서는 절연막 형성공정에 대해서는 생략하기로 한다.
이후, 도 3c 및 도 4c에 도시된 바와 같이, 상기 비트라인 콘택을 포함한 기판 위에 제 2도전막(미도시)을 형성하고 나서, 상기 제 2도전막을 패터닝하여 비트라인 콘택과 연결되는 각각의 비트라인(106)을 형성한다. 이때, 상기 비트라인(106)은 GST셀이 형성되는 부위에서는 액티브영역의 길이로 비트라인(106a)을 형성하고, 그렇지 않은 부위에서는 비트라인(106b)을 길게 배열되도록 하여 라이트와 리드(read) 동작 시에 증폭기(sense amplifier)에서 106b로 표시된 비트라인 부위에 대해 증폭하도록 한다.
한편, 도 3c 및 도 4c에서, 도면부호 106a는 드레인과 연결되는 비트라인을, 도면부호 106b는 소오스와 연결되는 비트라인을 각각 나타낸 것이다.
이어, 도 3d 및 도 4d에 도시된 바와 같이, 상기 결과물 위에 제 3도전막(미도시)을 형성하고 나서, 상기 제 3도전막을 패터닝하여 소오스와 대응된 비트라인 부위(106a)에 연결되는 하부전극 콘택(107)을 형성한다.
그런 다음, 도 3e 및 도 4e에 도시된 바와 같이, 상기 하부전극 콘택(107)을 포함한 기판 위에 상변화막(미도시) 및 제 4도전막(미도시)을 차례로 형성한 다음, 상기 제 4도전막 및 상변화막을 패터닝하여 하부전극 콘택(107)과 연결되는 각각의 상변화막 패턴 (108)및 상부전극(110)을 차례로 형성한다. 이때, 상기 제 1, 제 2, 제 3 및 제 4도전막으로는 다결정실리콘 및 금속계열 중 어느 하나를 이용한다.
본 발명에 따르면, 소오스 및 드레인에 동일한 갯수의 비트라인 콘택을 형성하고, 각각의 비트라인 콘택을 비트라인으로 연결하고 그 위에 GST셀을 형성함으로써, 채널길이를 동일하게 형성하여 디바이스의 동작특성을 향상시킬 수 있다.
이상에서와 같이, 본 발명에서는 워드라인의 소오스와 드레인에 비트라인 콘택(103)을 각각 동일한 갯수만큼 형성하여 채널길이를 동일하게 함으로써, 디바이스의 동작 특성을 향상시킨다.
또한, 본 발명에서는 GST셀에 있어서, 비트라인 위에 하부전극 콘택을 형성함으로써, 전류 흐름이 비트라인을 통해서 하부전극 콘택에 집중화되도록 하여 상변화 물질의 상변화가 쉽게 일어나도록 하고, 이로써 디바이스의 동작 특성을 향상시키는 이점이 있다.

Claims (14)

  1. 반도체기판의 액티브영역에 형성되며, 워드라인과, 상기 워드라인 일측의 액티브영역에 배열된 드레인 및 상기 워드라인 타측의 액티브영역에 배열된 소오스를 가진 트랜지스터와,
    상기 소오스 및 드레인과 연결되는 각각의 비트라인 콘택과,
    상기 비트라인 콘택과 연결되는 각각의 비트라인과,
    상기 소오스와 대응된 비트라인 부위에 연결되는 하부전극 콘택과,
    상기 하부전극 콘택에 연결되는 각각의 상변화막 패턴 및 상부전극을 포함하여 구성되는 것을 특징으로 하는 상변화 기억 소자.
  2. 제 1항에 있어서, 상기 워드라인은 1∼2㎛의 폭을 갖는 것을 특징으로 하는 상변화 기억 소자.
  3. 제 1항에 있어서, 상기 소오스 및 드레인은 N타입 이온이 주입된 것을 특징으로 하는 상변화 기억 소자.
  4. 제 3항에 있어서, 상기 N타입 이온은 P 및 As 중 어느 하나인 것을 특징으로 하는 상변화 기억 소자.
  5. 제 1항에 있어서, 상기 비트라인 콘택은 상기 워드라인을 기준으로 소오스와 드레인에 동일한 갯수로 형성되어, 채널길이가 동일한 것을 특징으로 하는 상변화 기억 소자.
  6. 제 1항에 있어서, 상기 비트라인 콘택은 다결정실리콘 및 금속계열 중 어느 하나를 이용하는 것을 특징으로 하는 상변화 기억 소자.
  7. 제 1항에 있어서, 상기 비트라인은 다결정실리콘 및 금속계열 중 어느 하나를 이용하는 것을 특징으로 하는 상변화 기억 소자.
  8. 제 1항에 있어서, 상기 하부전극 콘택은 다결정실리콘 및 금속계열 중 어느 하나를 이용하는 것을 특징으로 하는 상변화 기억 소자.
  9. 제 1항에 있어서, 상기 상부전극은 다결정실리콘 및 금속계열 중 어느 하나를 이용하는 것을 특징으로 하는 상변화 기억 소자.
  10. 액티브영역이 구비된 반도체기판을 제공하는 단계와,
    상기 기판 위에 워드라인을 형성하되, 상기 워드라인의 양측 하부에 액티브영역이 배열되도록 하며, 상기 워드라인 일측의 액티브영역에 드레인을, 상기 워드라인 타측의 액티브영역에 소오스를 각각 형성하여 트랜지스터를 제조하는 단계와,
    상기 소오스 및 드레인에 연결되도록 각각의 비트라인 콘택을 형성하는 단계와,
    상기 비트라인 콘택에 연결되도록 각각의 비트라인을 형성하는 단계와,
    상기 소오스와 대응된 비트라인 부위에 연결되도록 하부전극 콘택을 형성하는 단계와,
    상기 하부전극 콘택에 연결되도록 상변화막 패턴 및 상부전극을 차례로 형성하는 단계를 포함한 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  11. 제 10항에 있어서, 상기 워드라인은 1∼2㎛상의 폭을 갖도록 형성하는 것을 상변화 기억 소자 의 제조방법.
  12. 제 10항에 있어서, 상기 소오스 및 드레인은 상기 워드라인을 마스크로 하여 상기 액티브영역에 N타입 이온주입을 진행하여 형성하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  13. 제 12항에 있어서, 상기 N타입 이온주입 공정은 P 및 As 중 어느 하나의 이온을 주입하는 것을 특징으로 하는 상변화 기억 소자의 제조방법.
  14. 제 10항에 있어서, 상기 비트라인 콘택은 상기 워드라인을 기준으로 소오스와 드레인에 동일한 갯수로 형성하여 채널길이를 동일하게 하는 것을 특징으로 하 는 상변화 기억 소자의 제조방법.
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