CN104517987B - 半导体存储控制单元、集成电路及集成电路的制造方法 - Google Patents

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Abstract

本发明提供一种半导体存储控制单元、集成电路及集成电路的制造方法，涉及半导体存储技术领域。本发明的半导体存储控制单元包括位于半导体衬底上的开关晶体管与电阻存储单元，开关晶体管的源极连接端子和栅极连接端子位于半导体衬底的第一表面，漏极连接端子与电阻存储单元位于半导体衬底的第二表面，且电阻存储单元的第一端极与漏极连接端子相连。该半导体存储控制单元可有效缩小半导体存储控制单元的面积，并可简化半导体存储控制单元的制造工艺。本发明的集成电路使用了上述的半导体存储控制单元，具有上述优点。本发明的集成电路的制造方法，用于制造上述集成电路，同样具有上述优点。

Description

半导体存储控制单元、集成电路及集成电路的制造方法
技术领域
本发明涉及半导体存储技术领域，具体而言涉及一种半导体存储控制单元、集成电路及集成电路的制造方法。
背景技术
在半导体存储技术领域中，开关晶体管和对应的电阻存储单元是阵列存储器集成电路的两个关键单元组件。通常，一个开关晶体管和一个对应的电阻存储单元构成一个半导体存储控制单元，而多个半导体存储控制单元再辅之以其他具有特定功能的子电路则可以构成阵列存储器集成电路。其中，开关晶体管一般采用场效应晶体管，特别是金属氧化物半导体场效应晶体管（MOS FET）。在现有的半导体存储控制单元或阵列存储器集成电路中，开关晶体管一般包括源极、漏极和栅极三个端子（terminal），其漏极与电阻存储单元相连；并且，开关晶体管的源极、漏极、栅极以及它们三者的连接端子与电阻存储单元均位于半导体衬底的同一侧。
随着半导体技术工艺节点的不断减小和存储密度的不断提高，半导体存储控制单元（简称存储单元）包含的晶体管、电阻存储单元等器件的尺寸不断同步缩小，栅极与源极、漏极之间的距离（space）不断减小，导致与栅极与源极、漏极之间的三个连接端子的间距不断减小，大大增加了各个器件的加工及其制程整合难度，并导致耦合电容不断增大。并且，位于源极和漏极上方的接触孔（contacts）由于受到与源极和漏极处于半导体衬底同一侧且位于源极和漏极中间的栅极结构的限制，也导致接触孔内的金属（即，源极和漏极的连接线）与栅极之间的耦合电容不断增大，即，导致栅极与源极、漏极之间的耦合电容不断增大。
栅极与源极、漏极之间的耦合电容不断增大，严重影响了晶体管的性能，进而影响了使用该晶体管的集成电路的性能。虽然现有技术中的鳍型场效应晶体管（Fin FET）可以在一定程度上解决耦合电容的问题，但随着器件尺寸的不断缩小，该技术的效果可能变得越来越不明显。同时，作为阵列存储器集成电路的重要组成部分的电阻存储单元，通常与行选择互连线以及列选择互连线一起，埋置在半导体衬底的与开关晶体管的源极、漏极、栅极以及它们三者的连接端子同一侧上的介电层里，而在其上形成后道互连线的过程是一个热物理过程，往往可能对前道加工形成的器件（主要包括电阻存储单元及其阵列）产生不良影响。这无疑给整个存储器阵列及其读写电路加工的制程整合带来了巨大的困难。例如，现代新型的固质态阻变存储器件，如热相变存储器件（PCRAM）、磁阻存储器件（Magnetic RAM）和基于电压驱动下原子扩散及微纳导点隧道原理的可变电阻敏感器件（ReRAM），均不宜承受较高的后高温加工及热处理过程。
因此，为解决上述问题，本发明提出一种新的半导体存储控制单元、使用该半导体存储控制单元的集成电路以及该集成电路的制造方法。
发明内容
针对现有技术的不足，本发明提供一种半导体存储控制单元、集成电路以及集成电路的制造方法。
本发明实施例一提供一种半导体存储控制单元，包括位于半导体衬底上的开关晶体管与电阻存储单元，其中，
所述开关晶体管包括位于所述半导体衬底的第一表面上的栅极、位于所述半导体衬底内的源极和漏极，还包括位于所述半导体衬底的第一表面的用于连接所述源极的源极连接端子和用于连接所述栅极的栅极连接端子，以及位于所述半导体衬底的与所述第一表面相对的第二表面上用于连接所述漏极的漏极连接端子；
所述电阻存储单元位于所述半导体衬底的所述第二表面一侧，其中，所述电阻存储单元的第一端极通过所述漏极连接端子与所述开关晶体管的所述漏极相连接。
其中，所述源极连接端子、所述漏极连接端子和所述栅极连接端子的材料为金属硅化物。
其中，所述电阻存储单元还包括用于引入参考电势的第二端极。
其中，所述电阻存储单元包括电流导通制热的热相变存储元件、电压调制的可变电阻敏感存储元件或者磁阻存储元件。
其中，所述热相变存储元件的材料包括锗锑碲的合金。
其中，所述电阻存储单元包括磁隧道结器件。
本发明实施例二提供一种集成电路，包括位于半导体衬底上的半导体存储控制单元阵列，所述半导体存储控制单元阵列包括多个半导体存储控制单元；其中，每一个所述半导体存储控制单元包括位于所述半导体衬底上的开关晶体管与电阻存储单元，其中，
所述开关晶体管包括位于所述半导体衬底的第一表面上的栅极、位于所述半导体衬底内的源极和漏极，还包括位于所述半导体衬底的第一表面的用于连接所述源极的源极连接端子和用于连接所述栅极的栅极连接端子，以及位于所述半导体衬底的与所述第一表面相对的第二表面上用于连接所述漏极的漏极连接端子；
所述电阻存储单元位于所述半导体衬底的所述第二表面一侧，其中，所述电阻存储单元的第一端极通过所述漏极连接端子与所述开关晶体管的所述漏极相连接。也就是说，本发明实施例采用了实施例一所述的半导体存储控制单元。
其中，在所述半导体存储控制单元阵列中，位于同一行的所述半导体存储控制单元中的开关晶体管的栅极连接端子均与一个行导引线相连接，位于同一列的所述半导体存储控制单元中的开关晶体管的源极连接端子均与一个列引导线相连接。
其中，各个所述电阻存储单元的第二端极均与一个参考电势相连接。
其中，所述行引导线均连接一个电压输入选择开关，所述列引导线均连接一个读出信号感测子电路。
其中，所述行引导线均连接一个电压输入选择开关，所述列引导线均连接一个输入信号控制子电路。
其中，所述源极连接端子、所述漏极连接端子和所述栅极连接端子的材料为金属硅化物。
其中，所述电阻存储单元包括电流导通制热的热相变存储元件、电压调制的可变电阻敏感存储元件、或磁阻存储元件。
其中，所述热相变存储元件的材料包括锗锑碲的合金。
其中，所述电阻存储单元包括磁隧道结器件。
其中，在所述半导体存储控制单元阵列中，一部分所述开关晶体管和与其相邻的所述开关晶体管形成共源极结构。
其中，所述集成电路还包括位于所述半导体存储控制阵列所在区域之外的区域的硅通孔，所述硅通孔用于连接位于所述半导体衬底的所述第一表面和所述第二表面的器件。
本发明实施例三提供一种集成电路的制造方法，所述方法包括：
步骤T101：提供半导体衬底，在所述半导体衬底内靠近第一表面的一侧形成浅沟槽隔离；
步骤T102：在所述半导体衬底的所述第一表面上形成开关晶体管的栅极；
步骤T103：在所述半导体衬底内形成开关晶体管的源极和漏极；
步骤T104：在所述半导体衬底的所述第一表面上形成栅极连接端子和源极连接端子；
步骤T105：在所述半导体衬底的所述第一表面上接合作为承载衬底的背加工承载衬底；
步骤T106：对所述半导体衬底的第二表面进行减薄处理，所述减薄处理停止于所述浅沟槽隔离的上方；
步骤T107：在经减薄处理的所述半导体衬底的第二表面上形成用于连接所述漏极的漏极连接端子；
步骤T108：在经减薄处理的所述半导体衬底的第二表面上形成电阻存储单元，其中所述电阻存储单元的第一端极与所述漏极连接端子相连接。
其中，在所述步骤T104中，同时还形成位于所述半导体衬底的所述第一表面上的体电极。
其中，在所述步骤T104与所述步骤T105之间还包括步骤T1045：
在所述半导体衬底的第一表面一侧形成行引导线和列引导线，其中，位于同一行的所述栅极连接端子均与一个行导引线相连接，位于同一列的所述源极连接端子均与一个列引导线相连接。
其中，在所述步骤T106与所述步骤T107之间还包括如下步骤：
从所述半导体衬底的所述第二表面对所述半导体衬底的漏极区域进行离子注入处理；
对所述半导体衬底进行退火处理。
其中，在所述步骤T101中，在形成所述浅沟槽隔离之前，在所述半导体衬底内形成平行于所述半导体衬底的所述第一表面的减薄停止层；在所述步骤T106中，所述减薄处理停止于所述减薄停止层之上。
其中，在所述步骤T101与所述步骤T102之间还包括：从所述半导体衬底的所述第一表面进行离子注入以形成阱区和沟道的步骤。
其中，在所述步骤T107与所述步骤T108之间还包括：
步骤T10781：对所述半导体衬底的所述第二表面进行刻蚀以形成贯穿所述半导体衬底的第一沟槽；
步骤T10782：在所述第一沟槽中填充介电材料并进行平坦化处理以形成覆盖所述第二表面的第一体介电层。
其中，在所述步骤T108之后还包括步骤T109：
形成贯穿所述第一体介电层位于所述第一沟槽内的部分的硅通孔。
其中，在所述步骤T107与所述步骤T108之间还包括：在所述半导体衬底的所述第二表面上形成层间介电层，并在所述层间介电层内形成位于所述漏极连接端子之上的接触孔以及位于所述接触孔内的金属插塞；并且，
在所述步骤T108中，形成的所述电阻存储单元位于所述接触孔的上方，并且所述电阻存储单元的第一端极通过所述金属插塞与所述漏极连接端子相连接。
其中，在所述步骤T108之后还包括步骤T109’：在半导体衬底的第二表面一侧形成与所述电阻存储单元的第二端极相连的参考电势导线。
本发明的半导体存储控制单元，开关晶体管的栅极连接端子和源极连接端子与开关晶体管的漏极连接端子以及电阻存储单元分别位于半导体衬底的上下两个表面，因而可有效缩小整个半导体存储控制单元的面积，并可减小栅极与漏极之间的耦合电容。此外，将电阻存储单元设置在与栅极连接端子和源极连接端子以及它们各自的互连线相对的半导体衬底的另一面，可以解决开关晶体管的源极连接端子及其互连线的加工与电阻存储单元加工的相互矛盾问题，避免后续工艺对电阻存储单元造成不良影响，有助于简化整个半导体存储控制单元的制造过程，提高了半导体存储控制单元的良率。本发明的集成电路使用了上述半导体存储控制单元，有效地降低了栅极与漏极之间的耦合电容，可有效缩小整个集成电路的面积，提高了集成电路的性能，并提高了集成电路的良率。本发明的集成电路的制造方法，用于制造上述集成电路，可避免后续工艺对电阻存储单元造成不良影响进而提高了集成电路制造的良率，并且，制得的集成电路也具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为本发明实施例一的一种半导体存储控制单元的结构的示意性剖视图；
图2为本发明实施例二的一种集成电路的结构的示意性剖视图；
图3为本发明实施例二的一种集成电路的结构的示意性原理图；
图4为本发明实施例三的一种集成电路的制造方法的一种示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本实施例提供一种半导体存储控制单元，包括位于半导体衬底上的一个开关晶体管与一个电阻存储单元。其中，所述开关晶体管包括位于所述半导体衬底的第一表面（上表面）上的栅极、位于所述半导体衬底内的源极和漏极，还包括位于所述半导体衬底的第一表面的用于连接所述源极的源极连接端子和用于连接所述栅极的栅极连接端子，以及位于所述半导体衬底的与所述第一表面相对的第二表面（下表面）上用于连接所述漏极的漏极连接端子；所述电阻存储单元位于所述半导体衬底的所述第二表面一侧，并且所述电阻存储单元的第一端极通过所述漏极连接端子与所述开关晶体管的所述漏极相连接。
下面，参照图1来详细描述本发明实施例提出的半导体存储控制单元的结构。其中，图1为本发明实施例的一种半导体存储控制单元的结构的示意性剖视图。
如图1所示，本实施例的半导体存储控制单元包括：半导体衬底100，位于半导体衬底100上的一个开关晶体管11与一个电阻存储单元12。其中，开关晶体管11包括位于半导体衬底100的第一表面（上表面）上的栅极1103、位于半导体衬底100内的源极1102和漏极1101；还包括位于半导体衬底100的第一表面的用于连接源极1102的源极连接端子11021和用于连接栅极1103的栅极连接端子11031，以及位于半导体衬底100的与第一表面相对的第二表面（下表面）上用于连接漏极1101的漏极连接端子11011。电阻存储单元12位于半导体衬底100的第二表面一侧，并且电阻存储单元12的第一端极121通过漏极连接端子11011与开关晶体管11的漏极1101相连接。一般而言，电阻存储单元12的第一端极121可以通过金属插塞102与漏极连接端子11011相连。
其中，电阻存储单元12还包括第二端极122。第二端极122一般与第一端极121相对，其作用通常为用于给电阻存储单元12接入参考电压。
在图1所示的示例中，漏极1101包括漏极第一部分（较宽的部分）和漏极第二部分（较窄的部分），漏极第一部分和漏极第二部分一般为分别从第一半导体衬底100的第一表面和第二表面进行离子注入实现。源极1102可以如图1所示仅位于半导体衬底100内靠近第一表面的一侧，也可以采用与漏极1101相同的结构（即包括靠近第一表面的第一部分和靠近第二表面的第二部分）。此外，在本实施例中，漏极也可以为一体结构，通过从第一半导体衬底100的第一表面深注入至第二表面实现。
在本实施例中，源极连接端子11021、漏极连接端子11011和栅极连接端子11031均可以为金属硅化物。此外，源极连接端子1121、漏极连接端子1122和栅极连接端子106还可以为铜、铝等金属或离子掺杂区等。并且，在本实施例中，源极连接端子11021、漏极连接端子11011和栅极连接端子11031也可以为并非实际存在的组件，而仅代表源极1102、漏极1101和栅极1103的与其他部分连接的部位。
该半导体存储控制单元，由于开关晶体管11的漏极连接端子11011与栅极1103分别处于第一半导体衬底100的第一表面和第二表面两个不同的表面，因此，可以在一定程度上降低漏极与栅极之间的耦合电容，提高开关晶体管的性能，进而提高半导体存储控制单元的性能。
在本实施例中，开关晶体管11还可以包括体电极（图1未示出），体电极可以位于第一半导体衬底100的第一表面（上表面）或第二表面（下表面）上。示例性的，体电极位于第一半导体衬底100的第一表面上。体电极的材料可以为金属、金属硅化物或其他合适的材料。其中，体电极是晶体管的第四端，其连接至栅极、源极和漏极所在的半导体衬底。当该种晶体管应用于集成电路之中时，体电极可以用于将晶体管调制至运行。在集成电路中，晶体管的体电极（也称体端）通常和电路中的最高或最低电压相连。
在本实施例中，电阻存储单元12可以包括电流导通制热的热相变存储元件、电压调制的可变电阻敏感存储元件或者磁阻存储元件。当电阻存储单元12为电流导通制热的热相变存储元件时，所述热相变存储元件的材料可以为锗锑碲的合金。当电阻存储单元12为磁阻存储元件时，所述电阻存储单元可以为磁隧道结器件。
本实施例的半导体存储控制单元，电阻存储单元12一般位于设置于第一半导体衬底100上的介电层101之上，如图1所示。该半导体存储控制单元还可以包括栅极绝缘层、栅极侧壁以及轻掺杂区等组件（图1未示出）。关于栅极绝缘层、栅极侧壁以及轻掺杂区的具体结构和材料，可以参照现有技术中的各种方案来实现，在此并不进行限定。
本发明的半导体存储控制单元，开关晶体管11的栅极连接端子11031和源极连接端子11021与开关晶体管11的漏极连接端子11011以及电阻存储单元12分别位于半导体衬底100的上下两个表面（第一表面和第二表面），因此可以减小栅极与漏极之间的耦合电容，并且可以有效缩小整个半导体存储控制单元面积。此外，将电阻存储单元设置在与栅极连接端子和源极连接端子以及它们各自的互连线（图1中未示出）相对的半导体衬底的另一面，可以解决开关晶体管的源极连接端子及其互连线的加工与电阻存储单元加工的相互矛盾问题，避免后续工艺对电阻存储单元造成不良影响，有助于简化整个半导体存储控制单元的制造过程，提高了半导体存储控制单元的良率。
本发明实施例还提供一种半导体存储控制单元的制造方法，用于制造上述的半导体存储控制单元。本实施例的半导体存储控制单元的制造方法，包括如下步骤：
步骤E101：提供第一半导体衬底100，在所述第一半导体衬底100的第一表面（上表面）上形成栅极结构，所述栅极结构包括栅绝缘层、栅极和栅极侧壁。
步骤E102：在第一半导体衬底100的第一表面（上表面）内形成源极和漏极。
其中，一种可行的实现方案为，源极1102为一体结构，位于半导体衬底100靠近第一表面的区域，漏极1101包括靠近第一表面的漏极第一部分和靠近第二表面的漏极第二部分，步骤E102包括：
步骤E1021：从第一半导体衬底100的第一表面进行离子注入形成源极和漏极第一部分；
步骤E1022：从第一半导体衬底100的第二表面（下表面）进行离子注入形成漏极第二部分，其中，漏极第一部分和漏极第二部分构成漏极。形成的图形，如图1所示。
此外，漏极也可以为一体结构，通过从第一半导体衬底100的第一表面进行深注入至第二表面来实现。
步骤E103：形成位于第一半导体衬底100的第二表面上用于连接漏极1101的漏极连接端子11011。
步骤E104：形成位于第一半导体衬底100的第一表面的位于栅极1103之上的栅极连接端子11031和位于源极1102之上的源极连接端子11021。
步骤E104：在第一半导体衬底100的第二表面上形成介电层101，并在介电层101中形成位于漏极连接端子11021上方的接触孔，在接触孔中形成金属插塞102。
步骤E105：在介电层101上形成电阻存储单元12，其中，电阻存储单元12的第一端极121与金属插塞102相连接。
本实施例的晶体管的制造方法，还可以在步骤E101中包括进行轻掺杂以形成轻掺杂区的步骤。
在本实施例中，源极连接端子11021、漏极连接端子11011和栅极连接端子11031的材料均可以为金属硅化物或金属等其他合适的材料。
本发明的半导体存储控制单元的制造方法，用于制造上述半导体存储控制单元，制得的半导体存储控制单元也具有上述优点。
实施例二
本实施例提供一种集成电路，包括位于半导体衬底上的半导体存储控制单元阵列，其中，所述半导体存储控制单元阵列包括多个实施例一所述的半导体存储控制单元。
本实施例的集成电路，由于降低了开关晶体管的栅极与漏极之间的耦合电容，因此可以提高整个集成电路的性能。并且，该集成电路可有效缩小整个集成电路的面积，并在一定程度上提高良率。
下面，参照图2和图3来详细描述本发明实施例提出的集成电路的结构及原理。其中，图2为本发明实施例的一种集成电路的结构的示意性剖视图；图3为本发明实施例的一种集成电路的结构的示意性原理图。需要说明的是，虽然图2和图3中的集成电路仅示出了四个半导体存储控制单元，但本发明实施例的集成电路并不以此为限，其还可以包括更多个半导体存储控制单元。
如图2所示，本实施例的集成电路，包括位于第一半导体衬底（简称半导体衬底）100上的半导体存储控制单元阵列，其中，该半导体存储控制单元阵列包括多个半导体存储控制单元（图2中仅示出了4个），每一个半导体存储控制单元包括位于半导体衬底100上的一个开关晶体管与一个电阻存储单元。具体地，该半导体存储控制单元阵列包括：由开关晶体管T1和电阻存储单元M1组成的第一半导体存储控制单元，由开关晶体管T2和电阻存储单元M2组成的第二半导体存储控制单元，由开关晶体管T3和电阻存储单元M3组成的第三半导体存储控制单元，以及由开关晶体管T4和电阻存储单元M4组成的第四半导体存储控制单元。
其中，每一个半导体存储控制单元的结构，与上述实施例所述的存储控制单元的结构基本相同。具体如下：
在第一半导体存储控制单元中，开关晶体管T1包括位于半导体衬底100的第一表面上的栅极1103、位于半导体衬底100内的源极1102和漏极1101；还可以包括位于半导体衬底100的第一表面的用于连接源极1102的源极连接端子和用于连接栅极1103的栅极连接端子（图2未示出），以及位于半导体衬底100的与第一表面相对的第二表面上用于连接漏极1101的漏极连接端子11011。电阻存储单元M1位于半导体衬底100的第二表面一侧，并且，电阻存储单元M1的第一端极通过漏极连接端子11011与开关晶体管T1的漏极1101相连接。
在第二半导体存储控制单元中，开关晶体管T2包括位于半导体衬底100的第一表面上的栅极2103、位于半导体衬底100内的源极2102和漏极2101；还可以包括位于半导体衬底100的第一表面的用于连接源极2102的源极连接端子和用于连接栅极2103的栅极连接端子（图2未示出），以及位于半导体衬底100的与第一表面相对的第二表面上用于连接漏极2101的漏极连接端子21011。电阻存储单元M2位于半导体衬底100的第二表面一侧，并且，电阻存储单元M2的第一端极通过漏极连接端子21011与开关晶体管T2的漏极2101相连接。
在第三半导体存储控制单元中，开关晶体管T3包括位于半导体衬底100的第一表面上的栅极3103、位于半导体衬底100内的源极3102和漏极3101；还可以包括位于半导体衬底100的第一表面的用于连接源极3102的源极连接端子和用于连接栅极3103的栅极连接端子（图2未示出），以及位于半导体衬底100的与第一表面相对的第二表面上用于连接漏极3101的漏极连接端子31011。电阻存储单元M3位于半导体衬底100的第二表面一侧，并且，电阻存储单元M3的第一端极通过漏极连接端子31011与开关晶体管T3的漏极3101相连接。
在第四半导体存储控制单元中，开关晶体管T4包括位于半导体衬底100的第一表面上的栅极4103、位于半导体衬底100内的源极4102和漏极4101；还可以包括位于半导体衬底100的第一表面的用于连接源极4102的源极连接端子和用于连接栅极42103的栅极连接端子（图2未示出），以及位于半导体衬底100的与第一表面相对的第二表面上用于连接漏极4101的漏极连接端子41011。电阻存储单元M4位于半导体衬底100的第二表面一侧，并且，电阻存储单元M4的第一端极通过漏极连接端子41011与开关晶体管T4的漏极4101相连接。
示例性地，电阻存储单元M1设置于位于半导体衬底100的第二表面上的体介电层105之上（如图2所示），开关晶体管T1的漏极连接端子11011与电阻存储单元M1的第一端极通过金属插塞1003相连。其他电阻存储单元（M2、M3和M4）的位置和连接关系与此类似。
除上述四个半导体存储控制单元之外，本实施例的集成电路还可以包括更多个半导体存储控制单元，其他半导体存储控制单元的结构与上述四个半导体存储控制单元的结构相同。
进一步的，在本实施例的集成电路的半导体存储控制单元阵列中，位于同一行的半导体存储控制单元的栅极连接端子均与一个行导引线相连接，位于同一列的所述半导体存储控制单元的源极连接端子均与一个列引导线相连接。具体地，如图2所示，本实施例的四个半导体存储控制单元（第一半导体存储控制单元、第二半导体存储控制单元、第三半导体存储控制单元和第四半导体存储控制单元）均处于同一行，各个半导体存储控制单元中的栅极连接端子（实际为栅极，包括T1的栅极1103、T2的栅极2103、T3的栅极3103和T4的栅极4103）均与行引导线1002相连，而T1、T2、T3和T4的源极（源极连接端子）则分别连接至不同的列引导线。由于在本实施例中示意的T1与T2、T3与T4分别为共源极结构（源极1102和2102共用、源极3102和4102共用），故T1与T2的源极（1102或2102）连接至列引导线W1，T3与T4的源极（3102或4102）连接至列引导线W2。
进一步的，各个电阻存储单元（包括M1、M2、M3和M4）的第二端极均与一个参考电势相连接。示例性地，各个电阻存储单元（包括M1、M2、M3和M4）的第二端极均连接至一个参考电势导线1004，参考电势导线1004用于向各个电阻存储单元的第二端极引入参考电势。
在本实施例中，各个行引导线（例如行引导线1002）可以均连接至一个电压输入选择开关（图2未示出），列引导线（例如列引导线W1和W2）可以均连接一个读出信号感测子电路（图2未示出）。此外，在行引导线（例如行引导线1002）均连接一个电压输入选择开关（图2未示出）的情况下，列引导线（例如列引导线W1和W2）可以均连接一个输入信号控制子电路（图2未示出）。也就是说，在本实施例的集成电路中，还可以包括其他子电路，示例性地，图2示出了一个子电路1500，该子电路1500可以感测子电路或其他子电路。
在本实施例中，各个开关晶体管的源极连接端子、漏极连接端子和栅极连接端子可以为并非实际存在的组件，而仅代表源极、漏极和栅极的与其他部分连接的部位。当源极连接端子、漏极连接端子和栅极连接端子为实际存在的组件时，它们的材料可以为金属硅化物、金属或其他合适的材料。
在本实施例中，各个开关晶体管也可以还包括位于半导体衬底100的第一表面上的体电极。其中，所述体电极的材料也可以为金属硅化物或其他合适的材料。
在本实施例中，各个电阻存储单元（包括M1、M2、M3和M4）可以包括电流导通制热的热相变存储元件、电压调制的可变电阻敏感存储元件、或磁阻存储元件。当电阻存储单元为电流导通制热的热相变存储元件时，所述热相变存储元件的材料可以为锗锑碲的合金。当电阻存储单元为磁阻存储时，所述电阻存储单元可以为磁隧道结器件。
本发明实施例的集成电路，还可以包括位于第一半导体衬底100的第二表面的体介电层106、层间介电层107以及位于第一半导体衬底100的第一表面的层间介电层101、102、103和104以及作为承载衬底的第二半导体衬底200以及用于互连的金属层、金属插塞等结构，如图2所示。并且，体介电层106的一部分贯穿第一半导体衬底100，本发明实施例的集成电路进一步还包括位于半导体存储控制阵列所在区域之外的区域的硅通孔1600，硅通孔1600贯穿位于第一半导体衬底100内的第一体介电层106以及层间介电层101、102和107。在本实施例中，硅通孔1600的作用在于连接位于第一半导体衬底100上表面（第一表面）和下表面（第二表面）的器件。在本实施例中，硅通孔1600的个数可以为一个或多个，并不进行限定。在本实施例中，硅通孔1600的存在，在便于连接位于第一半导体衬底100上表面（第一表面）和下表面（第二表面）的器件的同时，也可以在一定程度上降低后续封装工艺的复杂度。本发明实施例的集成电路，还可以包括浅沟槽隔离1001以及其他膜层或结构，在此不再赘述。
为便于直观地了解本实施例的集成电路的结构，图3示出了图2所示的集成电路结构的示意性原理图，其仅示意性示出了半导体存储单元阵列以及行引导线和列引导线等结构。
本发明的集成电路，由于所采用的半导体存储控制单元的漏极连接端子与栅极分别位于第一半导体衬底100的上下两个表面（第一表面和第二表面），因此，可以有效降低栅极与漏极之间的耦合电容，提高集成电路的性能。并且，可有效缩小整个集成电路的面积，同时提高了集成电路的良率。
实施例三
下面，参照图4来描述本发明实施例提出的集成电路的制造方法一个示例性方法的详细步骤。其中，图4为本发明实施例的一种集成电路的制造方法的一种示意性流程图。
本发明实施例的集成电路的制造方法，可以用于制造实施例三所述的集成电路。下面，以形成图2所示的集成电路结构为例，具体阐述本实施例的集成电路的制造方法所包括的步骤如下：
步骤A1：提供第一半导体衬底100，在第一半导体衬底100内形成平行于第一半导体衬底100上表面的减薄停止层。其中，减薄停止层在第一半导体衬底100中具有第一深度。
在本实施例中，第一半导体衬底100的第一表面（或“上表面”），是指第一半导体衬底100形成有晶体管的栅极的表面；第二表面（“下表面”）则指第一半导体衬底100的与“第一表面”相对的另一表面。“深度”的计算方法以第一半导体衬底100的第一表面为参照，“某一层具有第一深度H1”是指该层距离第一半导体衬底100的第一表面的距离为H1，其他情形以此类推。
在本实施例中，第一半导体衬底100一般采用体硅（bulk Si）。减薄停止层可以采用氧化物（氧化硅）或其他合适的材料。
其中，形成减薄停止层101的方法可以包括如下步骤：
步骤A101：对第一半导体衬底100进行氧注入处理以在第一半导体衬底的第一深度H1位置处形成氧离子层；
步骤A102：对第一半导体衬底100进行加热处理以在所述氧离子层的位置形成氧化硅层。即，形成了减薄停止层。
此外，形成减薄停止层的方法，还可以采用外延生长法形成，此处不再赘述。
在本实施例中，减薄停止层的作用主要在于作为后续对第一半导体衬底100进行减薄处理时的停止层。在本实施例中，形成减薄停止层的工艺步骤可以根据实际情况予以省略。
步骤A2：在第一半导体衬底100中形成浅沟槽隔离（STI）1001，浅沟槽隔离1001在第一半导体衬底100具有第二深度H2。第二深度H2小于等于第一深度H1。
其中，浅沟槽隔离1001的数量为多个，不同的浅沟槽隔离1001的深度可以不同。
步骤A3：从第一半导体衬底100的第一表面（上表面）进行离子注入，形成阱区（Well）和沟道（Channel）。
步骤A4：在第一半导体衬底100的第一表面（上表面）上形成栅极绝缘层、栅极和栅极侧壁。
其中，为了表示简要，图2仅示出了栅极（包括栅极1103、2103、3103和4103），并未示出栅极绝缘层和栅极侧壁。
步骤A5：在第一半导体衬底100内形成源极（1102、2102、3102和4102）和漏极（1101、2101、3101和4101）。
步骤A6：在半导体衬底100的所述第一表面上形成栅极连接端子和源极连接端子。
其中，形成栅极连接端子和源极连接端子的方法，可以采用现有技术中的形成金属硅化物的方法或其他各种方法，此处不再赘述。并且，步骤A6可以省略。
其中，在步骤A6中，还可以同时形成位于半导体衬底100的第一表面上的体电极。
步骤A7：在第一半导体衬底100的第一表面（上表面）一侧形成行引导线（包括行引导线1002）和列引导线（包括列引导线W1和W2），其中，位于同一行的栅极连接端子均与一个行导引线相连接，位于同一列的源极连接端子均与一个列引导线相连接。
其中，行引导线和列引导线之间间隔有层间介电层，并且，行引导线与栅极连接端子以及列引导线与源极连接端子一般通过金属插塞以及金属层相连，即，步骤A7还包括形成层间介电层以及金属互连结构的步骤，此处不再赘述。
步骤A8：在第一半导体衬底100的第一表面上接合用于作为承载衬底（carriersubstrate）的第二半导体衬底（背加工承载衬底）200。
步骤A9：对第一半导体衬底100的第二表面（下表面）进行减薄处理至第一深度H1。
其中，减薄处理至第一深度H1是指将减薄处理后的第一半导体衬底100的厚度与第一深度H1相同。当第一半导体衬底100中形成有减薄停止层时，优选使得减薄工艺停止于减薄停止层101之上，即，第一半导体衬底100位于减薄停止层101之上的部分被完全去除。也就是说，应使得减薄处理停止于浅沟槽隔离1001的上方。
在本实施例中，如果选择厚度合适的第一半导体衬底，也可以省略步骤A9。
步骤A10：在经减薄处理的半导体衬底100的第二表面形成用于连接漏极的漏极连接端子（包括11011、21011、31011和41011）。
其中，漏极连接端子的材料，可以为金属硅化物、金属或其他合适的材料，本实施例并不对此进行限定。
其中，在形成漏极连接端子（包括11011、21011、31011和41011）前，还可以包括如下步骤：
从半导体衬底100的第二表面对半导体衬底100的漏极区域进行离子注入处理；然后，对所述半导体衬底进行退火处理。
该步骤的目的在于形成漏极的上部分（即靠近半导体衬底的第二表面的部分）。
步骤A11：在第一半导体衬底100的第二表面上形成体介电层105。
其中，体介电层105包括位于第一半导体衬底100第二表面之上的部分和嵌入第一半导体衬底100的部分，如图2所示。
其中，体介电层105可以为氧化硅或其他合适的材料。
步骤A12：在第一半导体衬底100的第二表面（下表面）形成层间介电层（ILD）106，并在层间介电层106内形成位于漏极连接端子（包括11011、21011、31011和41011）之上的接触孔，并在接触孔中形成金属插塞1003。
步骤A13：在层间介电层106上形成金属插塞1003的位置形成电阻存储单元（包括M1、M2、M3和M4），其中，电阻存储单元的第一端极与漏极连接端子（包括11011、21011、31011和41011）通过金属插塞相连接。
也就是说，在经减薄处理的半导体衬底100的第二表面上形成了电阻存储单元，电阻存储单元的第一端极与所述漏极连接端子相连接。
步骤A14：在层间介电层106上形成层间介电层107，形成贯穿体介电层105位于所述第一沟槽内的部分以及层间介电层106、107的硅通孔1600。
其中，硅通孔1600的作用在于连接位于第一半导体衬底100第一表面和第二表面的器件。在本实施例中，硅通孔1600可以为一个或多个。并且，硅通孔1600还可以贯穿位于第一半导体衬底100的第一表面的一部分或者全部层间介电层，此处并不对此进行限定。
步骤A15：在第一半导体衬底100的第二表面的层间介电层107内形成位于电阻存储单元（M1、M2、M3和M4）的第二端极之上的接触孔，并在接触孔中形成金属插塞。
步骤A16：在层间介电层107上形成参考电势导线1004，参考电势导线1004通过金属插塞与电阻存储单元（M1、M2、M3和M4）的第二端极相连。
其中，参考电势导线1004用于向各个电阻存储单元的第二端极引入参考电势。
至此，完成了本实施例的集成电路的制造方法的相关步骤的介绍，最终制得的集成电路的结构如图2所示。在完成上述步骤后，后续可以通过划片、封装等步骤完成最终的集成电路的制造，此处不再赘述。
此外，本实施例的集成电路的制造方法，除包括形成半导体存储控制单元等组件的步骤之外，还可以包括形成其他各种组件的步骤，在此并不进行限定。本领域的技术人员可以理解，本实施例意在描述本实施例的集成电路的制造方法的关键步骤，对于其他步骤，本领域的技术人员可以根据现有技术实现，因此本实施例未进行赘述。
本发明实施例的集成电路的制造方法，由于制造过程是将电阻存储单元制造在与栅极连接端子和源极连接端子以及它们各自的互连线相对的半导体衬底的另一面，因此可以解决开关晶体管的源极连接端子及其互连线的加工与电阻存储单元加工的相互矛盾问题，避免后续工艺对电阻存储单元造成不良影响，有助于简化整个半集成电路的制造过程，提高了集成电路的良率。并且，由于开关晶体管的栅极连接端子和源极连接端子与开关晶体管的漏极连接端子以及电阻存储单元分别位于半导体衬底的上下两个表面，因而可有效缩小整个集成电路的面积。
图4示出了本发明实施例提出的一种集成电路的制造方法的一种示意性流程图，用于简要示出该制造方法的典型流程。具体包括：
步骤T101：提供半导体衬底，在所述半导体衬底内靠近第一表面的一侧形成浅沟槽隔离；
步骤T102：在所述半导体衬底的所述第一表面上形成开关晶体管的栅极；
步骤T103：在所述半导体衬底内形成所述开关晶体管的源极和漏极；
步骤T104：在所述半导体衬底的所述第一表面上形成栅极连接端子和源极连接端子；
步骤T105：在所述半导体衬底的所述第一表面上接合作为承载衬底的背加工承载衬底；
步骤T106：对所述半导体衬底的第二表面进行减薄处理，其中所述减薄处理停止于所述浅沟槽隔离的上方；
步骤T107：在经减薄处理的所述半导体衬底的第二表面上形成用于连接所述漏极的漏极连接端子；
步骤T108：在经减薄处理的所述半导体衬底的第二表面上形成电阻存储单元，其中所述电阻存储单元的第一端极与所述漏极连接端子相连接。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (27)

1.一种半导体存储控制单元，其特征在于，包括位于半导体衬底上的开关晶体管与电阻存储单元，其中，
所述开关晶体管包括位于所述半导体衬底的第一表面上的栅极、位于所述半导体衬底内的源极和漏极，还包括位于所述半导体衬底的所述第一表面的用于连接所述源极的源极连接端子和用于连接所述栅极的栅极连接端子，以及位于所述半导体衬底的与所述第一表面相对的第二表面上用于连接延伸至所述第二表面的所述漏极的漏极连接端子；
所述电阻存储单元位于所述半导体衬底的所述第二表面一侧，并且所述电阻存储单元的第一端极通过所述漏极连接端子与所述开关晶体管的所述漏极相连接。
2.如权利要求1所述的半导体存储控制单元，其特征在于，所述源极连接端子、所述漏极连接端子和所述栅极连接端子的材料为金属硅化物。
3.如权利要求1所述的半导体存储控制单元，其特征在于，所述电阻存储单元还包括用于引入参考电势的第二端极。
4.如权利要求1至3任一项所述的半导体存储控制单元，其特征在于，所述电阻存储单元包括电流导通制热的热相变存储元件、电压调制的可变电阻敏感存储元件或者磁阻存储元件。
5.如权利要求4所述的半导体存储控制单元，其特征在于，所述热相变存储元件的材料包括锗锑碲的合金。
6.如权利要求4所述的半导体存储控制单元，其特征在于，所述电阻存储单元包括磁隧道结器件。
7.一种集成电路，其特征在于，包括位于半导体衬底上的半导体存储控制单元阵列，所述半导体存储控制单元阵列包括多个半导体存储控制单元；其中，每一个所述半导体存储控制单元包括位于所述半导体衬底上的开关晶体管与电阻存储单元，其中，
所述开关晶体管包括位于所述半导体衬底的第一表面上的栅极、位于所述半导体衬底内的源极和漏极，还包括位于所述半导体衬底的所述第一表面的用于连接所述源极的源极连接端子和用于连接所述栅极的栅极连接端子，以及位于所述半导体衬底的与所述第一表面相对的第二表面上用于连接延伸至所述第二表面的所述漏极的漏极连接端子；
所述电阻存储单元位于所述半导体衬底的所述第二表面一侧，其中，所述电阻存储单元的第一端极通过所述漏极连接端子与所述开关晶体管的所述漏极相连接。
8.如权利要求7所述的集成电路，其特征在于，在所述半导体存储控制单元阵列中，位于同一行的所述半导体存储控制单元中的开关晶体管的栅极连接端子均与一个行引导线相连接，位于同一列的所述半导体存储控制单元中的开关晶体管的源极连接端子均与一个列引导线相连接。
9.如权利要求7所述的集成电路，其特征在于，各个所述电阻存储单元的第二端极均与一个参考电势相连接。
10.如权利要求8所述的集成电路，其特征在于，所述行引导线均连接一个电压输入选择开关，所述列引导线均连接一个读出信号感测子电路。
11.如权利要求8所述的集成电路，其特征在于，所述行引导线均连接一个电压输入选择开关，所述列引导线均连接一个输入信号控制子电路。
12.如权利要求7至11任一项所述的集成电路，其特征在于，所述源极连接端子、所述漏极连接端子和所述栅极连接端子的材料为金属硅化物。
13.如权利要求7至11任一项所述的集成电路，其特征在于，所述电阻存储单元包括电流导通制热的热相变存储元件、电压调制的可变电阻敏感存储元件、或磁阻存储元件。
14.如权利要求13所述的集成电路，其特征在于，所述热相变存储元件的材料包括锗锑碲的合金。
15.如权利要求13所述的集成电路，其特征在于，所述电阻存储单元包括磁隧道结器件。
16.如权利要求7至11任一项所述的集成电路，其特征在于，在所述半导体存储控制单元阵列中，一部分所述开关晶体管和与其相邻的所述开关晶体管形成共源极结构。
17.如权利要求7至11任一项所述的集成电路，其特征在于，所述集成电路还包括位于所述半导体存储控制阵列所在区域之外的区域的硅通孔，所述硅通孔用于连接位于所述半导体衬底的所述第一表面和所述第二表面的器件。
18.一种集成电路的制造方法，其特征在于，所述方法包括：
步骤T101：提供半导体衬底，在所述半导体衬底内靠近第一表面的一侧形成浅沟槽隔离；
步骤T102：在所述半导体衬底的所述第一表面上形成开关晶体管的栅极；
步骤T103：在所述半导体衬底内形成所述开关晶体管的源极和漏极；
步骤T104：在所述半导体衬底的所述第一表面上形成栅极连接端子和源极连接端子；
步骤T105：在所述半导体衬底的所述第一表面上接合作为承载衬底的背加工承载衬底；
步骤T106：对所述半导体衬底的第二表面进行减薄处理，其中所述减薄处理停止于所述浅沟槽隔离的上方；
步骤T107：在经减薄处理的所述半导体衬底的第二表面上形成用于连接延伸至所述第二表面的所述漏极的漏极连接端子；
步骤T108：在经减薄处理的所述半导体衬底的第二表面上形成电阻存储单元，其中所述电阻存储单元的第一端极与所述漏极连接端子相连接。
19.如权利要求18所述的集成电路的制造方法，其特征在于，在所述步骤T104中，同时还形成位于所述半导体衬底的所述第一表面上的体电极。
20.如权利要求18所述的集成电路的制造方法，其特征在于，在所述步骤T104与所述步骤T105之间还包括步骤T1045：
在所述半导体衬底的第一表面一侧形成行引导线和列引导线，其中，位于同一行的所述栅极连接端子均与一个行引导线相连接，位于同一列的所述源极连接端子均与一个列引导线相连接。
21.如权利要求18所述的集成电路的制造方法，其特征在于，在所述步骤T106与所述步骤T107之间还包括如下步骤：
从所述半导体衬底的所述第二表面对所述半导体衬底的漏极区域进行离子注入处理；
对所述半导体衬底进行退火处理。
22.如权利要求18所述的集成电路的制造方法，其特征在于，
在所述步骤T101中，在形成所述浅沟槽隔离之前，在所述半导体衬底内形成平行于所述半导体衬底的所述第一表面的减薄停止层；
在所述步骤T106中，所述减薄处理停止于所述减薄停止层之上。
23.如权利要求18所述的集成电路的制造方法，其特征在于，在所述步骤T101与所述步骤T102之间还包括：从所述半导体衬底的所述第一表面进行离子注入以形成阱区和沟道的步骤。
24.如权利要求18至23任一项所述的集成电路的制造方法，其特征在于，在所述步骤T107与所述步骤T108之间还包括：
步骤T10781：对所述半导体衬底的所述第二表面进行刻蚀以形成贯穿所述半导体衬底的第一沟槽；
步骤T10782：在所述第一沟槽中填充介电材料并进行平坦化处理以形成覆盖所述第二表面的第一体介电层。
25.如权利要求24所述的集成电路的制造方法，其特征在于，在所述步骤T108之后还包括步骤T109：
形成贯穿所述第一体介电层位于所述第一沟槽内的部分的硅通孔。
26.如权利要求18至23任一项所述的集成电路的制造方法，其特征在于，
在所述步骤T107与所述步骤T108之间还包括：在所述半导体衬底的所述第二表面上形成层间介电层，并在所述层间介电层内形成位于所述漏极连接端子之上的接触孔以及位于所述接触孔内的金属插塞；并且，
在所述步骤T108中，形成的所述电阻存储单元位于所述接触孔的上方，并且所述电阻存储单元的第一端极通过所述金属插塞与所述漏极连接端子相连接。
27.如权利要求18至23任一项所述的集成电路的制造方法，其特征在于，在所述步骤T108之后还包括步骤T109’：
在半导体衬底的第二表面一侧形成与所述电阻存储单元的第二端极相连的参考电势导线。
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