TW201308518A - 用於改善之閂鎖抗擾性的主動磚式安置 - Google Patents

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Abstract

一種半導體裝置包含化學機械拋光(CMP)虛設磚(36)，該等CMP虛設磚係藉由以下操作而轉換為主動磚：在該等虛設磚之一頂部表面處形成井區(42)；在該等井區之頂部上形成矽化物(52)；及與經矽化井繫結區接觸地形成一金屬互連結構(72、82)以用於將該等虛設磚電連接至一預定供應電壓以提供閂鎖保護。

Description

用於改善之閂鎖抗擾性的主動磚式安置
本發明一般而言係關於半導體裝置之領域。在一項態樣中，本發明係關於使用磚式特徵來改善一積體電路之閂鎖抗擾性。
閂鎖係諸多CMOS結構中固有之寄生裝置致使CMOS結構進入與其正常操作無關之一電狀態的狀況。此通常表現為異常高電流傳導狀態，此異常狀態可係瞬間的、可在移除觸發刺激時消失或在該結構在彼狀態中只要繼續施加電力便變為凍結之意義上可係永久的。除非以某種方式限制閂鎖狀態中之電流，否則其亦可係破壞性的。遺憾地，閂鎖問題在CMOS裝置及電路尺寸按比例縮減時增加，從而需要一晶片設計者進行設計折衷以便(通常)藉由增加裝置及/或電路面積來最佳化該結構以避免閂鎖。
因此，需要改善之CMOS結構及方法以提供改善之閂鎖抗擾性，此克服諸如上文概述之此項技術中之問題。在參考以下圖式及詳細說明審閱本申請案之剩餘部分之後，熟習此項技術者將明瞭習用程序及技術之其他限制及缺點。
在本發明之一項實施例中，一種用於製作一半導體裝置之方法包括：提供一第一導電類型之一半導體基板，該半導體基板包括間隔開以促進形成於該半導體基板中之一或多個淺溝渠隔離區之平坦化學機械拋光的複數個磚；在該 複數個磚中之每一者之一頂部表面處形成該第一導電類型之對應複數個繫結區；與該複數個繫結區接觸地形成一金屬互連結構以用於將該複數個磚電連接至一預定供應電壓以提供閂鎖保護。
在本發明之另一實施例中，一種用於在一積體電路設計中安置主動磚之方法包括：接收一初始電路設計平面佈置圖，該初始電路設計平面佈置圖規定用於該積體電路設計之複數個功能電路區塊之安置；根據一第一磚安置演算法將複數個虛設磚安置於該初始電路設計平面佈置圖中；根據一第二磚安置演算法將複數個主動磚安置於該初始電路設計平面佈置圖中以促進閂鎖抗擾性；修正該初始電路設計平面佈置圖以將該複數個主動磚電連接至一供應電壓。
在本發明之另一實施例中，一種積體電路裝置包括：一半導體基板，其中形成一或多個溝渠隔離區；及複數個主動磚結構，其設置於該半導體基板上以防止因形成於該半導體基板中之該一或多個溝渠隔離區之化學機械拋光而形成碟形凹面，其中該複數個主動磚結構各自包括：一高度摻雜之區，其至少位於一頂部表面處；一個矽化物層，其形成於該高度摻雜之區上；及一或多個導電佈線層，其電連接至該矽化物層且電連接至諸如一電力供應或接地供應電壓端子之一預定供應電壓端子。
當結合以下圖式考量一較佳實施例之以下詳細說明時，可理解本發明及其眾多目標、特徵及所獲得優點。
將瞭解，為圖解說明之簡明及清晰起見，該等圖式中所圖解說明之元件不必按比例繪製。舉例而言，出於促進及改善清晰及理解之目的，相對於其他元件誇大了某些元件之尺寸。此外，在認為適當之處，已在該等圖式之中重複參考編號以表示對應或類似元件。
本發明闡述一種用於藉由用主動磚結構填充單元與智慧財產權(IP)核心區域之間的未使用空間來製造具有改善之閂鎖抗擾性之一半導體裝置之方法及設備，該等主動磚結構係繫結至一參考供應或接地電壓以提供單元/IP之間的閂鎖保護。另外，可將用於促進均勻化學機械拋光(CMP)之虛設磚轉換為不同極性之井繫結，該等井繫結係電連接及佈線至適當供應電壓，藉此形成主動磚結構。如所揭示，可藉由用適當植入層覆蓋選定虛設磚區並構造一或多個導電佈線層以將經轉換磚連接至一適當接地或電力供應電壓來實施將虛設磚轉換為電主動磚以減少閂鎖風險。在選定實施例中，修改或重新使用一虛設磚安置演算法將額外主動磚安置於電路區域之間的空白空間中以便促進CMP平坦性及閂鎖抗擾性兩者。舉例而言，可在所有非主動電路區域中安置或定位虛設主動磚。另一選擇係，可根據一CMP拋光安置演算法在一初始設計遍次中安置或定位虛設磚，且然後可藉由以下操作而在一預定義區域中增加(且可能在其他區域中減小)磚密度：測量該預定義區域以判定其磚密度是否滿足一所需臨限值，且若不滿足，則使用插入越來越小之主動磚之一反覆程序在佈局設計中插入額外主 動磚直至滿足所需密度臨限值為止。在又一些實施例中，可修改一CMP磚安置演算法以藉由基於相鄰IP區塊之風險之知識而以一智慧方式添加磚來解決兩個CMP擔憂問題且增加閂鎖抗擾性。如將瞭解，可藉由插入任何所要形狀之主動磚來增加磚密度。為提供閂鎖保護，在一預定井區(例如，P井/N井)中形成額外主動磚並給其植入預定雜質(例如，N+/P+植入物)以形成連接至一預定供應電壓(例如，VDD/接地)之觸點區。在一實例性自動化設計序列中，完成SoC整合中之功能電路之設計使得所有塊皆經恰當連接，且然後在所有功能電路區域之間安置或定位磚以便促進CMP拋光均勻性。然後識別將改善閂鎖抗擾性之磚並藉由添加適當植入/擴散區(N+/P+及可能地NW或PW)以及適當接針而將其轉換為電主動磚。最後，透過SoC整合流程傳回設計以將主動磚連接至適當供應電壓。藉助此方法，藉由重新使用經安置以用於CMP平坦性目的之主動結構在SoC層級上(與在單元/IP層級上相對)添加閂鎖保護。
現在將參考附圖詳細闡述本發明之各項說明性實施例。雖然在以下說明中陳述各種細節，但將瞭解可在不具有此等特定細節之情況下實踐本發明，且可對本文中所闡述之發明做出眾多實施方案特有之決策以達成裝置設計者之特定目標(諸如符合程序技術或設計相關約束)，該等特定目標將因不同實施方案而不同。雖然此一開發努力可係複雜且耗時的，但其對於受益於本發明之熟習此項技術者而言將不過係一常規任務。舉例而言，參考一半導體裝置之簡 化剖面圖式繪示選定態樣，但不包含每一裝置特徵或幾何結構以避免限制或模糊本發明。亦應注意，在此詳細說明通篇中，將形成及移除某些材料(諸如金屬磚式層)以製作半導體結構。在下文未詳述用於形成或移除此等材料之特定程序之情況下，可使用熟習此項技術者習用之用於生長、沈積、遮罩、蝕刻、移除或以其他方式按適當厚度及尺寸形成此等層的技術。此等細節係眾所習知的，且被認為不必教示熟習此項技術者如何製作或使用本發明。
如上文所指示，閂鎖係諸多CMOS結構(尤其是隨著裝置及電路尺寸縮減)之一問題。此領域中之另一挑戰係系統單晶片(SoC)設計中之內部區塊通常不服從為解決閂鎖而對IO電路要求的面積密集型設計規則，而是選擇將密度增加之排定優先級為優先於解決閂鎖風險。照慣例，藉由在IP/單元內包含保護而在IP/單元層級上解決一SoC上之內部IP區塊將遭受由於非理想電環境(例如，在開啟電源事件、同時切換事件等時)所致的雜訊/電荷注入之風險，但並未在SoC整合層級上添加額外保護來解決IP區塊之間的相互作用。
現在參考圖1，其圖解說明一內部晶片區域10之部分之一俯視平面圖，其中根據一磚安置演算法在主動電路區域11至14之間安置虛設磚(D)以改善化學機械拋光之均勻性，該磚安置演算法在電路區域11、14、15之間留出空白空間15。如所展示，已將虛設磚(D)安置或定位於一經定義窗區16中以解決與碟形凹面(dishing)及其他累積厚度效 應相關之問題。虛設磚程序通常藉由以下操作來處理一經定義窗區16：產生或識別電路佈局區域(例如，11至14)、在電路佈局內圍繞主動特徵定義一緩衝帶(通常在約1微米至10微米之一範圍內)、組合電路佈局與緩衝帶以定義經排除區域及然後將虛設磚(D)添加至經排除區域直至經定義窗區16中之經排除區域之一預定百分比覆蓋有虛設磚為止。因此，典型虛設磚安置程序在單元/IP 11至14之間留出可用於額外閂鎖保護之空白空間(例如，15)。
雖然在CAD設計期間將虛設磚繪製為「主動」或OD層，但此同一層可用於定義本文中所闡述之電主動磚層。因此，在選定實施例中，術語「磚」係指繪製在製造程序中輔助CMP平坦性之矽多邊形之CAD程序，其中「虛設磚」係指用於CMP平坦性益處而不提供電路功能性之磚，且「電主動磚」係指以一預定電壓加偏壓之磚。
設計諸如圖1中所展示之一內部晶片區域10的挑戰之一係尚未使內部功能電路區塊11至14服從用以解決閂鎖之面積密集型設計規則。在此等內部電路區域中，賦予電路密度高於解決閂鎖風險之優先級，但內部電路區塊之間仍可存在來自由於非理想電環境(開啟電源事件、同時切換事件等)所致的雜訊/電荷注入之閂鎖風險。舉例而言，一內部電路區域(例如，「I/O連接」電路14)可將多數載子(電洞)注入至空白區域15中之基板中，藉此增加用於周圍電路區域11至13(例如，標準單元)之基板電位中之局部電壓，此可導致閂鎖。
根據本發明之選定實施例，藉由在內部晶片區域中安置發揮作用以將基板繫結至一電力或接地供應電壓之額外主動磚來提供改善之閂鎖抗擾性。在圖2a中所展示之一實例中，圖解說明一內部晶片區域20之部分之一第一俯視平面圖，其中在電路區域11、13、14之間的空白空間中安置額外主動磚(A)並將其繫結在一起以改善閂鎖抗擾性。如所繪示，可使用用於虛設磚式結構之相同特徵作為設計為用於進階CMOS處理之SoC晶片完工修整流程之部分之主動磚式特徵。然而，代替僅連接至基板，該等主動磚亦透過金屬互連結構而連接至井繫結及適當極性之供應電壓，此取決於附近射極之極性。另外，主動磚之佈局及佈線設計使用關於附近電路區塊之資訊根據周圍電路區塊之閂鎖保護需要來排定虛設(或CMP)磚至主動磚之轉換及佈線之優先級。藉助最少額外處理步驟，可在設計流程中之某一點處將虛設磚式結構轉換為基板及/或井繫結且隨後在設計流程中之一稍後階段處將其連接至適當電力網格。如將瞭解，可隨機挑選或專門選擇經轉換虛設磚式結構以接近於其中可能發生閂鎖之電路區域(例如，I/O連接電路區域)。另外，可基於附近射極之極性類型來控制轉換處理及安置演算法以使得接近n型射極電路形成具有N井中之N+區之主動磚，而接近p型射極電路形成P井中之P+區。
電主動磚之添加不僅改善閂鎖抗擾性，且亦可改善針對充電裝置模型(CDM)靜電放電(ESD)事件之組件效能並減小跨越電力分配網路之電壓降(通常稱為IR降)。額外基板 繫結亦可藉由使得裝置能夠在不對環境引入不能容忍之電磁干擾之情況下發揮作用來改善裝置之電磁相容性(EMC)。
根據本發明之選定實施例，亦可藉由在內部晶片區域中用發揮作用以將基板繫結至一電力或接地供應電壓之額外主動磚(A)替換虛設磚(D)來提供改善之閂鎖抗擾性。在圖2b中所展示之一實例中，圖解說明一內部晶片區域21之部分之一第二俯視平面圖，其中設計流程已自電路區域11、13、14之間的區識別並移除將不有益(針對閂鎖或CMP均勻性)之選定虛設磚(D)，且添加繫結在一起以改善閂鎖抗擾性之額外及/或替換主動磚(A)。如圖2b中所圖解說明，所提議安置21中之虛設磚(D)與主動磚(A)之總數目滿足或超過CMP均勻性所需之磚之最小數目(46)(如圖1中所展示)，但已重新配置及轉換磚之數目及類型以有益於閂鎖。因此，雖然減少了虛設磚(D)之數目，但在兩種情況中虛設磚(D)與主動磚(A)之總數目係至少46暗示始終滿足CMP密度要求。
在又一些實施例中，亦可藉由在內部晶片區域中用主動磚(A)替換虛設磚(D)以便維持一既定晶片區域中之磚之總數目來提供改善之閂鎖抗擾性。在圖2c中所展示之一實例中，圖解說明一內部晶片區域21之部分之一第三俯視平面圖，其中設計流程已自電路區域11、13、14之間的區識別將不有益(針對閂鎖或CMP均勻性)之選定虛設磚(D)，且已用繫結在一起以改善閂鎖抗擾性之相等數目個替換主動磚 (A)替換此等磚。在圖2c中，所提議安置22中之虛設磚(D)與主動磚(A)之總數目等於CMP均勻性所需之磚之數目(46)(如圖1中所展示)，但已重新配置及轉換磚之類型以有益於閂鎖。因此，雖然減少了虛設磚(D)之數目，但虛設磚(D)與主動磚(A)之總數目滿足符合CMP密度要求所需之磚之臨限數目(例如，46)。
為圖解說明用於製作主動磚之一實例性處理序列，現在參考圖3，其以剖面形式展示一半導體晶圓結構30之一部分，其中在一半導體基板32中形成隔離區34(例如，淺溝渠隔離區)以定義輔助淺溝渠隔離區34之拋光均勻性之磚區36。具體而言，半導體基板層32可由具有一預定結晶定向之一半導體材料形成，且可實施為一塊體矽基板、單晶矽(經摻雜或未摻雜)、SOI基板(但閂鎖並非對SOI基板之一威脅)或任一半導體材料，舉例而言，包含Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP以及其他III至V族化合物半導體或其任一組合。如將瞭解，半導體基板層32可經適當摻雜以提供n型載子(電子)及p型載子(電洞)。
為形成淺溝渠隔離區34，在基板32上形成一或多個經圖案化遮罩層(未展示)以使用任何所要圖案化及蝕刻技術來定義淺溝渠開口33。舉例而言，可在氧化物及/或氮化物遮罩層上方形成一經圖案化光阻劑層以定義並自基板32移除經曝露遮罩層。在剝除光阻劑(例如，藉助一灰化/piranha程序)之後，使用任一所要各向異性蝕刻技術(包含諸如反應性離子蝕刻、離子束蝕刻、電漿蝕刻或雷射蝕刻 之一乾式蝕刻程序、其中採用一化學蝕刻劑之一濕式蝕刻程序或其任一組合)在半導體基板32中形成淺溝渠開口33。在形成淺溝渠開口33之後，藉由以下操作來形成經平坦化淺溝渠隔離區34：單獨地或結合額外蝕刻、剝除及/或清潔程序，用一經拋光絕緣體材料填充溝渠開口33，諸如藉由沈積一介電材料(諸如高密度電漿氧化物)，且然後拋光、蝕刻或以其他方式平坦化經沈積介電質以形成淺溝渠隔離區34。在拋光淺溝渠隔離區34之過程中，經定義磚區36用作CMP磚以藉由減少碟形凹面而促進平坦拋光。雖然本文中參考實例性淺溝渠隔離區區域闡述了選定實施例，但將瞭解可用其他隔離特徵或溝渠隔離區(諸如深溝渠隔離區)來實踐選定實施例。
圖4圖解說明繼圖3之後在於淺溝渠隔離區34之間的主動磚區區域處形成井區42後對半導體晶圓結構40的處理。雖然可藉助任一所要擴散或植入程序來形成井區42，但在選定實施例中，可使用一植入遮罩(未展示)選擇性地擴散或植入具有匹配基板32之導電類型之一預定導電類型(例如，n型或p型)之材料。舉例而言，可藉由以一預定植入能量及摻雜劑濃度(例如，至少約1E19原子/cm3)將n型雜質植入至n型半導體基板32中以便形成位於半導體基板32之一上部部分中之一N+井區42來形成井區42。另一選擇係，可藉由以一預定植入能量及摻雜劑濃度將p型雜質植入至p型半導體基板32中以形成一P+井區42來形成井區42。
圖5圖解說明繼圖4之後在於井區42上方形成矽化物區52 後對半導體晶圓結構50的處理。在經形成時，矽化物層52藉由減小主動磚之電阻來促進主動磚與適當供應電壓之間的電連接。雖然可使用任一所要矽化物形成程序在井區42上形成矽化物層52(諸如CoSi2或NiSi)，但一實例性矽化物形成序列將係在半導體晶圓結構上方沈積或濺鍍一導電或金屬層(例如，鈷或鎳)，後續接著一加熱步驟以使該金屬層與井區42反應以形成經矽化層52。在一說明性實施例中，藉由執行一初始快速熱退火步驟(例如，400℃至600℃)來促進金屬層與井區42之反應，後續接著一Piranha清潔步驟以移除過量金屬，且然後後續接著一第二快速熱退火步驟(例如，650℃至850℃)。初始快速熱退火步驟之定時及溫度經選擇以使得金屬層與半導體層32中之井區42之經曝露表面反應。在Piranha清潔步驟之後，第二快速熱退火步驟之定時及溫度經選擇以使得將所反應之矽化物52推至一低電阻率階段中。
圖6至圖8圖解說明用以提供主動磚至適當供應電壓之電連接及佈線之處理。以圖6開始，其圖解說明在用一或多個層間介電(ILD)層形成一絕緣層62之後對半導體晶圓結構60的處理。如所展示，可藉由在形成於基板上之主動電路及磚上方沈積並平坦化一低介電常數k材料以形成一絕緣層來形成絕緣層62。在ILD層62中，形成如圖7中所圖解說明之導電觸點結構或導通體72，圖7圖解說明繼圖6之後在於絕緣層62中形成至矽化物區52之金屬觸點72後對半導體晶圓結構70的處理。雖然可使用任一所要觸點形成程 序，但一實例性觸點形成序列將係用一或多個觸點遮罩層(未展示)圖案化絕緣層62以定義其中將定位觸點72之觸點或導通體開口，且然後沈積一導電或金屬層以填充觸點/導通體開口，以使得一平坦化程序(例如，CMP)將導電/金屬層移除至絕緣層62之頂部之水平，藉此形成導電觸點結構或導通體72。在移除觸點遮罩層之後，可藉由形成一或多個供應電壓導體或佈線層82而將觸點72佈線至適當供應電壓端子86，如圖8中所展示，圖8圖解說明繼圖7之後在於基板上方形成一供應電壓導體層82以連接金屬觸點72後對半導體晶圓結構80的處理。儘管展示為一單個金屬層82，但將瞭解，可藉由以下操作來形成供應電壓導體層82：在半導體晶圓結構上方沈積或濺鍍一導電或金屬層，後續接著一圖案化蝕刻程序以定義用於將觸點72及下伏主動磚連接至適當供應電壓(諸如一接地供應(若基板係p型)或一電力電壓供應(若基板係n型))之佈線導體線。在供應電壓導體層82上，然後沈積並圖案化一介電層84以定義其中形成導電電力供應端子86之一觸點開口。
將瞭解，將使用額外處理步驟來製作本文中所闡述之主動磚式結構，諸如製備及形成一或多個犧牲氧化物層、沈積一或多個氮化物層、一個氮化物剝除程序、在淺溝渠隔離區中形成襯裡層、形成各種埋置井或區。另外，可在晶圓結構上形成其他電路特徵，諸如藉助包含但不限於以下各項之額外處理步驟形成之電晶體裝置：一或多次犧牲氧化物形成、剝除、隔離區形成、井區形成、閘極介電質及 電極形成、延伸植入、環形植入(halo implant)、間隔件形成、源極/汲極植入、熱驅動或退火步驟及拋光步驟，連同習用後端處理(未繪示)，通常包含形成用於以一所要方式連接電晶體以達成所要功能性之多個互連層級。因此，用於完成半導體結構之製作之特定步驟序列可取決於程序及/或設計要求而變化。
根據本發明之各項實施例，提供一設計與製作方法以藉由在內部或局部化晶片區域中形成取決於附近射極之極性而連接至一供應電壓之主動磚式結構來改善閂鎖抗擾性。主動磚式結構之設計與安置可使用風險分析以基於附近電路區塊之電路設計考量因素而選擇性地排定CMP磚之安置或轉換之優先級。圖9以流程圖形式圖解說明用於在一晶粒上之預定義區域中安置主動磚並將該等主動磚繫結或連接至一參考供應電壓之一例示性設計方法90。儘管在圖9中圖解說明瞭該方法之選定實施例，但將瞭解，可與本發明之揭示內容一致地修改、減少或擴增所圖解說明步驟之序列。舉例而言，可視情況包含或排除該等步驟中之一或多者。因此，將瞭解，可將本發明之方法視為以圖9中所繪示之次序執行所識別之步驟序列，但亦可並行地、以一不同次序或作為經組合之獨立操作來執行該等步驟。
如所繪示，該方法在步驟91處開始，其中開發或接收用於系統之電路設計平面佈置圖。一般而言，一積體電路之一平面佈置圖係主要功能電路區塊之試探性安置之一簡化實體表示。在現代電子設計程序中，在平面佈置圖設計階 段(在晶片設計之階層方法中之一早期階段)期間產生平面佈置圖。
在步驟92處，設計信號與供應佈線以建立用於將信號及供應電壓(例如，接地及電力)提供至功能電路區塊之金屬互連路徑。儘管佈線步驟92係展示為與平面佈置圖設計步驟91分離，但情況未必如此。另一選擇係，佈線步驟92可能不在設計程序之此階段處發生，而是可代替地稍後在步驟96(下文所闡述)處發生。
在步驟93處，在晶片上佈置或定位CMP磚。如將瞭解，可使用現有磚安置演算法來識別其中CMP處理可能產生碟形凹面的SoC上之位置且然後使用一預定磚安置方案將CMP磚插入於彼等位置中。此時，該磚安置演算法可經組態以識別單元與IP之間的SoC上之未使用空間且然後插入可經轉換且用以提供單元/IP之間的閂鎖保護之額外磚式特徵或結構。
為了提供閂鎖保護，藉由添加具有井繫結結構之主動磚及/或將CMP磚轉換成具有井繫結結構之主動磚而在佈局設計包含主動磚式特徵或結構，該等井繫結結構取決於附近射極之極性而連接至適當供應電壓。可使此轉換程序自動化而作為SoC整合/晶片完工修整程序之部分，以使得將選定CMP磚轉換為井繫結結構及/或將額外磚添加至SoC設計。在選定實施例中，轉換程序將主動磚添加至CMP磚安置(來自步驟93)，但倘若該磚安置中包含額外及/或替換主動磚以使得總磚(CMP磚與主動磚)之最小數目滿足或超過 滿足CMP密度要求所需之磚之最小數目，則設計流程亦可自其中CMP磚將不有益(針對閂鎖或CMP)之區移除CMP磚。在圖9中，轉換程序係展示為在已定位CMP磚之後在步驟94處開始，但將瞭解，該轉換程序可在設計序列90中更早開始。在轉換步驟94中，調整製作序列以識別用於轉換之CMP磚並(諸如)藉由植入N+/P+井區及形成矽化物層將井繫結特徵添加至CMP磚。
在步驟95處，出於判定將如何對每一主動磚進行佈線之目的而排定具有井繫結結構之經轉換主動磚之優先級。排定優先級決策可使用一局部化風險分析以基於主動電路區塊區域中之附近射極之極性來判定主動磚之極性。以此方式，可使用關於附近電路區塊之資訊以基於閂鎖保護需要來排定CMP磚轉換及經轉換井繫結之佈線之優先級。作為排定優先級之一結果，形成於P井中之主動磚經排定優先級以佈線及連接至一接地參考供應電壓，而形成於N井中之主動磚經排定優先級以佈線及連接至一電力參考供應電壓。如將瞭解，可在設計序列90中更早執行排定優先級決策。
在步驟96處，根據經排定優先級之設計來設計金屬互連結構以建立用於將主動磚中之井繫結結構連接至對應參考供應電壓(例如，接地及電力)之金屬互連路徑。雖然繫結連接/佈線步驟96係展示為最後發生，但將瞭解，可在設計序列90中更早執行此步驟。
如將瞭解，可將本發明之選定實施例實施為一反覆程 序，藉此CMP虛設磚之安置及/或CMP虛設磚至主動磚之轉換以及佈線層之構造在設計流程中使用一「迴圈」程序。舉例而言，在轉換、排定優先級及佈線主動磚之一初始設計遍次之後，設計程序可迴圈(迴圈路徑98)回至其中在晶片上安置或定位CMP磚之CMP磚安置程序(步驟93)，以使得可重複步驟94至96以轉換、排定優先級及佈線額外主動繫結。另外或在替代方案中，設計程序可迴圈(迴圈路徑99)回至磚轉換程序(步驟94)，以使得可轉換、排定優先級及佈線額外CMP磚以將更多電主動磚安置於佈局設計中。
在設計序列90之一結果中，藉由基於關於周圍主動電路區塊之閂鎖量變曲線之資訊重新使用CMP磚式結構及/或添加新主動磚式結構而在SoC層級上添加閂鎖保護。在選定實施例中，可將跨越SoC設計或其預定子分割區之主動磚式密度增加至一預定磚式密度臨限值。另外或在替代方案中，不同磚式密度臨限值可用於SoC設計之不同帶或區域。舉例而言，初始SoC平面佈置圖可經設計以根據一CMP磚安置演算法包含CMP磚。然後，在將CMP磚插入於SoC設計中之後，可在電路區塊或單元之間的空白空間中安置額外主動磚並將其轉換為包含井繫結以達成改善之閂鎖保護。
在完成SoC佈局設計以添加用於改善閂鎖抗擾性之主動磚結構且以其他方式判定積體電路之各種層及組件之定位以及配置之後，則將設計製作為一晶圓上之一SoC整合/晶 片。在此程序中，驗證佈局設計，且製備各種遮罩以用於蝕刻、遮罩及/或植入程序。另外，定義一照相及化學處理步驟序列以用於藉由沈積、移除及圖案化各種層以及修改各種層之電性質來產生SoC設計中之電子電路。可用於完成SoC設計之製作之不同處理步驟之實例包含但不限於：一或多次半導體晶圓或基板形成、介電層形成、基板蝕刻、化學機械拋光、植入及/或擴散、矽化物形成、犧牲氧化物形成、剝除、延伸植入、環形植入、間隔件形成、源極/汲極植入、源極/汲極退火、觸點區域矽化及拋光步驟。另外，可執行後端處理步驟以形成一或多個互連層級以將主動磚以一所要方式連接至一參考電壓源以達成所要功能性。將瞭解，用於完成SoC設計之製作之特定步驟序列可取決於程序及/或設計要求而變化。
至今為止，應瞭解，已提供一種用於製作一半導體裝置之方法。在所揭示之方法中，提供一第一導電類型之一半導體基板，該半導體基板包含間隔開以促進形成於該半導體基板中之一或多個淺溝渠隔離區之平坦化學機械拋光的複數個磚。如本文中所揭示，該等磚可經安置以抑制因化學機械平坦化(CMP)而形成勺形凹面及/或可定位於電路區塊區域之間或冒著閂鎖的風險以其他方式定位於緊鄰近於內部電路區域處。在選定實施例中，藉由以下操作來提供該半導體基板：在該半導體基板中形成至少一個溝渠開口，該至少一個溝渠開口係由由該半導體基板形成之該複數個磚定義；及然後沈積並平坦化一絕緣材料以覆蓋該複 數個磚且填充該(等)溝渠開口；及形成該一或多個淺溝渠隔離區。在該複數個磚之一頂部表面處，形成該第一導電類型之複數個井繫結區，諸如藉由將重摻雜之p井區植入或擴散至由該半導體基板形成且具有相對較輕摻雜之p型磚中，或藉由將重摻雜之n井區植入或擴散至由該半導體基板形成且具有相對較輕摻雜之n型磚中。另外，可在該等井繫結區之頂部上形成一個矽化物層。隨後，與該複數個井繫結區導電接觸或電接觸地形成一金屬互連結構以用於將該複數個磚電連接至一預定參考電壓以提供閂鎖保護。舉例而言，將形成有重摻雜之p井區之磚電連接至一接地供應電壓，而將具有重摻雜之n井區之磚電連接至一電力供應電壓。
在另一形式中，提供一種用於在一積體電路設計中安置主動磚之方法及系統。在所揭示之實施例中，產生或接收一初始電路設計平面佈置圖，該初始電路設計平面佈置圖規定用於該積體電路設計之複數個功能電路區塊之安置。在該初始電路設計平面佈置圖中，根據一第一磚安置演算法安置複數個虛設磚，舉例而言，該第一磚安置演算法可將虛設磚安置於其中化學機械拋光將在不存在虛設磚之情況下產生碟形凹面的該初始電路設計平面佈置圖中之位置處。另外，根據一第二磚安置演算法將複數個主動磚安置於該初始電路設計平面佈置圖中以促進閂鎖抗擾性。在其中安置虛設磚以在功能電路區塊之間留出空白空間之選定實施例中，可將該等主動磚安置於功能電路區塊之間的空 白空間中。在其他實施例中，藉由根據該第二磚安置演算法在該初始電路設計平面佈置圖中將該複數個虛設磚中之一或多者轉換為主動磚來安置該等主動磚。另外或在替代方案中，可藉由以下操作來安置該等主動磚：藉由利用用於積體電路設計之現有製作程序流程以在該複數個虛設磚中之一或多者中之每一者中包含一高度摻雜之區及矽化物層且然後包含用於將該複數個虛設磚中之一或多者中之每一者電連接至接地或電力供應電壓之一或多個導電佈線層將該複數個虛設磚中之一或多者轉換為主動磚。亦修正該初始電路設計平面佈置圖以將該複數個主動磚電連接至一供應電壓。在經修正及定案時，在一半導體晶圓上製造該積體電路設計以包含電連接至一供應電壓之該複數個主動磚。
在又一形式中，提供一種積體電路裝置及其製作方法。在所揭示之實施例中，該積體電路裝置包含一半導體基板，其中形成一或多個溝渠隔離區。該積體電路裝置亦包含複數個主動磚結構，該複數個主動磚結構設置於該半導體基板上以防止因形成於該半導體基板中之該一或多個溝渠隔離區之化學機械拋光而形成碟形凹面。在經形成時，該複數個主動磚結構各自包括：一高度摻雜之區，其至少位於一頂部表面處；一個矽化物層，其形成於該高度摻雜之區上；及一或多個導電佈線層，其電連接至該矽化物層且電連接至諸如一接地或電力供應電壓端子之一預定供應電壓端子。在選定實施例中，該半導體基板係一p型基板 或井，且該高度摻雜之區係一P+區，該P+區透過該矽化物層及該一或多個導電佈線層而電連接至一接地供應電壓。在其他實施例中，該半導體基板係一n型基板或井，且該高度摻雜之區係一N+區，該N+區透過該矽化物層及該一或多個導電佈線層而電連接至一電力供應電壓。另外，該積體電路裝置中之導電佈線層可形成為：一導電觸點結構或導通體，其形成於一介電層中以接觸該矽化物層；及一供應電壓導體層，其形成於該介電層上方以接觸該導電觸點結構或導通體。在經形成時，該半導體基板可包含一或多個主動電路區，其中該等主動磚結構位於該等主動電路區外部。另外，該積體電路裝置可包含設置於該半導體基板上且經定位以防止因化學機械拋光而形成碟形凹面之虛設磚結構，其中每一虛設磚結構並不經由該虛設磚結構之一頂部表面而電連接至該預定供應電壓端子。
儘管本文中所揭示之所闡述例示性實施例係關於各種半導體裝置結構及其製作方法，但本發明未必限制於圖解說明適用於各種各樣半導體程序及/或裝置之本發明之發明性態樣之實例性實施例。因此，上文所揭示之特定實施例僅係說明性的且不應視為對本發明之限制，此乃因可以受益於本文中之教示之熟習此項技術者明瞭之不同但等效的方式修改及實踐本發明。因此，前述說明並非意欲將本發明限於所陳述之特定形式，而是相反，意欲涵蓋可包含於如由隨附申請專利範圍所定義的本發明之精神及範疇內之此等替代方案、修改形式及等效物，以使得熟習此項技術 者應理解其可以本發明之最寬廣形式在不背離本發明之精神及範疇之情況下做出各種改變、替代及更改。
上文已針對特定實施例闡述了益處、其他優點及問題解決方案。然而，該等益處、優點、問題解決方案及可致使任何益處、優點或解決方案發生或變得更突出之任何元件皆不應被解釋為任何或所有請求項之一關鍵、必需或基本之特徵或元件。如本文中所使用，術語「包括」或其任何其他變化形式皆意欲涵蓋一非排他性包含，以使得包含一連串元件之一程序、方法、物件或設備並非僅包含彼等元件，而是可包含其他未明確列出或此程序、方法、物件或設備所固有之元件。
10‧‧‧內部晶片區域
11‧‧‧主動電路區域/電路區域/電路佈局區域/單元/智慧財產權核心區域/內部功能電路區塊/周圍電路區域
12‧‧‧主動電路區域/電路佈局區域/單元/智慧財產權核心區域/內部功能電路區塊/周圍電路區域
13‧‧‧主動電路區域/電路區域/電路佈局區域/單元/智慧財產權核心區域/內部功能電路區塊/周圍電路區域
14‧‧‧主動電路區域/電路區域/電路佈局區域/單元/智慧財產權核心區域/內部功能電路區塊/周圍電路區域/「I/O連接」電路
15‧‧‧電路區域/空白空間/空白區域
16‧‧‧窗區
20‧‧‧內部晶片區域
21‧‧‧內部晶片區域/安置
22‧‧‧安置
30‧‧‧半導體晶圓結構
32‧‧‧半導體基板/半導體基板層/基板/p型半導體基板/n型半導體基板/半導體層
33‧‧‧淺溝渠開口/溝渠開口
34‧‧‧隔離區/淺溝渠隔離區
36‧‧‧虛設磚/磚區
40‧‧‧半導體晶圓結構
42‧‧‧井區/N+井區/P+井區
50‧‧‧半導體晶圓結構
52‧‧‧矽化物/矽化物區/矽化物層/經矽化層
60‧‧‧半導體晶圓結構
62‧‧‧絕緣層/層間介電層
70‧‧‧半導體晶圓結構
72‧‧‧金屬互連結構/導電觸點結構或導通體/金屬觸點/觸點
80‧‧‧半導體晶圓結構
82‧‧‧金屬互連結構/供應電壓導體或佈線層/金屬層
84‧‧‧介電層
86‧‧‧供應電壓端子/導電電力供應端子
A‧‧‧主動磚
D‧‧‧虛設磚
圖1圖解說明一內部晶片區域之部分之一俯視平面圖，其中根據在電路區域之間留出空白空間之一磚安置演算法來安置虛設磚以改善化學機械拋光之均勻性；圖2a至圖2c以俯視平面圖圖解說明一內部晶片區域之部分之實例性實施例，其中在電路區域之間的空白空間中安置主動磚並將其繫結在一起以改善閂鎖抗擾性；圖3以剖面形式圖解說明一半導體基板之一部分，其中在主動磚區之間形成隔離區，該等主動磚區輔助該等隔離區之拋光均勻性；圖4圖解說明繼圖3之後在於隔離區之間的主動磚區區域處形成井區後的處理；圖5圖解說明繼圖4之後在於井區上方形成矽化物區後的 處理；圖6圖解說明繼圖5之後在於基板上方形成一絕緣層後的處理；圖7圖解說明繼圖6之後在於絕緣層中形成至矽化物區之金屬觸點後的處理；圖8圖解說明繼圖7之後在於基板上方形成一導體層以將金屬觸點連接至任一適當供應電壓後的處理；且圖9以流程圖形式圖解說明用於在一晶粒上之預定義區域中安置主動磚並將該等主動磚繫結或連接至一參考供應電壓之一例示性設計方法。
10‧‧‧內部晶片區域
11‧‧‧主動電路區域/電路區域/電路佈局區域/單元/智慧財產權核心區域/內部功能電路區塊/周圍電路區域
12‧‧‧主動電路區域/電路佈局區域/單元/智慧財產權核心區域/內部功能電路區塊/周圍電路區域
13‧‧‧主動電路區域/電路區域/電路佈局區域/單元/智慧財產權核心區域/內部功能電路區塊/周圍電路區域
14‧‧‧主動電路區域/電路區域/電路佈局區域/單元/智慧財產權核心區域/內部功能電路區塊/周圍電路區域/「I/0連接」電路
15‧‧‧電路區域/空白空間/空白區域
16‧‧‧窗區
D‧‧‧虛設磚

Claims (20)

  1. 一種用於製作一半導體裝置之方法，其包括：提供一第一導電類型之一半導體基板，該半導體基板包括間隔開以促進形成於該半導體基板中之一或多個淺溝渠隔離區之平坦化學機械拋光的複數個磚；在該複數個磚中之每一者之一頂部表面處形成該第一導電類型之對應複數個繫結區；與該複數個繫結區接觸地形成一金屬互連結構以用於將該複數個磚電連接至一預定供應電壓以提供閂鎖保護。
  2. 如請求項1之方法，其中提供該半導體基板包括：提供具有一頂部表面之一半導體基板；在該半導體基板中形成至少一個溝渠開口，該至少一個溝渠開口係由由該半導體基板形成之該複數個磚定義；沈積一絕緣材料以覆蓋該複數個磚且填充該至少一個溝渠開口；及平坦化該絕緣材料以形成該一或多個淺溝渠隔離區。
  3. 如請求項1之方法，其中形成該複數個繫結區包括在該複數個繫結區中之每一者之一頂部表面處形成一個矽化物層。
  4. 如請求項1之方法，其中形成該複數個繫結區包括在複數個p型磚中形成複數個重摻雜之p區，該複數個p型磚係由該半導體基板形成且具有相對較輕摻雜。
  5. 如請求項4之方法，其中形成該金屬互連結構包括與該複數個重摻雜之p區導電接觸地形成一金屬互連結構以用於將該複數個磚電連接至一接地供應電壓。
  6. 如請求項1之方法，其中形成該複數個繫結區包括在複數個n型磚中形成複數個重摻雜之n區，該複數個n型磚係由該半導體基板形成且具有相對較輕摻雜。
  7. 如請求項6之方法，其中形成該金屬互連結構包括與該複數個重摻雜之n區導電接觸地形成一金屬互連結構以用於將該複數個磚電連接至一電力供應電壓。
  8. 如請求項1之方法，其中該複數個磚經安置以抑制因化學機械平坦化(CMP)而形成勺形凹面。
  9. 如請求項1之方法，其中將該複數個磚定位於電路區塊區域之間。
  10. 如請求項1之方法，其中冒著閂鎖的風險將該複數個磚定位於緊鄰近於內部電路區域處。
  11. 一種用於在一積體電路設計中安置主動磚之方法，其包括：接收一初始電路設計平面佈置圖，該初始電路設計平面佈置圖規定用於該積體電路設計之複數個功能電路區塊之安置；根據一第一磚安置演算法將複數個虛設磚安置於該初始電路設計平面佈置圖中；根據一第二磚安置演算法將複數個主動磚安置於該初始電路設計平面佈置圖中以促進閂鎖抗擾性； 修正該初始電路設計平面佈置圖以將該複數個主動磚電連接至一供應電壓。
  12. 如請求項11之方法，其進一步包括在一半導體晶圓上製造該積體電路設計以包含電連接至一供應電壓之該複數個主動磚。
  13. 如請求項11之方法，其中安置該複數個主動磚包括：根據該第二磚安置演算法在該初始電路設計平面佈置圖中將該複數個虛設磚中之一或多者轉換為主動磚。
  14. 一種積體電路裝置，其包括：一半導體基板，其中形成一或多個溝渠隔離區；及複數個主動磚結構，其設置於該半導體基板上以防止因形成於該半導體基板中之該一或多個溝渠隔離區之化學機械拋光而形成碟形凹面，其中該複數個主動磚結構各自包括：一高度摻雜之區，其至少位於一頂部表面處；一個矽化物層，其形成於該高度摻雜之區上；及一或多個導電佈線層，其電連接至該矽化物層且電連接至諸如一電力供應或接地供應電壓端子之一預定供應電壓端子。
  15. 如請求項14之積體電路裝置，其中該半導體基板包括一p型基板或井，且該高度摻雜之區包括一P+區，該P+區透過該矽化物層及該一或多個導電佈線層而電連接至一接地供應電壓。
  16. 如請求項14之積體電路裝置，其中該半導體基板包括一n型基板或井，且該高度摻雜之區包括一N+區，該N+區 透過該矽化物層及該一或多個導電佈線層而電連接至一電力供應電壓。
  17. 如請求項14之積體電路裝置，其中該一或多個導電佈線層包括：一導電觸點結構或導通體，其形成於一介電層中以接觸該矽化物層；及一供應電壓導體層，其形成於該介電層上方以接觸該導電觸點結構或導通體。
  18. 如請求項14之積體電路裝置，其進一步包括形成於該半導體基板中之一或多個主動電路區，其中該複數個主動磚結構位於該等主動電路區外部。
  19. 如請求項14之積體電路裝置，其進一步包括設置於該半導體基板上之複數個虛設磚結構，其中每一虛設磚結構並不經由該虛設磚結構之一頂部表面而電連接至該預定供應電壓端子。
  20. 如請求項19之積體電路裝置，其中該複數個虛設磚結構經定位以防止因化學機械拋光而形成碟形凹面。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI820734B (zh) * 2021-06-11 2023-11-01 愛普科技股份有限公司 具有辨識結構的半導體裝置、其製造方法及追溯其生產資訊的方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10110198B1 (en) 2015-12-17 2018-10-23 Hrl Laboratories, Llc Integrated quartz MEMS tuning fork resonator/oscillator
CN106096087B (zh) * 2016-05-31 2019-08-13 上海华虹宏力半导体制造有限公司 占领图形填充方法
US11387327B2 (en) * 2018-09-27 2022-07-12 Intel Corporation Silicide for group III-Nitride devices and methods of fabrication

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53139959A (en) * 1977-05-13 1978-12-06 Hitachi Ltd Amplifying circuit
GB2236901A (en) * 1989-09-20 1991-04-17 Philips Nv A method of manufacturing a semiconductor device
JPH08130295A (ja) 1994-09-08 1996-05-21 Mitsubishi Electric Corp 半導体記憶装置および半導体装置
JPH08191107A (ja) * 1995-01-11 1996-07-23 Mitsubishi Electric Corp 半導体装置とその製造方法
US5742090A (en) 1996-04-04 1998-04-21 Advanced Micro Devices, Inc. Narrow width trenches for field isolation in integrated circuits
DE19834234C2 (de) 1998-07-29 2000-11-30 Siemens Ag Integrierter Halbleiterchip mit Füllstrukturen
US6121078A (en) * 1998-09-17 2000-09-19 International Business Machines Corporation Integrated circuit planarization and fill biasing design method
US6166415A (en) 1998-11-02 2000-12-26 Mitsubishi Denki Kabushiki Kaisha Semiconductor device with improved noise resistivity
US6133096A (en) * 1998-12-10 2000-10-17 Su; Hung-Der Process for simultaneously fabricating a stack gate flash memory cell and salicided periphereral devices
US6218309B1 (en) 1999-06-30 2001-04-17 Lam Research Corporation Method of achieving top rounding and uniform etch depths while etching shallow trench isolation features
US6184155B1 (en) * 2000-06-19 2001-02-06 Taiwan Semiconductor Manufacturing Company Method for forming a ultra-thin gate insulator layer
JP3950294B2 (ja) * 2000-11-16 2007-07-25 シャープ株式会社 半導体装置
US6611045B2 (en) 2001-06-04 2003-08-26 Motorola, Inc. Method of forming an integrated circuit device using dummy features and structure thereof
US6905967B1 (en) 2003-03-31 2005-06-14 Amd, Inc. Method for improving planarity of shallow trench isolation using multiple simultaneous tiling systems
JP2005183686A (ja) 2003-12-19 2005-07-07 Renesas Technology Corp 半導体装置およびその製造方法
US7276768B2 (en) 2006-01-26 2007-10-02 International Business Machines Corporation Semiconductor structures for latch-up suppression and methods of forming such semiconductor structures
JP2007250705A (ja) 2006-03-15 2007-09-27 Nec Electronics Corp 半導体集積回路装置及びダミーパターンの配置方法
JP5590802B2 (ja) 2008-04-11 2014-09-17 ピーエスフォー ルクスコ エスエイアールエル 基本セルおよび半導体装置
US7892907B2 (en) 2008-10-31 2011-02-22 Freescale Semiconductor, Inc. CMOS latch-up immunity
JP5269924B2 (ja) 2011-01-27 2013-08-21 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI820734B (zh) * 2021-06-11 2023-11-01 愛普科技股份有限公司 具有辨識結構的半導體裝置、其製造方法及追溯其生產資訊的方法

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