CN1400664A - 交叉点阵列中存储单元的隔离 - Google Patents
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Abstract
存储器阵列(100)包括位于第一(30)和第二(50)导体的交叉点处的存储单元(10)。存储单元(10)是复合结构，它能够存储数据，能将存储单元(10)和潜通路电流隔离开。存储单元(10)包括隧道栅极表面效应晶体管，该晶体管有不均匀栅极氧化物(14)。栅极氧化物(14)被支撑在柱状二极管结构(12)上。存储单元(10)在栅极氧化物(15)的隧道结(17)中存储二进制状态。另外，晶体管(62)的控制栅极(63)断开隧道结(17)和柱(12)的侧壁的连接，阻止了电流流动。控制栅极(63)因而阻止了潜通路电流通过存储单元(10)。存储单元(10)中的隔离特性不需要衬底上的空间，允许高阵列密度。另外，存储单元(10)有低正向压降，改善了存储器阵列(100)的可读性。
Description
技术领域
本发明技术领域涉及用于交叉点存储器阵列的存储单元。更具体的说，该技术领域是具有构造在存储单元中的隔离特征的存储单元。
背景技术
交叉点存储器阵列包括与垂直位线交叉的水平字线。存储单元位于字线和位线的交叉点上，并用作存储器阵列的存储元件。每个存储单元存储一个二进制状态或“0”或“1”。选中的存储单元可以通过向在选中的存储单元处交叉的字线和位线上施加写电流改变其二进制状态。通过向选中的存储单元施加读电压，并从流过该存储单元的电流测量跨越该存储单元的电阻读取该存储单元的二进制状态。
交叉点存储器阵列可以把所有存储单元连在一起形成一个大的并联电路。理论上，在读操作期间电流只通过选中的存储单元。然而，在大的并联电路存储器阵列中，在读操作期间电流还流过未选中的存储元件。这些电流被称作是“潜通路电流”。如果交叉点存储器阵列有高密度的存储单元，邻近的存储单元必须相互隔离开，以使在读操作期间选中的存储单元不受潜通路电流的影响。
常规的并联交叉点阵列包括与每个存储单元串联的以阻止潜通路电流的控制装置。一种常规控制装置是位于存储单元中的串联MOS晶体管。串联MOS晶体管由与存储单元相连的字线控制。串联MOS晶体管通过断开存储单元的并行连接把选中的存储单元与存储阵列中未选中的存储单元隔离开来。在读操作期间，只有选中的存储单元中的MOS晶体管被开启。未选中单元中的MOS晶体管都被关闭，以此来阻止潜通路电流流过未选中的存储单元。
MOS晶体管的一个缺点是它们消耗了宝贵的衬底面积，而且存储单元必须更大一些以便容纳从存储单元到衬底的电接触。
另一种阻止潜通路电流的途径是在存储阵列的衬底中放一个串联二极管，或者放在存储器阵列的存储单元的平面中。这隔离开了存储单元，但相关的二极管正向压降也很大。大的正向压降对于读和写存储单元中的数据的能力有负面影响。
因而需要有不占据衬底面积，而且不能对读和写存储单元的能力有负面影响的存储单元的隔离特性。
发明内容
根据第一方面，存储器阵列包括位于第一和第二导体的交叉点上的存储单元。存储单元是复合结构，能够存储数据，并且能够隔离开存储单元和潜通路电流。
存储单元包括隧道栅极表面效应晶体管，它有不均匀的栅极氧化物。栅极氧化物被支撑在柱状二极管结构上。存储单元在栅极氧化物的隧道结中存储二进制状态。另外，晶体管的控制栅极断开隧道结和柱的侧壁的连接，阻止电流流过存储单元。控制栅极因而阻止了潜通路电流通过存储单元。
根据该第一方面，栅极氧化物向存储单元提供了不需要衬底上空间的隔离特性。这允许在衬底上放置更多的存储单元，提高阵列密度。
另外，该存储单元有低的正向压降。低正向压降增强了读出存储单元的二进制状态的能力，改善了读存储器阵列的能力。
通过下面的详细描述，并结合附图，将使其它方面和优点变得清晰明白。
附图说明
详细描述将参考下列图形，其中同样的引用数字指的是同样的元件，并且其中：
图1是位于第一和第二导体的交叉点处的存储单元的实施方案的顶部平面图；
图2是图1中所描绘的存储单元的侧视图，包括在交叉点存储器阵列中围绕在存储单元周围的结构；
图3是包括多个图1中所描绘的存储单元的交叉点存储器阵列的透视图；
图4是图1中所描绘的存储单元以及叠加在存储单元上的等效电路的侧视图；
图5A-5D描绘了一种制造图3中所描绘的交叉点存储器阵列的方法；以及
图6是描绘一种制造存储器阵列的方法的流程图。
具体实施方式
将通过优选实施方案和这些附图来论述一种存储器阵列和用在该存储器阵列中的存储单元。
图1是位于第一导体30和第二导体50的交叉点处的存储单元10的顶部平面图。图2是存储单元10，以及围绕在交叉点存储器阵列中的存储单元10周围结构的侧视图。存储单元10包括柱12和栅极氧化物14。存储单元10被支撑在第一导体30上，第一导体30被支撑在衬底40上。第二导体50耦合到栅极氧化物14，并垂直扩展到第一导体30。
图3描绘了存储单元10的一个阵列100。存储单元10位于第一和第二导体30、50的交叉点处。第一导体30和第二导体50传送在写操作期间改变存储单元10的二进制状态的电流以及在读操作期间读取存储单元10的二进制状态的电流。例如，存储单元10可以是“一次写存储器”(WOM)单元，其中存储单元10中的隧道氧化物的导电状态是由写操作期间所施加的电压改变的。
再参考图2，柱12嵌入在绝缘体32中。绝缘体32沿着第一导体30的长度扩展。绝缘体32包围着存储器阵列100的每个柱12。在绝缘体32的上表面上形成了一个薄隧道结(TTJ)层34，它沿着第一导体30的长度扩展并遍布存储器阵列100的范围。
存储器阵列100中的TTJ层34控制从第二导体50到存储单元10中的柱12表面的隧道电流。如图2中所示，TTJ层34可以扩展到柱12的边缘之外。在柱12之间，它停留在绝缘层32的顶部。在TTJ层34中没有横向导电。在垂直方向，TTJ层34向绝缘层32提供了额外的绝缘，以绝缘第二导体50和第一导体30。例如绝缘层32可以是二氧化硅(SiO2)或polymide。例如TTJ层34可以是氧化铝(氧化铝，Al2O3)、SiO2或其它氧化物。
栅极氧化物14对应于柱12和第二导体50之间的部分，由图2中的点线指示。栅极氧化物14的厚度是不均匀的，并且包括隧道栅极氧化物15和不均匀栅极氧化物16。例如，不均匀栅极氧化物16可以是SiO2栅极氧化物。隧道栅极氧化物15是TTJ层34与第二导体50接触并位于柱12之上的部分。与柱12接触的隧道栅极氧化物15的中心部分是栅极氧化物14的隧道结17。对写一次存储单元10来说，用来写或读存储单元10的二进制状态的电流通过隧道结17。
隧道结17的轮廓由图1中的点线描绘。可以通过施加跨越存储单元10的写电压来改变隧道结17的物理特征。以这种方式，隧道结17存储存储单元10的二进制状态。
除了充当存储单元10的存储介质之外，栅极氧化物14还可以起晶体管控制栅极的功能。晶体管实际是由存储器阵列100的元件组成，并在图4中由符号表示。下面将参考图4详细论述晶体管以及栅极氧化物14的存储和隔离功能。
再来参考图1和图2，栅极氧化物14的外部区域18的形状是环形，环绕在隧道结17周围。外部区域18的厚度表面上从隧道结17向着栅极氧化物14的外边缘方向增加，可能呈现出有一个“鸟喙”横截面。不均匀栅极氧化物16形成了柱12和栅极氧化物15之间的鸟喙。因而栅极氧化物14的厚度是不均匀的，表面上看从隧道结17开始增加。隧道栅极氧化物15可具有相对均匀厚度，例如在7到15埃之间。在栅极氧化物14的外围栅极氧化物14的厚度表面上可以增加到例如15到100个埃之间。
柱12包括P-核心区20和包围P-核心区20的N+区22。柱12因而具有一个二极管结构。柱12的形状可通常是带有圆边的矩形支柱(post)。在N+区22和P-核心区20之间的边界处形成了一个PN结24。柱12还可以有方或圆的横截面。柱12的横截面应该足够小以便可以用跨越PN结24的零偏压使P-区20完全耗尽。例如，柱12可以从由衬底生长的单晶硅、无定形硅支柱或多晶硅支柱形成。柱12的中心区域是被完全耗尽的，其侧壁可以掺杂N-掺杂剂以形成N+区22。
图4是图1和2中描绘的存储单元10的侧视图，其上叠加有等效电路60。根据存储单元10的一个方面，存储单元10包括存储器存储能力和隔离能力。包括在图4中的等效电路60是为了描绘存储单元10的存储和隔离能力。
在图4中，第一导体30耦合到电压Vd，第二导体50耦合到电压Va。电压Vd和Va表示施加给存储单元10的电压，例如，它们可以分别是位和字线电压。
等效电路60是存储单元10的不同元件的功能的符号表示。等效电路60包括NMOS晶体管62、JFET64、隧道结电阻66和N+区电阻68。在柱12的外围，沿着控制栅极63和N+区22，柱12的表面形成了NMOS晶体管62。
栅极氧化物14(包括隧道栅极氧化物15和不均匀氧化物16)对应于NMOS晶体管62的控制栅极63。NMOS晶体管控制栅极63通常可以称作是“水平”定向的，因为电流沿着柱12的表面在控制栅极63的下面从柱12的中心水平地流向柱的边缘。栅极氧化物14充当隧道栅极表面效应晶体管。
栅极氧化物14的隧道栅极氧化物15相当于NMOS晶体管62的漏极。在栅极氧化物14下面没有扩散的漏极区域，因而NMOS晶体管62的漏极是位于隧道结17的中心处的虚拟漏极。通过隧道栅极氧化物15的隧道电流将电流注入NMOS晶体管62的沟道区，就像常规NMOS晶体管中的物理漏结所做的那样。NMOS晶体管62的源极是扩散在柱12的表面周围的N+区22。隧道结电阻66表示跨越隧道栅极氧化物15的电阻。
JFET64对应于柱12的P-区20和N+区22。JFET64的源极对应于P-区20的底部和第一导体30的电接触。JFET64的漏极对应于P-区20顶部的NMOS沟道区。JFET64的栅极对应于N+扩散区22。JFET64通常可以称作是“垂直”定向的，因为PN结24垂直扩展到衬底40的表面。柱12起垂直增强模式JFET的作用。增强模式JFET中JFET栅极到JFET源极的电连接保持P-区20载流子的耗尽。N+区电阻68代表N+区22的电阻。
将用等效电路60来描述存储单元10的存储和隔离功能。JFET64的设计与增强模式JFET一样，具有栅极-到-源极的零偏置。JFET64是非导电工作模式。非导电操作模式意味着JFET64的P-区20，或核心区域，是完全耗尽的。随着柱12的核心完全耗尽，只有在柱12的表面可以被翻转时(即只有在形成导电沟道时)电流才会流过隧道结电阻66。柱12的表面，连同控制栅极63和柱12外围的N+区22一起形成了NMOS晶体管62。如果施加在第二导体50和第一导体30之间的电压大于NMOS晶体管控制栅极63的阈值电压，柱12的表面将变为反型。
如果施加给第二导体50的电压(Va)，相对于第一导体30，大于NMOS晶体管控制栅极63的阈值电压(Vth)，在隧道栅极氧化物15的下面就形成了一个积累层。隧道电流将流过隧道结17流入NMOS晶体管控制栅极63的沟道区(即积累层)。积累层还连接柱12的整个顶部表面到JFET64的N+区22。结果是电流从第二导体50、通过隧道栅极氧化物15，横向通过P-区20顶部的积累层，并垂直通过柱12的N+区22，流向第一导体30。电流的大小取决于跨越存储单元10的施加的电压Va-Vd的大小以及隧道结17的有效电阻。
栅极氧化物14足够薄以确保积累层形成在柱12的顶部表面上，而且足够厚以防止有效的隧道电流通过栅极氧化物14的外部区域18。只有隧道结17是足够地薄才能传递依赖于存储单元10的二进制状态的读出电流。因而从存储单元10读出数据的过程集中在存储单元10的隧道结17上。
有利的是，存储器阵列100中的存储单元10包括存储器存储功能和隔离功能。存储单元10包括具有不均匀的栅极氧化物14的隧道栅极表面效应晶体管。该晶体管被支撑在柱状二极管结构上。栅极氧化物14的隧道结17充当存储单元10的存储元件。存储单元10中的NMOS和JFET特征提供了隔离特性以阻止潜通路电流通过存储阵列100。因而存储单元10是一个结合了隧道结17存储元件和隔离特性的复合结构。由此产生的结构比带有串联二极管控制元件的存储元件有较低的正向压降。较低的正向压降之所以有优势是因为跨越存储单元的高正向压降降低了读出存储单元的电阻的能力。
作为另一个优点，存储单元10在不消耗衬底面积的情况下引入了隔离特性，而不是像串联MOS晶体管控制元件那样。这容许了更高的阵列密度。
存储单元10还具有高反向电阻(较低的反向漏电流)，因为在反向模式，或“阻塞”模式中，施加给存储单元10的电压(Va-Vd)小于NMOS晶体管62的阈值电压Vth。当NMOS晶体管62的栅极电压小于NMOS晶体管的阈值电压Vth时，NMOS晶体管62的沟道保持反向(即非积累)。而且，当沟道为反向时，没有电流会从漏极流向源极。因而，当所施加的电压小于阈值电压Vth时存储单元10有高电阻。
高反向电阻之所以有优势是因为在反向模式中，施加给存储单元10的电压(Va-Vd)小于NMOS阈值电压Vth。当Va-Vd小于Vth时，柱12的顶部表面是非积累的(保持耗尽)并且有高电阻。
存储单元10的导电特性是根据NMOS晶体管62的沟道长度和宽度、表面积累层中的电子的迁移率以及阈值电压Vth来设置的。在存储单元10中，沟道长度是从柱12的中心到位于柱12的边缘上的PN结24的距离。反向导电参数主要由阈值电压Vth来设置，并且优于水平排列的相同大小的PN二极管。
反向导电参数占优是因为半导体器件中的反向漏电流主要由表面导电性来确定，而且常规的PN二极管需要特殊的表面处理，而这种处理在柱状垂直二极管中是不实用的。相反，NMOS器件根据栅极电压控制导电表面。因而NMOS器件具有固有的较低的漏电流。
PN二极管还有重掺杂的PN结以便实现低正向压降。从高掺杂的P和N区形成的结与NMOS晶体管相比有相对较大的反向漏电流。
可以通过用于读/写存储器的可逆写机制，或者通过用于一次写存储器的不可逆机制来产生隧道结17的二进制状态。写过程可以涉及熔丝或反熔丝过程、相变过程、电子陷落过程和其它写过程。在写操作之前隧道结可以存储第一二进制状态(例如“0”)，并可以在写操作之后存储第二二进制状态(例如“1”)。通过读操作可以检测到存储单元10的二进制状态。
下面将参考图3和图4论述对存储单元10的写操作。为了向存储单元10写入，首先要选择位于存储器阵列100中的特定行和列上的存储单元10。向选中的行中的第一导体30施加电压Vd，向选中的列中的第二导体50施加电压Va。电压Va-Vd就是施加给存储单元10以改变隧道结17的物理属性的写电压。向隧道结17维持高电压应力一段足以提供足够的能量去改变隧道结17的物理属性的时间—这就是反熔丝过程。写电压击穿隧道结17的结，并改变隧道结17的电阻。隧道结17的击穿可以由于局部加热而发生，局部加热使得提供给结的能量引起掺杂物原子从隧道结17的任一侧永久地移动到隧道结区域之中。这个过程改变了隧道结17的导电参数。在反熔丝写过程之后，结的电阻低于写操作之前的电阻。
另一种用于改变隧道结17的导电特性的击穿机制是由于雪崩倍增电流流过隧道结17引起的电子被捕获在隧道结17的层中的陷阱中的情况。当应力电压超过隧道结17的击穿电压时这种情况会发生。俘获的电子增加了NMOS晶体管62的阈值电压，改变了它的导电特性。在电子俘获写操作之后，隧道结17的有效电阻高于写操作之前的电阻。
隧道结17的电阻的变化状态可以通过读操作检测为二进制状态“1”和“0”。
写操作期间的导电路径是通过NMOS晶体管62、通过N+区22，还通过隧道结17。例如，对于十分之一毫秒到半毫秒之间的一段时间，写电压可以在例如约1-1/2到3伏特。施加在第一导体30上的电压Vd应该足够大，即Vd要大于Va，以确保该行上未选中的存储单元10不被Vd的施加写入。同样，施加在第二导体50上的电压Va应该足够小，以使该列上未选中的存储单元10不被Va的施加写入。
下面将参考图3和图4论述存储单元10的读操作。向第二导体50施加读电势，同时第一导体30接地。测量从第二导体50到第一导体30的电流以确定存储单元10的电阻。从这个电阻可以确定存储单元10的状态。低电阻状态可以被检测为二进制状态“0”，而高电阻状态可以被检测为二进制状态“1”。读电势应该是微正电势。
由概率函数描述通过隧道结17的电子的导电性。电子到达隧道的概率(即，直接通过绝缘层)是绝缘体的每一端的电势、绝缘体的厚度以及绝缘层(例如SiO2、Al3O2)的物理成分的函数。当向隧道结17施加电压时，隧道电子电流根据概率函数流过隧道结17。所施加的电压除以隧道电流的比值被定义为隧道电阻。当等效电路60的NMOS晶体管控制栅极63被打开时隧道电流流过隧道结17。
可以通过检测在第二导体50和第一导体30之间是高电流还是低电流流动来确定存储单元10的二进制状态。通过比较该电流和一组参考器件或参考电流来确定该电流的大小。
对于未选中的存储单元，Va和Vd之间的电压差应该小于未选中的存储单元中的NMOS晶体管的阈值电压Vth。
如果施加给第二导体50的电压小于NMOS晶体管阈值电压Vth，柱12的顶表面将被耗尽载流子。NMOS晶体管控制栅极63的作用是断开NMOS晶体管62的虚拟漏极上的隧道结电阻66和NMOS晶体管62的低电阻侧壁的连接。这确保了没有反向电流流过存储单元10。
可以用多种方法生产存储单元10。图5A-5D给出了包括存储单元10的存储器阵列100的一种示范性生产方法。图6是描绘一种生产存储器阵列100的方法的流程图。存储器阵列100包括多个存储单元10，而且所描述的生产方法可以用来生产存储器阵列100中的任意存储单元10。可以有利地生产存储单元10以使其包括完整的存储元件，即隧道结17，和控制栅极63。不均匀栅极氧化物14的产生使得可以在一个柱状二极管支承架构上创建这些功能。
参考图5A和图6，该方法从步骤S10中提供衬底40开始。例如，衬底40可以是硅。硅衬底40可以有利地包括存储器电路的支持电路以控制存储器阵列100。例如，这种类型的衬底40可以是CMOS集成电路。也可以使用其它类型的集成电路，例如双极、双CMOS、NMOS和SOI电路。衬底40可以包含硅衬底中的扩散图形、MOS晶体管、PN结二极管以及在内层(inter-level)氧化物(SiO2)绝缘层上的多晶硅互连层。衬底40还可以包括二氧化硅(SiO2)层42。二氧化硅层42可以通过例如化学气相淀积(CVD)形成。二氧化硅层42用来绝缘第一导体30和衬底40中的顶层导电层，并提供绝缘材料，可以用例如CMP(化学-机械抛光)平面化使其形成平面。
在步骤S12中，在衬底40上淀积第一导体30。第一导体30可以例如由CVD方法淀积。在步骤S14中，通过例如光刻或多晶硅干刻蚀使第一导体30图形化。第一导体30可以例如是多晶硅或无定形硅。第一导体30还可替换地形成为衬底40中的扩散层。
在步骤S16中，在整个衬底40上淀积一层P-掺杂的无定形硅。P-层还可以例如是多晶硅。可以通过例如低压化学气相淀积(LPCVD)淀积P-层。
在步骤S18中，在P-层上淀积薄薄的阻挡层82。阻挡层82应包括抑制或阻止氧扩散通过阻挡层的材料。阻挡层82可以例如是氮化硅(Si3N4)。
在步骤S20中，通过例如光刻使阻挡层82图形化。例如，图形可以包括例如第一导体30上的存储单元位置上成一直线的正方形，导致阻挡层82的图形化区域覆盖了每个硅柱84。
步骤S21中，腐蚀阻挡层82和P-硅层。腐蚀过程在衬底40上留下了硅柱84。硅柱84中的每个被覆以阻挡层82。
步骤S22中，N+掺杂剂被扩散到硅柱84的侧壁之中。可以通过把柱84放在富含掺杂剂气体的周围气体中。掺杂剂气体可以是砷气、磷气以及其它掺杂剂气体。扩散过程产生了包围在P-核心86周围的N+区88。选择柱84有足够小的横截面以使可以通过施加接触电位把所有移动载流子都逐出柱84。接触电位使移动的空穴和电子相互抵消，确保完全耗尽的柱84。
柱84顶部上的阻挡层帽82是对N+淀积和扩散过程的障碍，阻止PN结形成在柱84的顶部。图5A描绘了掺杂步骤之后的柱84。
参考图5B，在步骤S24中，衬底40上在柱84之间的区域被绝缘体90例如，可为二氧化硅(SiO2)所填充。可以通过例如LPCVD淀积绝缘体90。在步骤S26中，绝缘体90被腐蚀到仅稍低于阻挡层82的水平的水平，以使阻挡层82的边和N+区的一部分暴露出来。图5B描绘了绝缘体90的腐蚀之后的过程。
参考图5C，在步骤S28中，执行热氧化。在热氧化期间，把氧气放在高温的周围气体中。在氧化过程中，氧气通过绝缘体90扩散到柱84的硅表面。在柱84的边缘，在柱84暴露出来的位置，氧化过程迅速地发生。柱84中的氧化把柱84的硅变成了二氧化硅。盖在硅柱84的顶部的阻挡层82是对氧的阻挡，并阻止柱84顶部的氧化。在柱84的顶部边缘，氧在阻挡层82下面扩散并与柱84的顶部表面的硅起反应。这个横向扩散和氧化过程受限于扩散过程，随着其进入柱84更深时会慢下来。随着二氧化硅的形成，它把阻挡层82向上推。热氧化过程的结果是柱84顶部的不均匀二氧化硅氧化区域92。
不均匀氧化区域92的横截面在边缘上厚，但在中心非常薄，并被称为像“鸟喙”。
硅的氧化还使阻挡层82的边缘上升。图5C描绘了热氧化之后的生产过程。
在步骤S30中，通过例如在热磷酸中的湿蘸去除用来形成氧化区92的阻挡层82。湿蘸可以在不去除过量的暴露出的氧化区92的情况下进行。
参考图5D，在步骤S32中，在氧化区92的顶部淀积隧道栅极氧化物94。隧道栅极氧化物94可以例如是SiO2、Al2O3和其它隧道栅极氧化物材料。隧道栅极氧化物94可以通过例如用LPCVD方法淀积一薄层铝，然后短暂地暴露在氧中以和铝发生反应形成Al2O3而淀积。隧道栅极氧化物94也可以通过在富含氧的环境中进行短暂的热氧化形成SiO2来生长。如果隧道栅极氧化物94是和氧化区92相同的材料，例如二氧化硅，这两个区域将是连续的二氧化硅层。
在步骤S34中，在氧化区92和隧道栅极氧化物94上执行离子注入。执行离子注入是为了产生NMOS晶体管控制栅极63的期望的阈值电压。离子注入优选地是用砷物质执行的。例如，可以用0.5V的阈值电压Vth作为阈值电压Vth。
NMOS晶体管62的控制区是离N+区88和P-核心区86之间的PN结最近的柱84的区域，在这个区域下氧化区92从柱84的边缘到柱84的中心由厚变薄。离子注入形成了柱84中例如约0.05μm深度的一个砷阈值调节层。
在步骤S36中，在隧道栅极氧化物上淀积第二导体50。在步骤S38中，图形化第二导体50。第二导体50可以例如是铝、铜或其它导体。也可以用一个多晶硅层来形成第二导体50。可以例如通过化学气相淀积来完成淀积。
在对第二导体50进行了图形化后，就完成了图3中所描绘的存储器阵列100，包括图1和图2所描绘的存储单元10。
上述生产过程使用了高温处理以将N掺杂扩散到柱84的侧壁中，并生长出不均匀栅极氧化物表面结构。然而，也可以使用低温处理。例如NP侧壁结可以是低温肖特基结。这种情况下，可以组合离子铣削、低温淀积和CMP平面化来构造不均匀栅极氧化物表面结构。
图3中描绘的存储阵列100与多平面存储器结构兼容。例如，可以堆叠多个存储器阵列100。可以通过执行图6中列举的生产步骤，然后在已经完成的存储器阵列100上形成绝缘层来形成多平面存储器结构。后来的存储器阵列100就可以形成在绝缘层上。重复执行这个过程直到在存储器结构中包括了期望数量的存储器阵列为止。
虽然已经参考其中的示范性实施方案描述了本发明，但本领域的技术人员将能够在不偏离本发明的真实精神和范围的情况下对本发明所描述的实施方案进行各种修改。这里所用的术语和描述仅仅是为了描述而提出的，并不意味着有何限制。
Claims (10)
1.一种存储单元(10)，包括：
P-区(20)；
包围P-区(20)的N+区(22)，该P-区(20)和该N+区(22)形成了一个柱(12)；和
布置在柱(12)的一端处的栅极氧化物(14)，栅极氧化物(14)包括能够存储二进制状态的部分(17)。
2.权利要求1的存储单元(10)，其中栅极氧化物(14)包括：
隧道栅极氧化物(15)。
3.权利要求2的存储单元(10)，其中栅极氧化物能够存储二进制状态的部分是隧道结(17)，该隧道结(17)接触柱的P-区(20)。
4.权利要求3的存储单元(10)，其中跨越隧道结(17)的电阻可以响应写电压而被改变，电阻中的该变化可以读作是隧道结(17)的二进制状态的变化。
5.权利要求1的存储单元(10)，其中栅极氧化物(14)有不均匀的厚度。
6.权利要求5的存储单元(10)，其中栅极氧化物(14)的中心部分(17)是能够存储二进制状态的部分。
7.权利要求5的存储单元(10)，其中栅极氧化物有一个环形的横截面，该横截面朝着环的外缘方向增加。
8.权利要求5的存储单元(10)，其中栅极氧化物起NMOS晶体管控制栅极(63)的作用。
9.权利要求5的存储单元(10)，其中P-区(20)和N+区(22)之间的PN结扩展贯通柱(12)。
10.权利要求9的存储单元(10)，其中柱(12)起断路状态的JFET(64)的作用。
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