TW548836B - Isolation of memory cells in cross point arrays - Google Patents

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548836 A7 B7 五、發明説明 技術領^ 本發明技術領域係與交點記憶體陣列之記憶體晶胞有 更月崔。之，尤才曰-種具有内建隔離形貌體之記憶體 晶胞。

技術背I 交點記憶體㈣内含與垂直位元線交會之水平字組 線’記憶體晶胞即係座落於該等字組線與位元線之交點 上’而做為-記憶體陣列之儲存元件。該等記憶體晶胞各 存放有二進位位元T或“〇”。_擇定之記憶體晶胞的二進 位狀態可藉施加寫入電流於交會在該已擇定記憶體晶胞之 字組線與位讀而改變。而—敎記憶體晶胞之二進位狀 態則可藉施加-讀取電壓於該記憶體晶胞及利用通過該記 憶體晶胞之電流量取跨於該記憶體晶胞上之電阻而讀取 之。 一交點記憶體陣賴擁有的全部記憶體晶胞可彼此連 結而形成一種大型的並聯電路。雖然，進行讀取動作時， 電流僅通過某-擇定之記憶體晶胞最為理想，然而，在一 大型的並聯電路記憶體陣列中，進行讀取動作時，電流卻 曰通過許夕非選定圮憶體元件。這一類電流也稱為“潛行通 路電流（sneak path currents)，，。若該交點記憶體陣列的記憶 體晶胞密度甚高時，則相鄰的記憶體晶胞必須設法加以隔 離，以免進行讀取動作時，擇定的記憶體晶胞會受到潛行 通路電流影響。 傳統並聯式交點記憶體陣列都在每一個記憶體晶胞串 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 4 (請先閲讀背面之注意事項再填寫本頁) 、tr— 548836 A7 B7_ 五、發明説明（2 ) " ~ ^-控制裝置以防止產生潛行通路電流。—種傳統的控制 裝置係一設在記憶體晶胞内的串聯式MOS電晶體。該串聯 式MOS電晶體係受連接於該記憶體晶胞之字組線控制。此 串‘式MOS電晶體可藉由打破該等記憶體晶胞之並聯狀 態，使某一擇定之記憶體晶胞和陣列之其他未選定記憶體 晶胞隔離。故，進行讀取動時，僅只該擇定記憶體晶胞的 MOS電晶體導通，而其他非選定記憶體晶胞的M〇s電晶體 均為斷路以防潛行通路電流通過該等非選定記憶體晶胞。 採用MOS電晶體會佔用相當可觀的基體面積是其缺 點’而且記憶體晶胞必須夠大以利形成其與該基體的電性 接觸。 另一種防止潛行通路電流的辦法係在一記憶體陣列基 體上或該記憶體陣列之記憶體晶胞平面設置一串聯二極 體。此法雖可隔離記憶體晶胞’但搭配的二極體其順向壓 降甚大。過大的順向壓降反而會對讀/寫記憶體晶胞資料的 能力，造成負面的影響。 因此，如何使一記憶體晶胞具有隔離形貌體且不佔基 體面積又不致對讀/寫記憶體晶胞資料的能力造成負面的 影響，實仍存在有可以改善的空間。 概要說明 依據本發明第一設計理念，一種記憶體陣列内含若干 設在第一與第二導體交點之記憶體晶胞。該等記憶體晶胞 為具有儲存資料及使記憶體晶體與潛行通路電流隔離能力 之複合結構。 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 、可| dr 548836 五、發明説明（3 ) 該等記憶體晶胞内含具有 不句句閘極氧化物之隧道閘 極表面效應電晶體。該閘極氧 乳化物接受柱形二極體結構之 支稽。每一記憶體晶胞係可用 货」用以儲存一種二進位狀態於該 閘極氧化物之隧道接合面中。 T &外’該電晶體之控制閘極 可用以切斷該ρ遂道接合面斑士 、 、丧口 ®興柱體側壁間之通路以防電流通 過s己憶體晶胞，該控制閘極闵但餘 利⑺位因件猎以阻斷潛行通路電流流 過該記憶體晶胞。 依據此第4理念’該閘極氧化物對記憶體晶胞提 供的隔離機制完全不佔用基體之空間，有利於讓更多記憶 體晶胞設置於基體上，提高陣列密度。 而且，該等記憶體晶胞因具有低順向壓降特性，故可 強化對記憶體晶胞二進位狀態之感測，改善讀取記憶體陣 列之能力。 至於本發明之其他理念或優點，當可從後續的詳細說 明與配合的圖式中一一獲知。 圖式簡介 兹配合相關圖式詳細解說本發明，且為方便對照參 考’文中所述或各圖所示之相同或功能類似之零件，已儘 可能以同一編號標示之，其中： 第1圖係一位於第一與第二導體交點上之記憶體晶胞 實施例頂視平面圖； 第2圖係第1圖所示記憶體晶胞之側面正視圖，圖中包 含有圍繞一交點記憶體陣列内記憶體晶胞之結構； 第3圖係一交點記憶體陣列之立體視圖，包括有複數個 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公爱） (請先閲讀背面之注意事項再填寫本頁) -、訂| ▼線|*丨. 五、發明説明（4 ) 如第1圖所示之記憶體晶胞； 第4圖係第1圖所示記憶體晶胞之側面正視圖及一附加 其上之等效電路； 第5A〜5D圖係繪示第3圖所示該交點記憶體陣列之製 作方法；及 第6圖係該記憶體陣列製作方法之流程圖。 以下舉出若干實施例配合圖式說明一種記憶體陣列及 設於其中之記憶體晶胞。 第1圖係一位於一第一導體3〇與一第二導體5〇交點之 記憶體晶胞1〇之頂視平面圖。第2圖係顯示該記憶體晶胞1〇 之侧面正視圖及一交點記憶體陣列内圍繞該記憶體晶胞1〇 之結構。該記憶體晶胞10含括一柱體12與一閘極氧化物 14。該記憶體晶胞1〇接受第一導體3〇之支撐，而該第一導 體30則接受-基體4〇之支撐。第二導體5()係與該閘極氧化 物14相接，且垂直於該第一導體3〇地延伸。 第3圖係用以說明一由複數個記憶體晶胞1〇構成之陣 列100。該等記憶體晶胞1〇皆位於該第一與第二導體3〇、％ 之交點上。該第一與第二導體3〇、5〇於寫入動作時，係用 以輸送電流而改變該等記憶體晶胞1〇之二進位狀態，及讀 取動作時，用以讀取該等記憶體晶胞1〇之二進位狀態者。 該等記憶體晶胞ίο可^，例如，“寫入一次型記憶體（w〇m， write once memory)”晶胞，其内部隧道氧化物之導電狀態 於寫入動作時，將因施加的電壓而改變。 五、發明說明（5 ) 凊再次參閱第2圖，該柱體12嵌設於一絕緣體32内部， 该絕緣體32係沿前述第一導體3〇之長度方向延伸且環繞該 己體陣列1〇〇之各柱體12。一形成於該絕緣體32上表面之 蓴幵夕卩遂道接合層（TTJ，thin tunnel junction)34亦沿該第一導 體30之長度方向延伸且超越該記憶體陣列1〇〇之範圍。 該記憶體陣列1〇〇内之TTJ層34係可控制從前述第二 T體5〇流向各該記憶體晶胞1〇内之柱體12表面之隧道電 L如第2圖所示，該TTJ層34可延伸超過柱體12之邊緣， 而位在各柱體12之間的部分則落在該絕緣體32之上。該 TTJ層34沒有側面導電現象。該丁刃層“係在垂直方向提供 頜外的絕緣機制給予該絕緣層32以利將該第二導體5〇與第 導體30隔離。该絕緣體32係可為，例如，二氧化石夕（8丨〇2) 或聚醯亞胺（P〇lyimide)，而1丁】層34則可為，例如，礬土（氧 化結，Al2〇3)、Si02、或其他氧化物。 。亥閘極氧化物14係如第2圖之虛線所示，具有相當於該 柱體12與第二導體5〇之間的容積。_氧化物叫不勾稱 之厚度，且包含有一隧道閘氧化物15與一不均勻閘極氧化 物16，其中該不均勾閘極氧化物16係可為，例如，§叫閘 極氧化物。該隧道閘氧化物15實為前述TTJ層34與第二導 體5〇接觸並鋪設在該柱體12上之部分。再者，雜道間氧 化物15與該柱體12接觸的中央部為該閘極氧化物“之隨道 接合處Π。在W0M晶賴的場合，用以寫入或讀取該記憶 體晶胞1G二進位狀態的電流，將會通過該隨道接合處口。 該隧道接合處17之輪廓如第丨圖之虛線所示，其物理特 五、發明説明（6 ) 性可因施加一 _人φ 寫入電麼於該記憶體晶胞1〇兩端而發生改 之二㈣=使該隨道接合處17得以儲存該記憶體晶㈣ #于、了做為刖述記憶體晶胞10的儲存媒體以外，該閘極 乳化物14尚可做為—電晶體之控制閘極。該電晶體實質上 備有以符號方式表頦於笛 飞表現於弟4圖之前述記憶體陣列1 〇 〇的 件。以下茲參照第4 m _ μ 一 圖就δ亥電曰曰體與該閘極氧化物14之儲存 及隔離功能詳加說明之： /月再 > 閱第1與第2圖，該閘極氧化物14之一外圍區域 18係呈一圍繞該隧道接合處17之環狀。該外圍區域18的厚 度自該隧道接合處17朝向該閘極氧化物14之外緣遞增而呈 現鳥嘴狀截面，而該不均㈣極氧化物_係在該柱體12 與1¾道閘極氧化物15之間形成—鳥嘴。因此，該閘極氧化 物14具有從该隧道接合處⑺主外遞增的不均勻厚度，而該 隨道閘極氧化物15之厚度則相對較為勻稱，例如厚約 7 15A之間。又，該閘極氧化物“之厚度係朝外遞增至其 周緣處，厚約15〜ιοοΑ之間。 忒柱體12含有一 P_核心區域2〇與一圍繞該p-核心區域 20之N+區域22，因而具有二極體結構。該柱體12大致上為 具有圓形邊角之長方形柱體，其P-核心區域20與N+區域 22之間的邊界形成一個pN接合面24。又，該柱體以之截面 亦得為例如正方形或圓形。該柱體12之截面必須夠小，故 即使該PN接合面24之端面間呈現零偏壓時，仍足令該p—區 域20充分空乏化。該柱體12之形成可源自，例如，一種從 9 本紙張尺度適用中國國豕標準（0¾) A4規格（210X297公爱） 548836 A7 ^ ----------B7 _ 五、發明説明（7 --— ▲豆成長之單曰曰矽、非晶形矽柱、或多晶矽柱體。再者， 一之中央區域係可完全空乏化而其側壁可摻雜一種 N型雜質以形成該N+區域22。 一第圖係第1與2圖所示記憶體晶胞1 〇之側面正視圖，另 出附於其上之等效電路60。3就該記憶體晶胞10的某 面向觀之’ I己憶體晶胞1G係具有記憶儲存與隔離兩方 面的功能。第4圖所示之等效電路⑼係用以闡釋該記憶體晶 胞10的儲存與隔離功能者。 於第4圖中，該第一與第二導體3〇、5〇各別接於一電壓 Vd、Va。该等電壓Vd、VM<表施加於記憶體晶胞之電壓， 且例如分別可為位元線電壓或字組線電壓。 X 4效電路60係由έ己憶體晶胞1 〇中不同功能之元件符 號所構成，其包括有一個N通道型金屬氧化物半導體 (NMOS)之電晶體62、一接合型場效電晶體（jfet)64、一隧 道接合電阻66、及一個N+區域電阻68。該柱體12之表面配 合一控制閘極63與位於柱體12周邊的N+區域22而形成該 NMOS電晶體62。 忒閘極氧化物14(含該隧道閘極氧化物15與不均勻閘 極氧化物16)係相當於該NMOS電晶體62之控制閘極〇。由 於該柱體12中央的電流係水平地沿該NM〇 s電晶體控制閘 極63下方之柱體12表面流向邊緣，所以，一般將該nm〇s 電晶體控制閘極63稱為“水平定向，，。又，該閘極氧化物14 的作用猶如一只隧道閘極表面效應電晶體。 該間極氧化物14之隧道閘極氧化物15亦相當於該 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 10

(請先閲讀背面之注意事項再填寫本頁) 訂| 一_ 線:*: 548836 A7 B7 五、發明説明（8 ) NMOS電晶體62之汲極。因為該閘極氧化物14底下沒有擴 散之汲極區，所以該NMOS電晶體62之汲極充其量僅為一 設於該隧道接合處17中央之虛擬汲極。通過該隧道閘極氧 化物15之隧道電流係注入該NMOS電晶體62 —通道區，情 況直如傳統NMOS電晶體之實體汲極接合處。該NMOS電晶 體62之源極即為在該柱體12表面附近擴散之N+區域22，而 該隧道接合電阻6 6則代表一跨接於該隧道閘極氧化物15上 之電阻。 該JFET 64係相當於該柱體12之該P-區域20與N+區域 22 〇該JFET 04的源極相當於與該第一導體30做電性接觸的 P-區域20底部，而該吓£丁64的汲極則相當於該P-區域20頂 部的NMOS通道區。又，該JFET 64的閘極相當於該N+擴散 區22。由於該PN接合面24係以垂直於該基體40表面之方式 延伸，所以，一般將該JFET 64稱為“垂直定向”JFET。該柱 體12的作用如一垂直的增強型JFET。該增強型JFET内之 JFET閘極與JFET源極之電性連結，使該P-區域20保持在載 子空乏的狀態。一個N+區域電阻68代表該N+區域22中的電 阻。 以下為利用該等效電路60針對該記憶體晶胞10之儲存 與隔離功能所做的詳細說明。該JFET 64的設計為一閘極對 源極為零偏壓之增強型JFET。該JFET 64係處於一種非傳 導動作模式，即該JFET 64之P-區域20或核心區域完全空乏 (depletion)之謂。當該柱體12之核心區域呈現完全空乏狀 態時，只有在該柱體12表面反轉的情況下（形成一傳導通道 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 11 ————·…费：：……--------訂--------------•線· (請先閲讀背面之注意事項再填寫本頁) 五、發明説明（9 ) 蚪）’電流始得通過該隧道接合電阻66。該柱體12表面配合 該控制閘極63與該柱體12周緣之N+區域22而形成該NMos 電晶體62。當施加於該第二與第一導體5〇、％之間的電壓 大於该NMOS電晶體控制閘極63之臨界電壓時，該柱體12 表面即會發生反轉現象。 今若施加一相對於該第一導體3〇為力之電壓於該第 二導體50且其值大於該1^]^1〇8電晶體控制閘極。之臨界電 壓（vth)時，該隧道閘極氧化物15之下方會形成一集積層。 一隧道電流將流經該隧道接合處17而進入該1^^1〇8電晶體 控制閘極63之通道區（即該集積層），且該集積層亦連結該 柱體12整個頂部表面至該JFET 642N+區域22。結果，一 電*自忒第一導體50流出後，先通過該隧道閘極氧化物 15,再側向流經P-區域2〇頂部之集積層，然後垂直經過該 柱體12之N +區域2 2而到達該第一導體3 〇。此電流之大小端 視施加於該記憶體晶胞丨〇兩端之電壓Va_Vd與該隧道接合 處17有效電阻大小而定。 該閘極氧化物14之厚度既要薄到足以確保在該柱體12 上表面形成一集積層的同時，也必須厚到足以防止一相當 大小的隧道電流通過其外圍區域18。只有該隨道接合處二 纔需要薄到允許一根據該記憶體晶胞1〇二進位狀態而產生 的感應電流通過。因此，從該記憶體晶胞1〇感測出資料的 程序，大多聚焦在各記憶體晶胞1〇的隧道接合處Η。 該記憶體陣列100内部的記憶體晶胞1〇具有記憶儲存 及隔離功能應該較為有利。該等記憶體晶胞10内含具有^ 548836

本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐） 均勻閘極氧化物14之隧道 间棧表面效應電晶體，該等電晶 體為一柱狀二極體結構 人忐 牙。δ亥專閘極氧化物14之隧道 =處Π#'可做為記憶體晶胞•儲存元件，而該等 體晶胞_之崎與咖形貌體射提供隔離功能㈣ 路電流，，進入該記憶體陣軸。因此，該記憶體晶 胞10貫屬於一種將隔離功能結合於該隨道接合處17儲存元 牛之複。υ冓。如此建立的結構，其順向壓降較一含有 串聯二極體控制元件之記憶體元件為低。低順向壓降較有 利，因為跨過記憶體晶胞之較高壓降會令感測記憶體晶胞 電阻之能力變差。 、另貞U疋，5亥等記憶體晶胞1〇雖併入隔離功能但 、、未佔用基體面積’這也是與一般串聯式M〇s電晶體控制 元件不同之處，而有利於提昇陣列密度。 該記憶體晶胞1〇具有高逆向電阻（低逆向线漏電流）， 因為在逆向模式或阻斷模式中，施加於該記憶體晶胞1〇之 電I (Va Vd)低於该NMOS電晶體62之臨界電壓vth。當一 個NMOS電晶體62的閘極電壓低於臨界電壓Vth時，該 NMOS電晶體62的通道遂發生倒轉現象（即，不集積）。且在 通道倒轉時，電流不再從汲極流向源極。所以，當施加的 電Μ低於該臨界電壓Vth時，該記憶體晶胞1〇有一高電阻。 高逆向電阻有其方便性。因為在逆向模式中，施加於 该兄憶體晶胞10的電塵（Va-Vd)小於該NMOS臨界電壓 Vth，該柱體12上表面不發生集積現象（保持空乏狀態），所 以電阻甚高。 13

548836 五、發明説明（11 ) 该記憶體晶胞10之傳導特性可依若干因素加以設定， 即NMOS電晶體62之通道長度與寬度、表面集積層的電子 機動性、及臨界電壓Vth。在該記憶體晶胞1〇中，該通道長 度係指柱體12的中心至其邊緣!^^^接合面24之距離。逆向傳 導參數之設定主要取決於NM〇s電晶體之臨界電壓值 Vth，其適用性應優於一尺寸相當之臥式極體。 利用逆向傳導參數之設定所以更為有利，原因是半導 體元件之逆向&漏電流主要由表面傳導性決定，而一傳統 PN一極體所需之特殊表面處理，對於一柱狀直立式二極體 而言並不可行。反之，一個NM〇s元件只要利用閘極電^ 即可控制表面傳導狀態，本身因而具有較低的内在浅 流。 雖然PN二極體亦得利用重度摻雜之pN接合面達到降 低順向壓降的目的，惟重度摻雜的P/N區域形成之接合^ 會產生比NMOS電晶體更大的相當大逆向洩漏電流。 在一兼具讀/寫功能的記憶體場合，該隧道接合處 的一進位狀態係可利用一可逆寫入機構產生，若為一次呵 入用記憶體，則以一不可逆機構代之。該寫入過程可包括 熔斷或反熔斷程序、相變程序、電子捕捉程序、及其他必 要的寫入程序。該隧道接合處可於寫入動作前存放一第一 種二進位狀態（如“0，，），寫入動作後存放一第二種二進位狀 態（如“1”）。又，該記憶體晶胞10之二進位狀態係可利用一 讀取動作加以檢測。 有關该記憶體晶胞10的寫入操作，將參閱第3、4圖綸 本紙張尺度適用中_家標準（CNS) A4規格⑵〇χ297公楚） 17 寫

裝---- (請先閲讀背面之注意事項再填寫本頁) f · 一·線卜 五、發明説明（12 ) 过之寫入一 g己憶體晶胞10前，程序卜y @ + 列1。。中，先擇定一個位在竿列苹:必須在該記憶體陣 八^ 某歹J某仃之記憶體晶胞10。現在 :=Vd :於該特定列之第一導體3。及該特定行 d係施加她咖晶胞10藉以 文.交輯道接合處17物理特性之寫人電M。_反炫斷㈣ 糸持I段時⑽加-高電壓於㈣道接合處17，藉以輸 送足夠能量來改變該随道接合處17之物性。又，該^入^ 壓促使随道接合處17之接合面發生崩潰並改變其電阻。該 随道接合處17係可因局部受熱而崩潰，同時傳送能量至: 接合面而引起該隨道接合處17任一側之摻雜劑原子永久性 地移入該随道接合區。此程序將改變該隨道接合處17之傳 導參數。在反炫斷寫入程序完成後，該接合面之電阻將小 於寫入前。 ，另-種可以改變該随道接合處17傳導性質之崩潰機構 為，當一呈倍數增加之崩解電流通過該隧道接合處17以致 電子陷於隧道接合層而被捕捉之時機。這種現象會在施加 之電壓超過該隧道接合處17之崩潰電壓時發生。此時，被 捕捉的電子將提高該NM0S電晶體62的臨界電壓而改變其 傳導特性。又，在電子捕捉寫入操作後，該隧道接合處口 之有效電阻已然高於寫入前。 該隧道接合處17電阻之狀態改變係可由讀取動作予以 檢測之而作為二進位‘‘ 1，，或“〇，，。 執行上述寫入操作時的傳導路控係經由該NMO S電晶 體62、N+區域22、及該隧道接合處17。該寫入電壓約在例 15 本紙張尺度適用中國國家標準（CNS) A4規格（210 X 297公釐) 54SS36

五、發明説明（l3 ) 如1-1/2至3伏特之譜’執行時間從例如心至1/2_，盆 中’施加於該第一導體30_Vd必須夠大，即vd>va， μ保未被制的記憶體晶胞ig不會被電遷观 入。同理，施加於第二導體50的電壓Va則必須夠小，以確 保一行中未被選到的記憶體晶胞1 〇不會被電壓Va寫入。 有關該記憶體晶胞U)的讀取操作，將參閱第3、4圖論 述。一讀取電動勢係施加於該第二導體50而該第一導體30 則接地。藉由量取自該第二導體50流至該第一導體30的電 流’可測得該記憶體晶胞10的電阻；依此電阻，即可獲知 記憶體晶胞10所儲存之狀態。若測得-低電阻，表示該二 進位狀態為“0” ’若為高電阻則表示其狀態為‘”，，。又，該 讀取電動勢應略為正值。 通過该隧這接合處17的電子流可以或然率函數表示 之。-個電子到達隨道(穿過一絕緣層)的或然率係為該絕 緣體各邊電動勢、該絕緣體厚度、與該絕緣層物質成分（例 = Si〇2、Μ"2)之函數。若一電壓施加於該隧道接合處η 時’因為或然率函數的關係’ 一隧道電子流將通過該隧道 接合處17,其中，所施電壓與隧道電流比被定義為隧道電 阻。當等效電路60中的NMOS電晶體控制閘極63導通時， 隧道電流乃開始流過該隧道接合處17。 該記憶體晶胞10的二進位狀態可藉檢測流過第一與第 二導體30、50之間的電流高/低來確定，而該電流的大小則 可利用一組參考裝置或參考電流與之比較而得。 至於未經選定的記憶體晶胞’其\/^與Vd的電壓差則應 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 16 548836 五、發明説明（Η ) 低於未敎記憶體晶胞中諸NM〇s電晶體之臨界電㈣卜 倘右施加於第二導體50的電壓低於該NMOS電晶體臨 界電壓Vth’則柱體12上表面將形成載子空乏現象。此時， 該N Μ 0 S電晶體控制閘極6 3的動作是將該N刪電晶體6 2 虛擬及極之(¾道接合電阻66從該電晶體以低電阻側壁處 斷開《確保沒有逆向電流通過該記憶體晶胞⑺。 該記憶體晶胞10的製程有多種。第5a〜5d圖顯示立中 一種内含記憶體晶胞10之記憶體陣列⑽典型製程。第鴣 為繪示記憶體陣列_之—種製法的—幅流關。該記憶體 陣列100包括有複數個記憶體晶胞1〇,而該製程係可用以製 作-亥陣歹j 100之任一記憶體晶胞1〇。又，製成之記憶體晶胞 10以具備一個完整的儲存元件’即該隧道接合處17，及該 控制閘極63為佳。再者，該不均句閉極氧化物14的產生， 也得以在-柱形二極體支撐結構上，提供了此等功能。 請參閱第5A與6圖，製程從提供基體40的步驟S10開 始。該基體40係可為，例如，石夕材質。該石夕基體以具有 可供記憶電路操作該記憶體陣列⑽之支援電路為佳。此一 類型之基體40可以是，例如，一種CM〇s(互補m〇s)積體電 路，或其他如雙極、bi_CM〇s、顧〇s、s〇i等電路，亦益 =可。該基體4〇係可含有若干形成於一石夕基體上之擴散圖 案、腦電晶體、PN接合二極體、及形成於層間氧化物 «“的多_互連層。其次’該基體4〇亦得 擁有-利用例如化學氣相沉積法（cvd)形成之二氧化石夕層 42。该一乳化石夕層42除了可做為該第一導體30與該基體40 本紙張尺度適财關緖準（⑽）A4規格 548836 A7 ----- B7 五、發明説明（15 ) 上部傳導層之間的絕緣用途外，尚可做為一種平面化用途 例如利用化學機械抱光（CMP)達成之平面化用絕緣材料。 於步驟S12,第一導體30沈積於基體仆上，其可用例 如CVD法來沈積。於步驟S14，第一導體3〇藉由例如照相 石版印刷術及多晶矽乾蝕刻法予以圖案化。此第一導體3〇 可為例如多晶石夕或非晶石夕；或者，亦可用基體4〇中之一擴 散層形成之。 ^ 步驟S 16係沉積形成一層p _摻雜之非晶形矽層於該基 體40之整個板面上。該p_層亦得為，例如，多晶矽材質， 其形成係可藉由如低壓化學氣相沉積法（LpcvD)沉積而得 者。 步驟S 18係在該P-層上沉積一薄形障壁層82。該障壁層 82應包含有一可禁止或防止氧氣透過該障壁層擴散的材 質。該障壁層82例如係可為氮化矽（Si3N4)。 步驟S20係以如照相石版印刷技術把該障壁層82圖案 化。圖案可包括例如對齊排列在該第一導體3〇上之記憶體 曰曰胞位置上方之正方形以形成覆蓋於各石夕柱84之障壁層82 圖案區。 步驟S21係一蝕刻該障壁層“與卜矽層之步驟。此蝕刻 程序於該基體40上留下各矽柱84，而因各矽柱料上皆覆有 一障壁層82。 步驟S22係在該等矽柱84之側壁内擴散一種N+摻雜 劑，其法係將該等矽柱84置入含有大量該種摻雜劑氣體的 氣圍氣環境中。該種摻雜劑氣體可為例如坤氣或礙氣等。 本紙張尺度適财關緖準（⑽織格⑵GX297公爱)"~7 _—^ (請先閲讀背面之注意事項再填寫本頁) -、可| --線'* 548836 A7 -------- -B7____ 五、發明説明（Ιό ) 又，该擴散製程將產生一包圍p_核心86之外圍N+區域88。 β等矽柱84要求具有夠小的截面，以便施加一接觸電動勢 時，全部機動性载子均被逐出該矽柱84，其中該接觸電動 勢係可導致機動性電洞與電子相互抵消，因得確保該等矽 柱84之充分空乏化。 位在忒矽柱84頂部的障壁層82為一阻止N+沉積與擴 散進程的障壁，以防該石夕柱84頂部形成一個ρΝ接合面。第 5Α圖顯示一經過摻雜程序後之矽柱料。 請參閱第5B圖。步驟S24係在該基體4〇上諸矽柱料間 之區域填入如一氧化石夕等絕緣體9〇。該絕緣體之开》成可 利用低壓化學氣相沉積法（LPCVD)堆積而得。步驟似係將 該絕緣體90加以回餘，至其頂部水平線略低於該障壁㈣ 之頂部水平線為止，使該障壁層82邊緣與部分N+區域外 露。第5B圖顯示蝕刻絕緣體9〇後之程序。 第5C圖顯示一執行熱氧化程序之步驟S28。發生熱氧 化作用前，氛圍氣先導人溫度較高的氧氣。熱氧化過程中， 氧氣擴散經過該絕緣體90後，進入矽柱84的矽表面，促使 曝露於外的石夕柱84邊緣迅速氧化。該 原本的謂成了二氧切。又，該彻上面二 82係-氧氣障壁’可防财柱_部氧化。氧氣在該石夕柱 糊、㈣障壁層82τ方擴散並與該抑84表面㈣發生作 肖。此側向擴散與氧化現象為該擴散程序所限制，且愈深 入該石夕柱84内部，現象愈緩和。當二氧化石夕形成時^會 | 把該障壁層82往上推。這種熱氧化作用最後的結果是在該 一·· - - - _ 本紙張尺度適用中國國家標準（CNS) Α4規格⑵〇χ297公着) ---—

——，：！*…•裝…： (請先閲讀背面之注意事項再填寫本頁) •二盯— 4! 五、發明説明（17) 石夕柱以的頂部形成—個不均勻二氧化梦之氧化作用區92。 該不均句氧化作用區92的斷面在端緣部 部分則甚薄，侧觀酷似一鳥嘴。 刀“中央 第5C圖即顯示 夕的氧化作用抬高了該障壁層82端緣， 經過熱氧化作用後的製程狀況。 步驟S30係以濕浸熱鱗酸的方式移除形成該氧化作用 之障壁層82，同時’此濕浸程序可在不去除過量的外 硌氧化作用區92之狀況下進行。 請參閱第5D圖。步驟S32係使一種隨道問極氧化物％ 沉積於該氧化作用區92之上。該隧道閘極氧化物％係可為 如Si02、Al3〇2、或其他隨道氧化物材料，其形成方式可利 用例如LPCVD法沉積—薄型㈣，再經短暫氧化作用而形 成一個氧化㈣者。此外，亦得利用_富含氧氣之環境進 行短暫熱氧化作用以形成一隧道閘極氧化矽層。若該隧道 閘極氧化物94採用與氧化作用區92相同的材質，例如二氧 化矽，則該兩部分將搭成一連續的二氧化矽層。 步驟S34為一將離子植入該氧化作用區％及該隧道閘 極氧化物94之步驟。離子植入的目的是希望在nm〇s電晶 體控制閘極63產生一所欲的臨界電壓Vth。植入之離子以採 用砷類為佳，而例如0.5V係一典型的臨界電壓Vth。 該Ν Μ O S電晶體6 2的控制區為該矽柱8 4最靠近n +區域 88與P-核心86之間PN接合面之區域，在該區域下方，氧化 作用區92的厚度從矽柱84邊緣的最厚部位轉變為中央的最 薄部位。又，離子植入所形成例如砷的臨界調整層，約可 548836 五、發明説明（is ) 深入該石夕柱84内部達0.05微米。 步驟S36係將第二導體5〇置放於該随道問極氧化物之 上，而步額8則將該第二導體5〇圖案化，其中該第二導 體50可以是例如銘、銅、或其他導體。一個多晶石夕層亦可 用以形成該第二導體50,其形成可利用例如化學氣相沉積 而得。 該第二導體50經圖案化後，含有如第丨與2圖所示眾多 記憶體晶胞10之第3圖所示記憶體陣列1〇〇遂告完成。 以上製程運用了高溫加工手段將N雜質擴散進入矽柱 84之側壁而成長出一種不均勻閘極氧化物表層結構。然 而，低溫加工方式亦非不可行使，例如，Np側壁接合面可 為一種低溫蕭特基接合（Schottkyjuncti〇n)。此情況下，該 不均勻閘極氧化物表層結構係可透過離子激發（milHng)、 低溫沉積、與化學機械拋光（CMp)之平面化處理結合而製 得。 第3圖所示之記憶體陣列1〇〇係可與一種多平面記憶體 結構相容，例如複數個記憶體陣列1〇〇亦得彼此堆砌。該多 平面記憶體結構可利用第6圖所述之製作步驟完成之，然後 在該已製成之記憶體陣列100上形成一絕緣層，其上依序又 形成另一記憶體陣列100,如此重複施作直到該記憶體結構 已含有所需數量之記憶體陣列為止。 以上’已就一些例示用實施例描述了本發明，惟對於 熟悉本技術領域的人士而言，可在不偏離本發明真正精神 與範圍之情形下，對所述本發明各實施例為各種變化。故 本紙張尺度適财81目家標準（CNS) A4規格（210X297公釐） 548836 A7 _B7_ 五、發明説明（l9 ) 上文所用術語及描述均僅供例示而非用以限制其實施範圍 者0 (請先閲讀背面之注意事項再填寫本頁) 元件標號對照 10...記憶體晶胞 50…第二導體 12…柱體 60...等效電路 14...閘極氧化物 62...NMOS電晶體 15...隧道閘極氧化物 63...控制閘極 16...不均勻閘極氧化物 64...JFET 17...隧道接合處 66...隧道接合電阻 18...環狀外圍區域 6 8…N +區域電阻 20...P-區域 82...障壁層 22…N+區域 84...矽柱 24...PN接合面 8 6 · · · P -核心 30…第一導體 88...N+區域 32…絕緣體 90...絕緣體 34···隧道接合層（TTJ) 92...氧化作用區 40…基體 94...隧道閘極氧化物 42...二氧化石夕層 100…記憶體陣列 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -22 -

Claims (1)

1. 548836 A8 B8 C8 _______ D8 六、申請專利範圍 1· 一種記憶體晶胞（10)，包括有： 一個P-區域（20); 一圍繞該P-區域（2〇)之N+區域（22)，該P-區域（20) 與N+區域（22)共同形成一柱體（12);及 一閘極氧化物（14)係積設於該柱體（12)—端，且該 間極氧化物（14)之部分（17)可儲存一種二進位狀態。 2·如申請專利範圍第1項所述之記憶體晶胞（10)，其中該 閘極氧化物（14)包括有一隧道閘極氧化物（15)。 3 ·如申請專利範圍第2項所述之記憶體晶胞（1〇)，其中可 供儲存二進位狀態之部分閘極氧化物係一隧道接合面 (17)，且該隧道接合面（17)係與該柱體之P·區域（2〇)接 觸。 4·如申請專利範圍第3項所述之記憶體晶胞（10)，其中一 跨接於該隧道接合面（17)上之電阻係可因應一寫入電 壓而改變，該電阻值之變化經讀取後被視為該隧道接合 面（17)之二進位狀態變化。 5.如申請專利範圍第1項所述之記憶體晶胞（10)，其中該 閘極氧化物（14)具有不均勾厚度。 6·如巾請專利範圍第5項所述之記憶體晶胞⑽，其中該 閘極氧化物（14)之中央部分（17)係可供儲存二進位狀態 之部分。 〜 7.如申請專利範圍第5項所述之記憶體晶胞（1〇)，其中該 閘極氧化物具有一朝向外緣擴增之環狀截面。 8·如申請專利範圍第5項所述之記憶體晶胞〇〇)，其中該 本紙張尺度適财^家標準（哪）Μ規格⑽X297公爱) -- -23 - (請先閲讀背面之注意事項再填寫本頁) 訂- 548836 A8 B8 C8 D8六、申請專利範圍 閘極氧化物之作用如一個NMOS電晶體之控制閘極 (63)。 9. 如申請專利範圍第5項所述之記憶體晶胞（10)，其中有 一位於該P-區域（20)與N+區域（22)間之PN接合面延伸 通過該柱體（12)。 10. 如申請專利範圍第9項所述之記憶體晶胞（10)，其中該 柱體（12)之作用如一處於斷路狀態（OFF)之接合型場效 電晶體（JFET)(64)。 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 24